JPS61108146A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61108146A JPS61108146A JP23162484A JP23162484A JPS61108146A JP S61108146 A JPS61108146 A JP S61108146A JP 23162484 A JP23162484 A JP 23162484A JP 23162484 A JP23162484 A JP 23162484A JP S61108146 A JPS61108146 A JP S61108146A
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- JP
- Japan
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- semiconductor device
- semiconductor
- pad
- bonding pad
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、基板電圧発生回路を備える半導体装置に関
し、特に、半導体基板上に配置される導電パッド（プロ
ーブパッド兼ボンディングパッド）のパターンレイアウ
トが改良された半導体装置に関するものである。
し、特に、半導体基板上に配置される導電パッド（プロ
ーブパッド兼ボンディングパッド）のパターンレイアウ
トが改良された半導体装置に関するものである。
［従来の技術］
第５図は、Ｗ Ｄ ｉｇｅｓｔ ｏｆ Ｔ ｎｔｅｒ
ｎａｔｉｏｎａｌ ３ｏｌｉｄ ５ｔａｔｅ Ｃ
１ｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ 、 １
９７６年」の第１３８頁〜第１３９頁に発表されてい
る、半導体記憶回路に付加される基板電圧発生回路のブ
ロック図である。図において、自励発振器１の発振出力
は駆動回路２に与えられ、該駆動回路２によってチャー
ジポンプ回路３が駆動される。
ｎａｔｉｏｎａｌ ３ｏｌｉｄ ５ｔａｔｅ Ｃ
１ｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ 、 １
９７６年」の第１３８頁〜第１３９頁に発表されてい
る、半導体記憶回路に付加される基板電圧発生回路のブ
ロック図である。図において、自励発振器１の発振出力
は駆動回路２に与えられ、該駆動回路２によってチャー
ジポンプ回路３が駆動される。
そして、その結果、出力端子４から所定の基板電圧が出
力される。チャージポンプ回路３は、ＭＯ３（Ｍ ｅｔ
ａｌ −Ｑ ｘｉｄｅ −Ｓ ｅｍｉｃｏｎｄｕｃｔｏ
ｒ）からなるコンデンサと、２個のＭＯＳ ｌ−ランジ
スタをダイオード結線して構成された２つのＭＯＳダイ
オードとからなっている。また、出力端子４には、後述
するように、ボンディングパッド等を介して半導体の基
板が接続される。
力される。チャージポンプ回路３は、ＭＯ３（Ｍ ｅｔ
ａｌ −Ｑ ｘｉｄｅ −Ｓ ｅｍｉｃｏｎｄｕｃｔｏ
ｒ）からなるコンデンサと、２個のＭＯＳ ｌ−ランジ
スタをダイオード結線して構成された２つのＭＯＳダイ
オードとからなっている。また、出力端子４には、後述
するように、ボンディングパッド等を介して半導体の基
板が接続される。
第６図は、上述した基板電圧発生回路を含む半導体装置
の模式平面図であって、シリコン半導体基板５上に各回
路等がレイアウトされた状態が示されている。図におい
て、１〜３は第５図で説明した基板電圧発生回路の各構
成回路であり、図示しないが、それぞれ電気的に接続さ
れている。また、６はこの半導体装置の主要部をなす記
憶回路である。この回路は、所望の回路とすることがで
きる。７はボンディングパッドで、チャージポンプ回路
３の出力電圧を半導体基板５の裏面側に与える際の電気
的接続に用いられる。また、８は他のボンディングパッ
ドを示している。さらに、この半導体基板５を取囲むハ
ツチングを入れて示すスクライブ線９は、半導体装置が
チップ化されるときにスクライビングするための線であ
る。
の模式平面図であって、シリコン半導体基板５上に各回
路等がレイアウトされた状態が示されている。図におい
て、１〜３は第５図で説明した基板電圧発生回路の各構
成回路であり、図示しないが、それぞれ電気的に接続さ
れている。また、６はこの半導体装置の主要部をなす記
憶回路である。この回路は、所望の回路とすることがで
きる。７はボンディングパッドで、チャージポンプ回路
３の出力電圧を半導体基板５の裏面側に与える際の電気
的接続に用いられる。また、８は他のボンディングパッ
ドを示している。さらに、この半導体基板５を取囲むハ
ツチングを入れて示すスクライブ線９は、半導体装置が
チップ化されるときにスクライビングするための線であ
る。
第７図は、第６図の線■−■に沿う断面図で、第６図に
示す半導体装置がスクライブ線９に沿ってスクライビン
グされてチップ化され、パッケージにアラセンプリング
された状態で示されている。
示す半導体装置がスクライブ線９に沿ってスクライビン
グされてチップ化され、パッケージにアラセンプリング
された状態で示されている。
第７図において、１０はパッケージのダイパッドであり
、導電性部材で構成されている。ダイパッド１０と半導
体装置のボンディングパッド５との間は、金属配線１１
によって電気的に接続されている。したがって、パッケ
ージにアラセンプリングされた従来の半導体装置におい
ては、自励発振器１から出力される発振信号は、駆動回
路２を介してチャージポンプ回路３に与えられ、該チャ
ージポンプ回路３で整流されて、基板電圧として出力さ
れる。そして、この基板電圧は、ボンディングパッド７
、金属配、線１１およびパッケージのダイパッド１０を
介してシリコン半導体基板５の裏面側に供給される。そ
して、その結果、記憶回路６の各構成素子が正常に動作
するようにされている。
、導電性部材で構成されている。ダイパッド１０と半導
体装置のボンディングパッド５との間は、金属配線１１
によって電気的に接続されている。したがって、パッケ
ージにアラセンプリングされた従来の半導体装置におい
ては、自励発振器１から出力される発振信号は、駆動回
路２を介してチャージポンプ回路３に与えられ、該チャ
ージポンプ回路３で整流されて、基板電圧として出力さ
れる。そして、この基板電圧は、ボンディングパッド７
、金属配、線１１およびパッケージのダイパッド１０を
介してシリコン半導体基板５の裏面側に供給される。そ
して、その結果、記憶回路６の各構成素子が正常に動作
するようにされている。
［発明が解決しようとする問題点］
ところが、上述のような構成の従来の半導体装置におい
て、基板電圧発生回路で発生された電圧を基板に供給す
るのに、ボンディングパッド７、金属配線１１およびダ
イパッド１０を介さなければならないというところに問
題点があった。というのは、このようなボンディングパ
ッド７を半導体基板５上に配置しなければならないよう
にされているため、半導体基板５上のボンディングパッ
ド７のためのパターンレイアウトを配慮しなければなら
ず、その結果、記憶回路６の占有面積が減少する。した
がって、記憶回路６に所望の容量を持たせるためには、
半導体基板全体の面積を大きくしなければならず、半導
体装置全体の大形化につながってしまう。
て、基板電圧発生回路で発生された電圧を基板に供給す
るのに、ボンディングパッド７、金属配線１１およびダ
イパッド１０を介さなければならないというところに問
題点があった。というのは、このようなボンディングパ
ッド７を半導体基板５上に配置しなければならないよう
にされているため、半導体基板５上のボンディングパッ
ド７のためのパターンレイアウトを配慮しなければなら
ず、その結果、記憶回路６の占有面積が減少する。した
がって、記憶回路６に所望の容量を持たせるためには、
半導体基板全体の面積を大きくしなければならず、半導
体装置全体の大形化につながってしまう。
また、ボンディングパッド７とダイパッド１０とを金属
配線１１で接続するための工程が必要であり、生産工程
が複雑になるという問題点もあった。
配線１１で接続するための工程が必要であり、生産工程
が複雑になるという問題点もあった。
そこで、この発明は、従来の半導体装置に必要なボンデ
ィングパッド７をチップ内にレイアウトせず、チップ面
積の減少を図るとともに、金属配線１１を省略し、工程
数の低減を達成した半導体装置を提供せんとするもので
ある。
ィングパッド７をチップ内にレイアウトせず、チップ面
積の減少を図るとともに、金属配線１１を省略し、工程
数の低減を達成した半導体装置を提供せんとするもので
ある。
［問題点を解決するための手段］
この発明は、半導体基板のスクライブ線で区画される上
に形成された所望する半導体集積回路と、その区画され
た基板に与えるための基板電圧を発生する基板電圧発生
回路と、その基板電圧発生回路の出力端に接続される導
電パッドとを含み、その導電パッドをスクライブ線上に
配置した構成の、半導体装置である。
に形成された所望する半導体集積回路と、その区画され
た基板に与えるための基板電圧を発生する基板電圧発生
回路と、その基板電圧発生回路の出力端に接続される導
電パッドとを含み、その導電パッドをスクライブ線上に
配置した構成の、半導体装置である。
［作用］
基板電圧発生回路を内蔵した半導体装置をつ工−ハ状で
テストするときは、導電パッドはプローブパッドとして
用いられ、外部からの基板電圧が該プローブパッドを介
して半導体基板に与えられる。すなわち、スクライブ線
上に配置された導電パッドを介して半導体基板に、外部
からの基板電圧が与えられるのである。また、半導体装
置が個々のチップにスクライビングされたときには、内
蔵される基板電圧発生回路のチャージポンプ回路からボ
ンディングパッドとして働（導電パッドおよびスクライ
ブ面を経由して、シリコン基板に基板電圧が与えられる
。
テストするときは、導電パッドはプローブパッドとして
用いられ、外部からの基板電圧が該プローブパッドを介
して半導体基板に与えられる。すなわち、スクライブ線
上に配置された導電パッドを介して半導体基板に、外部
からの基板電圧が与えられるのである。また、半導体装
置が個々のチップにスクライビングされたときには、内
蔵される基板電圧発生回路のチャージポンプ回路からボ
ンディングパッドとして働（導電パッドおよびスクライ
ブ面を経由して、シリコン基板に基板電圧が与えられる
。
［実施例］
第１図は、この発明の一実施例を模式的に表わした平面
図である。図において、９′は、半導体ウェーハ上に配
置される隣接する半導体装置のためのスクライブ線であ
る。なお、第１図では、左右に配置される隣接半導体装
置は省略されている。
図である。図において、９′は、半導体ウェーハ上に配
置される隣接する半導体装置のためのスクライブ線であ
る。なお、第１図では、左右に配置される隣接半導体装
置は省略されている。
第２図は、第１図の線Ｉ−Ｈに沿う切断面拡大断面図で
あって、第１図に示す半導体装置がスクライビングされ
た後、パッケージにアセンブリングされた状態で示され
ている。
あって、第１図に示す半導体装置がスクライビングされ
た後、パッケージにアセンブリングされた状態で示され
ている。
第１図および第２図に示すこの実施例の特徴は、ボンデ
ィングパッド７をスクライブ線９．９′上に配置したこ
とである。そのために、半導体装置をウェーハ状でテス
トする場合は、スクライブ線９．９′上に配置されたボ
ンディングパッド７を介して半導体基板５に外部からの
基板電圧を印加することができる。また、スクライブ線
９に沿ってスクライビングしてチップ化され、パッケー
ジにアセンブリングされた状態では、チャージポンプ回
路３から出力される基板電圧は、ボンディングパッド７
からスクライビングされたチップの切断面１２を経由し
てダイパッド１０および半導体基板５に与えられる。し
たがって、従来装置のように、ボンディングパッド７と
ダイパッド１０とをワイヤリングするための金属配線１
１およびその接続工程が省略できる。
ィングパッド７をスクライブ線９．９′上に配置したこ
とである。そのために、半導体装置をウェーハ状でテス
トする場合は、スクライブ線９．９′上に配置されたボ
ンディングパッド７を介して半導体基板５に外部からの
基板電圧を印加することができる。また、スクライブ線
９に沿ってスクライビングしてチップ化され、パッケー
ジにアセンブリングされた状態では、チャージポンプ回
路３から出力される基板電圧は、ボンディングパッド７
からスクライビングされたチップの切断面１２を経由し
てダイパッド１０および半導体基板５に与えられる。し
たがって、従来装置のように、ボンディングパッド７と
ダイパッド１０とをワイヤリングするための金属配線１
１およびその接続工程が省略できる。
なお、図示されていないが、第１図および第２図に示す
実施例においても、自励発振器１、駆動回路２、チャー
ジポンプ回路３およびボンディングパッド７の間は相互
に電気的に接続されている。
実施例においても、自励発振器１、駆動回路２、チャー
ジポンプ回路３およびボンディングパッド７の間は相互
に電気的に接続されている。
また、その他の構成も、第６図、第７図の従来例と同様
のものは同一番号で示し、ここでの説明は省略する。
のものは同一番号で示し、ここでの説明は省略する。
第３図は、半導体基板５としてＰ型のシリコン基板を用
いた場合の、他の実施例の平面図である。
いた場合の、他の実施例の平面図である。
また、第４図は、第３図の線ＩＶ−ＩＶに沿う切断面断
面図であって、チップ化後、パッケージにアセンブリン
グされた状態で示されている。
面図であって、チップ化後、パッケージにアセンブリン
グされた状態で示されている。
この実施例では、スクライブ線９．９′の内周に沿って
、たとえばアルミニウム膜で形成された配線１３が形成
されている。また、スクライブ線９．９′の領域表面は
、Ｐ型シリコン基板５と反対導電型のＮ＋型領領域され
ている。そして、スクライブ線９．９′上に配置された
ボンディングパッド７は、スクライブ線９．９′を形成
するＮ１型半導体領域１５とオーミック接続されている
。
、たとえばアルミニウム膜で形成された配線１３が形成
されている。また、スクライブ線９．９′の領域表面は
、Ｐ型シリコン基板５と反対導電型のＮ＋型領領域され
ている。そして、スクライブ線９．９′上に配置された
ボンディングパッド７は、スクライブ線９．９′を形成
するＮ１型半導体領域１５とオーミック接続されている
。
これがこの実施例の特徴である。なお、図において、１
４はチャージポンプ回路３とボンディングパッド７とを
接続するために設けられた配線である。また、第４図に
おいて、配線１４の下層には、シリコン酸化膜１６が形
成されており、配線１４とシリコン基板５との間が絶縁
されている。その他の構成は第１図および第２図に示し
たものと同様であり、同一または相当する部分には同一
番号を付し、ここでの説明は省略する。
４はチャージポンプ回路３とボンディングパッド７とを
接続するために設けられた配線である。また、第４図に
おいて、配線１４の下層には、シリコン酸化膜１６が形
成されており、配線１４とシリコン基板５との間が絶縁
されている。その他の構成は第１図および第２図に示し
たものと同様であり、同一または相当する部分には同一
番号を付し、ここでの説明は省略する。
以上のように構成された実施例では、スクライビングの
際に、Ｐ型シリコン基板５とＮ＋＋半導体領域１５との
間のＰＮ接合抵抗が破壊される。
際に、Ｐ型シリコン基板５とＮ＋＋半導体領域１５との
間のＰＮ接合抵抗が破壊される。
そのため、チャージポンプ回路３から出力される基板電
圧は、配線１４、ボンディングパッド７およびスクライ
ビングされた切断面１２を介してダイパッド１０からシ
リコン基板５に与えられる。
圧は、配線１４、ボンディングパッド７およびスクライ
ビングされた切断面１２を介してダイパッド１０からシ
リコン基板５に与えられる。
特に、切断面１２にお【プるＰＮ接合抵抗がないので、
この部分での電流の流れが妨げられず、効率良く基板電
圧を与えることができる。
この部分での電流の流れが妨げられず、効率良く基板電
圧を与えることができる。
さらに、チャージポンプ回路３からの基板電圧は、ボン
ディングパッド７を介して上述のように与えられるほか
、チップ周囲に配置された配置１１３によって、チップ
表面周囲に送られ、スクライビングされた切断面を介し
てシリコン基板５に与えられる。よって、半導体基板５
に均一な基板電圧の印加をすることができる。
ディングパッド７を介して上述のように与えられるほか
、チップ周囲に配置された配置１１３によって、チップ
表面周囲に送られ、スクライビングされた切断面を介し
てシリコン基板５に与えられる。よって、半導体基板５
に均一な基板電圧の印加をすることができる。
［発明の効果］
以上のように、この発明によれば、従来の半導体装置に
おいては、チップ内に配置されていたボンディングパッ
ドを、スクライブ線上に配置するという簡単なパターン
レイアウトの変更によって、半導体装置のチップ面積を
小さくすることができる。また、スクライブ線の切断面
を介して半導体基板に直接基板電圧を与えることができ
るので、ボンディングパッドとダイパッドとをワイヤリ
ング等する必要がなくなり、製造工程を簡略化でき、生
産能率の向上を図ることができる。
おいては、チップ内に配置されていたボンディングパッ
ドを、スクライブ線上に配置するという簡単なパターン
レイアウトの変更によって、半導体装置のチップ面積を
小さくすることができる。また、スクライブ線の切断面
を介して半導体基板に直接基板電圧を与えることができ
るので、ボンディングパッドとダイパッドとをワイヤリ
ング等する必要がなくなり、製造工程を簡略化でき、生
産能率の向上を図ることができる。
第１図は、この発明の一実施例を模式的に示す平面図で
ある。第２図は、第１図の線ｈ−ｎに沿う断面図であり
、第１図の実施例がスクライビング後、パッケージにア
センブリングされた状態で示されている。第３図は、こ
の発明の他の実施例を示す平面図である。第４図は、第
３図の線■−■に沿う断面図であり、チップ化され、パ
ッケージにアセンブリングされた状態で示されている。 第５図は、この発明に含まれる基板電圧発生回路の一例
を示すブロック図である。第６図および第７図は、従来
の半導体装置の模式的な図であり、第６図は平面図、第
７図は第６図の線■−■に沿う断面図で、デツプ化され
、パッケージにアセンブリングされた状態で示されてい
る。 図において、１は自励発振器、２は駆動回路、３はチｉ
’−ジボンブ回路であり、１〜３によって基板電圧発生
回路が構成されている。５は半導体基板、６は半導体記
憶回路、７はボンディングパッド、９．９′はスクライ
ブ線、１０はダイパッド、１２は切断面、１３．１３′
、１４は配線、１５はＮ＋領領域示す。
ある。第２図は、第１図の線ｈ−ｎに沿う断面図であり
、第１図の実施例がスクライビング後、パッケージにア
センブリングされた状態で示されている。第３図は、こ
の発明の他の実施例を示す平面図である。第４図は、第
３図の線■−■に沿う断面図であり、チップ化され、パ
ッケージにアセンブリングされた状態で示されている。 第５図は、この発明に含まれる基板電圧発生回路の一例
を示すブロック図である。第６図および第７図は、従来
の半導体装置の模式的な図であり、第６図は平面図、第
７図は第６図の線■−■に沿う断面図で、デツプ化され
、パッケージにアセンブリングされた状態で示されてい
る。 図において、１は自励発振器、２は駆動回路、３はチｉ
’−ジボンブ回路であり、１〜３によって基板電圧発生
回路が構成されている。５は半導体基板、６は半導体記
憶回路、７はボンディングパッド、９．９′はスクライ
ブ線、１０はダイパッド、１２は切断面、１３．１３′
、１４は配線、１５はＮ＋領領域示す。
Claims (4)
- （１）半導体基板のスクライブ線で区画される上に形成
された所望する半導体集積回路と、その区画された基板
に与えるための基板電圧を発生する基板電圧発生回路と
、該基板電圧発生回路の出力端に接続される導電パッド
とを含む半導体装置において、 前記導電パッドを前記スクライブ線上に配置したことを
特徴とする、半導体装置。 - （２）前記導電パッドは、前記半導体装置がスクライビ
ングされる前のウェーハ状態においては、前記半導体集
積回路テストのためのプローブパッドとして用いられ、
かつ、前記半導体装置がスクライビングされてチップ化
され、アセンブリングされた後は、該チップ化された半
導体装置がアセンブリングされたダイパッドと前記基板
電圧発生回路とをワイヤリングするためのボンディング
パッドとして用いられる、特許請求の範囲第１項記載の
半導体装置。 - （３）前記スクライブ線領域に、前記半導体基板と反対
導電型の領域を設け、前記導電パッドと該設けた反対導
電型領域とをオーミック接続したことを特徴とする、特
許請求の範囲第１項または第２項記載の半導体装置。 - （４）前記スクライブ線内周に沿つてスクライブ線上の
導電パッドと接続された導電配線が配置されている、特
許請求の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23162484A JPS61108146A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23162484A JPS61108146A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108146A true JPS61108146A (ja) | 1986-05-26 |
Family
ID=16926420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23162484A Pending JPS61108146A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144645U (ja) * | 1985-02-28 | 1986-09-06 | ||
| JPH0878487A (ja) * | 1994-08-31 | 1996-03-22 | Nec Kyushu Ltd | 半導体基板および半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923422U (ja) * | 1982-08-05 | 1984-02-14 | ヤンマーディーゼル株式会社 | 前輪駆動装置のシ−ル構造 |
-
1984
- 1984-10-31 JP JP23162484A patent/JPS61108146A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923422U (ja) * | 1982-08-05 | 1984-02-14 | ヤンマーディーゼル株式会社 | 前輪駆動装置のシ−ル構造 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144645U (ja) * | 1985-02-28 | 1986-09-06 | ||
| JPH0526752Y2 (ja) * | 1985-02-28 | 1993-07-07 | ||
| JPH0878487A (ja) * | 1994-08-31 | 1996-03-22 | Nec Kyushu Ltd | 半導体基板および半導体装置の製造方法 |
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