JP2000252450A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 形成された素子についての欠陥検知を容易に
する。 【解決手段】 半導体基板に形成された複数の素子の
内、所定の素子を選択して配線層によって接続し所定の
回路を構成した半導体集積回路装置について、前記複数
の素子に他の素子或いは他の配線とは接続されない配線
を形成する。また、半導体基板に形成された複数のＦＥ
Ｔの接続領域を露出させる開口を層間絶縁膜に設け、前
記ＦＥＴの接続領域と接続する導体膜を全面に形成し、
前記導体膜に電圧を印加して前記ＦＥＴのゲート絶縁膜
の不良を検査する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に、半導体集積回路装置
の不良品の発見に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路装置には、顧客の注文に
従ってその顧客の専用に設計し製造・販売されるカスタ
ムＬＳＩがある。カスタムＬＳＩでは、顧客の仕様に最
適なもののみを提供することができるが、納期が長く価
格も高いものとなる。

【０００３】そこで、顧客に専用のロジックを短期間で
製造するために、セミカスタムＬＳＩが考えられた。セ
ミカスタムＬＳＩであるゲートアレイでは、論理回路の
最小単位となるゲートとなるベーシックセルを半導体基
板主面にアレイ状に配置したものを予め設計しておき、
配線層のみを顧客の要求に応じて設計する。

【０００４】このベーシックセルは、配線の接続を変え
ることによって、２入力ＮＡＮＤゲート、３入力ＮＯＲ
ゲート、インバータ等のマクロセルとすることができ
る。このマクロセルを必要に応じて接続し回路を構成し
て、半導体集積回路装置を個別化することによって、顧
客の要求に合わせた半導体集積回路装置を迅速・廉価に
提供する。こうしたゲートアレイについては、オーム社
刊「マイクロコンピュータハンドブック」１３８頁乃至
１３９頁に記載されている。

【０００５】こうしたゲートアレイでは、配線層が形成
されたウェハプロセス終了後に或いはパッケージングの
なされた製品完成時に、選別工程によって不良品を排除
している。この選別工程では、ゲート絶縁膜の欠陥によ
る電流リーク不良等の検査を行なっているが、こうした
検査を定格電圧で行なうと、経時的な劣化によって検査
後に不良となる、或いは製品出荷後に不良となることが
ある。こうした不良を防止するために、例えば定格電圧
の１．４倍の電圧を印加したストレステストを行ない将
来的に不良となるものを選別し、品質に余裕をもたせて
いる。

【０００６】

【発明が解決しようとする課題】選別工程にて配線を形
成した後にゲート絶縁膜の耐圧のテストを行なう場合
に、形成された配線によって回路を構成する全てのＦＥ
Ｔに電圧を印加することができないため、全てのＦＥＴ
をテストするためには複雑なプログラムを実行させるこ
ととなり煩雑である。

【０００７】また、ゲートアレイでは全てのベーシック
セルが回路に使用されることは通常稀であり、使用され
ないセルについては配線層の接続を行なわない。このた
め、こうした不使用セルのＦＥＴを外部から活性化する
ことができず、その不良を検知することができない。し
かしながら、不使用セルのＦＥＴについても良・不良の
データを収集することができれば、蓄積されたデータに
よって将来的な品質の安定を図ることが容易になる。

【０００８】本発明の課題は、形成された全ての素子に
ついて容易に欠陥を検知することが可能な技術を提供す
ることにある。本発明の前記ならびにその他の課題と新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。

【０００９】

【問題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。半導体基板に形成された複数の素子
の内、所定の素子を選択して配線層によって接続し所定
の回路を構成した半導体集積回路装置において、前記複
数の素子に他の素子或いは他の配線とは接続されない配
線を形成する。

【００１０】半導体基板に形成された複数のＦＥＴを配
線層によって接続し所定の回路を構成した半導体集積回
路装置の製造方法において、前記半導体基板主面に複数
のＦＥＴを形成する工程と、前記半導体基板に層間絶縁
膜を形成する工程と、前記層間絶縁膜に前記ＦＥＴの接
続領域を露出させる開口を設ける工程と、前記ＦＥＴの
接続領域と接続する導体膜を全面に形成する工程と、前
記導体膜に電圧を印加する工程と、前記電圧の印加によ
る前記ＦＥＴのゲート絶縁膜の不良を検査する工程とを
有するものとする。

【００１１】上述した手段によれば、ＦＥＴの接続領域
と接続され全面に形成された導体膜に電圧を印加してゲ
ート絶縁膜の不良を検査するので、全てのゲート絶縁膜
の耐圧を容易にテストすることができる。また、ゲート
アレイの不使用ゲート電極についても耐圧をテストする
ことができる。

【００１２】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

【００１３】

【発明の実施の形態】図１に示すのは、本発明の一実施
の形態である半導体集積回路装置の要部、具体的には配
線形成前のＣＭＯＳゲートアレイのベーシックセルを示
す斜視図であり、図２に示すのは図１中のａ‐ａ線に沿
った縦断面図である。

【００１４】半導体基板１主面には、素子間分離絶縁膜
２によって分離された素子形成領域に、ゲート絶縁膜３
を介してゲート電極４が２本形成されており、この２本
のゲート電極４の間に位置する半導体基板１主面が共通
化されたソース領域５となり、夫々のゲート電極４をは
さんでこのソース領域５に対向して位置する半導体基板
１主面が夫々のドレイン領域６となっている。

【００１５】即ち、各素子形成領域には、ソース領域５
が互いに接続された２つのＦＥＴからなるｐ型ＦＥＴの
組、或いは２つのＦＥＴからなるｎ型ＦＥＴの組が形成
されている。そして、ｐ型ＦＥＴの組及びｎ型ＦＥＴの
組からなる４つのＦＥＴによって１つのＣＭＯＳベーシ
ックセルが構成されている。

【００１６】なお、ここで半導体基板１としては、ウェ
ハ単体の場合、表面にエピタキシャル層が形成されてい
る場合、或いは、表面にウエルが形成されている場合等
が含まれる。

【００１７】また、ゲート電極４には、配線層との接続
が行なわれる接続電極７が一体化されており、接続電極
７は素子間分離絶縁膜２上に延在している。ゲートアレ
イでは、前記ベーシックセルに配線を施し、他のセルと
接続して回路を構成するが、通常回路構成に不用となる
ベーシックセルは配線を接続せずに残される。こうした
不用となるセルの不使用ゲート電極を４ｂ、回路を構成
するセルの使用ゲート電極を４ａとしてある。

【００１８】他に、半導体基板１主面には、必要に応じ
て半導体基板１に給電を行なうための基板給電領域８
が、素子間分離絶縁膜２によって、各素子形成領域から
分離されて設けられている。

【００１９】次に、図１及び図２に示すＦＥＴの形成以
降の工程を図３乃至図７を用いて説明する。ＦＥＴの形
成された半導体基板１及び形成された各素子は、先ず、
全面に形成された層間絶縁膜９によって覆われる。層間
絶縁膜９は、Ｐ‐ＴＥＯＳ（ＴＥＯＳを用いたプラズマ
ＣＶＤ）による酸化珪素膜、ＢＰＳＧによる酸化珪素
膜、Ｐ‐ＴＥＯＳによる酸化珪素膜を順次堆積させた後
に、ＣＭＰ技術により研磨して、ゲート電極４等によっ
て生じた素子段差を平坦化し、更にＰ‐ＴＥＯＳによる
酸化珪素膜を堆積させてある。

【００２０】この層間絶縁膜９にホトリソグラフィ及び
ドライエッチングによって、ゲート電極４，ソース領域
５，ドレイン領域６等の接続領域を露出させる開口を形
成する。この開口形成では、通常は配線の接続される使
用ゲート電極４ａに対してのみ開口が形成されるが、本
実施の形態では不使用ゲート電極４ｂに対しても開口を
形成する。この状態を図３に示す。

【００２１】次に、アルゴンプラズマにて前記接続領域
の自然酸化膜除去等の浄化を行なった後に、スパッタに
よるチタン、窒化チタンを堆積させたバリア膜、ＣＶＤ
によるタングステン膜を順次堆積させたプラグ膜１０´
を全面に形成する。この状態を図４に示す。

【００２２】ここで、プラグ膜１０´と半導体基板１間
にバイアス発生手段１１からのバイアス電圧を印加し
て、ゲート絶縁膜３の欠陥をテストする。これによっ
て、前記開口が全てのゲート電極４ａ，４ｂに形成され
ているため、ゲート絶縁膜３に欠陥のあるものは、該欠
陥部分にて破壊される。バイアス電圧としては定格電圧
の１倍〜２倍程度、より具体的には定格電圧の１．４倍
程度とし、３．３Ｖで使用されるものについては、４．
９Ｖの電圧とする。

【００２３】なお、バイアス電圧の印加は、バイアス発
生手段１１に接続したプローブ針１２をプラグ膜１０´
に接触させて行なうが、ウェハのスクライビング領域等
の素子に影響を与える可能性の低い場所にて、プローブ
針１２の接触を行なうのが望ましい。

【００２４】また、この段階では、プラグ膜１０´が基
板給電領域８にも接続されているため、基本的にはゲー
ト電極４ａ，４ｂと半導体基板１とが同電位となる。こ
のため、バイアス電圧としては１０ＫＨｚ〜１ＭＨｚ程
度の交流電圧を印加し、場合によっては、半導体基板１
をフローティングとして、交流的な衝撃をゲート絶縁膜
３に加えて欠陥部分を破壊する。基板給電が行なわれな
い場合には、バイアス電圧として直流電圧を使用するこ
とも可能である。

【００２５】続いて、プラグ膜１０´をＣＭＰによって
加工し、層間絶縁膜９の前記開口以外の部分を除去し、
プラグ１０を形成する。この状態を図５に示す。ここ
で、前記バイアス電圧印加によって発生した不良箇所の
確認を、例えばエミッション解析等の手法により行な
い、不良箇所の発見されたものについてはマーキングを
行ない、チップ分割後に排除する。プラグ１０のみが形
成された状態なので、全てのゲート電極４ａ，４ｂの検
査が可能である。

【００２６】続いて、スパッタによる窒化チタンからな
るバリア膜、スパッタによる銅を含有したアルミニウム
合金膜、スパッタによるチタン、窒化チタンを堆積させ
た反射防止膜を順次積層した導体膜１３´を全面に形成
し、ホトリソグラフィによるマスクを用いたドライエッ
チングによってパターニングを行ない、１層目の配線層
１３を形成する。この配線層１３は不使用ゲート電極４
ｂには形成されないため、不使用ゲート４ｂでは、接続
配線を構成する配線層１３及びプラグ１０の内のプラグ
１０のみが形成されることとなる。この状態を図６に示
す。

【００２７】なお、プラグ膜１０´形成後に行なったバ
イアス電圧印加は、この配線層１３となる導体膜が全面
に形成された状態で行なうことも可能であるが、一部の
ゲート電極４が配線層１３に隠れてしまうことが考えら
れる。

【００２８】次に、金属配線層１３を層間絶縁膜１４に
よって覆う。層間絶縁膜１４は、Ｐ‐ＴＥＯＳによる酸
化珪素膜、ＳＯＧによる酸化珪素膜、Ｐ‐ＴＥＯＳによ
る酸化珪素膜を順次堆積させた後に、ＣＭＰ技術により
研磨して、配線層１３によって生じた素子段差を平坦化
し、更にＰ‐ＴＥＯＳによる酸化珪素膜を堆積させた層
間絶縁膜１４を形成し、この層間絶縁膜１４にホトリソ
グラフィ及びドライエッチングによって、配線層１３の
接続領域を露出させる開口を形成する。そして、前述し
たプラグ１０及び配線層１３と同様のプロセスによって
２層目の接続配線が構成するプラグ１５及び金属配線層
１６を形成し、金属配線層１６を層間絶縁膜１７によっ
て被覆する。この状態を図７に示す。

【００２９】この後、同様のプロセスを繰り返すことに
よって、所望の層数例えば５層の多層配線構造を形成
し、最上層の配線層を、Ｐ‐ＴＥＯＳによる酸化珪素
膜、プラズマＣＶＤによる窒化珪素膜を堆積させた保護
絶縁膜によって被覆する。

【００３０】前述した説明では、プラグ膜１０´と半導
体基板１間にバイアス発生手段１１からのバイアス電圧
を印加して、ゲート絶縁膜３の欠陥をテストしたが、図
８に示すように、ゲート電極４となるゲート膜４´が全
面に形成された状態で、バイアス電圧の印加を行なって
もよい。この状態では、基板給電領域８にもゲート絶縁
膜３が形成されているので、バイアス電圧として直流電
圧を用いることも可能である。

【００３１】なお、バイアス電圧の印加は、バイアス発
生手段１１に接続したプローブ針１２をゲート膜４´に
接触させて行なうが、ウェハのスクライビング領域等の
素子に影響を与える可能性の低い場所にて、プローブ針
１２の接触を行なうのが望ましい。

【００３２】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、ＦＥＴの接続領域と接続され全
面に形成された導体膜に電圧を印加してゲート絶縁膜の
不良を検査するので、全てのゲート絶縁膜の耐圧を容易
にテストすることができるという効果がある。 （２）本発明によれば、上記効果（１）により、ゲート
アレイの不使用ゲート電極についても耐圧をテストする
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部、具体的には配線形成前のＣＭＯＳゲートアレ
イのベーシックセルを示す斜視図である。

【図２】図１中のａ‐ａ線に沿った縦断面図である。

【図３】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。

【図４】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。

【図５】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。

【図６】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す斜視図である。

【図７】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。

【図８】本発明の変形例である半導体装置の要部を示す
縦断面図である。

【符号の説明】

１…半導体基板、２…素子間分離絶縁膜、３…ゲート絶
縁膜、４…ゲート電極、４ａ…使用ゲート電極、４ｂ…
不使用ゲート電極、４´…ゲート膜、５…ソース領域、
６…ドレイン領域、７…接続電極、８…基板給電領域、
９，１４，１７…層間絶縁膜、１０，１５…プラグ、１
０´…プラグ膜、１１…バイアス発生手段、１２…プロ
ーブ針、１３，１６…配線層、１６´…導体膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｅ // Ｈ０１Ｌ 21/316 Ｆターム(参考） 4M106 AA01 AA13 AB02 AC02 AD04 BA01 BA14 CA14 CA45 CA46 5F033 HH11 HH18 HH33 JJ18 JJ19 JJ33 KK01 KK11 KK18 KK33 MM08 NN06 NN07 PP06 PP15 QQ03 QQ37 QQ48 QQ92 QQ94 RR04 RR09 RR15 SS04 SS15 TT02 VV17 XX01 XX37 5F038 CA04 DT04 DT11 5F058 BD05 BF07 BF25 BH10 BJ01 BJ02 5F064 AA03 BB31 CC12 DD26 FF12

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された複数の素子の
   内、所定の素子を選択して配線層によって接続し所定の
   回路を構成した半導体集積回路装置において、 前記複数の素子に他の素子或いは他の配線とは接続され
   ない配線が形成されていることを特徴とする半導体集積
   回路装置。
2. 【請求項２】 前記半導体集積回路がゲートアレイであ
   ることを特徴とする請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】 前記他の素子とは接続されない配線がプ
   ラグであることを特徴とする請求項１又は請求項２に記
   載の半導体集積回路装置。
4. 【請求項４】 半導体基板に形成された複数のＦＥＴを
   配線層によって接続し所定の回路を構成した半導体集積
   回路装置の製造方法において、 前記半導体基板主面に複数のＦＥＴを形成する工程と、 前記半導体基板に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記ＦＥＴの接続領域を露出させる開
   口を設ける工程と、 前記ＦＥＴの接続領域と接続する導体膜を全面に形成す
   る工程と、 前記導体膜に電圧を印加する工程と、 前記電圧の印加による前記ＦＥＴのゲート絶縁膜の不良
   を検査する工程とを有することを特徴とする半導体集積
   回路装置の製造方法。
5. 【請求項５】 前記半導体集積回路がゲートアレイであ
   ることを特徴とする請求項４に記載の半導体集積回路装
   置の製造方法。
6. 【請求項６】 前記複数のＦＥＴには他の素子とは接続
   されないものがあることを特徴とする請求項４又は請求
   項５に記載の半導体集積回路装置の製造方法。
7. 【請求項７】 前記導体膜がプラグを形成するための膜
   であることを特徴とする請求項４乃至請求項６の何れか
   一項に記載の半導体集積回路装置の製造方法。
8. 【請求項８】 前記導体膜が配線層を形成するための膜
   であることを特徴とする請求項４乃至請求項６の何れか
   一項に記載の半導体集積回路装置の製造方法。
9. 【請求項９】 前記印加される電圧が交流電圧であるこ
   とを特徴とする請求項４乃至請求項８の何れか一項に記
   載の半導体集積回路装置の製造方法。