JPH021825A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH021825A JPH021825A JP63144240A JP14424088A JPH021825A JP H021825 A JPH021825 A JP H021825A JP 63144240 A JP63144240 A JP 63144240A JP 14424088 A JP14424088 A JP 14424088A JP H021825 A JPH021825 A JP H021825A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば液晶等と組み合わせて表示デバイスを
構成するアクティブマトリクス基板の静電破壊対策、及
び断線−括検査を可能とするためのアクティブマトリク
スの配線構造、製造及び検査工程の改善に関する。
構成するアクティブマトリクス基板の静電破壊対策、及
び断線−括検査を可能とするためのアクティブマトリク
スの配線構造、製造及び検査工程の改善に関する。
従来の技術
液晶表示デバイスに用いるアクティブマトリクス基板の
製造工程中、基板完成後特に液晶パネル組立工程に於て
、信号入力端子より静電気が入り、ゲート絶縁膜破壊等
によるアクティブ素子の動作不良を生じさせ、パネルの
表示特性を著しく悪化させるというような不良をもたら
す。この対策として、従来では、この信号入力端子両端
全てを短絡したり、あるいは、第７図に示す様にゲート
配線群及びソース配線群の両端のうち片側を、ゲート配
線またはソース配線を形成する材料で並列に短絡しく特
開昭８１−４８９７８号公報）、これらの状態のまま液
晶パネルを組み立てて、端子より入る。静電気を全端子
に分散させ上述した静電気による不良を防止していた。
製造工程中、基板完成後特に液晶パネル組立工程に於て
、信号入力端子より静電気が入り、ゲート絶縁膜破壊等
によるアクティブ素子の動作不良を生じさせ、パネルの
表示特性を著しく悪化させるというような不良をもたら
す。この対策として、従来では、この信号入力端子両端
全てを短絡したり、あるいは、第７図に示す様にゲート
配線群及びソース配線群の両端のうち片側を、ゲート配
線またはソース配線を形成する材料で並列に短絡しく特
開昭８１−４８９７８号公報）、これらの状態のまま液
晶パネルを組み立てて、端子より入る。静電気を全端子
に分散させ上述した静電気による不良を防止していた。
そして、液晶パネル組立後、基板の切断等で短絡された
配線を分離する工程を行ない液晶パネルを完成していた
。
配線を分離する工程を行ない液晶パネルを完成していた
。
発明が解決しようとする課題
しかしながらこのようなアクティブマトリクス基板の製
造方法において、前述の最初の方法では、断線検査はで
きない。また、第二の方法では、短絡した片側の端子と
開放された片側の端子の間に電圧を印加することにより
断線検査は行えるが、非常に時間を要する。また、第二
の方法では、液晶パネル組立時に、開放されている片側
から静電気が入り、分散されない大きな静電気がアクテ
ィブ素子の動作不良を生じさせる可能性がある。そして
また、この静電気による動作不良を防ぐためには、断線
検査後、開放されている片側の端子を短絡すればよいが
、それには新たな工程とマスクを設けなければならない
。
造方法において、前述の最初の方法では、断線検査はで
きない。また、第二の方法では、短絡した片側の端子と
開放された片側の端子の間に電圧を印加することにより
断線検査は行えるが、非常に時間を要する。また、第二
の方法では、液晶パネル組立時に、開放されている片側
から静電気が入り、分散されない大きな静電気がアクテ
ィブ素子の動作不良を生じさせる可能性がある。そして
また、この静電気による動作不良を防ぐためには、断線
検査後、開放されている片側の端子を短絡すればよいが
、それには新たな工程とマスクを設けなければならない
。
課題を解決するための手段
本発明においては、アクティブマトリクス基板の製造工
程において、まず複数のゲート配線及び複数のソース配
線を、ゲート配線またはソース配線を形成する材料で直
列に接続する工程の後、接続された複数の配線の両端に
電圧を印加する事によって一括して断線検査を行なう。
程において、まず複数のゲート配線及び複数のソース配
線を、ゲート配線またはソース配線を形成する材料で直
列に接続する工程の後、接続された複数の配線の両端に
電圧を印加する事によって一括して断線検査を行なう。
その後液晶に電圧を印加するための絵素電極を形成する
のと同一工程で、ゲート配線及びソース配線すべてを、
絵素電極を形成する材料で並列に短絡して、アクティブ
マトリクス基板を完成する。
のと同一工程で、ゲート配線及びソース配線すべてを、
絵素電極を形成する材料で並列に短絡して、アクティブ
マトリクス基板を完成する。
作用
上記の製造方法を用いることによって、まず、複数のゲ
ート配線及び複数のソース配線を直列に接続することに
より、−括に断線、及び短絡検査を行うことを可能とす
る。さらに、その後の絵素電極を形成する工程で前述の
ゲート、ソース配線を並列に短絡することにより静電気
に対する容量を増大させて、液晶パネル組立時の絶縁膜
の静電破壊等によるアクティブマトリクスの動作不良を
防止する。
ート配線及び複数のソース配線を直列に接続することに
より、−括に断線、及び短絡検査を行うことを可能とす
る。さらに、その後の絵素電極を形成する工程で前述の
ゲート、ソース配線を並列に短絡することにより静電気
に対する容量を増大させて、液晶パネル組立時の絶縁膜
の静電破壊等によるアクティブマトリクスの動作不良を
防止する。
実施例
第１の実施例を第１図（ａ）、（ｂ）、第２図（ａ）、
（ｂ）とともに説明する。第１図（ａ）。
（ｂ）とともに説明する。第１図（ａ）。
（ｂ）はアクティブ素子である薄膜トランジスタ（ＴＰ
Ｔ）アレーの製造、断線検査工程を示す。
Ｔ）アレーの製造、断線検査工程を示す。
第２図（ａ）は、ＴＰＴの平面図、第２図（ｂ）は（ａ
）のｄ−ｄ’で切断して左側から見たときのＴＰＴの断
面図である。このＴＰＴアレーの製造、断線検査、及び
液晶パネル組立工程を次に示す。
）のｄ−ｄ’で切断して左側から見たときのＴＰＴの断
面図である。このＴＰＴアレーの製造、断線検査、及び
液晶パネル組立工程を次に示す。
（ａ）絶縁基板（７）上にゲート配線（１）を形成する
。
。
（ｂ）ゲート絶縁膜（２）を基板全体に堆積させる。
（Ｃ）半導体膜（３）をゲート配線上部に形成する。
（ｄ）ゲート配線上部のゲート絶縁膜に穴（４）を開け
る。
る。
（ｅ）ソース配線（５）を形成する。
（ｆ）Ａ−Ａ’間、Ｂ−Ｂ’間等に電圧を印加し、断線
検査を行う。
検査を行う。
（ｇ）ＩＴＯからなる透明電極（６）を形成すると共に
ゲート、ソース配線すべてを並列に短絡する。
ゲート、ソース配線すべてを並列に短絡する。
（ｈ）ＴＰＴアレー基板を切断するとともにゲート、ソ
ース配線の直列接続部を分離する。
ース配線の直列接続部を分離する。
Ｎ）液晶を注入し、液晶パネルを組み立てる。
（ｊ）ＩＴＯエッチャントでＩＴＯを除去し、並列に短
絡したゲート、ソース配線を分離する。
絡したゲート、ソース配線を分離する。
この実施例では、第１図（ａ）に示す様に（ａ）、（ｅ
）の工程でそれぞれ複数のゲート、複数のソース配線を
直列に接続する事によ゛す、Ａ−Ａ’間、Ｂ−Ｂ’間等
に電圧を印加すれば、−括に断線検査を行うことが可能
となる効果を有する。また第１図（ｂ）に示す様に、
（ｇ）の工程を行なうことにより、静電気の特に発生す
る（ｈ）、（ｉ）の工程に於けるＴＰＴの不良を防止で
きる効果を有する。
）の工程でそれぞれ複数のゲート、複数のソース配線を
直列に接続する事によ゛す、Ａ−Ａ’間、Ｂ−Ｂ’間等
に電圧を印加すれば、−括に断線検査を行うことが可能
となる効果を有する。また第１図（ｂ）に示す様に、
（ｇ）の工程を行なうことにより、静電気の特に発生す
る（ｈ）、（ｉ）の工程に於けるＴＰＴの不良を防止で
きる効果を有する。
第２の実施例を第３図（ａ）、（ｂ）、第４図（ａ）、
（ｂ）のＴＦＴアレー製造、断線検査工程とともに説明
する。 （ａ）は、ソース配線端の拡大図、 （ｂ）は
、ゲート配線端の拡大図である。
（ｂ）のＴＦＴアレー製造、断線検査工程とともに説明
する。 （ａ）は、ソース配線端の拡大図、 （ｂ）は
、ゲート配線端の拡大図である。
ゲート配線材料は、液晶注入部内で、ソース配線材料に
変換されている。このＴＰＴアレーの製造、断線検査、
及び液晶パネル組立工程は、上記（ｈ）の工程を、 （ｈ）’ ＴＰＴアレー基板を切断する。 （直列に接
続したゲート、ソース配線部は分離しない。 ） に変え、また（ｊ）の工程の後、 （ｋ）ゲートを形成する材料のエッチャントで直列に接
続されたソース、ゲート配線群を分離する。
変換されている。このＴＰＴアレーの製造、断線検査、
及び液晶パネル組立工程は、上記（ｈ）の工程を、 （ｈ）’ ＴＰＴアレー基板を切断する。 （直列に接
続したゲート、ソース配線部は分離しない。 ） に変え、また（ｊ）の工程の後、 （ｋ）ゲートを形成する材料のエッチャントで直列に接
続されたソース、ゲート配線群を分離する。
の工程を行う。他の工程は、第１の実施例と同じである
。この実施例では、第３図に示す様に複数のソース、複
数のゲート配線はゲート配線材料で直列に接続される。
。この実施例では、第３図に示す様に複数のソース、複
数のゲート配線はゲート配線材料で直列に接続される。
そしてこの接続部は、液晶／Ｘ１１ネル組立後、 （ｋ
）の工程で、直列接続部におけるゲート絶縁膜開口部の
ゲート配線材料を除去することにより分離される。また
第４図に示す様に、（ｇ）の工程を行うことにより、静
電気の特に発生する（ｉ）の工程に於けるＴＰＴの不良
を防止できる。
）の工程で、直列接続部におけるゲート絶縁膜開口部の
ゲート配線材料を除去することにより分離される。また
第４図に示す様に、（ｇ）の工程を行うことにより、静
電気の特に発生する（ｉ）の工程に於けるＴＰＴの不良
を防止できる。
この実施例では、第１の実施例の効果とともに、ゲート
、ソース配線群が基板の切断線をまたがないことから、
基板切断時に発生する大きな静電気がＴＰＴアレーの中
に入らず絶縁破壊等によるＴＰＴの不良がより以上に防
止できるという効果を有する。
、ソース配線群が基板の切断線をまたがないことから、
基板切断時に発生する大きな静電気がＴＰＴアレーの中
に入らず絶縁破壊等によるＴＰＴの不良がより以上に防
止できるという効果を有する。
第３の実施例を第５図（ａ）、（ｂ）、第６図（ａ）、
（ｂ）のＴＰＴアレー製造、断線検査工程とともに説明
する。 （ａ）は、ソース配線端の拡大図、 （ｂ）は
、ゲート配線端の拡大図である。
（ｂ）のＴＰＴアレー製造、断線検査工程とともに説明
する。 （ａ）は、ソース配線端の拡大図、 （ｂ）は
、ゲート配線端の拡大図である。
ゲート配線は、液晶注入部内で、ソース配線材料に変換
されている。ＴＰＴアレーの製造、断線検査、及び液晶
パネル組立工程は、 （ａ）〜（ｉ）は、第１の工程と
同じである。ただし、 （ｊ）の工程は、 （ｊ）゛ゲートを形成する材料の工・ソチャントで並列
に接続されたソース、ゲート配線群を分離する。
されている。ＴＰＴアレーの製造、断線検査、及び液晶
パネル組立工程は、 （ａ）〜（ｉ）は、第１の工程と
同じである。ただし、 （ｊ）の工程は、 （ｊ）゛ゲートを形成する材料の工・ソチャントで並列
に接続されたソース、ゲート配線群を分離する。
となる。第５図に示すように複数のソース、複数のゲー
ト配線は、ソース配線材料で直列に接続され、 （ｈ）
の工程で、直列に接続・されたソース、ゲート配線部は
分離される。また、第６図に示すように（ｇ）の工程で
ゲート配線材料を介して、ソース、ゲート配線群が並列
に短絡される。
ト配線は、ソース配線材料で直列に接続され、 （ｈ）
の工程で、直列に接続・されたソース、ゲート配線部は
分離される。また、第６図に示すように（ｇ）の工程で
ゲート配線材料を介して、ソース、ゲート配線群が並列
に短絡される。
この実施例では、第１の実施例と同様な効果とともに、
駆動用ＩＣ接続部であるソース、ゲート配線端部を、Ｉ
ＴＯとソース配線材料の二重にすることにより、配線端
部における断線を低減できるという効果を有する。
駆動用ＩＣ接続部であるソース、ゲート配線端部を、Ｉ
ＴＯとソース配線材料の二重にすることにより、配線端
部における断線を低減できるという効果を有する。
発明の効果
本発明は、複数のソース、複数のゲート配線を直列に接
続した後、断線、短絡等の検査を行い、その後、絵素電
極の形成と同時にソース、ゲート配線を並列に短絡して
、アクティブマトリクス基板を製造することにより、工
程数を増加させることなく静電気によるアクティブ素子
の不良を防止でき、かつ配線の断線検査を行うことがで
きる効果を有する。また、前述の検査を液晶パネル組立
前に行えるため、不良アクティブマトリクス基板の組立
を防止することができる効果を有する。
続した後、断線、短絡等の検査を行い、その後、絵素電
極の形成と同時にソース、ゲート配線を並列に短絡して
、アクティブマトリクス基板を製造することにより、工
程数を増加させることなく静電気によるアクティブ素子
の不良を防止でき、かつ配線の断線検査を行うことがで
きる効果を有する。また、前述の検査を液晶パネル組立
前に行えるため、不良アクティブマトリクス基板の組立
を防止することができる効果を有する。
第１図（ａ）、（ｂ）および第２図（ａ）、（ｂ）第２
図（ａ）はＴＦＴを咎キ示す平面図、第２図（ｂ）は第
２図（ａ）のｃ−ｃ’で切断して左側から見たときのＴ
ＰＴの断面図、第３図（ａ）。 （ｂ）および第４図（ａ）、（ｂ）は本発明の第２の実
施例におけるＴＰＴアレーの製造、断線検査工程を示す
平面図、第５図（ａ）、（ｂ）および第６図（ａ）、（
ｂ）は本発明の第３の実施例におけるＴＰＴアレーの製
造、断線検査工程を示す平面図、第７図は従来例を示す
平面図である１、 １１． ２１． ３１・ 争・ゲ
−ト配線材料、２・・・ゲート絶縁膜、３・１１１１半
導体、４，１４．２４，３４・・・ゲート絶縁膜におけ
る穴、５、 １５．２５．３５−・・ソース配線材料、
６゜１６．２６・・・透明電極材料、７・・・絶縁基板
。 代理人の氏名 弁理士 中尾敏男 はか１名リ２−ト配
Ｒ材セ＋ うトート絶恥曝バ胃 ＋ 導 体 チート絶罎積にｂげる大 ソ − ス 配 ＹＶ 杖 デ←第３図 回断堅 シ５ 図 第 図 ＩＱ） （ａ） 第 第 図 図 （αＪ
図（ａ）はＴＦＴを咎キ示す平面図、第２図（ｂ）は第
２図（ａ）のｃ−ｃ’で切断して左側から見たときのＴ
ＰＴの断面図、第３図（ａ）。 （ｂ）および第４図（ａ）、（ｂ）は本発明の第２の実
施例におけるＴＰＴアレーの製造、断線検査工程を示す
平面図、第５図（ａ）、（ｂ）および第６図（ａ）、（
ｂ）は本発明の第３の実施例におけるＴＰＴアレーの製
造、断線検査工程を示す平面図、第７図は従来例を示す
平面図である１、 １１． ２１． ３１・ 争・ゲ
−ト配線材料、２・・・ゲート絶縁膜、３・１１１１半
導体、４，１４．２４，３４・・・ゲート絶縁膜におけ
る穴、５、 １５．２５．３５−・・ソース配線材料、
６゜１６．２６・・・透明電極材料、７・・・絶縁基板
。 代理人の氏名 弁理士 中尾敏男 はか１名リ２−ト配
Ｒ材セ＋ うトート絶恥曝バ胃 ＋ 導 体 チート絶罎積にｂげる大 ソ − ス 配 ＹＶ 杖 デ←第３図 回断堅 シ５ 図 第 図 ＩＱ） （ａ） 第 第 図 図 （αＪ
Claims (1)
- 基板の一主面上に複数のゲート配線、複数のソース配線
、アクティブ素子及び絵素電極を形成したアクティブマ
トリクス基板において、前記複数のゲート配線及び前記
複数のソース配線を、ゲート配線またはソース配線を形
成する材料で、断続的または非断続的に直列に接続する
工程を行ない、その後断線検査の工程を行ない、その後
前記複数のゲート配線及び前記複数のソース配線を、前
記絵素電極を形成する材料で、並列に短絡する工程を行
うことを特徴とするアクティブマトリクス基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144240A JPH021825A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144240A JPH021825A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021825A true JPH021825A (ja) | 1990-01-08 |
Family
ID=15357505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144240A Pending JPH021825A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448941B1 (ko) * | 1997-10-07 | 2004-11-16 | 삼성전자주식회사 | 정전기 모니터링이 가능한 설비 구조 |
-
1988
- 1988-06-10 JP JP63144240A patent/JPH021825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448941B1 (ko) * | 1997-10-07 | 2004-11-16 | 삼성전자주식회사 | 정전기 모니터링이 가능한 설비 구조 |
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