KR100210700B1 - 액티브매트릭스 기판 및 그의 검사방법 - Google Patents
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Abstract
액티브매트릭스 기판은, 매트릭스형태로 배치되는 복수의 TFT소자, TFT소자에 신호를 공급하는 게이트라인 블록과 소스라인 블록, 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비한다. 상기 단락부재는, 게이트라인 블록과 소스라인 블록사이에 있어서, 레이저조사에 의한 단락상태에서 절연상태로 되는 제1부분, 및 레이저조사에 의해 절연상태에서 단락상태로 되는 제2부분, 도는 제1부분의 단락상태의 전기저항치보다 높은 전기저항치를 갖는 제2부분을 병렬적으로 갖는다. 이에 의해, 검사후에 있어서도 절연막 파괴 및 표시불량의 발생을 방지할수 있다.
Description
제1도는 본 발명의 제 1 실시형태에 관한 액티브매트릭스 기판의 구성을 개략적으로 보인 설명도이다.
제2도는 상기 액티브매트릭스 기판에 설치되는 TFT소자의 개략적 구성을 보인 단면도이다.
제3도는 상기 액티브매트릭스 기판에 설치되는 단락부재의 제1부분 및 제2부분을 보인 평면도이다.
제4(a) 및 4(b)도는 각각 제3도의 V-V선 및 W-W선의 단면도이다.
제5도는 상기 제1부분이 절연상태로 된 상태를 보인 평면도이다.
제6(a)도는 상기 제2부분이 도전상태로 된 상태를 보인 평면도이고, 제6(b)도는 제6(a)도의 X-X선 단면도이다.
제7(a)~7(c)도는 상기 제1부분 및 제2부분의 상태변화를 설명하는 등가회로도로서, 제7(a)도는 제1부분으로의 레이저조사전의 도면이고, 제7(b)도는 제1부분으로의 레이저조사후의 도면이며, 제7(c)도는 제2부분으로의 레이저조사후의 도면이다.
제8도는 본 발명의 제2실시형태에 관한 액티브매트릭스 기판의 구성을 개략적으로 보인 설명도이다.
제9도는 상기 액티브매트릭스 기판에 설치되는 단락부재의 제1부분 및 제2부분을 보인 평면도이다.
제10(a) 및 10(b)도는 각각 제9도의 Y-Y선 및 Z-Z선의 단면도이다.
제11도는 상기 제1부분이 절연상태로 된 상태를 보인 평면도이다.
제12(a)도 및 12(b)도는 상기 제1부분 및 제2부분에 있어서의 등가회로도로서, 제12(a)도는 제1부분으로의 레이저조사전의 도면이고, 제12(b)도는 제1부분으로의 레이저조사후의 도면이다.
제13도는 종래 액티브매트릭스 기판의 구성을 개략적으로 보인 설명도이다.
제14도는 종래 액티브매트릭스 기판에 설치되는 단락부재를 보인 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 액티브매트릭스 기판 2 : TFT소자
101 : 케이트전극 102 : 게이트절연막
103 : 반도체층 104 : n+층(P형반도체층)
105 : 소스전극 106 : 드레인전극
107 : 보호층 11 : 단락부재
13 : 게이트라인 블록 14 : 소스라인 블록
131 : 게이트라인 141 : 소스라인
본 발명은 TFT(Thin Film Translator) 액정표시장치등에 사용되는 액티브매트릭스 기판 및 그의 검사방법에 관한 것이다.
TFT형 액정표시장치등에 설치되는 액티브매트릭스 기판에서는, 제13도에 보인 바와 같이, 유리기판(21)상에 복수의 TFT소자(22)가 매트릭스 형태로 배치되고, 복수의 게이트라인(23) 및 소스라인(24)이 서로 직교하도록 배치되어 있다.
이러한 액티브 매트릭스 기판에 있어서, 게이트라인(23)과 소스라인(24)의 교차부(25)의 절연막, 또는 TFT소자(22)의 절연막이 외부에서 침입하는 정전기에 의해 정전파괴를 일으켜, 그 결과 표시불량의 발생을 초래한다. 이와 같은 품질저하를 방지하기 위해 제14도에 보인 바와 같이 액티브매트릭스 기판의 주변을 따라 TFT소자(22)가 배치되는 액티브매트릭스 영역(32)을 포위하도록 쇼트링으로 불리우는 단락부재(31)가 설치된다. 단락부재(31)에 의해, 복수의 게이트라인(23)으로 이루어지는 게이트라인 블록(34)과 복수의 소스라인(24)으로 이루어지는 소스라인 블럭(34) 사이는 단락된다. 이에 따라, 게이트라인(23)과 소스라인(24)의 교차부(25)의 절연막, 또는 TFT소자(22)의 절연막에 고전압이 인가되는 것이 방지된다. 따라서, 절연막 파괴 및 표시불량의 발생이 방지된다.
그러나, 상기 종래의 액티브매트릭스 기판에서는 이하의 기술적 문제점이 발생한다.
기판 완성후, 게이트라인 블록(34) 및 소스라인 블록(34)에 대해, 각각 독립적으로 소정의 전기신호를 입력하여 검사를 행할 필요가 있다. 이 때, 게이트라인 블록(34)과 소스라인 블록(34) 사이가, 고도전성이 유지된 채로 단락된 상태일 경우에는 검사가 불가능하다. 따라서, 예컨대 제14도에 보인 영역a 및 영역b에 있어서, 단락부재(31)를 레이저조사등에 의해 분단시키고, 게이트라인 블록(34)과 소스라인 블록(34)사이를 절연시킨다. 그 후, 게이트라인 블록(34) 및 소스라인 블록(34)에, 각각 독립적으로 소정의 전기신호를 입력하여 검사를 행한다. 그러나, 검사후에 있어서는, 게이트라인 블록(34)과 소스라인 블록(34)사이가 절연상태로 되어 있기 때문에, 외부에서 정전기가 침입하는 경우, 교차부(25)의 절연막, 도는 TFT소자(22)의 절연막에 고전압이 인가될 가능성이 있다. 그 결과, 절연막 파괴, 및 표시불량을 초래할 문제점이 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 검사후에 있어서도, 절연막 파괴, 및 표시불량의 발생을 방지할 수 있는 액티브매트릭스 기판 및 이 기판의 검사방법을 제공하는 것이다.
본 발명의 액티브매트릭스 기판은, 상기 목적을 달성하기 위해, 매트릭스형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 상기 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 레이저조사에 의해 절연상태에서 단락상태로 되는 게 제2부분을 병렬적으로 갖는다.
상기 액티브매트릭스 기판에서는, 게이트라인 블록과 소스라인 블록사이를 일단 절연상태로 한 후, 다시 단락상태로 하는 것이 가능하게 된다. 따라서, 이하의 효과를 제공한다. 1) 액티브매트릭스 기판의 제조공정중에 발생하는 정전기에 의해, 기판에 형성되는 게이트라인과 소스라인의 교차부의 절연막, 또는 (TFT소자등의) 스위칭수단의 절연막에 고전압이 인가되는 것이 방지된다. 2) 게이트라인 블록 및 소스라인 블록에 대해, 각각 독립적으로 소정의 전기신호를 입력하여 검사를 행할 수 있다. 3) 검사후에 있어서도, 게이트라인과 소스라인의 교차부의 절연막, 도는 스위칭수단의 절연막에 고전압이 인가되는 것이 방지된다. 즉, 소정의 검사를 실행할 수 있어, 검사전후에 있어서, 표시불량의 발생을 초래하는 절연막 파괴를 방지할 수 있으므로, 신뢰성의 향상 및 수율의 향상을 도모할수 있다.
바람직하게는, 상기 제2부분은 게이트라인 블록에 전기적으로 접속되는 제1도전막과 소스라인 블록에 전기적으로 접속되는 제2도전막간에 절연막이 개재되는 부분을 갖는다. 따라서, 레이저조사에 의해 제1도전막 및 제2도전막은 융용하여 전기적으로 접속된다. 이에 따라, 게이트라인 블록과 소스라인 블록사이를 다시 단락상태로 하는 것이 가능하게 된다.
또한, 상기 액티브매트릭스 기판은 이하의 제조방법에 따라 제조하는 것이 바람직하다.
1) 게이트라인 블록 또는 소스라인 블록의 형성과 동시에 제1부분을 형성한다.
2) 제2부분이 갖는 2종류의 도전막을 각각 게이트라인 블록의 형성 및 소스라인 블록의 형성과 동시에 형성한다.
3) 제2부분이 갖는 도전막을 스위칭수단의 절연막의 형성과 동시에 형성한다. 이에 따라, 제1부분 및 제2부분을 게이트라인 블록, 소스라인 블록 또는 스위칭수단의 제조공정과 동일 공정에서 형성할수 있다. 따라서, 단락부재의 형성을 위해 새로운 공정을 증가시킬 필요가 없더, 제조 코스트의 상승을 초래하지 않는다.
또한, 상기 액티브매트릭스 기판을 이하의 검사방법에 따라 검사하는 것이 바람직하다. 1) 제1부분을 레이저조사에 의해 절연상태로 한다. 2) 그 후, 게이트라인 블록 및 소스라인 블록에 대해, 각각 소정의 전기신호를 입력하여 검사를 행한다. 3) 그 후, 제2부분을 레이저조사에 의해 단락상태로 한다. 이 검사방법을 채용함으로써 상술한 효과들이 달성된다.
또한, 본 발명의 액티브매트릭스 기판은 상기 목적을 달성하기 위해, 매트릭스 형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 상기 제1부분의 단락상태의 전기저항치보다 높은 전기저항치를 갖는 제2부분을 병렬적으로 갖는다.
상기 액티브매트릭스 기판에서는, 제1부분을 레이저조사에 의해 절연상태로 한 후, 게이트라인 블록과 소스라인 블록사이는, 고저항의 제2부분에 의해서만 저도전상태로 단락된다. 이 상태에서, 게이트라인 블록 및 소스라인 블록에 대해, 각각 독립적으로 소정의 전기신호를 입력하여 검사를 행할수 있다. 또한, 이 상태에서, 검사후에 있어서도, 게이트라인과 소스라인의 교차부의 절연막, 또는 (TFT소자 등의) 스위칭수단의 절연막에, 정전기에 의해 고전압이 입가되는 것이 방지된다. 즉, 소정의 검사를 실행할수 있어, 기판의 제조공정중 및 검사후에 있어서, 표시불량의 발생을 초래하는 절연막 파괴를 방지할수 있으므로, 신뢰성의 향상 및 수율의 향상을 도모할수 있다. 또한, 검사후에 제2부분을 레이저조사에 의해 단락상태로할 필요가 없으므로 검사방법을 간략화할수 있다.
바람직하게는, 상기 제2부분의 전기저항치는 50k이상 1M이하로 된다. 이에 따라, 상기 효과, 즉 소정의 검사를 실행할수 있고, 또한 검사후에 있어서 절연막 파괴를 방지할수 있는 효과가 확실히 달성된다.
또한, 상기 제2부분이 게이트라인 블록에 전기적으로 접속되는 도전막과 소스라인 블록에 전기적으로접속되는 도전막간에 개재되는 (n+층등의) 반도체층을 갖는 것도 바람직하다. 이에 따라, 단락상태의 제1부분에 비해, 제2부분의 전기저항치를 높게 할수 있다.
또한, 상기 액티브매트릭스 기판을 이하의 제조방법에 따라 제조하는 것이 바람직하다. 1) 게이트라인 블록 또는 소스라인 블록의 형성과 동시에 제1부분을 형성한다.2) 제2부분이 갖는 반도체막을 스위칭수단의 반도체막의 형성과 동시에 형성한다. 이에 따라, 제1부분 및 제2부분을, 게이트라인 블록, 소스라인 블록 도는 스위칭수단의 제조공정과 동일 공정에서 형성할수 있다. 따라서, 단락부재의 형성을 위해 새로운 공정을 증가시킬 필요가 없어, 제조 코스트의 상승을 초래하지 않는다.
또한, 상기 액티브매트릭스 기판을 이하의 검사방법에 따라 검사하는 것이 바람직하다. 1) 제1부분을 레이저조사에 의해 절연상태로 한다. 2) 그 후, 게이트라인 블록 및 소스라인 블록에 대해, 각각 소정의 전기신호를 입력하여 검사를 행한다. 이 검사방법을 채용함으로써 상술한 효과들이 달성된다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하의 기재에 의해 충분히 이해될 것이며, 또한 본 발명의 잇점은 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
본 발명의 실시 형태에 대해 제1도 내지 제12도에 따라 성명하면 다음과 같다.
[실시형태 1]
제1도는 본 발명의 제1실시형태에 관한 액티브매트릭스 기판(1)의 구성을 개략적으로 보인 것이다. 액티브매트릭스 기판(1)은, 복수의 TFT소자(10), 복수의 게이트라인(131)으로 이루어지는 게이트라인 블록(13), 복수의 소스라인(141)으로 이루어지는 소스라인 블록(14), 및 단락부재(11)를 구비한다. TFT소자(10)는, 액티브매트릭스영역 M에 매트릭스형태로 배치된다. 상세히 설명하자면, TFT소자(10)는 각 화소마다 설치되고, 게이트라인(131) 및 소스라인(141)으로부터 공급되는 신호에 따라, 액정등의 표시소자(도시되지 않음)로의 구동전압의 인가를 제어하는 스위칭수단이다.
제2도는 TFT소자(10)의 개략적 구성을 보인 단면도이다. TFT소자(10)는 유리기판(18)상에, 게이트전극(101), 게이트절연막(102), 반도체층(103), n+층(P형반도체층)(104), 소스전극(105), 드레인전극(106), 및 보호층(107)을 갖는다. 게이트전극(101)은, 게이트라인(131)에 접속되는 도전막으로, 통상, 게이트라인(131)과 일체로 형성된다. 소스전극(141)은 소스라인(141)에 접속되는 도전막으로, 통상, 소스라인(141)과 일체로 형성된다. 또한, n+층(104)은 인 등의 불순물이 도핑되는 반도체층이다.
또한, TFT소자(10)는 상기 구성에 한정되지 않는다. 게이트전극, 소스전극, 및 게이트전극과 소스전극간에 배치되는 절연막(상기 구성에서는 게이트절연막(102))을 포함하는 것이면 어떤 구성이라도 좋다.
다시 제1도를 참조하면, 단락부재(11)는 게이트라인 블록(13)과 소스라인 블록(14)간을 단락한다. 또한, 단락부재(11)는 게이트라인 블록(13)과 소스라인 블록(14)사이에 있어서, 제1부분(111)과 제2부분(112)을 병렬적으로 갖는다. 후술하는 바와 같이, 제1부분(111)은 레이저조사에 의해 단락상태에서 절연상태로 되고, 제2부분(112)은 레이저조사에 의해 절연상태에서 단락상태로 된다.
제3도는 단락부재(11)의 제1부분(111) 및 제2부분(112)을 보인 평면도이다. 제4(a) 및 4(b)도는 각각 제3도의 V-V선 및 W-W선의 단면도이다. 단락부재(11)는 제2부분(112)의 일부를 제외하고, 금속막등의 도전막(15)으로 이루어지고, 도전막(15)은 게이트라인(131)의 형성과 동시에 유리기판(18)상에 형성된다. 제1부분(111)은 도전막(15)의 일부(19)로부터 이루어지고, 후술하는 검사전에는 단락 상태로 되어 있다. 한편, 제2부분(112)에는, 제1도전막으로서의 도전막(15), 절연막(17) 및 금속막등의 제2도전막(16)이 설치되어 있다. 또한, 제2부분(112)은, 도전막(15)과 제2도전막(16)간에 절연막(17)이 개재되는용량구조부분(20)을 포함하며, 검사전에는 절연상태로 되어 있다. 제2도전막(16)은, 소스라인(141)의 형성과 동시에, 도전막(15)상 및 절연막(17)상에 형성된다. 절연막(17)은 게이트절연막(102)의 형성과 동시에 유리기판(18)상 및 도전막(15)상에 형성된다.
또한, 도전막(15)을 소스라인(141)의 형성과 동시에 형성하고, 제2도전막(16)을 게이트라인(131)의 형성과 동시에 형성하는 제조방법을 채용해도 좋다.
상기 구성의 액티브매트릭스 기판(1)을 제조한 후, 게이트라인 블록(13) 및 소스라인 블록(14)에 대해, 각각 독립적으로 소정 전압을 인가하여 검사를 행할 필요가 있다. 이 검사전에, 제1부분(111)에 레이저조사를 행한다. 레이저조사에 따라, 제5도에 보인 바와 같이, 제1부분(111)의 일부 도전막(15)이 파괴되고, 절연부(사선부)(41)가 형성된다. 이와 같이, 레이저조사에 의해 제1부분(111)은 단락 상태에서 절연상태로 변한다. 이 때, 제2부분(112)은 절연상태에 있기 때문에, 게이트라인 블록(13) 및 소스라인 블록(14)사이는 절연상태로 된다. 따라서, 게이트라인 블록(13) 및 소스라인 블록(14)에 대해 각각 독립적으로 소정의 전기신호를 입력하여 TFT소자(10)의 검사를 행할수 있다.
검사후, 이번에는 제2부분(112)의 용량구조부분(20)에 레이저조사를 행한다. 레이저조사에 따라, 도전막(15)의 일부 및 제2도전막(16)의 일부가 융용되고, 절연막(17)을 관통하여 제6(a) 및 6(b)도에 보인 바와 같이, 도전부(사선부)(42)가 형성된다. 이와 같이, 레이저조사에 의해 제2부분(112)은 절연상태에서 단락상태로 변한다. 즉, 게이트라인 블록(13)과 소스라인 블록(14)사이는 다시 단락상태로 된다. 따라서, 검사후에도, 외부로 부터의 정전기에 의한 절연막 파괴가 방지된다.
상기 제1부분(111) 및 제2부분(112)의 상태변화를 제7(a) 내지 7(c)도를 참조하여 설명한다. 제7(a)도는 제1부분(111)으로의 레이저조사전의 등가회로도로, 게이트라인 블록(13)과 소스라인 블록(14)사이는 제1부분(111)에 의해 단락상태로 되어 있다. 제7(b)도는 제1부분(111)으로의 레이저조사후의 등가회로도로, 제1부분(111) 및 제2부분(112)은 모두 절연상태로 되어 있다. 즉, 제1부분(111)으로의 레이저조사후, 게이트라인 블록(13)과 소스라인 블록(14)사이는 절연상태로 된다. 또한, 제7(c)도는 제2부분(112)으로의 레이저조사후의 등가회로도로, 제2부분(112)이 단락상태로 되어 있다. 따라서, 게이트라인 블록(13)과 소스라인 블록(14)사이는 단락상태로 되기 때문에, 절연막 파괴, 및 표시불량의 발생이 방지된다.
또한, 제1부분(111) 및 제2부분(112)을 갖는 단락부재(11)는, 게이트라인(131), 소스라인(141), 도는 TFT소자(10)의 형성공정을 이용하여 형성된다. 따라서, 단락부재의 형성을 위해 새로운 공정을 증가시킬 필요가 없어 제조코스트의 상승을 초래하지 않는다.
[실시형태 2]
본 발명의 제2실시형태에 대해 제8도 내지 12도를 참조하여 설명하면 다음과 같다. 또한, 설명의 편의상, 실시형태 1에 보인 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 부기하고 그의 설명을 생략한다.
본 실시형태에 관한 액티브매트릭스 기판(2)은 제8도에 보인 바와 같이 제2부분(112)대신 제2부분(113)이 제공되어 있는 이외는 액티브매트릭스 기판(1)과 동일한 구성이다.
제9도는 제1부분(111) 및 제2부분(113)을 보인 평면도로, 실시형태 1과 같이 제1부분(111)과 제2부분(113)은 병렬적으로 배치된다. 제10(a) 및 10(b)도는 각각 제9도의 Y-Y선 및 Z-Z선의 단면도이다. 제2부분(113)에는, 도전막(15), 절연막(17), n+층(P형반도체)(26), 및 제2도전막(16a,16b)가 형성되어 있다. n+층(26)은 인 등의 불순물이 도핑되는 반도체층이고, TFT소자(10)의 n+층(104)과 동시에 형성된다. 제2부분(113)에는, 제2도전막(16a)이 게이트라인 블록(13)측의 도전막(15)에 접속되고, 제2도전막(16b)이 소스라인 블록(14)측의 도전막(15)에 접속되어 있다. 또한, 제2도전막(16a)과 제2도전막(16b)이 n+층(26)을 통해 접속되어 있다. 이에 의해, 제2부분(113)에서는, 단락부재(11)의 다른 개소에 비해 전기저항이 높게되며, 본 실시형태에서는 제2부분(113)의 전기저항치가 50k으로 되어 있다.
여기에서, 제2부분(113)의 전기저항치를 50k으로 한 것은 다음과 같은 이유 때문이다. 게이트라인 블록(13) 및 소스라인 블록(14)에 대해 각각 독립적으로 소정의 전기신호를 입력하기 위해서는, 게이트라인 블록(13)과 소스라인 블록(14)간이 절연되어 있는 것이 바람직하다. 그러나, 입력신호에는 통상적으로 60Hz정도의 펄스를 사용하기 때문에, 50k이상의 전기저항이 개재되어 단락된 상태에 있으면, 검사에 지장을 주는 일은 거의 없다. 이 관점에서, 제2부분(113)의 전기저항치는 50k이상이면 좋다. 또한, 검사후에 외부로 부터의 정전기에 의한 절연막 파괴를 방지하기 위해서는 게이트라인 블록(13)과 소스라인 블록(14)간이 단락되어 있는 것이 바람직하다. 그러나, 1M이하의 전기저항이면, 개재되어 있어도 절연막으로의 고전압 인가의 방지에 거의 지장을 주지 않는다. 이 관점에서, 제2부분(113)의 전기저항치는 1㏁이하이면 좋다. 따라서, 제2부분(113)의 전지저항치는 50㏀ 이상 1M㏀이하이면 좋다. 본 실시형태에서는, 외부 정전기에 의한 절연막 파괴를 방지하기 위해, 제2부분(113)의 전기저항치는 가능한한 적은 것이 바람직하다고 생각되어 제2부분(113)의 전기저항치는 50㏀으로 했다.
상기 구성의 액티브매트릭스 기판(2)을 제조한 후, 게이트라인 블록(13)과 소스라인 블록(14)에 각각 소정의 전기신호를 입력하여 행하는 검사의 직전에, 제1부분(111)에 레이저조사를 행한다. 레이저조사에 따라, 제11도에 보인 바와 같이, 제1부분(111)의 일부의 도전막(15)이 파괴되고, 절연부(사선부)(41)가 형성된다. 이와 같이, 레이저조사에 의해, 제1부분(111)은 단락상태에서 절연상태로 변한다. 이 때, 게이트라인 블록(13)과 소스라인 블록(14)사이는 50㏀의 전기저항치를 갖는 제2부분(113)이 개재되어 있으므로, 각각 소정의 전기신호를 입력하여 TFT소자(10)의 검사를 행할수 있다. 또한, 이 검사후에도, 게이트라인 블록(13)과 소스라인 블록(14)사이는 제2부분(113)을 통해 접속되어 있기 때문에, 외부 정전기에 의한 절연막 파괴를 방지할 수 있다.
제12(a)도는 제1부분(111)으로의 레이저조사전의 등가회로도로서, 게이트라인 블록(13)과 소스라인 블록(14)사이는 제1부분(111)에 의해 단락되어 있다. 또한, 게이트라인 블록(13)과 소스라인 블록(14)사이는, 50㏀의 전기저항치를 갖는 제2부분(113)에 의해서도 저도전상태로 단락되어 있다. 한편, 제12(b)도는 제1부분(111)으로의 레이저조사후의 등가회로도이다. 제1부분(111)은 절연상태로 되고, 게이트라인 블록(13)과 소스라인 블록(14)사이는 고저항의 제2부분(113)에 의해서만 저도전상태로 단락되어 있다. 이 상태에서, 상기 검사를 지장없이 행할 수 있고, 또한, 검사후에 외부 정전기에 의한 절연막 파괴를 방지할수 있다.
또한, 제1부분(111) 및 제2부분(113)을 갖는 단락부재(11)는, 게이트라인(131)과 소스라인(141) 또는 TFT소자(10)의 형성공정을 이용하여 형성된다. 따라서, 단락부재(11)의 형성을 위해 새로운 공정을 증가시킬 필요가 없어, 제조코스트의 상승을 초래하지 않는다.
또한, 검사전에 제1부분(111)에 의해 게이트라인 블록(13)과 소스라인 블록(14)사이를 단락하는 구성으로 한 것은 이하의 이유 때문이다. 액티브매트릭스 기판(2)의 제조공정은 플라즈마처리나 러빙처리등 정전기가 발생하기 쉬운 환경에 있다. 따라서, 제조공정중, 게이트라인 블록(13)과 소스라인 블록(14)사이는 저저항으로 접속되어 있을 필요가 있고, 이 때문에 제1부분(111)을 설치하는 구성으로 했다.
발명의 상세한 설명의 항에 있어서의 구체적인 실시태양 또는 실시에는 어디가지나 본 발명의 기술내용을 명확히 하기 위한 것으로, 그롸 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음의 기재하는 특허청구범위내에서 여러 가지로 변경하여 실시할수 있을 것이다.
Claims (15)
- 매트릭스 형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 상기 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 레이저조사에 의한 절연상태에서 단락상태로 되는 제2부분을 병렬적으로 갖는, 액티브매트릭스 기판.
- 제1항에 있어서, 상기 스위칭 수단은 TFT(박막트랜지스터)인 액티브매트릭스 기판.
- 제1항에 있어서, 상기 제2부분은, 상기 게이트라인 블록에 전기적으로 접속되는 제1도전막과 상기 소스라인 블록에 전기적으로 접속되는 제2도전막간에 절연막이 개재되는 부분을 포함하며, 레이저조사에 의해 상기 제1도전막 및 상기 제2도전막은 용융하여 전기적으로 접속되는 액티브매트릭스 기판.
- 매트릭스형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 레이저조사에 의해 절연상태에서 단락상태로 되는 제2부분을 병렬적으로 갖는 액티브매트릭스 기판의 제조방법에 있어서, 상기 게이트라인 블록 또는 상기 소스라인 블록의 형성과 동시에 상기 제1부분을 형성하는 것을 포함하는 액티브매트릭스 기판의 제조방법.
- 제4항에 있어서, 상기 제2부분이 갖는 2종류의 도전막을, 각각 상기 게이트라인 블록의 형성 및 상기 소스라인 블록의 형성과 동시에 형성하는 것을 더 포함하는 액티브매트릭스 기판의 제조방법.
- 제5항에 있어서, 상기 제2부분이 갖는 2종류의 도전막을, 상기 스위칭수단의 절연막의 형성과 동시에 형성하는 것을 더 포함하는 액티브매트릭스 기판의 제조방법.
- 매트릭스형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 소스라인 블록에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 레이저조사에 의해 절연상태에서 단락상태로 되는 제2부분을 병렬적으로 갖는 액티브매트릭스 기판의 검사방법에 있어서, 상기 제1부분을 레이저조사에 의해 절연상태로 하는 공정; 상기 게이트라인 블록과 상기 소스라인 블록에 각각 소정의 전기신호를 입력하여 검사를 행하는 공정; 및 상기 제2부분을 레이저조사에 의해 단락상태로 하는 공정을 포함하는, 액티브매트릭스 기판의 검사방법.
- 매트릭스 형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 상기 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 상기 제1부분의 단락상태의 전기저항치보다도 높은 전기저항치를 갖는 제2부분을 병렬적으로 갖는, 액티브매트릭스 기판.
- 제8항에 있어서, 상기 스위칭 수단은 TFT(박막트랜지스터)인 액티브매트릭스 기판.
- 제8항에 있어서, 상기 제2부분의 전기저항치는 50㏀ 이상 1㏁이하인 액티브매트릭스 기판.
- 제8항에 있어서, 상기 제2부분은, 상기 게이트라인 블록에 전기적으로 접속되는 도전막과 상기 소스라인 블록 블록에 전기적으로 접속되는 도전막사이에 개재되는 반도체층을 구비하는 액티브매트릭스 기판.
- 제11항에 있어서, 상기 반도체층은 n+층(P형반도체층)인 액티브매트릭스 기판.
- 매트릭스형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 소스라인 블록사이에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 상기 제1부분의 단락상태의 전기저항치보다 높은 전기저항치를 갖는 제2부분을 병렬적으로 갖는 액티브매트릭스 기판의 제조방법에 있어서, 상기 게이트라인 블록 또는 상기 소스라인 블록의 형성과 동시에 상기 제1부분을 형성하는 것을 포함하는 액티브매트릭스 기판의 제조방법.
- 제13항에 있어서, 상기 제2부분이 갖는 2종류의 도전막을, 상기 스위칭수단의 반도체막의 형성과 동시에 형성하는 것을 더 포함하는 액티브매트릭스 기판의 제조방법.
- 매트릭스형태로 배치되는 복수의 스위칭수단; 상기 스위칭수단에 신호를 공급하는 게이트라인 블록과 소스라인 블록; 및 상기 게이트라인 블록과 상기 소스라인 블록사이를 단락하는 단락부재를 구비하며, 상기 단락부재는, 상기 게이트라인 블록과 소스라인 블록에 있어서, 레이저조사에 의해 단락상태에서 절연상태로 되는 제1부분, 및 상기 제1부분의 단락상태의 전기저항치보다 높은 전기저항치를 갖는 제2부분을 병렬적으로 갖는 액티브매트릭스 기판의 검사방법에 있어서, 상기 제1부분을 레이저조사에 의해 절연상태로 하는 공정; 및 상기 게이트라인 블록 및 상기 소스라인 블록에 각각 소정의 전기신호를 입력하여 검사를 행하는 공정을 포함하는 액티브매트릭스 기판의 검사방법.
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