JP7180840B2 - アレイ基板の製造方法、アレイ基板の中間製品、及びアレイ基板 - Google Patents
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Claims (16)
- アレイ基板の製造方法であって、
複数の画素電極と、画素電極のいずれかからそれぞれ絶縁される複数の第1リード線と、前記第1リード線のいずれかからそれぞれ絶縁され、各組の接続線によって電気的に結合された前記画素電極の1組によって実質的に等価リード線を形成するように少なくとも2つの前記画素電極を電気的に結合する複数の接続線とを基板に形成するステップと、
一つの前記等価リード線と前記第1リード線との間に短絡が存在するか否かを検出するステップと、
前記複数の画素電極のうちのいずれか2つが電気的に結合されないように、前記複数の接続線の各々を切断するステップと、を含み、
前記アレイ基板の製造方法は、
一つの前記等価リード線と前記第1リード線との間に短絡が存在するか否かを検出するステップの後に、前記等価リード線と前記第1リード線との間に短絡が検出された場合、前記第1リード線との短絡部を有する1つの前記等価リード線における前記画素電極の位置を確定するステップと、
前記等価リード線と前記第1リード線との間に短絡が検出された場合、前記第1リード線との短絡部を有する1つの前記等価リード線における画素電極の位置を確定するステップの後に、短絡部を切断するステップと、をさらに含む
ことを特徴とするアレイ基板の製造方法。 - 請求項1に記載のアレイ基板の製造方法であって、
前記短絡部を切断するするステップは、前記複数の接続線のそれぞれを切断するステップと実質的に同じステップとする
ことを特徴とするアレイ基板の製造方法。 - 請求項1に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップにおいて、
前記複数の第1リード線と前記複数の画素電極との間に絶縁層が配置されておらず、かつ
前記複数の第1リード線の基板上における正投影は、前記複数の画素電極の基板上における正投影と重ならない
ことを特徴とするアレイ基板の製造方法。 - 請求項3に記載のアレイ基板の製造方法であって、
前記複数の第1リード線の各々は、データ線またはゲート線のいずれか1つである
ことを特徴とするアレイ基板の製造方法。 - 請求項4に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
隣接する2つの前記画素電極は各接続線によって電気的に結合される
ことを特徴とするアレイ基板の製造方法。 - 請求項3に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
前記複数の接続線および前記複数の第1リード線は実質的に同じステップで形成される
ことを特徴とするアレイ基板の製造方法。 - 請求項3に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
前記複数の接続線および前記複数の画素電極は実質的に同じステップで形成される
ことを特徴とするアレイ基板の製造方法。 - 請求項3に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップの後、前記複数の画素電極のうちのいずれか2つが電気的に結合されないように前記複数の接続線の各々を切断するステップの前に、
複数の第1ビアを有する第1絶縁層を前記複数の第1リード線、前記複数の画素電極及び前記複数の接続線に形成して、各前記第1ビアを各前記接続線に対応する位置に配置して各前記接続線を露出させるステップと、
複数の開口部を有する共通電極を前記第1絶縁層に形成して、複数の開口部を前記第1絶縁層の前記複数の第1ビアにそれぞれ対応する位置に配置するステップと、を含む
ことを特徴とするアレイ基板の製造方法。 - 請求項8に記載のアレイ基板の製造方法であって、
前記第1絶縁層はゲート絶縁層またはパッシベーション層である
ことを特徴とするアレイ基板の製造方法。 - 請求項8に記載のアレイ基板の製造方法であって、
前記複数の接続線の各々を切断するステップは、前記共通電極の前記複数の開口部、および前記第1絶縁層の前記複数の第1ビアを介してエッチングすることによって行う
ことを特徴とするアレイ基板の製造方法。 - 請求項1に記載のアレイ基板の製造方法であって、
前記複数の第1リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップにおいて、
各前記等価リード線の少なくとも一端が前記アレイ基板の縁部に配置され、
一つの前記等価リード線と前記第1リード線との間に短絡が存在するか否かを検出するステップが、前記アレイ基板の縁部に配置された各前記等価リード線の少なくとも一端を用いて行われる
ことを特徴とするアレイ基板の製造方法。 - 製造中のアレイ基板の中間製品であって、
基板と、
基板における複数の第1リード線、複数の画素電極、および複数の接続線と
を含み、
各前記第1リード線が前記画素電極のいずれかから絶縁され、
各前記接続線が前記第1リード線のいずれかから絶縁され、
各前記接続線は、各組の前記接続線によって電気的に結合された前記画素電極の1組によって実質的に等価リード線を形成するように、少なくとも2つの前記画素電極を電気的に結合するように構成され、
前記複数の第1リード線と前記複数の画素電極との間に絶縁層が配置されておらず、
前記複数の第1リード線の基板上における正投影が、前記複数の画素電極の基板上における正投影と重ならず、
各前記等価リード線の少なくとも一端は、前記アレイ基板の縁部に配置される
ことを特徴とする中間製品。 - 請求項12に記載の中間製品であって、
前記複数の第1リード線の各々は、データ線またはゲート線の1つである
ことを特徴とする中間製品。 - 請求項13に記載の中間製品であって、
各前記接続線は、隣接する2つの前記画素電極を電気的に結合するように構成される
ことを特徴とする中間製品。 - 請求項12に記載の中間製品であって、
前記複数の第1リード線、前記複数の画素電極および前記複数の接続線に設けられた、前記複数の接続線の各々に対応する位置に設けられて前記接続線を露出させる複数の第1ビアを有する第1絶縁層と、
前記第1絶縁層に設けられた、前記第1絶縁層の前記複数の第1ビアにそれぞれ対応する位置に設けられる複数の開口部を有する共通電極と
を含むことを特徴とする中間製品。 - アレイ基板であって、
基板と、
前記基板に設けられた複数の第1リード線、複数の画素電極、および複数の接続線と
を含み、
各前記第1リード線は前記画素電極のいずれかと絶縁され、
各前記接続線は前記第1リード線のいずれかから絶縁され、
各前記接続線は、各組の前記接続線によって電気的に結合された前記画素電極の1組によって実質的に等価リード線を形成するように、少なくとも2つの前記画素電極を電気的に結合するように構成され、
前記複数の第1リード線と前記複数の画素電極との間には絶縁層が配置されておらず、
前記複数の第1リード線の基板上における正投影が、前記複数の画素電極の基板上における正投影と重ならず、
各前記等価リード線の少なくとも一端は、前記アレイ基板の縁部に配置される
ことを特徴とするアレイ基板。
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