JP2020531874A - アレイ基板の製造方法、アレイ基板の中間製品、及びアレイ基板 - Google Patents

Abstract

アレイ基板の製造方法は、基板に設けられる複数の第１リード線、複数の画素電極及び複数の接続線を形成するステップを含む。各第１リード線はいずれかの画素電極から絶縁され、各接続線はいずれかの第１リード線から絶縁され、各組の接続線によって電気的に結合された画素電極の１組によって実質的に等価リード線を形成するように、少なくとも２つの画素電極を電気的に結合するように構成される。この方法は、一つの等価リード線と第１リード線の間に短絡が存在するかを検出することと、複数の画素電極のうちのいずれか２つが電気的に結合されないように複数の接続線のそれぞれを切断することをさらに含む。

Description

本出願は、２０１７年８月２９日に出願された中国特許出願第２０１７１０７５６８９１．７号の優先権を主張し、その開示の全体が参照により本明細書に組み込まれる。本開示は、アレイ基板の製造および検査の分野に関し、より詳細には、アレイ基板の製造方法、アレイ基板の製造中のアレイ基板の中間製品、および製造されるアレイ基板に関する。

高度な超次元スイッチ（ＡＤＳ：ＡＤＶＡＮＣＥＤ ＳＵＰＥＲ ＤＩＭＥＮＳＩＯＮ ＳＷＩＴＣＨ）モードまたはＨＡＤＳモードを有するアレイ基板は、通常、共通電極（例えば、共通ＩＴＯ）および複数の画素電極（例えば、ＰＸＬＩＴＯ）の両方を備えており、これらは通常、絶縁層を挟んで基板に積層される。

ＡＤＳまたはＨＡＤＳ表示モードを有するアレイ基板では、各ストレージコンデンサ（ＣＳＴ）および各液晶コンデンサ（ＣＬＣ）も通常、２つの電極によって実現される。従来の表示技術では、アレイ基板やアレイ基板を有する表示パネルの画素の開口率を高めるために、通常、画素電極が独立して構成される。

第１態様では、本開示はアレイ基板を製造する方法を提供する。この方法は、

画素電極のいずれかとそれぞれ絶縁される複数の第１リード線と、複数の画素電極と、第１のリード線のいずれかとそれぞれ絶縁されるとともに、各組の接続線によって電気的に結合された画素電極の１組によって実質的に等価リード線を形成するように少なくとも２つの画素電極を電気的に結合する複数の接続線とを基板に形成するステップと、

等価リード線と第１リード線との間に短絡が存在するか否かを検出するステップと、

複数の画素電極のうちのいずれか２つが電気的に結合されないように、複数の接続線の各々を切断するステップと、を含む。

本方法は、一つの等価リード線と第１リード線との間に短絡が存在するか否かを検出するステップの後に、等価リード線と第１リード線との間に短絡が検出された場合、第１リード線との短絡部を有する１つの等価リード線における画素電極の位置を確定するステップと、

等価リード線と第１リード線との間に短絡が検出された場合、第１リード線との短絡部を有する１つの等価リード線における画素電極の位置を確定するステップの後に、短絡部を切断するステップをさらに含むことができる。ここで、短絡部を切断するするステッは、複数の接続線のそれぞれを切断するステップと実質的に同じステップとすることができる。

上記の方法では、複数の第１リード線、複数の画素電極及び複数の接続線を基板に形成するステップにおいて、複数の第１リード線と複数の画素電極との間に絶縁層が配置されず、複数の第１リード線の基板上における正投影は、複数の画素電極の基板上における正投影と重ならない。

上記の方法の実施形態において、複数の第１リード線の各々は、データ線またはゲート線のいずれか１つであることができる。また、複数の第１リード線、複数の画素電極および複数の接続線を基板に形成するステップにおいて、隣接する２つの画素電極を各接続線によって電気的に結合し、また複数の接続線および複数の第１リード線を実質的に同じステップで形成し、及び/または複数の接続線および複数の画素電極を実質的に同じステップで形成することができる。

複数の第１リード線、複数の画素電極及び複数の接続線を基板に形成するステップの後、複数の画素電極のうちのいずれか２つが電気的に結合されないように複数の接続線の各々を切断するステップの前に、本方法は、

複数の第１ビアを有する第１絶縁層を複数の第１リード線、複数の画素電極及び複数の接続線に形成して、各第１ビアを各接続線に対応する位置に配置して各接続線を露出させるステップと、

複数の開口部を有する共通電極を第１絶縁層に形成して、複数の開口部を第１絶縁層の複数の第１ビアにそれぞれ対応する位置に配置するステップとを含む。

ここで、第１絶縁層はゲート絶縁層またはパッシベーション層であることができる。

上記の方法の実施形態において、複数の接続線の各々を切断するステップは、共通電極の複数の開口部、および第１絶縁層の複数の第１ビアを介してエッチングすることによって行うことができる。

本方法における複数の第１リード線、複数の画素電極及び複数の接続線を基板に形成するステップにおいて、各等価リード線の少なくとも一端がアレイ基板の縁部に配置され、一つの等価リード線と第１リード線との間に短絡が存在するか否かを検出するステップが、アレイ基板の縁部に配置された各等価リード線の少なくとも一端を用いて行われる。

第２態様では、本開示は、基板と、基板における複数の第１リード線、複数の画素電極、および複数の接続線とを含む製造中のアレイ基板の中間製品をさらに含む。各第１リード線が画素電極のいずれかから絶縁され、各接続線が第１リード線のいずれかから絶縁され、各接続線は、各組の接続線によって電気的に結合された画素電極の１組によって実質的に等価リード線を形成するように、少なくとも２つの画素電極を電気的に結合するように構成される。

上記の中間製品において、複数の第１リード線と複数の画素電極との間に絶縁層が配置されておらず、複数の第１リード線の基板上における正投影が、複数の画素電極の基板上における正投影とは重ならない。

ここで、各等価リード線の少なくとも一端は、アレイ基板の縁部に配置されることができる。

また、複数の第１リード線の各々は、データ線またはゲート線の１つであり、各接続線は、隣接する２つの画素電極を電気的に結合することができる。

中間製品は、複数の第１リード線、複数の画素電極および複数の接続線に設けられた第１絶縁層と、第１絶縁層に設けられた共通電極とをさらに含むことができる。第１絶縁層は、複数の第１ビアを有し、各ビアは、複数の接続線の各々に対応する位置に設けられて接続線を露出させるように構成される。共通電極は、第１絶縁層の複数の第１ビアにそれぞれ対応する位置に設けられる複数の開口部を有する。

第３態様では、本開示はアレイ基板をさらに提供する。アレイ基板は、基板と、基板に設けられた複数の第１リード線、複数の画素電極、および複数の接続線とを含む。

アレイ基板において、各第１リード線は画素電極のいずれかから絶縁され、各接続線は第１リード線のいずれかから絶縁され、各接続線は、各組の接続線によって電気的に結合された画素電極の１組によって実質的に等価リード線を形成するように少なくとも２つの画素電極を電気的に結合するように構成され、複数の第１リード線と複数の画素電極との間には絶縁層が配置されておらず、複数の第１リード線の基板上における正投影が、複数の画素電極の基板上における正投影とは重ならない。

他の実施形態は、以下の説明および添付の図面を参照して明らかになるであろう。

既存の技術による従来の製造プロセスによって製造された、画素電極の残留による欠陥を有するアレイ基板を示す。 本開示の実施形態によるアレイ基板を製造する方法のフローチャートを示す。 本開示の実施形態による製造方法によって製造された、画素電極の残留による欠陥を有するアレイ基板を示す図である。 本開示の他の実施形態による製造方法によって製造された、画素電極の残留による欠陥を有するアレイ基板を示す図である。 本開示の実施形態による製造方法によって製造された、画素電極の残留が切断によって除去されたアレイ基板を示す。 本開示の実施形態による製造方法によって製造された、複数の接続線が切断によって除去されたアレイ基板を示す。 本開示の実施形態による製造方法によって製造された、複数の開口を有する共通電極が形成された後のアレイ基板の構造図を示す。 図７に示すように製造されたアレイ基板のＡ−Ａ’方向に沿った断面図である。 本開示の実施形態による製造方法によって製造された、複数の接続線が除去された後のアレイ基板の構造図を示す。 図９に示すように製造されたアレイ基板のＢ−Ｂ’方向に沿った断面図である。

以下、本明細書に開示された様々な実施形態の図面を参照して、本開示の実施形態の技術方案を、明確かつ完全に理解できるように説明する。

記載された実施形態は、本開示の一部の実施形態に過ぎず、すべてではないことは明らかである。本開示の記載された実施形態に基づいて、当業者は、本開示の保護範囲内の他の実施形態を得ることができる。

本開示全体にわたって、「実質的に同じ層に」という表現は、注目される２つの構造が実質的に同じ材料層から形成され、その位置関係が同じ層にあることとする状況と呼ばれる。実質的に同じ層にある２つの構造は、基板と等しい距離を有することを必ずしも意味するものではなく、または２つの構造のそれぞれと基板との間の層が同じであることを必ずしも意味しないことに留意されたい。

従来の表示技術によるＡＤＳまたはＨＡＤＳ表示モードを有する典型的なアレイ基板では、アレイ基板、およびアレイ基板を有するディスプレイパネルの画素の開口率を増加させるために、典型的には共通電極および複数の画素電極は、基板上に絶縁層を挟んで互いに積層される。しかし、アレイ基板のこのような設計および構成は、画素電極の残留を屡々生じさせる図４に示す重大な欠点がある。以下に説明する。

図１は、本分野の従来の技術によるアレイ基板を示す。この図に示す従来のアレイ基板では、複数の画素電極１が離れて配置されており、複数の画素電極１の層と複数のリード線（例えば、図１に示す複数のデータ線３であるが、図示されていない複数のゲート線または離れて配置された複数の導電線とすることができる）の層との間に絶縁層が介在しないように構成されている。

このように、複数の画素電極１と複数のリード線（すなわち、データ線、ゲート線または離れて配置された導電線など）をアレイ基板の実質的に同じ層における異なる位置に配置することができるが、複数の画素電極１と複数のリード線との間の導通を回避することができる。

しかしながら、本分野における従来のアレイ基板の製造プロセスの技術的限界のために、アレイ基板の欠陥、特に画素電極のパターンとリード線とが重なった（図１中の丸で囲まれた領域で示す）画素電極の残留（「ＰＸＬＩＴＯ残留」としても本分野で知られる）がある可能性がある。

アレイ基板における画素電極の残留により、画素電極の残留のある一つの画素電極と、絶縁すべきリード線との間に不要な電気的接続又は短絡が生じることがある。その結果、アレイ基板の欠陥が生じる。

このような欠陥がある基板による上記した表示パネルでは、画素電極とリード線（すなわちデータ線、ゲート線、または離れた導電線）との間の不要な電気的接続により、結果として、表示パネルの表示中に明るいドットや暗いドットが現れ、表示パネルの表示効果に悪影響を及ぼす可能性がある。

上述したようなアレイ基板の欠陥（すなわち画素電極の残留）は、表示パネルの表示効果と表示品質を確保するためには解消する必要がある。

しかしながら、従来のアレイ基板製造およびテスト技術では、「アレイテスト」としても知られたアレイ基板の検査は、リード線（例えば、データ線、ゲートライン、共通電極ラインなど）に短絡や断線があるかどうかのみを検出できるため、画素電極の残留のように、リード線と画素電極のパターンとの間の電気的接続がこれらのリード線に短絡または断線を生じさせないから、検出されることができなくなった。

その結果、アレイ基板の上記欠陥（すなわち画素電極の残留）は、通常、アレイ基板の製造および検査中にインターセプトされることができず、その後の表示パネルの点灯試験にしか検出できないので、アレイ基板内の画素電極の残留による欠陥の精確な位置決めおよびその効果的な修復も非常に困難である。これらの技術的な限界により、製品品質が低下し、ディスプレイパネルの合格率が低下する。

上述の問題に対処するために、本開示は、アレイ基板の製造方法、およびアレイ基板の製造中のアレイ基板の中間製品を提供する。

第１態様では、本開示のアレイ基板を製造する方法が開示される。

図２のフローチャートに示すように、本開示の実施形態によるアレイ基板の製造方法は、下記のＳ１００、Ｓ２００とＳ３００の三つのステップを含む。

Ｓ１００：複数の第１リード線、複数の画素電極および複数の接続線を基板に形成するステップであって、そのうち、各第１リード線は画素電極から絶縁されており、各接続線は第１リード線から絶縁され、かつ各組の接続線によって電気的に結合された画素電極の１組によって実質的に等価リード線を形成するように少なくとも２つの画素電極を電気的に結合するように構成される。

Ｓ２００：一つの等価リード線と第１リード線との間に短絡があるか否かを検出するステップである。

Ｓ３００：複数の画素電極のうちのいずれか２つが電気的に結合されないように、複数の接続線の各々を切断するステップである。

ここで、ステップＳ１００は、アレイ基板における複数の第１リード線、複数の画素電極および複数の接続線を有するアレイ基板の中間製品を実質的に形成するようにする。中間製品は、各第１リード線が画素電極のいずれかから絶縁され、各接続線は第１リード線のいずれかから絶縁され、各組の接続線によって電気的に結合された画素の１組によって実質的に等価リード線を形成するように少なくとも２つの画素電極を電気的に結合するように構成される。

ステップＳ１００において、複数の第１リード線と複数の画素電極との間に絶縁層が配置されず、複数の第１リード線の基板上における正投影が複数の画素電極の基板上における正投影と重ならないようにさらに構成することができる。これは実質的に、製造されたアレイ基板のＡＤＳまたはＨＡＤＳモードである。

ステップＳ１００において、さらに、各等価リード線の少なくとも一端がアレイ基板の縁部に配置されるように構成することができる。アレイ基板の縁部における各等価リード線の少なくとも一端によっては、ステップＳ２００に示すような画素電極の残留の検出が容易に実行されるようにした。

ここで、複数の第１リード線は、それぞれデータ線、ゲート線、または導電線であることができる。各第１リード線がデータ線またはゲート線である実施形態では、各接続線は、隣接する２つの画素電極を電気的に結合するように構成されることができる。これにより、複数の画素電極が行列状に配列されたアレイ基板において、各接続線は、隣接する２つの画素電極を電気的に結合し、各等価リード線は、実質的に同じ行または同じ列にある画素電極の組みであるように構成されることができる。

さらに、複数の第１リード線、複数の画素電極、および複数の接続線を基板に形成するステップ（すなわちステップＳ１００）において、複数の接続線と複数の第１リード線とは、実質的に同じ層に配置されることができ、したがって、実質的に同じステップで形成されることができる（すなわち、同時に形成されることができる）。例えば、複数の接続線は、複数のデータ線（又はゲート線）と実質的に同じ製造ステップで形成されることができ、したがって、複数のデータ線（又はゲート線）と実質的に同じ金属層に配置される。

あるいは、ステップＳ１００において、複数の接続線と複数の画素電極とは、実質的に同じ層に配置されることができ、したがって、実質的に同じステップで形成されることができる（すなわち同時に形成されることができる）。例えば、複数の接続線は、複数の画素電極と実質的に同じ製造ステップで形成されることができ、したがって、複数の画素電極と実質的に同じＩＴＯ層に配置される。

上述したアレイ基板の製造方法では、まず複数の接続線を用いて画素電極を一時的に電気的に接続することにより、リード線（以下、これを「等価リード線」という）と同等の導線を形成する。画素電極と第１リード線とを電気的に接続させる画素電極の残留があれば、等価リード線と第１リード線との間の短絡に相当する。

１つの等価リード線と第１リード線との間に短絡が存在するか否かを検出した（すなわちステップＳ２００）後、当該製造方法は、等価リード線と第１リード線との間に短絡が検出された場合、第１リード線との短絡部分を有する１つの等価リード線における画素電極の位置を確定するステップをさらに含むことができる

第１リード線との短絡部分を有する１つの等価リード線における画素電極の位置が確定された後、短絡部分を切断して（または除去して）、アレイ基板内の画素電極の残留の修復を行うことができる。ここで、レーザ切断は、画素電極の残留が生じる画素電極の短絡部分の切断かまたは除去のために利用することができる。

また、第１リード線との短絡部分を有する１つの等価リード線における画素電極の位置決めとその修復は、アレイ基板の製造プロセス中に別々または同時に行われてもよく、または後で実行してもよい。

製造プロセス中のアレイ基板の検査（すなわち、アレイテスト）において、等価リード線と第１リード線との間の短絡を検出し修復することができるので、そのような欠陥（すなわち、画素電極の残留）は、インターセプトされてその後の製造プロセスに残さず、アレイ基板を有する表示パネルの品質と合格率の向上を図ることができる。

検査が終了した後、複数の画素電極が互いに電気的に接続されないように複数の接続線を除去し、正常な機能を有するアレイ基板製品を得ることができる。

実施形態によるＡＤＳ/ＨＡＤＳモードのアレイ基板によれば、典型的には、アレイ基板は、複数の第１リード、複数の画素電極、複数の接続線における第１絶縁層（例えば、ゲート絶縁層またはパッシベーション層）、および第１絶縁層における共通電極をさらに有する。

これらの実施形態では、ステップＳ３００における複数の接続線のそれぞれの切断または除去を容易にするために、上記の製造方法は、複数の接続線に対応する位置にそれぞれ配置されて接続線を露出させる複数の第１ビアを第１絶縁層に形成し、第１絶縁層における第１ビアに対応する位置にそれぞれ配置される複数の開口部を共通電極に形成する中間製品の生成に関することを含むことができる。

ここで、本開示における用語「対応する位置に配置される」または類似の用語は、２つの異なる構造の基板上における正投影が互いに重なっている状況を指す。

このような中間製品の構成により、共通電極における複数の開口部および第１絶縁層における複数の第１ビアは、実質的にエッチングによって各接続線を除去する際の利便性を提供する。

さらに、本開示の他の実施形態によれば、ステップＳ３００における各接続線の除去は、レーザ切断によって行うことができる。

図２〜図９は、本開示の特定の実施形態によるアレイ基板の製造方法によって製造されるアレイ基板を示す。

Ｓ２１：複数の画素電極１を基板９に形成するステップである。

具体的には、ステップＳ２１は、画素電極１を複数の画素部の各々に形成するステップを含み、そのうち、画素電極１は、駆動用薄膜トランジスタ（ＴＦＴ）のドレイン電極に電気的に結合され、駆動用薄膜トランジスタ（ＴＦＴ）にデータ電圧を提供するように構成される。

ここで、複数の画素電極１は、それぞれ異なる種類であることができる。例えば、各画素電極１は、共通電極２の上にある場合（すなわち、各画素電極１が共通電極２上にあり、共通電極２が基板９上にある場合）、スリット電極とし、共通電極２の下にある場合（すなわち、各画素電極１が基板９と共通電極２との間にある場合）、またはアレイ基板に共通電極が設けられていない場合には、板状電極とすることができる。異なる種類の画素電極は当業者には公知であり、その技術的説明はここでは省略する。

Ｓ２２：複数の第１リード線を基板に形成するステップであって、そのうち、複数の第１リード線の基板上における正投影は、複数の画素電極の基板上における正投影と重ならず、複数の第１リード線の層と複数の画素電極の層との間に絶縁層が配置されていない。

言い換えれば、この製造方法では、複数の画素電極１を形成した後、複数の第１リード線の層と複数の画素電極の層との間に絶縁層を配置せずに複数の第１リード線を形成することができる。

複数の第１リード線と複数の画素電極１とが基板９の異なる位置に配置されている（すなわち、それぞれの基板９上における正射影が重ならない）ので、複数の第１リード線と複数の画素電極１とはそれぞれ互いに接触していない。しかし、画素電極が残っていると、複数の第１リード線の層と複数の画素電極の層との間に絶縁層が介在していないので、画素電極１は複数の第１リード線（いずれかの図の円で囲った領域に示すように）のうちの１つと電気的導通（実質的に短絡）を形成することができる。

複数の第１リード線の各々は、ゲート線４であってもよく、またはデータ線３であってもよい。言い換えれば、アレイ基板製品の異なる構成に依存して、複数の画素電極１と、画素電極１同士の間には絶縁層を介さずに配置された複数のリード線との各々は、（図３に示すような）データ線３であってもよく、または（図４に示すような）ゲート線４であってもよい。

実装時のアレイ基板では、通常、複数のデータ線３と複数のゲート線とが互いに交差して、絶縁層を挟んで配置されている。なお、複数の第１リード線と複数の画素電極との位置関係を簡明に説明するために、各図にはデータ線３またはゲート線4が１つのみ示されている。

なお、上記の２つの実施形態（すなわち、第１リード線は、データ線３またはゲート線4である）の他に、複数の画素電極１と位置的に分離されており（すなわち、それぞれの基板上における正射影が重ならず）、かつ複数の画素電極１の層と複数の共通電極線／導電線／電気配線の層との間に絶縁層が介在されなければ、複数の第１リード線の各々は、共通電極線であってもよいし、別途に配置される導電線/電気配線等であってもよい。

なお、上述した実施形態では、複数の第１リード線の前に複数の画素電極１を形成したが、本開示の他の実施形態によれば、複数の画素電極の前に複数の第１リード線を形成してもよい。したがって、後者の実施形態では、画素電極の残留は実際に第１リード線を覆って、複数の第１リード線のうちの１つと複数の画素電極のうちの１つとの間の電気的接続（すなわち短絡）を画素電極の残留の位置に形成する。

Ｓ２３：複数の第１リード線のいずれか１つからそれぞれ絶縁され、複数の画素電極１のうち少なくとも２つを電気的に接続する複数の接続線を形成するステップであって、そのうち、１組の接続線によって電気的に接続された画素電極の１組によって等価リード線（すなわち、リード線に相当する導電線）が形成され、各等価リード線の少なくとも一端がアレイ基板の縁部に位置する。

図３に示すように、一時的に複数の接続線５を形成して、１組みの画素電極１を電気的に接続することによって、実質的にデータ線３の方向に沿った等価リード線を形成する。同様に、図４に示すように、複数の接続線５を一時的に形成して、１組の画素電極１を電気的に接続することによって、実質的にゲート線４の方向に沿った等価リード線を形成する。

言い換えれば、１組の画素電極１は、１組の接続線５によって互いに電気的に接続され、１組の画素電極１は電気的に集積されるので、アレイ基板に配置されたリード線と等価である。

一態様として、好ましくは、複数の接続線５と複数の第１リード線は、実質的に同じ層に配置することができるので、アレイ基板の製造プロセス中に実質的に同じステップで形成することができる。これにより、ステップＳ２３及びステップＳ２２は、上記したアレイ基板の製造方法における同じステップとすることができる。

複数の第１リード線と複数の画素電極１との間には絶縁層が設けられていないので、複数の第１リード線と実質的に同層の、複数の接続線５のような構造/パターンは、複数の第１リード線と実質的に同じステップで直接作製し、複数の画素電極１を電気的に接続することができる。

このように、アレイ基板の製造方法の実施形態によれば、例えば、複数のデータ線、複数のゲート線のような複数の第１リード線を形成するための金属層は複数の接続線５の同時形成に利用されることができるので、製造ステップを簡略化し、製造コストを低減することができる。

あるいは、アレイ基板の製造方法の他の実施形態によれば、複数の接続線５と複数の画素電極１とは、実質的に同じ層に配置され、実質的に同じステップで製造される。すなわち、複数の画素電極１を製造するための透明導電層は、複数の接続線５の同時形成に利用されることができる。これにより、複数の接続線５と複数の画素電極１とにより、各組の接続線５によって電気的に接続された対応する画素電極１の組のための集積構造が形成され、実質的に等価リード線が形成される。

なお、複数の接続線５は、複数の画素電極１及び複数の第１リード線の製造ステップの前、後、または途中に製造されることができ、つまり、複数の接続線５は、他の構造と実質的に同一のステップで製造することができる。例えば、複数の第１リード線が複数のデータ線３である場合、複数の接続線５は、複数のゲート線４と実質的に同じステップで製造することが可能であり、複数の第１リード線が複数のゲート線４である場合、複数の接続線５は、複数のデータ線３と実質的に同じステップで製造することができる。

また、複数の接続線５を独立または分離した（すなわち、データ線のパターン、ゲート線のパターンなどの他の導電性パターンと実質的に同じステップではない）ステップで製造することも可能である。

さらに、本方法の他の実施形態によれば、複数の接続線５は、複数の第１リード線または複数の画素電極１と同じステップで製造されないので、複数の接続線５と複数の画素電極１との間に絶縁層を配置することができ、絶縁層における複数の接続線５の各々および２つの画素電極の間の電気的な接続可能な位置に複数のビアを形成することができる。

本開示の好ましい実施形態によれば、複数の接続線５の各々は、隣接する２つの画素電極１の間に配置されて、この隣接する２つの画素電極１を電気的に接続することができる。言い換えれば、図３に示すように、１本の接続線５はデータ線３の方向（すなわち図３に示す上下方向）に沿って隣接する２つの画素電極１の間に電気的に接続するように配置されている。このように、１組の接続線５によって、対応する画素電極１の組を電気的に接続することができるため、上述のように等価リード線を形成することができる。

本開示の他の実施形態によれば、複数の接続線５は、上述の実施形態とは異なる形で配置されることができる。例えば、複数の画素電極１を電気的に直接接続するように、複数の接続線５をそれぞれ複数の画素電極上に配線することができる。

実施形態によれば、複数の画素電極１は、行および列を有するマトリクス状に配置される。複数の画素電極１は、行または列を実質的に形成するように第１方向に沿って配置されており、第１方向は実質的に行方向または列方向となる。複数の第１リード線の各々は、第１方向に沿って延在して、画素電極１の２つの行/列の間に配置されるように構成される。一態様として、同じ行/列における対応する組の画素電極１は、接続線５の１組よって電気的に接続されて、等価リード線を形成する。

図３に示す本開示のひとつの実施例において、複数の画素電極１は、行及び列を有するマトリクス状に配列されている。複数の第１リード線は、実質的に第１方向（すなわち、列方向）に沿った複数のデータ線３である。各第１リード線（すなわち、各データ線３）は、第１方向（即ち、列方向）に沿って延在し、画素電極１の隣接する２列の間に配置されている。同じ列にある対応する組の画素電極１は１組の接続線５によって電気的に接続されて等価リード線を形成する。

図４に示す本開示の別の実施形態では、複数の画素電極１は、行及び列を有するマトリクス状に配列されている。複数の第１リード線は、実質的に第１方向（すなわち、行方向）に沿った複数のゲート線４である。各第１リード線（すなわち、各ゲート線４）は、第１方向（すなわち、行方向）に沿って延在し、画素電極１の隣接する２列の間に配置されている。同じ列にある対応する組の画素電極１は１組の接続線５によって電気的に接続されて等価リード線を形成する。

上述した実施形態のいずれにおいても、同じ列の画素電極１（図３に示す）または同じ行の画素電極１（図４に示す）によって形成される各等価リード線は、実質的に複数の第１リード線（図３ではデータ線３、図４ではゲート線４）のいずれかと平行で交差しない。このように、複数の可能にするように接続線５の各々は、複数の接続線５と複数の第１リード線との間の絶縁を、複数の第１リード線のいずれかと交差しない（すなわち、複数の接続線５のそれぞれの基板９上における正投影は、複数の第１リード線の基板９上における正投影と重なっていない）ように構成されることができる。

上記の実施形態の他に、等価リード線のいずれかは異なる構成を有することができる。例えば、複数の第１リード線のそれぞれが行方向に延在する場合には、同じ列の１組の画素電極１によって等価リード線を形成することができる。別の例では、異なる行または異なる列から選択された画素電極１の組は、並列配置または屈曲配置などの複雑な配置となる等価リード線を形成することができる。

上記の実施形態のいずれにおいて、接続線５は、第１リード線と交差（すなわち、接続線５の基板９上における正投影が第１リード線の基板９上における正射影と重なる）してもよいが、複数の接続線５は、複数の第１リード線と同じ層にないように構成する必要がある。このように、複数の接続線５と複数の第１リード線との間に絶縁層を配置して、各接続線５と２つの対応する画素電極１との間を電気的に接続するように複数のビアを絶縁層に配置する必要とする。

Ｓ２４：第１ビア６１と第２ビアとを有する第１絶縁層６を形成して、接続線５が第１ビア６１に配置されるようにするステップである。第１ビア６１を第２ビアとは異なる位置に配置する。

ここで、第１絶縁層６は、ゲート絶縁層、パッシベーション層または別の絶縁層などとすることができる。第１絶縁層６における第２ビアは、画素電極１と薄膜トランジスタ（ＴｈｉｎＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ：ＴＦＴ）のドレイン電極との間、または共通電極２と共通電極線との間などの電気的接続のためのビアとすることができる。第１絶縁層６における第１ビア６１は、その中に配置された接続線５のその後の除去を容易にするために構成される。

第１ビア６１および第２ビアを有する第１絶縁層６を形成する方法は複数ある。

製造方法の実施形態によれば、第１ビア６１は、第２ビアと実質的に同じステップで形成される。このように、ステップＳ２４は実質的に、

Ｓ２４１：第１絶縁層６を複数の画素電極１および複数の接続線５に形成するステップと、

Ｓ２４２：第１ビア６１および第２ビアを第１絶縁層６に形成するステップと、を含む。

ここで、第１ビア６１および第２ビアは、サブステップＳ２４２のエッチングプロセスと同様に、第１絶縁層６に形成されることができる。

なお、上記した実施形態（すなわち、第１ビア６１と第２ビアを第１絶縁層６に同時に形成すること）に加えて、その後のステップ、例えばアレイ基板の検査の後のステップで異なるエッチングプロセス（第２ビアを形成することに対する）、第１ビア６１を第１絶縁層６に形成することも可能である。

本開示の実施形態によれば、図７及び図８に示すように、上記した方法によって製造されたアレイ基板は、共通電極２を備える。共通電極２は、複数の画素電極１を覆うかまたは複数の画素電極１に積み重ねられるように構成されており、複数の画素電極１と共通電極２との間には絶縁層（すなわち、第１絶縁層６）が設けられている。

なお、上記構成のアレイ基板は、実質的にＡＤＳモードまたはＨＡＤＳモードを有するアレイ基板であり、このような構成のアレイ基板では、複数の画素電極１と複数の第１リード配線との間に絶縁層を設ける必要がない。

このように、本実施形態によれば、ステップＳ２４において第１ビア６１および第２ビアを有する第１絶縁層６を形成した後、ここで、開示されるアレイ基板の製造方法が以下のようなステップＳ２５を有することができる。

Ｓ２５：複数の画素電極１および複数の接続線５を有する基板１に共通電極２を形成して、第１絶縁層６の複数の第１ビア６１にそれぞれ対応する複数の開口部２１を共通電極２に形成するステップ。

ここで、共通電極２の複数の開口部２１は、その基板９上における正射影が第１絶縁層６の複数の第１ビア６１の基板９上における正投影と重なる（図８に示す）ことによって、第１絶縁層６の複数の第１ビア６にそれぞれ対応する位置に配置されている。

第１絶縁層６の複数の第１ビア６１も、複数の接続線５に対応する位置に配置されている（すなわち、各接続線５が複数の第１ビア６１のいずれかひとつに配置されている）ので、図７および図８に示すように、共通電極２の複数の開口部２１も、その基板９上における正射影が複数の接続線５の基板９上における正投影と重なることによって、複数の接続線５に対応する位置に配置されている。このように、共通電極２の複数の開口部２１の配置は、接続線５のその後の除去を容易にする。

このように製造されたアレイ基板において、共通電極１は、図８に示すように、複数の画素電極１に（すなわち、複数の画素電極１の、基板９に対向する、または基板９から離れた表面に）配置されている。このように、図７および図８に示すように、複数の画素電極１は実質的にスリット電極２９として、共通電極２は実質的に板状の電極として、それぞれ形成されることができる。

なお、上記したアレイ基板の実施形態に加えて、複数の画素電極１を形成する前に共通電極２を形成することができる（すなわち、図示されていないが、複数の画素電極１は、共通電極２の基板９から離れた表面に配置された）。これにより、共通電極２に開口部を設ける必要はない。一態様として、アレイ基板に共通電極２（図示せず）を全く含まなくてもよく、ステップＳ２５も不要である。

さらに、図７および図８に示すように、共通電極１が複数の画素電極１の基板９から離れた表面に配置されたアレイ基板の実施形態では、第１絶縁層６の第１ビア６１に（接続線５にも）対応する複数の開口部は、共通電極２を形成するステップと実質的に同じステップで形成されることができる。言い換えれば、複数の開口部を有する共通電極２は一ステップで一括して形成されることができる。

なお、上記した実施形態（共通電極２に複数の開口部を同時に形成すること）に加えて、その後、例えばアレイ基板の検査ステップの後、別のエッチング処理（共通電極２の形成に対する）により、複数の開口部２１を共通電極２に形成することも可能である。

Ｓ２６：等価リード線が第１リード線と短絡しているか否かを検出するステップ。

ここで、ステップＳ２６は、第１リード線と等価リード線とが短絡しているか否かを検出するアレイ基板の検査処理（アレイテスト）によって行われることができる。具体的には、ステップＳ２６は、

Ｓ２６１：複数の等価リード線の各々に電気信号（すなわちテスト信号）を１つずつ入力するステップと、

Ｓ２６２：任意の電気信号（すなわち、応答信号）が複数の第１リード線の他のいずれかで検出できるかどうかをテストするステップとを含むことができる。

ここで、複数の等価リード線の各々に電気信号を１つずつ入力するサブステップＳ２６１は、複数の等価リード線の各々に取り付けられたプローブを介して行うことができる。

第１リード線で応答信号が検出された場合には、応答信号が検出された第１リード線と、テスト信号が入力された複数の等価リード線との間に短絡が生じた。言い換えれば、これら２つの対応するリード線の間に短絡が生じた。

なお、複数の等価リード線の各々にテスト信号を１つずつ入力し、第１リード線から応答信号を検出する上記実施形態のステップＳ２６に加えて、複数の第１リード線の各々にテスト信号を１つずつ入力し、等価リード線から応答信号をプローブを介して検出することも可能である。

ここで、複数の接続線５により、対応する組の画素電極１は１組の接続線によって電気的に接続されて、第１リード線と絶縁すべきリード線と等価なリード線を形成する。しかし、画素電極の残留の存在により等価リード線とひとつの第１リード線との間に短絡が生じた場合、これは、これら２つの対応するリード線間の短絡に相当するため、アレイ基板の検査処理（すなわち、アレイテスト）によって検出されることができる。

等価リード線とひとつの第１リード線との関係によっては、短絡はゲート線−ゲート線短絡（ＧＧＳ）、データ線−データ線短絡（ＤＤＳ）、またはゲート線−データ線短絡（ＧＤＳ）などに相当することができる。

なお、等価リード線とひとつの第１リード線との間に短絡が生じた場合、これは、実際に、画素電極の残留による複数の画素電極１の１組とひとつの第１リード線との間の電気的接続に起因する。

これにより、等価リード線とひとつの第１リード線との間に短絡が発生しているか否かを検出することにより、画素電極の残留を効果的に検出でき、さらに修復することができ、欠陥を成功にインターセプトすることによって、後続の製造プロセスへの残りを阻止することができる。結果として、アレイ基板製品の改善された製品品質および向上した合格率を実現することができる。

なお、アレイ基板の他の構成のそれぞれを全て製造プロセスで形成した後にステップＳ２６を実施することができる実施形態に加えて、ステップＳ２６は、複数の画素電極１、複数の第１リード線、複数の接続線５を形成すれば、予めに実施されることができる。この後者の実施形態では、簡略化した製造プロセスや、低減した製造コストを実現する。

本開示の実施形態によれば、ステップＳ２６において等価リード線と第１リード線との間で短絡が検出された場合、本方法は、以下に具体的に説明されるステップＳ２７をさらに含む。

Ｓ２７：等価リード線と第１リード線との間で短絡が検出された場合、第１リード線との短絡部を有する等価リード線における画素電極１の位置を確定し、等価リード線における画素電極１の短絡部分を切断するステップ。

具体的には、ステップＳ２７は、実質的に以下のＳ２７１とＳ２７２の２つのサブステップを含むことができる。

Ｓ２７１：等価リード線と第１リード線との間で短絡が検出された場合、第１リード線との短絡部を有する等価リード線における画素電極１の位置を確定するステップ。

Ｓ２７２：等価リード線における画素電極１の短絡部分を切断するステップ。

アレイ基板に対する上記したステップＳ２７における異なるサブステップは、図５、図９および図１０に示されている。

ここで、第１リード線との短絡部を有する等価リード線における画素電極１の位置を確定するサブステップＳ２７１は、顕微鏡観察及び/又は信号解析により、具体的には、等価リード線における画素電極１と第１リード線との間の物理的接触があるかを調べることにより行うことができる。物理的接触は、実質的に、第１リード線と短絡した等価リード線における画素電極１の一部分である。

ここで、等価リード線における画素電極１の短絡部分を切断するサブステップＳ２７２は、レーザを用いて行われることができる。レーザ切断により、第１リード線と短絡した等価リード線における画素電極１の部分（すなわち、等価リード線における画素電極１の短絡部分）を切断または除去することにより、等価リード線における画素電極１と第１リード線との間の電気的な断線・デカップリングを実現して、画素電極の残留による欠陥の修復を実現することができる。

アレイ基板の製造プロセス中に、等価リード線における画素電極１の短絡部分の位置決めおよび修復が行われる上記した実施形態に加えて、他の実施形態によれば、等価リード線における画素電極１の短絡部分の位置決めは、まずアレイ基板の製造中で位置を確定し、アレイ基板の製造の後のステップで修復を行う形で行う。たとえば、アレイ基板を有する表示パネルの製造中で行うか、またはアレイ基板を有する表示パネルを製造した後でも行うことができる。

Ｓ２８：任意の２つの画素電極１が電気的に接続されないように、複数の接続線５を処理するステップ。

ステップＳ２８の効果は、図６、図９、および図１０によって示されることができる。これらの図に示すように、アレイ基板における複数の画素電極１が互いに絶縁されるように、複数の接続線５の少なくとも一部を切断または除去することにより、正常に機能するアレイ基板の製造に必要な、任意の２つの画素電極１の間の電気的な断線を実現する。

上記の実施形態、すなわちステップＳ２８（すなわち、任意の２つの画素電極１が電気的に結合されないように複数の接続線５を処理するステップ）をステップＳ２７（すなわち、等価リード線と第１リード線との間で短絡が検出された場合、第１リード線との短絡部を有する等価リード線における画素電極１の位置を確定し、等価リード線における画素電極１の短絡部分を切断する）の後で行う方法に加えて、任意の等価リード線と第１リード線との間の短絡の検出処理（つまり、ステップＳ２６）にのみ複数の接続線５が必要となるため、ステップＳ２８は、ステップＳ２６の後であれば、ステップＳ２７の前に実行することができる。

ここで、任意の隣接する２つの画素電極１が電気的に接続されないように複数の接続線５を処理するステップＳ２８は実質的に、複数の接続線５のそれぞれの少なくとも一部を除去して、任意の２つの画素電極１の間の電気的断線を実現するステップを含む。

実施形態によれば、ステップＳ２８は、当業者に周知のエッチングプロセスによって実施することができ、詳細な処理の説明はここで省略する。

また、複数の接続線５の各々がエッチング処理中に露出される必要があるので、複数の第１ビア６１を有する第１絶縁層６と、複数の第１ビア６１にそれぞれ対応する位置に複数の開口部２１を有する共通電極２とを含むアレイ基板についての上記実施形態では、共通電極２の複数の開口部２１及び第１絶縁層６の複数の第１ビア６１を介して任意の２つの画素電極１の間の電気的断線を実現するために、複数の接続線５を処理して複数の接続線５のそれぞれの少なくとも一部を除去するエッチング処理を行うことができる。

複数の接続線５に他の構造を含むアレイ基板の他の実施形態では、これらの他の構造を除去して、複数の接続線５を露出させて、２つの画素電極１の間の電気的な断線を実現するように複数の接続線５のそれぞれの少なくとも一部をエッチング処理によって除去する必要とする。

他の実施形態によれば、ステップＳ２８は、レーザ処理プロセスによって実行することができるが、他のプロセスも可能である。

一態様として、ステップＳ２８において除去される複数の接続線５のそれぞれの少なくとも一部は、任意の隣接する２つの画素電極１の間の部分を含むことができる。このように、この方法の異なる実施形態によれば、ステップＳ２８において、任意の隣接する２つの画素電極１の間にある複数の接続線５のそれぞれの一部のみまたは全部を除去することができる。

図５、図６、図９、および図１０に示すアレイ基板では、隣接する２つの画素電極１の間に配置される部分が各接続線５に含まれているので、ステップＳ２８を実行して、隣接する２つの画素電極１の間の接続線５の一部を除去することにより、任意の画素電極１の間の電気的断線を実現することができる。このようなステップＳ２８の実行によって、アレイ基板における複数の画素電極１の各々に影響を与えないという利点がある。

なお、アレイ基板の製造方法はまた、薄膜トランジスタを形成し、共通電極線を形成する等のステップを含む。これらのステップは、上記と同じように、ステップＳ２１〜２８のいずれかの前、後、中、または実質的に同時に実行することができる。

別の態様では、本開示は、アレイ基板の製造方法によるアレイ基板の中間製品をさらに提供する。

アレイ基板の中間製品は、複数の第１リード線と、複数の画素電極と、複数の接続線とを含む。

複数の第１リード線および複数の画素電極は、複数の第１リード線の基板上における正投影が複数の画素電極の基板上における正投影と重ならないように基板に設けられ、複数の第１リード線の層と複数の画素電極の層との間には絶縁層が存在しない。

複数の接続線は、それぞれ複数の第１リード線のいずれか１つから絶縁されており、複数の画素電極のうちの少なくとも２つを電気的に接続するように構成される。また、１組の接続線によって電気的に接続された１組の画素電極が実質的に等価リード線を形成し、各等価リード線の少なくとも一端がアレイ基板の縁部に位置するように構成される。

上記したアレイ基板の中間製品は、上記のいずれかの実施形態に係るアレイ基板の製造時に製造される。アレイ基板の中間製品において、１つの等価リード線と１つの第１リード線との間に短絡があるか否かを検出することにより、アレイ基板に画素電極の残留による欠陥があるか否かを判定し、それに対応して欠陥を精確に位置決めし、効果的に修復することができる。

複数の接続線を処理する（すなわち、各接続線の少なくとも一部を除去する）ことにより、複数の画素電極間の電気的断線を実現した後、アレイ基板を有する表示パネルの製造のための、通常の機能を有するアレイ基板製品を得ることができる。

以上、特定の実施形態を詳細に説明してきたが、その説明は単なる例示のためのものである。したがって、上記で説明した多くの態様は、特に断りのない限り、必要なまたは必須の要素として意図されていないことを理解されたい。

さらに、例示的な実施形態の開示された態様の様々な変更および同等の動作は、当業者によって、添付の特許請求の範囲に記載された精神および範囲から逸脱することなく行うことができ、その範囲はそのような修正および同等の構造を包含するように最も広い解釈が与えられるべきである。

Claims (20)

1. 複数の画素電極と、画素電極のいずれかからそれぞれ絶縁される複数の第１リード線と、前記第１リード線のいずれかからそれぞれ絶縁され、各組の接続線によって電気的に結合された前記画素電極の１組によって実質的に等価リード線を形成するように少なくとも２つの前記画素電極を電気的に結合する複数の接続線とを基板に形成するステップと、
   一つの前記等価リード線と前記第１リード線との間に短絡が存在するか否かを検出するステップと、
   前記複数の画素電極のうちのいずれか２つが電気的に結合されないように、前記複数の接続線の各々を切断するステップと、を含む
   ことを特徴とするアレイ基板の製造方法。
2. 請求項１に記載のアレイ基板の製造方法であって、
   一つの前記等価リード線と前記第１リード線との間に短絡が存在するか否かを検出するステップの後に、前記等価リード線と前記第１リード線との間に短絡が検出された場合、前記第１リード線との短絡部を有する１つの前記等価リード線における前記画素電極の位置を確定するステップをさらに含む
   ことを特徴とするアレイ基板の製造方法。
3. 請求項２に記載のアレイ基板の製造方法であって、
   前記等価リード線と前記第１リード線との間に短絡が検出された場合、前記第１リード線との短絡部を有する１つの前記等価リード線における画素電極の位置を確定するステップの後に、短絡部を切断するステップをさらに含む
   ことを特徴とするアレイ基板の製造方法。
4. 請求項３に記載のアレイ基板の製造方法であって、
   前記短絡部を切断するするステップは、前記複数の接続線のそれぞれを切断するステップと実質的に同じステップとする
   ことを特徴とするアレイ基板の製造方法。
5. 請求項１に記載のアレイ基板の製造方法であって、
   前記複数の第１リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップにおいて、
   前記複数の第１リード線と前記複数の画素電極との間に絶縁層が配置されておらず、かつ
   前記複数の第１リード線の基板上における正投影は、前記複数の画素電極の基板上における正投影と重ならない。
   ことを特徴とするアレイ基板の製造方法。
6. 請求項５に記載のアレイ基板の製造方法であって、
   前記複数の第１リード線の各々は、データ線またはゲート線のいずれか１つである
   ことを特徴とするアレイ基板の製造方法。
7. 請求項６に記載のアレイ基板の製造方法であって、
   前記複数の第１リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
   隣接する２つの前記画素電極は各接続線によって電気的に結合される
   ことを特徴とするアレイ基板の製造方法。
8. 請求項５に記載のアレイ基板の製造方法であって、
   前記複数の第１リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
   前記複数の接続線および前記複数の第１リード線は実質的に同じステップで形成される
   ことを特徴とするアレイ基板の製造方法。
9. 請求項５に記載のアレイ基板の製造方法であって、
   前記複数の第１リード線、前記複数の画素電極および前記複数の接続線を基板に形成するステップにおいて、
   前記複数の接続線および前記複数の画素電極は実質的に同じステップで形成される
   ことを特徴とするアレイ基板の製造方法。
10. 請求項５に記載のアレイ基板の製造方法であって、
    前記複数の第１リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップの後、前記複数の画素電極のうちのいずれか２つが電気的に結合されないように前記複数の接続線の各々を切断するステップの前に、
    複数の第１ビアを有する第１絶縁層を前記複数の第１リード線、前記複数の画素電極及び前記複数の接続線に形成して、各前記第１ビアを各前記接続線に対応する位置に配置して各前記接続線を露出させるステップと、
    複数の開口部を有する共通電極を前記第１絶縁層に形成して、複数の開口部を前記第１絶縁層の前記複数の第１ビアにそれぞれ対応する位置に配置するステップとを含む。
    ことを特徴とするアレイ基板の製造方法。
11. 請求項１０に記載のアレイ基板の製造方法であって、
    前記第１絶縁層はゲート絶縁層またはパッシベーション層である
    ことを特徴とするアレイ基板の製造方法。
12. 請求項１０に記載のアレイ基板の製造方法であって、
    前記複数の接続線の各々を切断するステップは、前記共通電極の前記複数の開口部、および前記第１絶縁層の前記複数の第１ビアを介してエッチングすることによって行う
    ことを特徴とするアレイ基板の製造方法。
13. 請求項１に記載のアレイ基板の製造方法であって、
    前記複数の第１リード線、前記複数の画素電極及び前記複数の接続線を基板に形成するステップにおいて、
    各前記等価リード線の少なくとも一端が前記アレイ基板の縁部に配置され、
    一つの前記等価リード線と前記第１リード線との間に短絡が存在するか否かを検出するステップが、前記アレイ基板の縁部に配置された各前記等価リード線の少なくとも一端を用いて行われる。
    ことを特徴とするアレイ基板の製造方法。
14. 基板と、
    基板における複数の第１リード線、複数の画素電極、および複数の接続線と
    を含み、
    各前記第１リード線が前記画素電極のいずれかから絶縁され、
    各前記接続線が前記第１リード線のいずれかから絶縁され、
    各前記接続線は、各組の前記接続線によって電気的に結合された前記画素電極の１組によって実質的に等価リード線を形成するように、少なくとも２つの前記画素電極を電気的に結合するように構成される
    ことを特徴とする製造中のアレイ基板の中間製品。
15. 請求項１４に記載の中間製品であって、
    前記複数の第１リード線と前記複数の画素電極との間に絶縁層が配置されておらず、
    前記複数の第１リード線の基板上における正投影が、前記複数の画素電極の基板上における正投影と重ならない
    ことを特徴とする中間製品。
16. 請求項１５に記載の中間製品であって、
    各前記等価リード線の少なくとも一端は、前記アレイ基板の縁部に配置される
    ことを特徴とする中間製品。
17. 請求項１５に記載の中間製品であって、
    前記複数の第１リード線の各々は、データ線またはゲート線の１つである
    ことを特徴とする中間製品。
18. 請求項１７に記載の中間製品であって、
    各前記接続線は、隣接する２つの前記画素電極を電気的に結合するように構成される
    ことを特徴とする中間製品。
19. 請求項１５に記載の中間製品であって、
    前記複数の第１リード線、前記複数の画素電極および前記複数の接続線に設けられた、前記複数の接続線の各々に対応する位置に設けられて前記接続線を露出させる複数の第１ビアを有する第１絶縁層と、
    前記第１絶縁層に設けられた、前記第１絶縁層の前記複数の第１ビアにそれぞれ対応する位置に設けられる複数の開口部を有する共通電極と
    を含むことを特徴とする中間製品。
20. 基板と、
    前記基板に設けられた複数の第１リード線、複数の画素電極、および複数の接続線と
    を含み、
    各前記第１リード線は前記画素電極のいずれかと絶縁され、
    各前記接続線は前記第１リード線のいずれかから絶縁され、
    各前記接続線は、各組の前記接続線によって電気的に結合された前記画素電極の１組によって実質的に等価リード線を形成するように、少なくとも２つの前記画素電極を電気的に結合するように構成され、
    前記複数の第１リード線と前記複数の画素電極との間には絶縁層が配置されておらず、
    前記複数の第１リード線の基板上における正投影が、前記複数の画素電極の基板上における正投影と重ならない。
    ことを特徴とするアレイ基板。
    

Images