JP2012244102A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012244102A
JP2012244102A JP2011115652A JP2011115652A JP2012244102A JP 2012244102 A JP2012244102 A JP 2012244102A JP 2011115652 A JP2011115652 A JP 2011115652A JP 2011115652 A JP2011115652 A JP 2011115652A JP 2012244102 A JP2012244102 A JP 2012244102A
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor device
probe
cell
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011115652A
Other languages
English (en)
Other versions
JP5655705B2 (ja
Inventor
Kenichi Sawada
研一 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011115652A priority Critical patent/JP5655705B2/ja
Priority to PCT/JP2012/057052 priority patent/WO2012160868A1/ja
Priority to US13/477,855 priority patent/US20120298994A1/en
Publication of JP2012244102A publication Critical patent/JP2012244102A/ja
Application granted granted Critical
Publication of JP5655705B2 publication Critical patent/JP5655705B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、ＭＯＳＦＥＴ構造を有する複数の単位セルを含む半導体装置であって、各単位セルのＭＯＳＦＥＴ構造が有するゲート電極に電気的に接続されるゲート電極配線２４と、ゲート電極配線に電気的に接続されており各ゲート電極を外部接続するためのゲート電極パッド３０と、ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッド５８とを備える。
【選択図】図１

Description

本発明は半導体装置に関する。
半導体装置として、ＦＥＴ構造（例えば、ＭＯＳＦＥＴ構造）を有する複数の単位セルが並列されたセル部を含む半導体装置が知られている（特許文献１及び非特許文献１参照）。このような半導体装置では、各ゲート電極に導通したゲート電極パッドが設けられており、ゲート電極パッドを外部接続することによって、各単位セルのＦＥＴ構造に含まれるゲート電極を外部接続している。
特開２００６−１００３１７号公報
稲葉保著「パワーＭＯＳＦＥＴ活用の基礎と実際」ＣＱ出版、２０１２年２月１日、第２２頁
半導体装置が製造された際には半導体装置の検査が行われる。その検査では、検査用のプローブは、通常、ゲート電極パッドに接触させていた。この場合、検査用のプローブをゲート電極パッドに接触させることによって、本来、外部接続のために使用されるべきゲート電極パッドに余分なストレスが付加されていた。
そこで、本発明は、検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供することを目的とする。
本発明の一側面に係る半導体装置は、ＦＥＴ構造を有する複数の単位セルを含む。この半導体装置は、各単位セルのＦＥＴ構造が有するゲート電極に電気的に接続されるゲート電極配線と、ゲート電極配線に電気的に接続されており各ゲート電極を外部接続するためのゲート電極パッドと、ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッドと、を備える。
この形態では、プローブ用電極パッドが、ゲート電極配線を介して各単位セルのゲート電極及びゲート電極パッドに接続されている。よって、ゲート電極パッドの代わりに検査用プローブを接触させることによって、半導体装置を検査し得る。そのため、半導体装置の検査において、ゲート電極パッドへのストレスを低減し得る。
一実施形態に係る半導体装置は、セル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部とを備え得る。この形態において、セル部は、複数の単位セルが並列に配置されて構成され得る。また、プローブ用電極パッドは、セル部の外縁部上に設けられていると共に、セル部から外周部に向けて張り出し得る。
セル部は、ＦＦＥＴ構造を有する複数の単位セルが並列に配置されて構成されているため、半導体装置において動作領域として機能する。上記形態では、プローブ用電極パッドをゲート電極パッドと別に備えても、動作領域であるセル部の面積（又は大きさ）を確保することが可能である。
一実施形形態では、セル部の平面視形状は略四角形状であり得る。この形態では、ゲート電極配線がセル部の外縁部に沿って配置され得る。また、プローブ用電極パッドは、セル部の外縁部を構成する４つの角部のうちの少なくとも一つの角部の位置に設けられ得る。
セル部の平面視形状が略四角形状であり、セル部の外縁部に沿ってゲート電極配線が配置されている形態では、セル部の角部には電界が集中しやすい。この場合、セル部を取り囲んでいる外周部の幅はより大きくなる傾向にある。よって、セル部の角部にプローブ用電極パッドを配置した形態では、外周部の領域を有効に活用できると共に、プローブ用電極パッドの大きさをより大きくできる。
更に、一実施形態において、プローブ用電極パッドの表面の面積は、検査用プローブの断面であって検査用プローブの軸に直交する断面の面積より大きい。
この形態では、検査用プローブをプローブ用電極パッドに接触させる際、検査用プローブが、半導体装置におけるプローブ用電極パッド以外の領域に接触しにくい。その結果、プローブ用電極パッドを利用して半導体装置をより正確に検査し得る。
一実施形態において、半導体装置は、複数のプローブ用電極パッドを備え得る。この場合、ゲート電極パッドを利用せずに、複数のプローブ用電極パッドに複数の検査用プローブを接触させながら、例えば四端子法を用いて半導体装置を検査し得る。
本発明によれば、検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供し得る。
本発明の一実施形態に係る半導体装置の平面図である。 図１に示した半導体装置の表面に設けられるパッシベーション膜を除いた場合の平面図である。 図１に示したＩＩＩａ−ＩＩＩａ線、ＩＩＩｂ−ＩＩＩｂ線及びＩＩＩｃ−ＩＩＩｃ線に沿った端面構造を示す図面である。 図１に示したＶＩ−ＶＩ線に沿った端面構造を示す図面である。 図１に示した半導体装置の製造工程の一例を順次示す図面である。 図５に示した工程の後工程を順次示す図面である。
以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
図１は、本発明の一実施形態に係る半導体装置の平面図である。図２は、図１に示した半導体装置の表面側に設けられるパッシベーション膜を除いた場合の半導体装置の平面図である。図３（ａ）、図３（ｂ）及び図３（ｃ）は、それぞれ図１のＩＩＩａ―ＩＩＩａ線、ＩＩＩｂ―ＩＩＩｂ線及びＩＩＩｃ−ＩＩＩｃ線に沿った端面図である。
図１〜図３を利用して半導体装置１０の概略構成について説明する。説明のために、図１及び図２に示すように、半導体装置１０の厚さ方向（後述する半導体基板３４の主面３４ａの法線方向）に略直交する２つの方向をｘ軸方向及びｙ軸方向と称す。
半導体装置１０は、化合物半導体を利用したＭＯＳＦＥＴ(Metal-Oxide-SemiconductorField-Effect Transistor)である。半導体装置１０に採用される化合物半導体の例は、ＳｉＣ及びＧａＮといったワイドバンドギャップ半導体、ＧａＡｓを含む。半導体装置１０は平面視形状（半導体装置１０の厚さ方向から見た形状）の例は、図１に示されているような略四角形状である。略四角形状の例は、正方形及び長方形を含む。半導体装置１０の平面視形状が略正方形である場合において、半導体装置１０の一辺の長さの例は５ｍｍ以下である。
半導体装置１０は、複数の単位セル１２（図３（ａ）参照）が並列に配置されて構成されるセル部１４を備えた半導体チップである。半導体装置１０は、セル部１４を取り囲んでおりセル部１４を電気的に保護する外周部１６（図２参照）を備え得る。本実施形態では、外周部１６を備えた半導体装置１０が説明される。
セル部１４の平面視形状は、半導体装置１０の平面視形状と同様の形状であり得る。本実施形態では、図２に例示したように、セル部１４の平面視形状は略正方形として説明される。セル部１４の一辺の長さの例は２０μｍ以下である。
各単位セル１２は縦型のＭＯＳＦＥＴ構造を有する。図３（ａ）に示すように、隣接する単位セル１２は物理的に連続して並列配置されている。この形態では、セル部１４はチャネル領域に主電流が流れる活性部である。一実施形態において、セル部１４は、平面視形状が角状の複数の単位セル１２がアレイ状に並列接続されて構成され得る。他の実施形態において、単位セル１２は、一方向に延在したストライプ形状を有し得る。この場合には、セル部１４は、各単位セル１２が単位セル１２の延在方向に直交する方向に複数の単位セル１２が並列接続された構成とし得る。
単位セル１２は、ゲート電極１８を基準にして区画されている。半導体装置１０では、複数の単位セル１２間において、ソース電極２０及びドレイン電極２２が共有されている。具体的には、半導体装置１０の表面側及び裏面側にそれぞれ設けられたソース電極２０及びドレイン電極２２の一部が各単位セル１２におけるソース電極及びドレイン電極として機能する。ただし、単位セル１２毎に、ソース電極２０及びドレイン電極２２がそれぞれ設けられてもよい。
セル部１４の表面には、ゲート電極配線２４がセル部１４の外縁部１４ａ（図２において一点鎖線で示される縁部）に沿って設けられている。よって、ゲート電極配線２４は、環状に配置されている。本実施形態ではセル部１４の平面視形状は略正方形であるため、ゲート電極配線２４の平面視形状も略正方形である。半導体装置１０が有するゲート電極配線２４は、各単位セル１２のゲート電極１８に電気的に接続されている。ゲート電極配線２４は、いわゆるゲートランナーである。ゲート電極配線２４の一部には、第１のパッド用電極２６（図２、図３（ｃ）参照）が物理的に接続されている。ゲート電極配線２４及び第１のパッド用電極２６はいずれも導電性を有することから、ゲート電極配線２４及び第１のパッド用電極２６は電気的にも接続されている。
セル部１４及び外周部１６の表面上には、ソース電極２０及ゲート電極配線２４を覆う保護膜としてのパッシベーション膜２８（図１、図３（ａ）〜図３（ｃ）参照）が形成されている。このパッシベーション膜２８によりセル部１４及び外周部１６の表面が保護される。半導体装置１０では、第１のパッド用電極２６及びソース電極２０上のパッシベーション膜２８に開口部２８ａ及び開口部２８ｂがそれぞれ形成されている。開口部２８ａによって露出した第１のパッド用電極２６の領域がゲート電極パッド３０として機能する。同様に、ソース電極２０のうち開口部２８ｂによって露出された領域がソース電極パッド３２として機能する。
図３（ａ）〜図３（ｃ）を利用して、半導体装置１０の構成について更に詳細に説明する。まず、セル部１４及び外周部１６に共通の構成について説明する。
半導体装置１０は、ｎ型（第１導電型）の半導体基板３４を有する。半導体基板３４の材料の例は化合物半導体である。化合物半導体の例は、前述したＳｉＣ及びＧａＮといったワイドバンドギャップ半導体並びにＧａＡｓを含む。半導体基板３４の厚さの例は４００μｍである。半導体基板３４の主面３４ａと反対側の面３４ｂ（以下、裏面と称す）には、ドレイン電極２２が設けられている。ドレイン電極２２の例はＮｉ膜といった金属膜である。半導体基板３４の主面３４ａ上には、下地半導体層としてｎ型のドリフト層３６が設けられている。ドリフト層３６の材料の例は半導体基板３４の材料と同じとし得る。ドリフト層３６内のｎ型ドーパントの濃度の例は約５×１０１６ｃｍ−３である。ドリフト層３６の厚さの例は約１０μｍである。
次に、半導体基板３４上のセル部１４及び外周部１６それぞれの構成について説明する。まず、セル部１４について、図３（ａ）を主に利用してソース電極２０の下側の構成を中心にして説明する。セル部１４の外縁部１４ａ近傍の構成については後述する。
ドリフト層３６の表層部には、ｐボディ領域としての複数のｐ型（第２導電型）半導体領域３８が互いに離間して形成されている。ｐ型半導体領域３８の材料は半導体基板３４の材料と同じとし得る。ｐ型半導体領域３８のｐ型ドーパントの濃度の例は約５×１０１７ｃｍ−３である。ｐ型半導体領域３８の厚さ（又は深さ）の例は約１．０μｍである。単位セル１２の平面視形状が角状である場合には、ｐ型半導体領域３８はドリフト層３６の表層部に島状に形成され得る。一方、単位セル１２が一方向に延在している場合には、ｐ型半導体領域３８も一方向に延在し得る。
ｐ型半導体領域３８には、２つのｎ型のソース領域４０が離間して形成されている。ソース領域４０内のｎ型のドーパントの濃度の例は約１×１０１９ｃｍ−３である。ソース領域４０の厚み（又は深さ）の例は約０．３μｍである。
ドリフト層３６の表面において隣接するｐ型半導体領域３８，３８の間の領域上には、ゲート絶縁膜４２及びゲート電極１８が積層されている。ゲート絶縁膜４２及びゲート電極１８は、ｐ型半導体領域３８内のソース領域４０と共にＭＯＳ構造を形成するように隣接するｐ型半導体領域３８，３８の間の領域上に配置されている。本実施形態では、ゲート絶縁膜４２及びゲート電極１８は、単位セル１２毎に設けられ得る。ゲート絶縁膜４２の例はシリコン酸化膜である。ゲート絶縁膜４２の厚さの例は約５０μｍである。ゲート電極１８の例はＡｌ膜といった金属膜である。
ゲート絶縁膜４２及びゲート電極１８からなる隆起部は、層間絶縁膜４４によって被覆されている。層間絶縁膜４４の例はシリコン酸化膜である。層間絶縁膜４４上には、ソース電極２０が設けられている。ソース電極２０の例はＮｉ膜といった金属膜である。ソース電極２０の厚さの例は約０．１μｍである。ソース領域４０とソース電極２０とが電気的に接触するように層間絶縁膜４４には、層間絶縁膜４４の厚さ方向に貫通するコンタクトホールといったコンタクト領域４４ａが形成されている。
上記構成では、単位セル１２は、縦型ＭＯＳＦＥＴ構造であって二重拡散型ＭＯＳＦＥＴ構造を有する。具体的には、単位セル１２は、ゲート電極１８を基準としてみた場合、半導体基板３４、裏面３４ｂに設けられたドレイン電極２２、主面３４ａ上に設けられたドリフト層３６、ドリフト層３６の表層部に形成されており互いに離間したｐ型半導体領域３８、各ｐ型半導体領域３８内に形成されたソース領域４０、ソース領域４０とＭＯＳ構造を形成するゲート絶縁膜４２及びゲート電極１８、並びに、ソース領域４０と電気的に接続されゲート電極１８と絶縁されたソース電極２０とを含む。
次に、図３（ｂ）及び図３（ｃ）を主に利用して、ゲート電極配線２４が形成されるセル部１４の外縁部１４ａの構成について説明する。
セル部１４の外縁部１４ａに沿ってｐボディ領域としてのｐ型半導体領域３８がドリフト層３６の表層部に形成されている。以下、説明の便宜のため、外縁部１４ａに沿って形成されるｐ型半導体領域３８をｐ型半導体領域４６とも称す。一実施形態において、ｐ型半導体領域４６は、半導体装置１０の耐圧特性を得るために、セル部１４から外周部１６側に向けてセル部１４から外側に張り出している。ｐ型半導体領域４６のセル部１４中心側の端部には、単位セル１２の一部を構成するソース領域４０と、後述する絶縁膜５０及びゲート配線部材５２と共にＭＯＳ構造を構成するソース領域４０とが互いに離間して形成されている。
ｐ型半導体領域４６上には層間絶縁膜４８によって被覆された絶縁膜５０が設けられている。絶縁膜５０及び層間絶縁膜４８の材料及び厚さは、それぞれゲート絶縁膜４２及び層間絶縁膜４４の場合と同じとし得る。層間絶縁膜４８のセル部１４の中心側の端部上には、ソース電極２０の一部が被さっている。層間絶縁膜４８には、ｐ型半導体領域４６内のソース領域４０とソース電極２０とを電気的に接続するために、層間絶縁膜４８を貫通するコンタクト領域４８ａが形成されている。
層間絶縁膜４８内には、セル部１４の外縁部１４ａに沿って設けられた導電性のゲート配線部材５２が埋設されている。ゲート配線部材５２の厚さ及び材料は、ゲート電極１８の場合と同様とし得る。ゲート配線部材５２は、各ゲート電極１８と電気的に接続されている。ゲート配線部材５２と各ゲート電極１８との電気的な接続の例について説明する。外縁部１４ａに沿って配置されたゲート配線部材５２を主たるゲート配線部材（又は基幹ゲート配線部材）とする。この際、主たるゲート配線部材５２から従たるゲート配線部材を導出して、この従たるゲート配線部材を各ゲート電極１８と物理的に接続されるようにセル部１４内に張り巡らせる。これにより、ゲート配線部材５２と各ゲート電極１８とが電気的に接続され得る。この場合、従たるゲート配線部材は、ソース電極２０及びソース領域４０とは絶縁されるように絶縁膜などによって被覆又は埋設されていればよい。或いは、単位セル１２が一方向に延在している形態では、ゲート電極１８の両端を直接ゲート配線部材５２に物理的に接続してもよい。
ゲート配線部材５２の延びている方向、すなわち、外縁部１４ａに沿って層間絶縁膜４８上にゲート電極配線２４が設けられている。層間絶縁膜４８には、ゲート電極配線２４上に層間絶縁膜４８を貫通するコンタクト領域４８ｂが形成されている。コンタクト領域４８ｂを介してゲート電極配線２４は、ゲート配線部材５２と電気的に接続される。その結果、ゲート電極配線２４は、各単位セル１２のゲート電極１８と電気的に接続される。ゲート電極配線２４の例はソース電極２０の例と同じとし得る。
ゲート電極配線２４の一部、例えば、図１に示すように、略四角形状に配設されたゲート電極配線２４のうちｙ軸方向に延在している領域の一部には、図３（ｃ）に示すように、第１のパッド用電極２６が設けられている。ゲート電極配線２４の一部をセル部１４の中心側に向けて幅広に形成することによって第１のパッド用電極２６を形成し得る。第１のパッド用電極２６の下側においては、ｐ型半導体領域４６及びゲート配線部材５２もセル部１４の中心側に張り出している。
図３（ｂ）及び図３（ｃ）を更に利用して、外周部１６の構成について説明する。外周部１６では、ドリフト層３６上に、絶縁膜５０及び層間絶縁膜４８が順に積層されている。ここでは、外周部１６は、絶縁膜５０及び層間絶縁膜４８を含んでいるとしたが、外周部１６は、ドリフト層３６を備えていればよい。セル部１４と共通のドリフト層３６を備えルことで、逆バイアス時の空乏層がより広がりやすく、耐圧特性を得ることができる。この場合、外周部１６は、耐圧特性を確保するための外周耐圧部として機能する。
外周部１６のセル部１４側の領域には、前述したように、ｐ型半導体領域４６が張り出され得る。このように張り出されたｐ型半導体領域４６によって逆バイアス時の空乏層が更に均等に広がり易い。そのため、半導体装置１０における耐圧特性をより確保可能である。また、耐圧特性を更に確保するために、外周部１６が有するドリフト層３６には、トレンチ状のｐ型半導体領域５４が設けられていてもよい。ｐ型半導体領域５４のｐ型ドーパントの濃度及び厚さは、ｐ型半導体領域３８の場合と同様とし得る。
図３（ａ）〜図３（ｃ）に示すように、セル部１４及び外周部１６の表面は、パッシベーション膜２８で覆われている。第１のパッド用電極２６上のパッシベーション膜２８に開口部２８ａが形成されている。開口部２８ａによって第１のパッド用電極２６の露出した領域がゲート電極パッド３０である。ソース電極２０上のパッシベーション膜２８にも開口部２８ｂが形成されている。開口部２８ｂによって、ソース電極２０の露出した領域がソース電極パッド３２である。パッシベーション膜２８の例はＳｉＮ膜である。パッシベーション膜２８の厚さの例は、１０μｍである。
上記構成の半導体装置１０では、ゲート電極パッド３０、ソース電極パッド３２及びドレイン電極２２を、半導体装置１０とは別の素子（又は回路）に外部接続することによって、セル部１４を構成する各単位セル１２が外部の素子（又は回路）に電気的に接続され得る。
半導体装置１０は、図１に示すように、上記ゲート電極パッド３０及びソース電極パッド３２に加えて、半導体装置１０の検査時に、検査用プローブ５６（図４参照）を接触させるためのプローブ用電極パッド５８を備える。一実施形態において、図１及び図２に示されているように、半導体装置１０は、略四角形状のセル部１４の角部１４ｂにーブ用電極パッド５８を有し得る。図１では、セル部１４の４つの角部１４ｂにプローブ用電極パッド５８が配置された構成を例示している。プローブ用電極パッド５８は、図１に示すように、セル部１４から外周部１６に向けて張り出し得る。
図４を利用してプローブ用電極パッド５８の形成位置における半導体装置１０の構成について更に説明する。図４は、図１のＩＶ―ＩＶ線に沿った端面構成を模式的に示す端面図である。
層間絶縁膜４８上において、ゲート電極配線２４の角部に、ゲート電極配線２４に電気的に接続された第２のパッド用電極６０が設けられている。第１のパッド用電極２６と同様に、略四角形状に配設されたゲート電極配線２４の角部及びその近傍の領域が幅広に形成されることによって、第２のパッド用電極６０を形成し得る。パッシベーション膜２８は、第２のパッド用電極６０上に、開口部２８ｃを更に有する。第２のパッド用電極６０のうち開口部２８ｃによって露出した領域がプローブ用電極パッド５８である。
プローブ用電極パッド５８の平面視形状の例は、略四角形、略扇形状及び円状である。略四角形の例は、略長方形及び略正方形を含む。プローブ用電極パッド５８の大きさは、検査用プローブ５６がプローブ用電極パッド５８に接触される場合に、検査用プローブ５６が開口部２８ｃの周壁に接触しない大きさであり得る。検査用プローブ５６が開口部２８ｃの周壁に接触しないために、プローブ用電極パッド５８の表面５８ａの面積又は開口部２８ｃの面積は、検査用プローブ５６の断面積であってプローブ５６の軸Ｃに直交する断面の面積より大きい。換言すれば、プローブ用電極パッド５８の面積は、検査用プローブ５６の径Ｄに基づいて規定される検査用プローブ５６の断面積より大きい。
径Ｄは、プローブ５６の先端部と反対側の端部における径である。しかしながら、プローブ５６の先端部の形状が図４に示すように先細りしたテーパ形状或いは湾曲形状である場合、径Ｄは、パッシベーション膜２８の厚さ分、プローブ５６の先端部からプローブ５６の他端側に寄った位置での径であればよい。
検査用プローブ５６が開口部２８ｃの周壁に接触しないために、一実施形態において、プローブ用電極パッド５８を規定する各辺の長さは、プローブ５６の径Ｄの１．１倍以上であり得る。プローブ用電極パッド５８を規定する各辺の長さが上記範囲であれば、プローブ５６と開口部２８ｃの周壁との間に、一定の余白（マージン）が得られるので、プローブ５６が開口部２８ｃにより接触しにくい。具体的には、図１に示すように、プローブ用電極パッド５８の形状が略長方形であり、径Ｄが０．０２７ｍｍである場合、プローブ用電極パッド５８の短辺（図１のＩＩＩｃ−ＩＩＩｃ線に沿った方向の長さ）は０．０３ｍｍ以上とし得る。開口部２８ｃがプローブ用電極パッド５８の形状が円形である場合には、開口部２８ｃの直径が上記範囲を満たせばよい。プローブ用電極パッド５８の長さの上限は外周部１６の大きさに応じて決めればよいが、例えば径Ｄの１．５倍以下である。
プローブ用電極パッド５８を含む半導体装置１０の製造方法の一例を、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）を利用して説明する。以下では、プローブ用電極パッド５８の形成工程を具体的に示しながら半導体装置１０の製造方法を説明する。図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）は、半導体装置１０の製造工程を順次示す図面である。図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）では、プローブ用電極パッド５８が形成される領域近傍の半導体装置１０の製造工程が主に示されている。
図５（ａ）に示すように、ｎ型のＳｉＣ基板からなる半導体基板３４の主面３４ａ上にドリフト層３６を形成した後、ドリフト層３６の表層部にｐ型半導体領域３８，４６及びソース領域４０をそれぞれ形成する。ｐ型半導体領域５４を形成する場合には、ｐ型半導体領域３８等と一緒にｐ型半導体領域５４を形成する。以下では、ｐ型半導体領域５４を備えた形態が説明される。具体的には、主面３４ａ上に、in-situドープを伴うＣＶＤエピタキシャル成長法を用いてドリフト層３６を形成する。このようにエキタキシャル成長法を利用してドリフト層３６が形成される場合、ドリフト層３６はエキタキシャル成長層である。ドリフト層３６の所定位置にＲＩＥ（Reactive Ion Etching）（反応性イオンエッチング）などにより、ｐ型半導体領域３８，４６，５４となる凹部を形成した後、各凹部の底面及び側面の上に、in-situドープを伴うＣＶＤエピタキシャル成長法によってｐ型半導体領域３８，４６，５４をエピタキシャル成長させる。この場合、ｐ型半導体領域は埋込選択成長領域である。ｐ型半導体領域３８，４６に、注入マスクを用いたイオン注入を実施することによって、複数のソース領域４０を形成する。
次いで、図５（ｂ）に示すように、ドリフト層３６上に、例えばＣＶＤ法を用いて絶縁膜としてのシリコン酸化膜６２を成膜する。その後、蒸着法又はスパッタ法などによって、裏面３４ｂ上にＮｉ膜からなるドレイン電極２２を形成する。
次に、図５（ｃ）に示すように、シリコン酸化膜６２をパターニングすることによって、ゲート絶縁膜４２及び絶縁膜５０をそれぞれ形成する。続いて、図５（ｄ）に示すように、半導体基板３４上に、例えばＣＶＤ法などによってＡｌ膜６４を形成する。そのＡｌ膜６４をパターニングすることによって、図５（ｅ）に示すように、ゲート電極１８及びゲート配線部材５２を形成する。第１のパッド用電極２６の直下に位置する領域においては、図３（ｃ）に示したように、ゲート配線部材５２を、セル部１４の内側に向けて幅広に形成する。その後、図５（ｆ）に示すように、半導体基板３４上に更に、例えばＣＶＤ法を用いてシリコン酸化膜６６を成膜することによって、ゲート電極１８及びゲート配線部材５２を埋設する。
続いて、図６（ａ）に示すように、ソース領域４０とソース電極２０との電気的接触及びゲート配線部材５２とゲート電極配線２４との電気的接触を確保するために、シリコン酸化膜６６にコンタクト領域４４ａ，４８ａ，４８ｂを形成する。コンタクト領域４４ａ，４８ａ，４８ｂは、エッチングなどを利用して形成され得る。
図６（ｂ）に示すように、コンタクト領域４４ａ，４８ａ，４８ｂが形成された絶縁膜６６を有する半導体基板３４上に、例えばＣＶＤ法によってＮｉ膜６８を成膜する。そのＮｉ膜６８をパターニングすることによって、図６（ｃ）に示すように、ソース電極２０及びゲート電極配線２４を形成する。この際、セル部１４の角部１４ｂ上において、ゲート電極配線２４を外周部１６側に拡大して形成することによって、第２のパッド用電極６０を得る。ここで、半導体基板３４を、熱処理することによって、ソース電極４１及びドレイン電極２２を構成するＮｉと、ソース領域４０及び半導体基板３４を構成するＳｉＣとの接触をショットキー接触からオーミック接触に変化させる。
図６（ｄ）に示すように、ソース電極２０が形成された半導体基板３４上にＳｉＮ膜７０を例えばＣＶＤ法などにより形成する。このＳｉＮ膜７０がパッシベーション膜２８である。このパッシベーション膜２８に、エッチング等を利用して開口部２８ｃを形成することによって、図６（ｅ）に示すように、プローブ用電極パッド５８を形成する。この際、パッシベーション膜２８に開口部２８ａ，２８ｂを形成することによって、ゲート電極パッド３０及びソース電極パッド３２を形成する。
ここでは、半導体基板３４、ゲート電極１８、ソース電極２０及びドレイン電極２２などの材料及び各膜の形成方法などを一部例示しながら説明したが、半導体装置１０を構成する各構成要素の材料及び各膜の形成方法などは例示したものに限定されない。
以上説明した半導体装置１０は、ゲート電極パッド３０とは別に、半導体装置１０の検査のためのプローブ用電極パッド５８を有する。プローブ用電極パッド５８はゲート電極配線２４を介してゲート電極１８及びゲート電極パッド３０に電気的に接続されている。そのため、ゲート電極パッド３０ではなく、プローブ用電極パッド５８に検査用プローブ５６を接触させることによって、半導体装置１０を検査することができる。
このように、プローブ用電極パッド５８を利用して半導体装置１０を検査することにより、ゲート電極パッド３０を検査用プローブによる検査のためではなく、ワイヤボンディングなどを利用した外部接続のために使用することができる。その結果、検査時においてゲート電極パッド３０に余分なストレスが付加されることがなく、外部接続時にゲート電極パッド３０を最適な状態で使用し得る。また、半導体装置１０の検査時にゲート電極パッド３０にストレスがかからないので、ゲート電極パッド３０をより小さく形成し得る。そのため、半導体装置１０の電流定格を上げることができる。
また、検査時におけるゲート電極パッド３０へのストレスを考慮する必要がないので、ストレスの影響を低下するために、ゲート電極パッド３０やゲート電極１８の厚さをより厚く形成する必要がない。その結果、ゲート電極パッド３０をより厚くしてストレスの影響の低下を図る場合よりも、半導体装置１０の製造時間を短縮することも可能である。
図１に例示したように、耐圧特性を確保するため、半導体装置１０がセル部１４を囲繞する外周部１６を備えている形態では、プローブ用電極パッド５８は、セル部１４の外縁部１４ａ上に配置されると共に、外周部１６側に張り出すように設けられ得る。この場合、ゲート電極パッド３０とは別にプローブ用電極パッド５８を備えたとしても、半導体装置１０の主動作領域である活性部としてのセル部１４の面積を維持できる。結果として、半導体装置１０としての動作性能を確保し得る。また、耐圧特性の確保のために備える外周部１６の領域を利用しているため、プローブ用電極パッド５８をセル部１４側から外側に張り出して形成するための領域を別途確保する必要がない。近年、半導体チップといった半導体装置１０はチップサイズの小型化が望まれていると共に、化合物半導体を採用している場合には、結晶欠陥などの関係から大型化が困難である。そのため、図１に示したように、外周部１６を備え、外周部１６側にプローブ用電極パッド５８を張り出した形態は、半導体装置１０の小型化（例えば、チップの一辺が５ｍｍ以下といったチップサイズ）に資する構成であると共に、化合物半導体を採用した場合により有効な構成である。
セル部１４の平面視形状が例えば正方形といった略四角形状であって外縁部１４ａに沿ってゲート電極配線２４が配置された場合、セル部１４の角部１４ｂには電界が集中しやすく絶縁破壊が生じやすい。これは、ＳｉＣ又はＧａＮ等を利用したパワーＭＯＳＦＥＴにおいてより顕著である。そのため、図１に示したように、耐圧確保のために外周部１６を備える場合、セル部１４の角部１４ｂの外周部１６の幅（例えば図１のＩＩＩｃ―ＩＩＩｃ線に沿った外周部１６の幅）は、例えば、図１に示したＩＩＩｂ―ＩＩＩｂ線の位置の外周部１６の幅より広くなっている。その結果、セル部１４の角部１４ｂにプローブ用電極パッド５８を配置し、プローブ用電極パッド５８を外周部１６側に広げ易い。この形態では、上記のように、外周部１６においてより広い領域を利用していることから、プローブ用電極パッド５８をより大きく形成し得る。従って、検査時に検査用プローブ５６と開口部２８ｃとの接触をより確実に防止できるので、半導体装置１０の検査の精度向上を図ることができる。
また、図１に示したように、半導体装置１０が２つ以上（図１では４個）のプローブ用電極パッド５８を備えている形態では、半導体装置１０の検査方法として四端子法を採用した場合であっても、ゲート電極パッド３０を使用せずに、２つのプローブ用電極パッド５８を利用して半導体装置１０を検査可能である。よって、検査時に、ゲート電極パッド３０にストレスをかけずに、半導体装置１０をより精度よく検査し得る。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されずに、本発明の趣旨を逸脱しない範囲で種々変形が可能である。例えば、半導体装置１０の単位セル１２は、ＦＥＴ構造を有してればよい。よって、単位セルは、ＭＯＳＦＥＴ構造は縦型のＭＯＳＦＥＴ構造に限らず、横型のＭＯＳＦＥＴ構造であってもよい。更に、単位セル１２は、ＪＦＥＴ（接合型電界効果トランジスタ）であもよい。単位セル１２が有するＦＥＴ構造は、ｎチャネル型のものに限らず、ｐチャネル型であり得る。更に、プローブ用電極パッド５８は、半導体装置１０においてゲート電極パッド１８とは別に設けられており、ゲート電極配線２４に電気的に接続されていればよい。例えば、プローブ用電極パッド５８は、セル部１４の角部１４ｂとは異なる位置に設けられていてもよい。更に、プローブ用電極パッド５８の個数は１個〜３個でもよく、５個以上でもよい。
１０…半導体装置、１２…単位セル、１４…セル部、１４ａ…外縁部、１４ｂ…角部、１６…外周部、１８…ゲート電極、２４…ゲート電極配線、３０…ゲート電極パッド、５６…検査用プローブ、５８…プローブ用電極パッド。

Claims (5)

  1. ＦＥＴ構造を有する複数の単位セルを含む半導体装置において、
    各前記単位セルの前記ＦＥＴ構造が有するゲート電極に電気的に接続されるゲート電極配線と、
    前記ゲート電極配線に電気的に接続されており各前記ゲート電極を外部接続するためのゲート電極パッドと、
    前記ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッドと、
    を備える半導体装置。
  2. セル部と、
    前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
    を備え、
    前記セル部は、複数の前記単位セルが並列に配置されて構成されており、
    前記プローブ用電極パッドは、前記セル部の外縁部上に設けられていると共に、前記セル部から前記外周部に向けて張り出している、
    請求項１記載の半導体装置。
  3. 前記セル部の平面視形状は略四角形状であり、
    前記ゲート電極配線は、前記セル部の外縁部に沿って配置されており、
    前記プローブ用電極パッドは、前記セル部の４つの角部のうちの少なくとも一つの角部に設けられている、
    請求項２記載の半導体装置。
  4. 前記プローブ用電極パッドの表面の面積は、前記検査用プローブの断面であって前記検査用プローブの軸に直交する前記断面の面積より大きい、請求項１〜３の何れか一項記載の半導体装置。
  5. 複数の前記プローブ用電極パッドを備える、請求項１〜４の何れか一項記載の半導体装置。
JP2011115652A 2011-05-24 2011-05-24 半導体装置 Expired - Fee Related JP5655705B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011115652A JP5655705B2 (ja) 2011-05-24 2011-05-24 半導体装置
PCT/JP2012/057052 WO2012160868A1 (ja) 2011-05-24 2012-03-19 半導体装置
US13/477,855 US20120298994A1 (en) 2011-05-24 2012-05-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011115652A JP5655705B2 (ja) 2011-05-24 2011-05-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2012244102A true JP2012244102A (ja) 2012-12-10
JP5655705B2 JP5655705B2 (ja) 2015-01-21

Family

ID=47216957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011115652A Expired - Fee Related JP5655705B2 (ja) 2011-05-24 2011-05-24 半導体装置

Country Status (3)

Country Link
US (1) US20120298994A1 (ja)
JP (1) JP5655705B2 (ja)
WO (1) WO2012160868A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165062A (ja) * 2018-03-19 2019-09-26 富士電機株式会社 絶縁ゲート型半導体装置
JP2020107702A (ja) * 2018-12-27 2020-07-09 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379048B2 (en) * 2013-02-28 2016-06-28 Semiconductor Components Industries, Llc Dual-flag stacked die package
JP6476000B2 (ja) * 2015-02-17 2019-02-27 三菱電機株式会社 半導体装置および半導体モジュール
DE112015006474T5 (de) * 2015-04-22 2018-01-04 Mitsubishi Electric Corporation Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit
CN109564942B (zh) * 2016-08-25 2022-02-11 三菱电机株式会社 半导体装置
JP2019145646A (ja) * 2018-02-20 2019-08-29 株式会社東芝 半導体装置
JP2022082847A (ja) * 2020-11-24 2022-06-03 富士電機株式会社 炭化珪素半導体装置、半導体パッケージおよび炭化珪素半導体装置の検査方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162537A (ja) * 1994-12-07 1996-06-21 Hitachi Ltd 半導体装置
JPH11177087A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2006184136A (ja) * 2004-12-28 2006-07-13 Aitesu:Kk 半導体解析装置およびその方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055812A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP4142029B2 (ja) * 2004-05-07 2008-08-27 セイコーエプソン株式会社 電気光学装置および電子機器
US20110182324A1 (en) * 2008-05-19 2011-07-28 X-Fab Semiconductor Foundries Ag Operating temperature measurement for an mos power component, and mos component for carrying out the method
US8017942B2 (en) * 2008-11-25 2011-09-13 Infineon Technologies Ag Semiconductor device and method
JP5486866B2 (ja) * 2009-07-29 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162537A (ja) * 1994-12-07 1996-06-21 Hitachi Ltd 半導体装置
JPH11177087A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2006184136A (ja) * 2004-12-28 2006-07-13 Aitesu:Kk 半導体解析装置およびその方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165062A (ja) * 2018-03-19 2019-09-26 富士電機株式会社 絶縁ゲート型半導体装置
JP7200488B2 (ja) 2018-03-19 2023-01-10 富士電機株式会社 絶縁ゲート型半導体装置
JP2020107702A (ja) * 2018-12-27 2020-07-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7275572B2 (ja) 2018-12-27 2023-05-18 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2012160868A1 (ja) 2012-11-29
US20120298994A1 (en) 2012-11-29
JP5655705B2 (ja) 2015-01-21

Similar Documents

Publication Publication Date Title
JP5655705B2 (ja) 半導体装置
US9337276B2 (en) Silicon carbide semiconductor device having junction barrier Schottky diode
US8541834B2 (en) Semiconductor device and method for manufacturing same
WO2015174531A1 (ja) 半導体装置
US10396149B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2019071313A (ja) 半導体装置
CN116013974A (zh) 半导体装置
JP2011171552A (ja) 半導体装置およびその製造方法
US20140191248A1 (en) Semiconductor device
JP7351086B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
CN103545311A (zh) 具有平行电阻器的高压器件
JP5601863B2 (ja) 電力半導体装置
JP2019145613A (ja) 半導体装置
US9748393B2 (en) Silicon carbide semiconductor device with a trench
CN110226233B (zh) 碳化硅半导体装置
US9035320B2 (en) Semiconductor device
CN109417089A (zh) 碳化硅半导体装置及其制造方法
US9257501B2 (en) Semiconductor device
US20080093638A1 (en) Semiconductor Device
JP5957171B2 (ja) 半導体装置及びその製造方法
US11049964B2 (en) Silicon carbide semiconductor device
JP2023162328A (ja) 縦型電界効果トランジスタおよびその形成のための方法
US11489071B2 (en) Semiconductor device
US20230147932A1 (en) Semiconductor device and method of manufacturing semiconductor device
US10658465B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141028

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141110

R150 Certificate of patent or registration of utility model

Ref document number: 5655705

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees