JP5782919B2

JP5782919B2 - 半導体装置

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Publication number: JP5782919B2
Application number: JP2011183628A
Authority: JP
Inventors: 一修田島; 敦彦田中
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2011-08-25
Filing date: 2011-08-25
Publication date: 2015-09-24
Anticipated expiration: 2031-08-25
Also published as: CN103748680A; WO2013027454A1; US20140210047A1; JP2013046285A; KR20140058596A

Description

本発明は、複数の半導体チップが搭載された半導体装置に関する。

例えば高い電源電圧で駆動される高電圧系の半導体チップと、低い電源電圧で駆動される低電圧系の半導体チップを１つの基体上に搭載することにより、部品数の低減や省スペース化を実現できる。このとき、半導体チップ間の絶縁分離のために、信号伝達にオプティカルデバイスやトランスを使用することが有効であると考えられる。例えば、トランスを用いることによって、信号の伝達速度を高速化し、且つ、耐用年数を長くする方法が提案されている（例えば、特許文献１参照。）。

特開２０１０−３４１２２号公報

しかしながら、信号伝達にトランスを使用する技術については、十分な検討がなされていない。本発明は、信号伝達にトランスが使用され、半導体チップ間の絶縁分離が向上された半導体装置を提供することを目的とする。

本発明の一態様によれば、（イ）基体と、（ロ）基体に搭載された第１及び第２の半導体チップと、（ハ）基体に搭載され、第１及び第２の半導体チップの動作を制御する制御信号を出力する第３の半導体チップと、（ニ）基体に搭載され、受信側端子が第３の半導体チップに接続し、送信側端子が第１の半導体チップに接続する第１の送信トランスと、（ホ）基体に搭載され、受信側端子が第３の半導体チップに接続し、送信側端子が第２の半導体チップに接続する第２の送信トランスとを備え、第１の送信トランス及び前記第２の送信トランスが、コア材の対向する２つの主面上にそれぞれ配置され、コア材を貫通する貫通部で互いの端部が接続された２つの導電性薄膜パターンによりそれぞれ構成される第１のインダクタ及び第２のインダクタと、第１のインダクタと第２のインダクタの間に配置された絶縁体層とを備える基板トランスであり、第１の送信トランスと第２の送信トランスをそれぞれ介して、第３の半導体チップから第１の半導体チップと第２の半導体チップに制御信号が送信される半導体装置が提供される。

本発明によれば、信号伝達にトランスが使用され、半導体チップ間の絶縁分離が向上された半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構造例を示す模式的な平面図である。本発明の実施形態に係る半導体装置に使用されるトランスを構成するインダクタの構造例を示す模式的な平面図である。本発明の実施形態に係る半導体装置に使用されるトランスの構造例を示す模式的な断面図である。本発明の実施形態に係る半導体装置の他の構造例を示す模式的な平面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、基体１０に搭載された第１の半導体チップ１１、第２の半導体チップ１２、第３の半導体チップ１３、第１の送信トランス４１１、及び第２の送信トランス４２１を備える。第１の送信トランス４１１は、受信側端子Ｔ１が第３の半導体チップ１３に接続し、送信側端子Ｔ２が第１の半導体チップ１１に接続する。第２の送信トランス４２１は、受信側端子Ｔ１が第３の半導体チップ１３に接続し、送信側端子Ｔ２が第２の半導体チップ１２に接続する。ここで、各トランスにおいて、トランスを伝播する信号が外部から入力する端子を「受信側端子」、外部に信号が出力される端子を「送信側端子」という（以下において同様）。

第３の半導体チップ１３には、第１の半導体チップ１１及び第２の半導体チップ１２の動作をそれぞれ制御する制御信号ＳＣ１、ＳＣ２を出力する制御回路（図示略）が形成されている。第１の半導体チップ１１の動作を制御する制御信号ＳＣ１は、第１の送信トランス４１１を介して、第３の半導体チップ１３から第１の半導体チップ１１に送信される。また、第２の半導体チップ１２の動作を制御する制御信号ＳＣ２は、第２の送信トランス４２１を介して、第３の半導体チップ１３から第２の半導体チップ１２に送信される。

図１に示した半導体装置１は、受信側端子Ｔ１が第１の半導体チップ１１に接続し、送信側端子Ｔ２が第３の半導体チップ１３に接続する第１の受信トランス４１２と、受信側端子Ｔ１が第２の半導体チップ１２に接続し、送信側端子Ｔ２が第３の半導体チップ１３に接続する第２の受信トランス４２２を更に備える。第１の受信トランス４１２を介して、制御信号ＳＣ１に対応した第１の半導体チップ１１からの戻り信号ＳＲ１が第３の半導体チップ１３に送信される。また、第２の受信トランス４２２を介して、制御信号ＳＣ２に対応した第２の半導体チップ１２からの戻り信号ＳＲ２が第３の半導体チップ１３に送信される。戻り信号ＳＲ１及び戻り信号ＳＲ２の詳細については後述する。

第１の受信トランス４１２は第１の送信トランス４１１に隣接して配置され、第２の受信トランス４２２は第２の送信トランス４２１に隣接して配置されている。図１に示した例では、第１の送信トランス４１１と第１の受信トランス４１２は、第１のトランス基板４１０に形成され、第２の送信トランス４２１と第２の受信トランス４２２は、第２のトランス基板４２０に形成されている。ただし、第１の送信トランス４１１と第１の受信トランス４１２とを異なる基板にそれぞれ形成し、第２の送信トランス４２１と第２の受信トランス４２２とを異なる基板にそれぞれ形成してもよい。なお、製造工程の効率や省スペース化を考慮すると、第１の送信トランス４１１と第１の受信トランス４１２を単一の基板に形成し、第２の送信トランス４２１と第２の受信トランス４２２を単一の基板に形成することが好ましい。

第１のトランス基板４１０及び第２のトランス基板４２０は、構造例は後述するが、導電性薄膜パターンと絶縁体層を積層した構造を有するプリント基板などを採用可能である。例えば、第１の送信トランス４１１、第１の受信トランス４１２、第２の送信トランス４２１、及び第２の受信トランス４２２は、パルス信号が伝播可能なパルストランスである。

したがって、半導体装置１において、制御信号ＳＣ１が第３の半導体チップ１３から第１の半導体チップ１１に伝播するチャンネルは、第１の送信トランス４１１を用いた絶縁構造である。また、戻り号ＳＲ１が第１の半導体チップ１１から第３の半導体チップ１３に伝播するチャンネルは、第１の受信トランス４１２を用いた絶縁構造である。同様に、制御信号ＳＣ２が第３の半導体チップ１３から第２の半導体チップ１２に伝播するチャンネルは、第２の送信トランス４２１を用いた絶縁構造であり、戻り号ＳＲ２が第２の半導体チップ１２から第３の半導体チップ１３に伝播するチャンネルは、第２の受信トランス４２２を用いた絶縁構造である。

図１に示すように、第１の送信トランス４１１と第１の受信トランス４１２が形成された第１のトランス基板４１０と、第２の送信トランス４２１と第２の受信トランス４２２が形成された第２のトランス基板４２０とは、第３の半導体チップ１３を挟んで対向するように基体１０上に配置されている。

このため、半導体装置１においては、第１の半導体チップ１１又は第２の半導体チップ１２において生じる電磁ノイズは、第１の半導体チップ１１と第２の半導体チップ１２間で分離される。つまり、第１の半導体チップ１１と第２の半導体チップ１２とが互いに干渉することがない。

なお、第１の送信トランス４１１と第１の受信トランス４１２が隣接して配置され、第２の送信トランス４２１と第２の受信トランス４２２が隣接して配置されているが、相互ノイズによる影響は小さい。

第１の半導体チップ１１や第２の半導体チップ１２には、例えば外部素子３１、３２を駆動する駆動回路（図示略）がそれぞれ形成されている。そして、半導体装置１から、外部素子３１を駆動する駆動信号ＳＤ１が外部素子３１に出力され、外部素子３２を駆動する駆動信号ＳＤ２が外部素子３２に出力される。外部素子３１、３２は、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などである。このとき、第１の半導体チップ１１と第２の半導体チップの駆動能力は同等でもよいし、異なっていてもよい。第１の半導体チップ１１、第２の半導体チップ１２、第３の半導体チップ１３には、それぞれの半導体チップに電力を供給する個別の電源回路（図示略）が用意されており、第１の半導体チップ１１と第２の半導体チップ１２にそれぞれ要求される駆動能力に応じて、各電源回路の仕様が設定される。

例えば、１０Ａ程度の出力電流を実現するために、第１の半導体チップ１１の駆動能力を高く設定し、第１の半導体チップ１１が駆動する外部素子３１として最大定格の大きな１つのＩＧＢＴを用意する。これにより、外部素子３１の高速のオン・オフ動作が可能である。

半導体装置１は、例えばハイブリッド車の車載電子回路システムの一部として使用することができる。具体的には、第１の半導体チップ１１をハイブリッド車の高電圧系回路を駆動する駆動装置として使用し、第２の半導体チップ１２をハイブリッド車の低電圧系回路を駆動する駆動装置として使用する。ここで、低電圧系回路は、車載電子回路、ヘッドライトやウィンカーなどの灯光類、ガソリンエンジンやディーゼルエンジンなどの内燃機関の発火装置などの、１２Ｖ系若しくは２４Ｖ系バッテリーによって電源が供給される回路である。高電圧系回路は、電気モータを駆動する回路などである。電気モータを駆動するためには、例えば２００Ｖ系バッテリーの出力を５００Ｖ〜９００Ｖの高電圧に昇圧する。

なお、第１の半導体チップ１１及び第２の半導体チップ１２の動作を制御する制御信号ＳＣ１、ＳＣ２は、例えばマイクロプロセッサ２から送信される制御信号ＳＣの内容に応じて、第３の半導体チップ１３が第１の半導体チップ１１と第２の半導体チップ１２のいずれかに振り分ける。また、既に述べたように、第３の半導体チップ１３は、第１の半導体チップ１１からの戻り信号ＳＲ１を第１の受信トランス４１２を介して受信し、第２の半導体チップ１２からの戻り信号ＳＲ２を第２の受信トランス４２２を介して受信する。

戻り信号ＳＲ１は、制御信号ＳＣ１を受信した第１の半導体チップ１１の動作に応じて値が定まるように発生される。第３の半導体チップ１３は、制御信号ＳＣ１と戻り信号ＳＲ１とを参照して、第１の半導体チップ１１が正常に動作しているか否かを判定する。例えば、第１の半導体チップ１１が正常動作していれば制御信号ＳＣ１の反転信号として戻り信号ＳＲ１が発生するようにしておき、第３の半導体チップ１３が制御信号ＳＣ１と戻り信号ＳＲ１の否定排他的論理和（ＸＮＯＲ）信号を生成する。そして、ＸＮＯＲ信号が「０」であれば第１の半導体チップ１１は正常動作していると判定され、ＸＮＯＲ信号が「１」であれば第１の半導体チップ１１は正常動作していないと判定される。

同様にして、第３の半導体チップ１３は、制御信号ＳＣ２と戻り信号ＳＲ２とを参照して、第２の半導体チップ１２が正常に動作しているか否かを判定する。

第１の半導体チップ１１と第２の半導体チップ１２の少なくともいずれかが正常に動作していないと判断した場合は、第３の半導体チップ１３は、例えば半導体装置１の動作を停止させる。

上記のように、制御信号ＳＣ１、ＳＣ２と戻り信号ＳＲ１、ＳＲ２とを比較することにより、半導体装置１に低電圧ロックアウト回路、異常負荷検出回路、ソフトシャットダウン回路などを搭載して、異常時の対応についてフェイルセーフ設計とすることができる。

次に、第１の送信トランス４１１、第１の受信トランス４１２、第２の送信トランス４２１及び第２の受信トランス４２２の構造例について説明する。

上記の各トランスについて、例えば図２に示すような、平面上に渦巻き状の導電性薄膜パターンを配置してなるプレーナインダクタを用いた構造を採用可能である。図２に示した例では、平板状のコア材４５の表面４５ｓと裏面４５ｒにプレーナインダクタＬａ、Ｌｂをそれぞれ形成し、コア材４５を貫通する貫通部４５ｈでプレーナインダクタＬａの端部とプレーナインダクタＬｂの端部とを接続することにより、１つのインダクタＬを形成する。プレーナインダクタＬａ、Ｌｂの導電性薄膜パターン材料には、例えば銅箔などを使用できる。また、コア材４５にはエポキシ材などを採用可能である。半導体装置１の小型化のためには、インダクタＬのサイズは小さいことが好ましく、例えば、プレーナインダクタＬａ、Ｌｂのラインアンドスペース（Ｌ／Ｓ）は５０μｍ／５０μｍである。

絶縁体層を挟んで２つのインダクタＬを積層することにより、第１の送信トランス４１１、第１の受信トランス４１２、第２の送信トランス４２１及び第２の受信トランス４２２として採用可能な基板トランスが形成される。例えば、図３に示すように、絶縁体層４０１を介してインダクタＬ１とインダクタＬ２とが平面的に見た場合に重なる領域に、基板トランス４０が形成される。図３中に示した矢印は、基板トランス４０の磁界イメージである。

図３に示した例では、コア材４５１の表面及び裏面にそれぞれ配置されたプレーナインダクタＬ１ａ、Ｌ１ｂからなるインダクタＬ１と、コア材４５２の両面にそれぞれ配置されたプレーナインダクタＬ２ａ、Ｌ２ｂからなるインダクタＬ２とが、絶縁体層４０１を挟んで積層されてトランス基板４００が構成されている。結合度向上のために、インダクタＬ１とインダクタＬ２の中心は重ならないようにすることが好ましい。

絶縁体層４０１には、例えばエポキシ材などのプリプレグを採用可能である。なお、インダクタＬ１、絶縁体層４０１及びインダクタＬ２からなる積層体の上下に、例えばソルダーレジスト４０２、４０３が配置されて、トランス基板４００が形成される。トランス基板４００の厚みは、例えば第１の半導体チップ１１、第２の半導体チップ１２、第３の半導体チップ１３の高さと合うように設定される。例えば、トランス基板４００の厚みは４００μｍ程度に設定される。また、インダクタＬ１とインダクタＬ２間の絶縁体層４０１の膜厚は、例えば１００μｍ程度に設定される。

プレーナインダクタＬ１ａの一方の端部とプレーナインダクタＬ１ｂの一方の端部は接続され、プレーナインダクタＬ１ａの他方の端部はトランス基板４００の表面に配置されたパッドＰ１ａに接続され、プレーナインダクタＬ１ｂの他方の端部はトランス基板４００の表面に配置されたパッドＰ１ｂに接続される。同様に、プレーナインダクタＬ２ａの一方の端部とプレーナインダクタＬ２ｂの一方の端部は接続され、プレーナインダクタＬ２ａの他方の端部はトランス基板４００の表面に配置されたパッドＰ２ａに接続され、プレーナインダクタＬ２ｂの他方の端部はトランス基板４００の表面に配置されたパッドＰ２ｂに接続される。

プレーナインダクタＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂとパッドＰ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂとは、例えば図３に示すように、トランス基板４００を貫通するスルーホールに導電性材料を埋め込んだプラグ４０５によって、電気的に接続される。

例えば、トランス基板４００のパッドＰ１ａ、Ｐ１ｂは基板トランス４０の受信側端子として使用され、トランス基板４００のパッドＰ２ａ、Ｐ２ｂは基板トランス４０の送信側端子として使用される。このとき、第１の送信トランス４１１に図３に示した構造を採用した場合に、パッドＰ１ａ、Ｐ１ｂに第３の半導体チップ１３の出力端子が接続され、パッドＰ２ａ、Ｐ２ｂに第１の半導体チップ１１の入力端子が接続される。これにより、パルス信号の制御信号ＳＣ１が第３の半導体チップ１３から第１の半導体チップ１１に伝達される。また、パッドＰ１ａ、Ｐ１ｂに第１の半導体チップ１１の出力端子が接続され、パッドＰ２ａ、Ｐ２ｂに第３の半導体チップ１３の入力端子が接続されることにより、パルス信号の戻り信号ＳＲ１が第１の半導体チップ１１から第３の半導体チップ１３に伝達される。

同様に、パッドＰ１ａ、Ｐ１ｂに第３の半導体チップ１３の出力端子を接続し、パッドＰ２ａ、Ｐ２ｂに第２の半導体チップ１２の入力端子を接続することにより、制御信号ＳＣ２が第３の半導体チップ１３から第２の半導体チップ１２に伝達される。パッドＰ１ａ、Ｐ１ｂに第２の半導体チップ１２の出力端子を接続し、パッドＰ２ａ、Ｐ２ｂに第３の半導体チップ１３の入力端子を接続することにより、戻り信号ＳＲ２が第２の半導体チップ１２から第３の半導体チップ１３に伝達される。

なお、既述したように、第１の送信トランス４１１として使用する基板トランス４０と第１の受信トランス４１２として使用する基板トランス４０とは、第１のトランス基板４１０に形成されることが好ましい。また、第２の送信トランス４２１として使用する基板トランス４０と第２の受信トランス４２２として使用する基板トランス４０とは、第２のトランス基板４２０に形成されることが好ましい。

図１に示した半導体装置１は、例えばモールド封止などにより、パッケージ化される。なお、基体１０には、例えば銅合金フレームなどを採用可能である。

以上に説明したように、本発明の実施形態に係る半導体装置１によれば、信号が伝播する経路にトランスを使用することにより、半導体チップ間の電磁ノイズが分離される。更に、第１〜第３の半導体チップ１１、１２、１３及び第１、第２のトランス基板４１０、４２０が基体１０上に搭載されるため、パッケージの小型化が可能である。その結果、半導体チップ間の絶縁分離が向上され、且つ小型化、低価格化、高速化された半導体装置１を提供できる。例えば、出力が大きく、且つ電磁ノイズによる半導体チップ間の干渉が抑制された半導体装置を実現できる。

本発明の実施形態と異なり、信号伝播経路にオプティカルデバイスを使用した場合には、発光ダイオードなどの発光素子の輝度が劣化することにより受光素子の受光特性が低下し、信号伝達応答性が低くなる。更に、オプティカルデバイスが高温環境下に置かれると発光素子の輝度の劣化や受光素子の受光特性の低下が速くなり、耐用年数が短くなる。

これに対し、本発明の実施形態に係る半導体装置１では、信号伝播経路にオプティカルデバイスではなくトランスを使用するため、信号の伝達応答性が低下することなく、且つ耐用年数が短くなることもない。例えば、環境温度が高温になる車載用としても、実施形態に係る半導体装置１は好適である。

なお、基体１０に銅合金フレームなどを採用した場合に、銅合金フレームの半導体チップ搭載部であるダイパッドを３分割して、第１〜第３の半導体チップ１１、１２、１３をそれぞれ別個のダイパッドに搭載する。これにより、第１〜第３の半導体チップ１１、１２、１３は、電気的電磁的に互いに絶縁分離される。第１の半導体チップ１１を搭載したダイパッドと第３の半導体チップ１３を搭載したダイパッドとの間隔を広げ、広げた空間に第１のトランス基板４１０を跨がせるように配置することによって、銅合金フレームの厚みを抑制できる。同様に、第２の半導体チップ１２を搭載したダイパッドと第３の半導体チップ１３を搭載したダイパッド間隔を広げ、広げた空間に第２のトランス基板４２０を跨がせるように配置することによって、銅合金フレームの厚みを抑制できる。その結果、パッケージの厚み方向でも半導体装置１の小型化が可能である。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記の実施形態では半導体装置１の制御信号ＳＣが入力される端面と駆動信号ＳＤ１、ＳＤ２が出力される端面とが対向するように、第１の半導体チップ１１や第２の半導体チップ１２などが配置された例を示したが、図４に示すように、制御信号ＳＣが入力される端面からみて左右の端面から駆動信号ＳＤ１、ＳＤ２を出力するようにしてもよい。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
２…マイクロプロセッサ
１０…基体
１１…第１の半導体チップ
１２…第２の半導体チップ
１３…第３の半導体チップ
３１、３２…外部素子
４０…基板トランス
４５…コア材
４００…トランス基板
４０１…絶縁体層
４０２、４０３…ソルダーレジスト
４０５…プラグ
４１０…第１のトランス基板
４１１…第１の送信トランス
４１２…第１の受信トランス
４２０…第２のトランス基板
４２１…第２の送信トランス
４２２…第２の受信トランス
Ｌａ、Ｌｂ…プレーナインダクタ
Ｐ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ…パッド

Claims

基体と、
前記基体に搭載された第１及び第２の半導体チップと、
前記基体に搭載され、前記第１及び第２の半導体チップの動作を制御する制御信号を出力する第３の半導体チップと、
前記基体に搭載され、受信側端子が前記第３の半導体チップに接続し、送信側端子が前記第１の半導体チップに接続する第１の送信トランスと、
前記基体に搭載され、受信側端子が前記第３の半導体チップに接続し、送信側端子が前記第２の半導体チップに接続する第２の送信トランスと
を備え、
前記第１の送信トランス及び前記第２の送信トランスが、
コア材の対向する２つの主面上にそれぞれ配置され、前記コア材を貫通する貫通部で互いの端部が接続された２つの導電性薄膜パターンによりそれぞれ構成される第１のインダクタ及び第２のインダクタと、
前記第１のインダクタと前記第２のインダクタの間に配置された絶縁体層と
を備える基板トランスであり、
前記第１の送信トランスと前記第２の送信トランスをそれぞれ介して、前記第３の半導体チップから前記第１の半導体チップと前記第２の半導体チップに前記制御信号が送信されることを特徴とする半導体装置。
前記第１の送信トランスに隣接して配置され、受信側端子が前記第１の半導体チップに接続し、送信側端子が前記第３の半導体チップに接続する第１の受信トランスを更に備え、前記第１の受信トランスを介して、前記制御信号に対応した戻り信号が前記第１の半導体チップからの前記第３の半導体チップに送信されることを特徴とする請求項１に記載の半導体装置。
前記第１の送信トランスと前記第１の受信トランスが、前記基体に搭載された単一の基板に形成されていることを特徴とする請求項２に記載の半導体装置。
前記第２の送信トランスに隣接して配置され、受信側端子が前記第２の半導体チップに接続し、送信側端子が前記第３の半導体チップに接続する第２の受信トランスを更に備え、前記第２の受信トランスを介して、前記制御信号に対応した戻り信号が前記第２の半導体チップからの前記第３の半導体チップに送信されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記第２の送信トランスと前記第２の受信トランスが、前記基体に搭載された単一の基板に形成されていることを特徴とする請求項４に記載の半導体装置。
前記第３の半導体チップが、前記第１の送信トランスと前記第２の送信トランス間に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。