KR20140058596A - 반도체 장치 - Google Patents

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KR20140058596A
KR20140058596A KR1020147005836A KR20147005836A KR20140058596A KR 20140058596 A KR20140058596 A KR 20140058596A KR 1020147005836 A KR1020147005836 A KR 1020147005836A KR 20147005836 A KR20147005836 A KR 20147005836A KR 20140058596 A KR20140058596 A KR 20140058596A
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semiconductor device
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카즈나오 타지마
아츠히코 타나카
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산켄덴키 가부시키가이샤
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Abstract

기본체에 탑재된 제1 및 제2 반도체 칩과, 기본체에 탑재되어, 제1 및 제2 반도체 칩의 동작을 제어하는 제어 신호를 출력하는 제3 반도체 칩과, 기본체에 탑재되어, 수신측 단자가 제3 반도체 칩에 접속하고, 송신측 단자가 제1 반도체 칩에 접속하는 제1 송신 트랜스와, 기본체에 탑재되어, 수신측 단자가 제3 반도체 칩에 접속하고, 송신측 단자가 제2 반도체 칩에 접속하는 제2 송신 트랜스를 포함하는 반도체 장치에 있어서, 제1 송신 트랜스와 제2 송신 트랜스를 각각 통해서, 제3 반도체 칩으로부터 제1 반도체 칩과 제2 반도체 칩에 제어 신호가 송신된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 복수의 반도체 칩이 탑재된 반도체 장치에 관한 것이다.
예를 들면 높은 전원 전압으로 구동되는 고전압계의 반도체 칩과, 낮은 전원 전압으로 구동되는 저전압계의 반도체 칩을 1개의 기본체 상에 탑재하는 것에 의해, 부품 수의 저감이나 공간 절약화를 실현할 수 있다. 이때, 반도체 칩 사이의 절연 분리를 위해서, 신호 전달에 옵티컬 디바이스나 트랜스를 사용하는 것이 효율적이라고 생각된다. 예를 들면, 트랜스를 이용하는 것에 의해, 신호의 전달 속도를 고속화하는 한편, 내용 연수를 길게 하는 방법이 제안되고 있다(예를 들면, 특허 문헌 1 참조).
일본특허공개 2010－34122호 공보
그렇지만, 신호 전달에 트랜스를 사용하는 기술에 대해서는, 충분한 검토가 되지 않았다. 본 발명은, 신호 전달에 트랜스가 사용되어 반도체 칩 사이의 절연 분리가 향상된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 의하면, (ㄱ) 기본체와, (ㄴ) 기본체에 탑재된 제1 및 제2 반도체 칩과, (ㄷ) 기본체에 탑재되어, 제1 및 제2 반도체 칩의 동작을 제어하는 제어 신호를 출력하는 제3 반도체 칩과, (ㄹ) 기본체에 탑재되어, 수신측 단자가 제3 반도체 칩에 접속하고, 송신측 단자가 제1 반도체 칩에 접속하는 제1 송신 트랜스와, (ㅁ) 기본체에 탑재되어, 수신측 단자가 제3 반도체 칩에 접속하고, 송신측 단자가 제2 반도체 칩에 접속하는 제2 송신 트랜스를 포함하고, 제1 송신 트랜스와 제2 송신 트랜스를 각각 통해서, 제3 반도체 칩으로부터 제1 반도체 칩과 제2 반도체 칩에 제어 신호가 송신되는 반도체 장치가 제공된다.
본 발명에 의하면, 신호 전달에 트랜스가 사용되어 반도체 칩 사이의 절연 분리가 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 구조예를 나타내는 모식적인 평면도이다.
도 2는 본 발명의 실시 형태에 따른 반도체 장치에 사용되는 트랜스를 구성하는 인덕터의 구조예를 나타내는 모식적인 평면도이다.
도 3은 본 발명의 실시 형태에 따른 반도체 장치에 사용되는 트랜스의 구조예를 나타내는 모식적인 단면도이다.
도 4는 본 발명의 실시 형태에 따른 반도체 장치의 다른 구조예를 나타내는 모식적인 평면도이다.
다음으로, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여한다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 부의 길이의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호 간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타내는 실시 형태는, 이 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 이 발명의 기술적 사상은, 구성 부품의 형상, 구조, 배치 등을 아래와 같은 것에 특정하는 것이 아니다. 이 발명의 실시 형태는, 특허청구범위에서, 여러 가지의 변경을 더할 수가 있다.
본 발명의 실시 형태에 따른 반도체 장치(1)는, 도 1에 도시된 바와 같이, 기본체(10)에 탑재된 제1 반도체 칩(11), 제2 반도체 칩(12), 제3 반도체 칩(13), 제1 송신 트랜스(411) 및 제2 송신 트랜스(421)를 구비한다. 제1 송신 트랜스(411)는, 수신측 단자(T1)가 제3 반도체 칩(13)에 접속하고, 송신측 단자(T2)가 제1 반도체 칩(11)에 접속한다. 제2 송신 트랜스(421)는, 수신측 단자(T1)가 제3 반도체 칩(13)에 접속하고, 송신측 단자(T2)가 제2 반도체 칩(12)에 접속한다. 여기서, 각 트랜스에서, 트랜스를 전파하는 신호가 외부로부터 입력되는 단자를 「수신측 단자」, 외부에 신호가 출력되는 단자를 「송신측 단자」라고 한다(이하에서 마찬가지이다).
제3 반도체 칩(13)에는, 제1 반도체 칩(11) 및 제2 반도체 칩(12)의 동작을 각각 제어하는 제어 신호(SC1, SC2)를 출력하는 제어 회로(도시 생략)가 형성되어 있다. 제1 반도체 칩(11)의 동작을 제어하는 제어 신호(SC1)는, 제1 송신 트랜스(411)를 통해서, 제3 반도체 칩(13)으로부터 제1 반도체 칩(11)에 송신된다. 또한, 제2 반도체 칩(12)의 동작을 제어하는 제어 신호(SC2)는, 제2 송신 트랜스(421)를 통해서, 제3 반도체 칩(13)으로부터 제2 반도체 칩(12)에 송신된다.
도 1에 도시된 반도체 장치(1)는, 수신측 단자(T1)가 제1 반도체 칩(11)에 접속하고, 송신측 단자(T2)가 제3 반도체 칩(13)에 접속하는 제1 수신 트랜스(412)와, 수신측 단자(T1)가 제2 반도체 칩(12)에 접속하고, 송신측 단자(T2)가 제3 반도체 칩(13)에 접속하는 제2 수신 트랜스(422)를 더 구비한다. 제1 수신 트랜스(412)를 통해서, 제어 신호(SC1)에 대응한 제1 반도체 칩(11)으로부터의 반환 신호(SR1)가 제3 반도체 칩(13)에 송신된다. 또한, 제2 수신 트랜스(422)를 통해서, 제어 신호(SC2)에 대응한 제2 반도체 칩(12)으로부터의 반환 신호(SR2)가 제3 반도체 칩(13)에 송신된다. 반환 신호(SR1) 및 반환 신호(SR2)의 상세에 대해서는 후술한다.
제1 수신 트랜스(412)는 제1 송신 트랜스(411)에 인접하게 배치되고, 제2 수신 트랜스(422)는 제2 송신 트랜스(421)에 인접하게 배치되어 있다. 도 1에 도시된 예에서는, 제1 송신 트랜스(411)와 제1 수신 트랜스(412)는, 제1 트랜스 기판(410)에 형성되고, 제2 송신 트랜스(421)과 제2 수신 트랜스(422)는, 제2 트랜스 기판(420)에 형성되어 있다. 단, 제1 송신 트랜스(411)와 제1 수신 트랜스(412)를 다른 기판에 각각 형성하고, 제2 송신 트랜스(421)와 제2 수신 트랜스(422)를 다른 기판에 각각 형성하여도 된다. 덧붙여 제조 공정의 효율이나 공간 절약화를 고려하면, 제1 송신 트랜스(411)와 제1 수신 트랜스(412)를 단일의 기판에 형성하고, 제2 송신 트랜스(421)와 제2 수신 트랜스(422)를 단일의 기판에 형성하는 것이 바람직하다.
제1 트랜스 기판(410) 및 제2 트랜스 기판(420)은, 구조예는 후술 하지만, 도전성 박막 패턴과 절연체층을 적층한 구조를 가지는 프린트 기판 등을 채용할 수 있다. 예를 들면, 제1 송신 트랜스(411), 제1 수신 트랜스(412), 제2 송신 트랜스(421) 및 제2 수신 트랜스(422)는, 펄스 신호가 전파 가능한 펄스 트랜스이다.
따라서, 반도체 장치(1)에 있어서, 제어 신호(SC1)가 제3 반도체 칩(13)으로부터 제1 반도체 칩(11)에 전파하는 채널은, 제1 송신 트랜스(411)를 이용한 절연구조이다. 또한, 반환 신호(SR1)가 제1 반도체 칩(11)으로부터 제3 반도체 칩(13)에 전파하는 채널은, 제1 수신 트랜스(412)를 이용한 절연 구조이다. 마찬가지로, 제어 신호(SC2)가 제3 반도체 칩(13)으로부터 제2 반도체 칩(12)에 전파하는 채널은, 제2 송신 트랜스(421)를 이용한 절연 구조이고, 반환 신호(SR2)가 제2 반도체 칩(12)로부터 제3 반도체 칩(13)에 전파하는 채널은, 제2 수신 트랜스(422)를 이용한 절연 구조이다.
도 1에 도시된 바와 같이, 제1 송신 트랜스(411)와 제1 수신 트랜스(412)가 형성된 제1 트랜스 기판(410)과, 제2 송신 트랜스(421)과 제2 수신 트랜스(422)가 형성된 제2 트랜스 기판(420)은, 제3 반도체 칩(13)을 사이에 두어 대향하도록 기본체(10) 상에 배치되어 있다.
이 때문에, 반도체 장치(1)에서는, 제1 반도체 칩(11) 또는 제2 반도체 칩(12)에서 생기는 전자(電磁) 노이즈는, 제1 반도체 칩(11)과 제2 반도체 칩(12) 사이에 분리된다. 즉, 제1 반도체 칩(11)과 제2 반도체 칩(12)이 서로 간섭하지 않는다.
덧붙여 제1 송신 트랜스(411)와 제1 수신 트랜스(412)가 인접하게 배치되고, 제2 송신 트랜스(421)와 제2 수신 트랜스(422)가 인접하게 배치되어 있지만, 상호 노이즈에 의한 영향은 작다.
제1 반도체 칩(11)이나 제2 반도체 칩(12)에는, 예를 들면 외부 소자(31, 32)를 구동하는 구동 회로(도시 생략)가 각각 형성되어 있다. 그리고, 반도체 장치(1)로부터, 외부 소자(31)을 구동하는 구동 신호(SD1)가 외부 소자(31)에 출력되고, 외부 소자(32)를 구동하는 구동 신호(SD2)가 외부 소자(32)에 출력된다. 외부 소자(31, 32)는, 예를 들면 절연 게이트 바이폴라 트랜지스터(IGBT) 등이다. 이때, 제1 반도체 칩(11)과 제2 반도체 칩의 구동 능력은 동등하여도 되고, 차이가 나도 된다. 제1 반도체 칩(11), 제2 반도체 칩(12), 제3 반도체 칩(13)에는, 각각의 반도체 칩에 전력을 공급하는 개별의 전원 회로(도시 생략)가 준비되어 있어, 제1 반도체 칩(11)과 제2 반도체 칩(12)에 각각 요구되는 구동 능력에 따라, 각 전원 회로의 사양이 설정된다.
예를 들면, 10A 정도의 출력 전류를 실현하기 위해서, 제1 반도체 칩(11)의 구동 능력을 높게 설정하고, 제1 반도체 칩(11)이 구동하는 외부 소자(31)로서 최대 정격이 큰 1개의 IGBT를 준비한다. 이에 의해, 외부 소자(31)의 고속의 온·오프 동작이 가능하다.
반도체 장치(1)는, 예를 들면 하이브리드 차량의 차량 탑재 전자 회로 시스템의 일부로서 사용할 수가 있다. 구체적으로는, 제1 반도체 칩(11)을 하이브리드 차량의 고전압계 회로를 구동하는 구동 장치로서 사용하고, 제2 반도체 칩(12)을 하이브리드 차량의 저전압계 회로를 구동하는 구동 장치로서 사용한다. 여기서, 저전압계 회로는, 차량 탑재 전자 회로, 헤드 라이트나 깜빡이 등의 등광류, 가솔린엔진이나 디젤 엔진 등의 내연 기관의 발화 장치 등의, 12V계 혹은 24V계 배터리에 의해 전원이 공급되는 회로이다. 고전압계 회로는, 전동 모터를 구동하는 회로 등이다. 전동 모터를 구동하기 위해서는, 예를 들면 200V계 배터리의 출력을 500V ~ 900V의 고전압으로 승압한다.
덧붙여 제1 반도체 칩(11) 및 제2 반도체 칩(12)의 동작을 제어하는 제어 신호(SC1, SC2)는, 예를 들면 마이크로프로세서(2)로부터 송신되는 제어 신호(SC)의 내용에 따라, 제3 반도체 칩(13)이 제1 반도체 칩(11)과 제2 반도체 칩(12)의 어느 하나로 배분된다. 또한, 이미 설명한 바와 같이, 제3 반도체 칩(13)은, 제1 반도체 칩(11)으로부터의 반환 신호(SR1)를 제1 수신 트랜스(412)를 통해서 수신하고, 제2 반도체 칩(12)으로부터의 반환 신호(SR2)를 제2 수신 트랜스(422)를 통해서 수신한다.
반환 신호(SR1)는, 제어 신호(SC1)를 수신한 제1 반도체 칩(11)의 동작에 따라 값이 정해지도록 발생된다. 제3 반도체 칩(13)은, 제어 신호(SC1)와 반환 신호(SR1)를 참조하여, 제1 반도체 칩(11)이 정상적으로 동작하고 있는지 여부를 판정한다. 예를 들면, 제1 반도체 칩(11)이 정상 동작하고 있으면 제어 신호(SC1)의 반전 신호로서 반환 신호(SR1)가 발생하도록 해 두고, 제3 반도체 칩(13)이 제어 신호(SC1)와 반환 신호(SR1)의 부정 배타적 논리합(XNOR) 신호를 생성한다. 그리고, XNOR 신호가 「0」이면 제1 반도체 칩(11)은 정상 동작하고 있다고 판정되고, XNOR 신호가 「1」이면 제1 반도체 칩(11)은 정상 동작하고 있지 않으면 판정된다.
마찬가지로 하여, 제3 반도체 칩(13)은, 제어 신호(SC2)와 반환 신호(SR2)를 참조해, 제2 반도체 칩(12)이 정상적으로 동작하고 있는지 여부를 판정한다.
제1 반도체 칩(11)과 제2 반도체 칩(12)의 적어도 어느 하나가 정상적으로 동작하고 있지 않다고 판단한 경우는, 제3 반도체 칩(13)은, 예를 들면 반도체 장치(1)의 동작을 정지시킨다.
상기와 같이, 제어 신호(SC1, SC2)와 반환 신호(SR1, SR2)를 비교하는 것으로써, 반도체 장치(1)에 저전압 로크 아웃 회로, 이상 부하 검출 회로, 소프트 셧다운 회로 등을 탑재하여, 이상 시의 대응에 대해서 페일 세이프 설계로 할 수 있다.
다음으로, 제1 송신 트랜스(411), 제1 수신 트랜스(412), 제2 송신 트랜스(421) 및 제2 수신 트랜스(422)의 구조예에 대해 설명한다.
상기의 각 트랜스에 대해서, 예를 들면 도 2에 도시된 바와 같은, 평면 상에 소용돌이 형상의 도전성 박막 패턴을 배치하여 이루어지는 플라나(planar) 인덕터를 이용한 구조를 채용할 수 있다. 도 2에 도시된 예에서는, 평판 형상의 코어재(材)(45)의 표면(45s)과 이면(45r)에 플라나 인덕터(La, Lb)를 각각 형성하고, 코어재(45)를 관통하는 관통부(45h)로 플라나 인덕터(La)의 단부와 플라나 인덕터(Lb)의 단부를 접속함으로써, 1개의 인덕터(L)를 형성한다. 플라나 인덕터(La, Lb)의 도전성 박막 패턴 재료에는, 예를 들면 동박 등을 사용할 수 있다. 또한, 코어재(45)에는 에폭시재 등을 채용할 수 있다. 반도체 장치(1)의 소형화를 위해서는, 인덕터(L)의 사이즈는 작은 것이 바람직하고, 예를 들면, 플라나 인덕터(La, Lb)의 라인 앤드 스페이스(L/S)는 50μm/50μm이다.
절연체층을 사이에 두어 2개의 인덕터(L)를 적층함으로써, 제1 송신 트랜스(411), 제1 수신 트랜스(412), 제2 송신 트랜스(421) 및 제2 수신 트랜스(422)로서 채용 가능한 기판 트랜스가 형성된다. 예를 들면, 도 3에 도시된 바와 같이, 절연체층(401)을 통해서 인덕터(L1)와 인덕터(L2)가 평면적으로 본 경우에 겹쳐지는 영역에, 기판 트랜스(40)가 형성된다. 도 3 중에 도시된 화살표는, 기판 트랜스(40)의 자계 이미지이다.
도 3에 도시된 예에서는, 코어재(451)의 표면 및 이면에 각각 배치된 플라나 인덕터(L1a, L1b)로 이루어지는 인덕터(L1)와 코어재(452)의 양면에 각각 배치된 플라나 인덕터(L2a, L2b)로 이루어지는 인덕터(L2)가, 절연체층(401)을 사이에 두어 적층되어 트랜스 기판(400)이 구성되어 있다. 결합도 향상을 위해서, 인덕터(L1)와 인덕터(L2)의 중심은 겹치지 않게 하는 것이 바람직하다.
절연체층(401)에는, 예를 들면 에폭시재 등의 프리프레그를 채용할 수 있다. 덧붙여 인덕터(L1), 절연체층(401) 및 인덕터(L2)로 이루어지는 적층체의 상하에, 예를 들면 솔더 레지스트(402, 403)가 배치되어, 트랜스 기판(400)이 형성된다. 트랜스 기판(400)의 두께는, 예를 들면 제1 반도체 칩(11), 제2 반도체 칩(12), 제3 반도체 칩(13)의 높이와 맞도록 설정된다. 예를 들면, 트랜스 기판(400)의 두께는 400μm 정도로 설정된다. 또한, 인덕터(L1)와 인덕터(L2) 사이의 절연체층(401)의 막 두께는, 예를 들면 100μm 정도로 설정된다.
플라나 인덕터(L1a)의 일방의 단부와 플라나 인덕터(L1b)의 일방의 단부는 접속되고, 플라나 인덕터(L1)a의 타방의 단부는 트랜스 기판(400)의 표면에 배치된 패드(P1a)에 접속되고, 플라나 인덕터(L1b)의 타방의 단부는 트랜스 기판(400)의 표면에 배치된 패드(P1b)에 접속된다. 마찬가지로, 플라나 인덕터(L2a)의 일방의 단부와 플라나 인덕터(L2b)의 일방의 단부는 접속되고, 플라나 인덕터(L2a)의 타방의 단부는 트랜스 기판(400)의 표면에 배치된 패드(P2a)에 접속되고, 플라나 인덕터(L2b)의 타방의 단부는 트랜스 기판(400)의 표면에 배치된 패드(P2b)에 접속된다.
플라나 인덕터(L1a, L1b, L2a, L2b)와 패드(P1a, P1b, P2a, P2b)는, 예를 들면 도 3에 도시된 바와 같이, 트랜스 기판(400)을 관통하는 쓰루홀에 도전성 재료를 매입한 플러그(405)에 의해, 전기적으로 접속된다.
예를 들면, 트랜스 기판(400)의 패드(P1a, P1b)는 기판 트랜스(40)의 수신측 단자로서 사용되고, 트랜스 기판(400)의 패드(P2a, P2b)는 기판 트랜스(40)의 송신측 단자로서 사용된다. 이때, 제1 송신 트랜스(411)에 도 3에 도시된 구조를 채용한 경우에, 패드(P1a, P1b)에 제3 반도체 칩(13)의 출력 단자가 접속되고, 패드(P2a, P2b)에 제1 반도체 칩(11)의 입력 단자가 접속된다. 이에 의해, 펄스 신호인 제어 신호(SC1)가 제3 반도체 칩(13)으로부터 제1 반도체 칩(11)에 전달된다. 또한, 패드(P1a, P1b)에 제1 반도체 칩(11)의 출력 단자가 접속되고, 패드(P2a, P2b)에 제3 반도체 칩(13)의 입력 단자가 접속되는 것으로, 펄스 신호인 반환 신호(SR1)가 제1 반도체 칩(11)으로부터 제3 반도체 칩(13)에 전달된다.
마찬가지로, 패드(P1a, P1b)에 제3 반도체 칩(13)의 출력 단자를 접속하고, 패드(P2a, P2b)에 제2 반도체 칩(12)의 입력 단자를 접속함으로써, 제어 신호(SC2)가 제3 반도체 칩(13)으로부터 제2 반도체 칩(12)에 전달된다. 패드(P1a, P1b)에 제2 반도체 칩(12)의 출력 단자를 접속하고, 패드(P2a, P2b)에 제3 반도체 칩(13)의 입력 단자를 접속함으로써, 반환 신호(SR2)가 제2 반도체 칩(12)으로부터 제3 반도체 칩(13)에 전달된다.
덧붙여, 이미 설명한 바와 같이, 제1 송신 트랜스(411)로서 사용하는 기판 트랜스(40)와 제1 수신 트랜스(412)로서 사용하는 기판 트랜스(40)는, 제1 트랜스 기판(410)에 형성되는 것이 바람직하다. 또한, 제2 송신 트랜스(421)로서 사용하는 기판 트랜스(40)와 제2 수신 트랜스(422)로서 사용하는 기판 트랜스(40)는, 제2 트랜스 기판(420)에 형성되는 것이 바람직하다.
도 1에 도시된 반도체 장치(1)는, 예를 들면 몰드 봉지 등에 의해, 패키지화된다. 덧붙여 기본체(10)에는, 예를 들면 구리 합금 프레임 등을 채용할 수 있다.
이상으로 설명한 바와 같이, 본 발명의 실시 형태에 따른 반도체 장치(1)에 의하면, 신호가 전파하는 경로에 트랜스를 사용함으로써, 반도체 칩 사이의 전자 노이즈가 분리된다. 더욱이, 제1 ~ 제3 반도체 칩(11, 12, 13) 및 제1, 제2 트랜스 기판(410, 420)이 기본체(10) 상에 탑재되기 때문에, 패키지의 소형화가 가능하다. 그 결과, 반도체 칩 사이의 절연 분리가 향상되는 한편 소형화, 저가격화, 고속화 된 반도체 장치(1)를 제공할 수 있다. 예를 들면, 출력이 큰 한편, 전자 노이즈에 의한 반도체 칩 사이의 간섭이 억제된 반도체 장치를 실현할 수 있다.
본 발명의 실시 형태와 달리, 신호 전파 경로에 옵티컬 디바이스를 사용한 경우에는, 발광 다이오드 등의 발광 소자의 휘도가 열화함으로써 수광 소자의 수광 특성이 저하하여, 신호 전달 응답성이 낮아진다. 더욱이, 옵티컬 디바이스가 고온 환경 하에 놓이면, 발광 소자의 휘도의 열화나 수광 소자의 수광 특성의 저하가 빨라져, 내용 연수가 짧아진다.
이에 대해, 본 발명의 실시 형태에 따른 반도체 장치(1)에서는, 신호 전파 경로에 옵티컬 디바이스가 아니라 트랜스를 사용하기 때문에, 신호의 전달 응답성이 저하하지 않는 한편, 내용 연수가 짧아지지 않는다. 예를 들면, 환경 온도가 고온이 되는 차량 탑재용으로서도, 실시 형태에 따른 반도체 장치(1)는 호적하다.
덧붙여 기본체(10)에 구리 합금 프레임 등을 채용한 경우에, 구리 합금 프레임의 반도체 칩 탑재부인 다이 패드를 3 분할하여, 제1 ~ 제3 반도체 칩(11, 12, 13)을 각각 별개의 다이 패드에 탑재한다. 이에 의해, 제1 ~ 제3 반도체 칩(11, 12, 13)은, 전기적 전자(電磁)적으로 서로 절연 분리된다. 제1 반도체 칩(11)을 탑재한 다이 패드와 제3 반도체 칩(13)을 탑재한 다이 패드의 간격을 넓히고, 넓힌 공간에 제1 트랜스 기판(410)을 걸치도록 배치하는 것에 의해, 구리 합금 프레임의 두께를 억제할 수 있다. 마찬가지로, 제2 반도체 칩(12)을 탑재한 다이 패드와 제3 반도체 칩(13)을 탑재한 다이 패드 간격을 넓히고, 넓힌 공간에 제2 트랜스 기판(420)을 걸치도록 배치하는 것에 의해, 구리 합금 프레임의 두께를 억제할 수 있다. 그 결과, 패키지의 두께 방향으로도 반도체 장치(1)의 소형화가 가능하다.
(그 외의 실시 형태)
상기와 같이, 본 발명은 실시 형태에 의해 기재했지만, 이 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에게는 여러 가지 대체 실시 형태, 실시예 및 운용 기술이 분명해진다.
예를 들면, 상기의 실시 형태에서는 반도체 장치(1)의 제어 신호(SC)가 입력되는 단부면과 구동 신호(SD1, SD2)가 출력되는 단부면이 대향하도록, 제1 반도체 칩(11)이나 제2 반도체 칩(12) 등이 배치된 예를 나타냈지만, 도 4에 도시된 바와 같이, 제어 신호(SC)가 입력되는 단부면으로부터 보아 좌우의 단부면으로부터 구동 신호(SD1, SD2)를 출력하도록 하여도 된다.
이와 같이, 본 발명은 여기에서는 기재하고 있지 않은 여러 가지 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 반도체 장치는, 복수의 반도체 칩 사이가 트랜스에 의해 절연된 구성의 반도체 장치의 용도에 이용 가능하다.

Claims (7)

  1. 기본체;
    상기 기본체에 탑재된 제1 및 제2 반도체 칩;
    상기 기본체에 탑재되어, 상기 제1 제2 반도체 칩의 동작을 제어하는 제어 신호를 출력하는 제3 반도체 칩;
    상기 기본체에 탑재되어, 수신측 단자가 상기 제3 반도체 칩에 접속하고, 송신측 단자가 상기 제1 반도체 칩에 접속하는 제1 송신 트랜스; 및
    상기 기본체에 탑재되어, 수신측 단자가 상기 제3 반도체 칩에 접속하고, 송신측 단자가 상기 제2 반도체 칩에 접속하는 제2 송신 트랜스
    를 포함하고,
    상기 제1 송신 트랜스와 상기 제2 송신 트랜스를 각각 통해서, 상기 제3 반도체 칩으로부터 상기 제1 반도체 칩과 상기 제2 반도체 칩에 상기 제어 신호가 송신되는 것을 특징으로 하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 송신 트랜스에 인접하게 배치되어, 수신측 단자가 상기 제1 반도체 칩에 접속하고, 송신측 단자가 상기 제3 반도체 칩에 접속하는 제1 수신 트랜스를 더 포함하고,
    상기 제1 수신 트랜스를 통해서, 상기 제어 신호에 대응한 반환 신호가 상기 제1 반도체 칩으로부터의 상기 제3 반도체 칩에 송신되는 것을 특징으로 하는,
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 송신 트랜스와 상기 제1 수신 트랜스가, 상기 기본체에 탑재된 단일의 기판에 형성되어 있는 것을 특징으로 하는,
    반도체 장치.
  4. 제1항에 있어서,
    상기 제2 송신 트랜스에 인접하게 배치되어, 수신측 단자가 상기 제2 반도체 칩에 접속하고, 송신측 단자가 상기 제3 반도체 칩에 접속하는 제2 수신 트랜스를 더 포함하고,
    상기 제2 수신 트랜스를 통해서, 상기 제어 신호에 대응한 반환 신호가 상기 제2 반도체 칩으로부터의 상기 제3 반도체 칩에 송신되는 것을 특징으로 하는,
    반도체 장치.
  5. 제4항에 있어서,
    상기 제2 송신 트랜스와 상기 제2 수신 트랜스가, 상기 기본체에 탑재된 단일의 기판에 형성되어 있는 것을 특징으로 하는,
    반도체 장치.
  6. 제1항에 있어서,
    상기 제3 반도체 칩이, 상기 제1 송신 트랜스와 상기 제2 송신 트랜스 사이에 배치되어 있는 것을 특징으로 하는,
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 송신 트랜스가, 코어재(材)의 대향하는 2개의 주면 상에 각각 배치되어, 상기 코어재를 관통하는 관통부에서 서로의 단부가 접속된 2개의 도전성 박막 패턴에 의해 각각 구성되는 제1 및 제2 인덕터; 및
    상기 제1 및 제2 인덕터 사이에 배치된 절연체층
    를 포함하는 기판 트랜스인 것을 특징으로 하는,
    반도체 장치.
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