JPH1079662A - 半導体装置のしきい電圧の制御回路 - Google Patents

半導体装置のしきい電圧の制御回路

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JPH1079662A
JPH1079662A JP9173748A JP17374897A JPH1079662A JP H1079662 A JPH1079662 A JP H1079662A JP 9173748 A JP9173748 A JP 9173748A JP 17374897 A JP17374897 A JP 17374897A JP H1079662 A JPH1079662 A JP H1079662A
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Abstract

(57)【要約】 【課題】 半導体装置のしきい電圧を制御して低電力、
高速動作を具現すること。 【解決手段】 基板バイアスを感知して基板バイアスが
規定された値より低下することを防止する基板バイアス
感知部１１と、基板バイアス感知部１１の出力および待
機／動作モード制御信号ＳＬＥＥＰに応答して基板バイ
アスを制御する基板バイアス制御部１２とによって、基
板バイアスを制御することによりしきい電圧を制御し
て、待機モードでは高いしきい電圧状態を維持して低い
基板漏洩電流を維持し、動作状態ではしきい電圧を低い
電源電圧に合うように低くすることにより低電力、高速
動作を具現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のしきい
電圧の制御回路に関するもので、特に半導体装置の動作
速度を高速に維持しながら消費電力を減らすための低い
供給電圧およびしきい電圧により増加する半導体装置の
非動作時のしきい電圧漏洩電流(subthreshold leakage
current)を減少させるために半導体装置が動作しない間
にはしきい電圧を高められるしきい電圧の制御回路に関
するものである。
【０００２】
【従来の技術】最近、電子製品の軽量化および小型化に
より低電力で高速動作する半導体装置が要求され、特に
バッテリで動作される電子製品では非動作である時に電
力が殆ど消耗されないように設計することが要求されて
いる。
【０００３】一般に半導体装置の供給電圧を低くすると
半導体装置の消費電力を減少させられるし、またしきい
電圧が下がると高速動作が可能になる。
【０００４】従って、従来は半導体装置の高速動作及び
低消費電力のために供給電圧及びしきい電圧を低くする
方式が使用されてきた。しかし、この場合、動作時の消
費電力が減る代わりに、半導体装置の非動作時のしきい
電圧漏洩電流が従来方式より増加することによりバッテ
リの寿命を短縮させるという問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、低いしきい
電圧で消費される半導体装置の非動作時のしきい電圧漏
洩電流を最小化するために半導体装置が動作しない間に
はしきい電圧を高めて待機し、動作信号が入力されると
しきい電圧を低く変化させられるしきい電圧の制御回路
を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、基板バイアスを感知して上記基板バイ
アスが規定された値より低下することを防止する基板バ
イアス感知部と、上記基板バイアス感知部の出力および
待機／動作モード制御信号に応答して基板バイアスを制
御する基板バイアス制御部とを具備し、基板バイアスを
制御することによりしきい電圧を制御することを特徴と
する。
【０００７】また、上記基板バイアス制御部は、上記基
板バイアス感知部の出力及び待機／動作モード制御信号
に応答して所定の発振周波数の信号を出力する発振手段
と、上記発振周波数の信号を入力して基板バイアスを低
くするために基板上の電荷をポンピングするポンピング
手段と、上記待機／動作モード制御信号に応答して基板
バイアスを高めるために基板内に電流を供給する電流供
給手段とを包含することができる。
【０００８】さらに、上記基板バイアス感知部は、夫々
の第１接合層は基板に、第２接合層はゲートに夫々接続
された複数のＰＭＯＳトランジスタを所定の供給電源お
よび基板バイアスの間に直列に連結した電圧ディバイダ
と、前記電圧ディバイダのうちの１つのＰＭＯＳトラン
ジスタの上記第１接合層の電圧と上記第２接合層の反転
された電圧を入力とするラッチ手段とを包含することが
できる。
【０００９】
【発明の実施の形態】以下、図１〜図４を参照しながら
本発明に係る実施の形態について説明する。なお、各実
施の形態間において共通する部分、部位には同一の符号
を付し、重複する説明は省略する。
【００１０】図１に本発明の第１の実施の形態を示す。
【００１１】ＮＭＯＳトランジスタのしきい電圧（Ｖ
th-n）制御の例として説明すると、初期状態で基板バイ
アス感知部１１はハイレベルを出力する。半導体装置が
待機モード状態である時、即ち、非動作時に待機／動作
モード制御信号ＳＬＥＥＰはハイレベルである。これに
より基板バイアス制御部１２がイネーブルされて基板バ
イアスＶBB-p-sub（接地電圧ＧＮＤと基板の電圧差に該
当）が通常−２Ｖになるまで基板から１００μＡの電流
をポンピングする。その結果、基板バイアスＶBB-p-sub
が０Ｖから−２Ｖに変化し、これによりしきい電圧が
０．３Ｖから０．７Ｖに上昇する。基板バイアスＶ
BB-p-subが規定された値より下がると基板バイアス感知
部１１はローレベル信号を出力して基板電圧制御部１２
をディスエーブルさせることになる。
【００１２】次に、半導体装置が動作モードの状態のと
き、待機／動作モード制御信号ＳＬＥＥＰはローレベル
である。これにより基板電圧制御部１２がディスエーブ
ルされて、ＮＭＯＳトランジスタＭＮ１を介して電流が
流入されて基板バイアスＶBB-p-subは−２Ｖから０Ｖに
回復されて、結果的にしきい電圧も０．７Ｖから０．３
Ｖに下がる。
【００１３】ＰＭＯＳトランジスタのしきい電圧（Ｖ
th-p）を制御する場合も上記のような原理によるが、基
板バイアスＶBB-n-well （基板と供給電圧ＶDDL の電圧
差に該当）を制御することによりしきい電圧（Ｖth-p）
を−０．３Ｖ乃至−０．７Ｖの範囲内で変化させる。
【００１４】再言すると、しきい電圧の変化は半導体装
置内のＮＭＯＳトランジスタおよびＰＭＯＳトランジス
タの基板バイアスを制御することによりなり、ＮＭＯＳ
トランジスタの場合、動作時の基板バイアスを０Ｖとす
ると、しきい電圧が０．３Ｖに維持された状態から待機
状態になると、基板バイアスを−２Ｖに下降させてしき
い電圧を０．７Ｖに上昇させる。
【００１５】図２は図１の基板バイアス制御部の回路図
で、ＮＭＯＳトランジスタのしきい電圧（Ｖth-n）を制
御するための構成の一例を示す。
【００１６】先に、図示のように基板バイアス制御部は
基板バイアスイネーブル信号ＳＳＢＥＮに応答して電荷
ポンプを駆動させるための所定の発振周波数の信号を出
力する発振器２１と、この所定の発振周波数の信号によ
り駆動されて基板バイアスを低くするために基板電荷を
ポンピングするダブルポンピング(double pumping)方式
の第１および第２電荷ポンプ２２、２３を具備してお
り、基板バイアスＶBB-p-subを低くすることができる。
【００１７】また、基板バイアス制御部は基板バイアス
を高めるために基板に電流を供給するＮＭＯＳトランジ
スタＭ１と、待機／動作モード制御信号ＳＬＥＥＰに応
答してＮＭＯＳトランジスタＭ１を制御するＮＭＯＳト
ランジスタＭ２とを具備する。ここで、ＮＭＯＳトラン
ジスタＭ２は待機／動作モード制御信号ＳＬＥＥＰがハ
イレベルである時、即ち、待機モードである時ターンオ
ンされてＮＭＯＳトランジスタＭ１のゲート電圧Ｖｇを
上昇させることによりＮＭＯＳトランジスタＭ１をター
ンオンさせてこれにより電流が基板に流入されて基板バ
イアスＶBB-p-subを上昇させる。
【００１８】また、基板バイアス制御部は、待機状態で
ある時にのみ第１電荷ポンプ２２と基板を連結させるダ
イオードＤ１と、ＮＭＯＳトランジスタＭ１のゲート酸
化膜が損傷されることを防止するためのクランピング部
２４と、クランピング部２４と基板を接続するＮＭＯＳ
トランジスタＭ１のゲート電流を制限するためのＰＭＯ
ＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ２の正
常動作のためにノードＮ２の電圧を接地電圧以上になる
ようにするＰＭＯＳトランジスタＭ３をさらに包含して
いる。
【００１９】ここで、クランピング部２４はＮＭＯＳト
ランジスタＭ１のゲート電圧Ｖｇが基板バイアスＶ
BB-p-subより２．４Ｖ高い電圧を超過しないようにダイ
オードＤ２，Ｄ３，Ｄ４を直列に連結して構成されてい
る。
【００２０】待機モードでＮＭＯＳトランジスタＭ１を
ターンオンさせるためにゲート電圧Ｖｇは基板バイアス
ＶBB-p-subより低くしなければならない。ノードＮ１の
寄生静電容量が基板より非常に小さいから各電荷ポンプ
２２、２３が作動する時（待機／動作モード制御信号Ｓ
ＬＥＥＰがローレベルである場合、基板バイアスイネー
ブル信号ＳＳＢＥＮにより第１電荷ポンプおよび第２電
荷ポンプ２２、２３が可動される）ノードＮ１が基板バ
イアスＶBB-p-subより早く低くなる。従って、Ｖｇは基
板バイアスＶBB-p-sub−０．８ＶになりＮＭＯＳトラン
ジスタＭ１はターンオフされる。
【００２１】回路の動作モードでは第１および第２電荷
ポンプ２２、２３の動作が中止され、待機／動作モード
制御信号ＳＬＥＥＰがハイレベルになり、ＮＭＯＳトラ
ンジスタＭ２がターンオンされてゲート電圧Ｖｇが上昇
し、ＮＭＯＳトランジスタＭ１がターンオンされる。Ｎ
ＭＯＳトランジスタＭ１がターンオンされると電流が基
板に流入されて基板バイアスＶBB-p-subは−２Ｖから０
Ｖに急上昇する。
【００２２】次に図３の（Ａ）は動作モードから待機モ
ードに転換される場合の基板バイアス制御部の電圧波形
図であり、図３の（Ｂ）は待機モードから動作モードに
転換される場合の基板バイアス制御部の電圧波形図であ
る。
【００２３】これを参照すると上記の基板バイアス制御
部の動作をもっと確実に理解できる。
【００２４】終わりに図４は図１の基板バイアス感知部
の回路構成図で、上述のように基板バイアスを感知して
基板バイアスＶBBが規定された値の以下に下がる場合基
板バイアス制御部をディスエーブルさせる。
【００２５】供給電圧ＶDDと基板バイアスＶBBを直列接
続する多数のＰＭＯＳトランジスタ（Ｐ１‥Ｐｋ，Ｐｋ
＋１‥Ｐｎ）で構成された電圧ディバイダ４２を使用し
た。各トランジスタはダイオード接続されており、夫々
のソースは基板に連結されている。またしきい電圧以下
の領域を使用することにより非常に小さいドレイン電流
が流れる。一定電圧が電圧ディバイダ４２内の各トラン
ジスタに一律的に配分され、ここでＰＭＯＳトランジス
タＰｋのソースとドレイン電圧をとることによりＤＣ伝
達特性にヒステリシス(Hysteresis)特性を導入してノイ
ズ(Noise) についての敏感性を低くなるようにした。従
って製造工程や温度変化による僅かのしきい電圧の変動
のみが発生する。図面符号４１はラッチ(latch) を示
す。
【００２６】
【発明の効果】以上のように本発明は前述した実施例と
図面に限定されるものではなく、本発明の技術的思想を
逸脱しない範囲内で様々な置換と変更を可能とすること
は当然である。
【００２７】以上のように本発明を実施すると待機モー
ドでは高いしきい電圧状態を維持して低い基板漏洩電流
を維持し、動作状態ではしきい電圧を低い電源電圧に合
うように低くすることにより低消費電力、高速動作を具
現できる効果がある。
【００２８】また、本発明は待機モードである時、低い
基板漏洩電流を維持することにより、固定されたしきい
電圧方式の従来の技術とは差別される。したがってチッ
プの全体の面積と比較してしきい電圧の制御回路が占有
する面積が極小となることよりも、半導体装置の高集積
化によりその占有面積が無視されることが予想される。
【図面の簡単な説明】
【図１】本発明の一実施形態によるしきい電圧の制御回
路の概念図である。
【図２】本発明の一実施形態に係る基板バイアス制御部
の回路図である。
【図３】（Ａ）および（Ｂ）は図２の基板バイアス制御
部の電圧波形図である。
【図４】本発明の一実施形態に係る基板バイアス感知部
の回路図である。
【符号の説明】
１１ 基板バイアス感知部 １２ 基板バイアス制御部 ２１ 発振器 ２２ 第１電荷ポンプ ２３ 第２電荷ポンプ ２４ クランピング部 ４１ ラッチ ４２ 電圧ディバイダ ＭＰ１ ＰＭＯＳトランジスタ ＭＮ１ ＮＭＯＳトランジスタ Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード ＶBB 基板バイアス ＳＬＥＥＰ 待機／動作モード制御信号 ＳＳＢＥＮ 基板バイアスイネーブル信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板バイアスを感知して上記基板バイア
    スが規定された値より低下することを防止する基板バイ
    アス感知部と、 上記基板バイアス感知部の出力および待機／動作モード
    制御信号に応答して基板バイアスを制御する基板バイア
    ス制御部とを具備し、 基板バイアスを制御することによりしきい電圧を制御す
    ることを特徴とする半導体装置のしきい電圧の制御回
    路。
  2. 【請求項２】 上記基板バイアス制御部は、 上記基板バイアス感知部の出力及び待機／動作モード制
    御信号に応答して所定の発振周波数の信号を出力する発
    振手段と、 上記発振周波数の信号を入力して基板バイアスを低くす
    るために基板上の電荷をポンピングするポンピング手段
    と、 上記待機／動作モード制御信号に応答して基板バイアス
    を高めるために基板内に電流を供給する電流供給手段と
    を包含してなる請求項１記載の半導体装置のしきい電圧
    の制御回路。
  3. 【請求項３】 上記基板バイアス感知部は、 夫々の第１接合層は基板に、第２接合層はゲートに夫々
    接続された複数のＰＭＯＳトランジスタを所定の供給電
    源および基板バイアスの間に直列に連結した電圧ディバ
    イダと、 前記電圧ディバイダのうちの１つのＰＭＯＳトランジス
    タの上記第１接合層の電圧と上記第２接合層の反転され
    た電圧を入力とするラッチ手段とを包含してなる請求項
    １又は請求項２記載の半導体装置のしきい電圧の制御回
    路。
  4. 【請求項４】 上記基板バイアス制御部は、 上記電流供給手段に過電圧が印加されることを防止する
    ためのクランピング手段をさらに包含してなる請求項２
    記載の半導体装置のしきい電圧の制御回路。
  5. 【請求項５】 上記電流供給手段は、 上記基板と接地電源を接続するＮＭＯＳトランジスタを
    包含してなる請求項２または４記載の半導体装置のしき
    い電圧の制御回路。
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