JPH04251494A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04251494A JPH04251494A JP3000009A JP991A JPH04251494A JP H04251494 A JPH04251494 A JP H04251494A JP 3000009 A JP3000009 A JP 3000009A JP 991 A JP991 A JP 991A JP H04251494 A JPH04251494 A JP H04251494A
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- JP
- Japan
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- charge pump
- substrate
- substrate potential
- pump circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 8
- 230000015654 memory Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 101000690439 Nicotiana tabacum Floral homeotic protein AGAMOUS Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にその基板電位を発生する基板電位発生回路を備えた半
導体メモリに関する。
にその基板電位を発生する基板電位発生回路を備えた半
導体メモリに関する。
【０００２】
【従来の技術】半導体メモリの大容量化は２倍／３年の
割合で進んでいる。その応用分野も大きく広がり、大型
コンピュータから、近年は特にラップトップ型のワード
プロセッサー、パーソナルコンピュータへの応用が進で
いる。これら携帯用機器では電池駆動できることが重要
な点であり、そのために低消費電力化が重要な技術とな
る。
割合で進んでいる。その応用分野も大きく広がり、大型
コンピュータから、近年は特にラップトップ型のワード
プロセッサー、パーソナルコンピュータへの応用が進で
いる。これら携帯用機器では電池駆動できることが重要
な点であり、そのために低消費電力化が重要な技術とな
る。
【０００３】そのため、従来はメモリ素子として消費電
力の低いＳＲＡＭセルが多く使われてきたが、ＳＲＡＭ
セルはＤＲＡＭセルに比較してその構成素子数が多いた
め値段が高く、また記憶容量も同一世代で比較すると１
／４である。例えば、現在最も広く使われているのはＤ
ＲＡＭでは１Ｍビットの容量であるのに対して、ＳＲＡ
Ｍでは２５６Ｋビットの容量である。
力の低いＳＲＡＭセルが多く使われてきたが、ＳＲＡＭ
セルはＤＲＡＭセルに比較してその構成素子数が多いた
め値段が高く、また記憶容量も同一世代で比較すると１
／４である。例えば、現在最も広く使われているのはＤ
ＲＡＭでは１Ｍビットの容量であるのに対して、ＳＲＡ
Ｍでは２５６Ｋビットの容量である。
【０００４】このため、記憶容量が大きく、値段も安い
ＤＲＡＭがこれらの機器にも使われてきている。しかし
ながら、この場合の問題は消費電力の大きさである。
ＤＲＡＭがこれらの機器にも使われてきている。しかし
ながら、この場合の問題は消費電力の大きさである。
【０００５】ＳＲＡＭの場合は、読み出し，書込みを行
わず記憶保持だけをしている時の消費電流は非常に小さ
く、１個当り数μＡ以下であり、電池の自然放電電流よ
り小さい。これに対してＤＲＡＭは、記憶容量の保持の
ため定期的なリフレッシュが必要であり、従って、ＳＲ
ＡＭに比較して２桁以上消費電力が大きい。そこで、最
近、ＤＲＡＭでも消費電力を低減するため、リフレッシ
ュのみを行うスタンバイモード時に、電源電圧を下げる
ことが行われ始めている。
わず記憶保持だけをしている時の消費電流は非常に小さ
く、１個当り数μＡ以下であり、電池の自然放電電流よ
り小さい。これに対してＤＲＡＭは、記憶容量の保持の
ため定期的なリフレッシュが必要であり、従って、ＳＲ
ＡＭに比較して２桁以上消費電力が大きい。そこで、最
近、ＤＲＡＭでも消費電力を低減するため、リフレッシ
ュのみを行うスタンバイモード時に、電源電圧を下げる
ことが行われ始めている。
【０００６】図４は従来のこの種の半導体メモリの基板
電位発生回路を中心とした回路図である。
電位発生回路を中心とした回路図である。
【０００７】基板電位発生回路２ｂは、ポンプとなるコ
ンデンサＣ１の一端が発信器１に接続され、もう一方の
端子がダイオード接続された２つのＭＯＳ型のトランジ
スタＴ１，Ｔ２によってそれぞれ接地電位点と基板とに
接続された２段型チャージポンプ回路となっている。
ンデンサＣ１の一端が発信器１に接続され、もう一方の
端子がダイオード接続された２つのＭＯＳ型のトランジ
スタＴ１，Ｔ２によってそれぞれ接地電位点と基板とに
接続された２段型チャージポンプ回路となっている。
【０００８】図５にその動作波形を示す。コンデンサＣ
１の一端、節点Ｎ１は充電時には電源電圧ＶＣＣまで上
昇する。この時、コンデンサＣ１の他端、節点Ｎ２はト
ランジスタＴ１によって接地電位ＧＮＤまで放電されて
いるが、トランジスタＴ１のしきい値電圧ＶＴのため接
地電位ＧＮＤまでは放電されず、しきい値電圧ＶＴ分高
い電位に保たれている。
１の一端、節点Ｎ１は充電時には電源電圧ＶＣＣまで上
昇する。この時、コンデンサＣ１の他端、節点Ｎ２はト
ランジスタＴ１によって接地電位ＧＮＤまで放電されて
いるが、トランジスタＴ１のしきい値電圧ＶＴのため接
地電位ＧＮＤまでは放電されず、しきい値電圧ＶＴ分高
い電位に保たれている。
【０００９】次に、節点Ｎ１が放電され接地電位ＧＮＤ
になると、節点Ｎ２の電位も同時に低下し、負の電位に
なる。この場合、接地電位点からはトランジスタＴ１が
逆方向の接続となっているため電流は流れ込まない。一
方、基板との間に接続されているトランジスタＴ２は順
方向になっているため、基板から節点Ｎ２に電流が流れ
込み、基板側の電荷がくみ出され、基板電位が低下する
ことになる。この場合も前述と同様トランジスタのしき
い値電圧ＶＴ分の差が、基板と節点Ｎ２との間に生じる
。
になると、節点Ｎ２の電位も同時に低下し、負の電位に
なる。この場合、接地電位点からはトランジスタＴ１が
逆方向の接続となっているため電流は流れ込まない。一
方、基板との間に接続されているトランジスタＴ２は順
方向になっているため、基板から節点Ｎ２に電流が流れ
込み、基板側の電荷がくみ出され、基板電位が低下する
ことになる。この場合も前述と同様トランジスタのしき
い値電圧ＶＴ分の差が、基板と節点Ｎ２との間に生じる
。
【００１０】通常、基板リーク電流は十分小さく、ＬＳ
Ｉのチップ全体でも数μＡ以下である。このため、電源
が投入され、基板電位発生回路２が動作開始後数ｍｓの
間に、基板電位ＶＢＢ１は飽和し安定状態となっている
。この状態での基板電位ＶＢＢ１はトランジスタＴ１，
Ｔ２のしきい値電圧ＶＴ、及び電源電圧ＶＣＣによって
、 ＶＢＢ１＝−｜ＶＣＣ−２ＶＴ｜ で与えられる。
Ｉのチップ全体でも数μＡ以下である。このため、電源
が投入され、基板電位発生回路２が動作開始後数ｍｓの
間に、基板電位ＶＢＢ１は飽和し安定状態となっている
。この状態での基板電位ＶＢＢ１はトランジスタＴ１，
Ｔ２のしきい値電圧ＶＴ、及び電源電圧ＶＣＣによって
、 ＶＢＢ１＝−｜ＶＣＣ−２ＶＴ｜ で与えられる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
メモリでは、基板電位発生回路２ｂで発生される基板電
位ＶＢＢ１は電源電圧ＶＣＣに依存するため、リフレッ
シュを行うスタンバイモード時に消費電力を低減するた
め電源電圧ＶＣＣを下げると、基板電位ＶＢＢ１が上昇
してしまう。ＤＲＡＭセルは、蓄積情報の入出力を制御
するトランジスタと、情報蓄積用コンデンサの２素子で
構成されている。従って、基板電位ＶＢＢ１が上昇する
と、トランジスタのしきい値電圧ＶＴの基板電位依存性
によってトランジスタのしきい値電圧ＶＴが低下し、そ
の漏れ電流によって記憶内容が破壊される恐れがあった
。
メモリでは、基板電位発生回路２ｂで発生される基板電
位ＶＢＢ１は電源電圧ＶＣＣに依存するため、リフレッ
シュを行うスタンバイモード時に消費電力を低減するた
め電源電圧ＶＣＣを下げると、基板電位ＶＢＢ１が上昇
してしまう。ＤＲＡＭセルは、蓄積情報の入出力を制御
するトランジスタと、情報蓄積用コンデンサの２素子で
構成されている。従って、基板電位ＶＢＢ１が上昇する
と、トランジスタのしきい値電圧ＶＴの基板電位依存性
によってトランジスタのしきい値電圧ＶＴが低下し、そ
の漏れ電流によって記憶内容が破壊される恐れがあった
。
【００１２】本発明の目的は、スタンバイモード時の基
板電位の上昇を防ぎ、記憶内容の破壊を防止することが
できる半導体メモリを提供することにある。
板電位の上昇を防ぎ、記憶内容の破壊を防止することが
できる半導体メモリを提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリは
、所定の周期で交互に接地電位レベル，電源電位レベル
となる信号を発生する発振器と、接地電位点及び基板間
に互いに順方向を一致させて直列接続された少なくとも
３個のダイオード素子、並びに一端をこれらダイオード
素子の直列接続点とそれぞれ対応して接続し他端に前記
発振器の出力信号及びこの出力の反転信号の何れか一方
を入力する複数のコンデンサを備え、多段チャージポン
プ回路を形成する基板電位発生回路とを有している。
、所定の周期で交互に接地電位レベル，電源電位レベル
となる信号を発生する発振器と、接地電位点及び基板間
に互いに順方向を一致させて直列接続された少なくとも
３個のダイオード素子、並びに一端をこれらダイオード
素子の直列接続点とそれぞれ対応して接続し他端に前記
発振器の出力信号及びこの出力の反転信号の何れか一方
を入力する複数のコンデンサを備え、多段チャージポン
プ回路を形成する基板電位発生回路とを有している。
【００１４】また、基板電位発生回路が、多段チャージ
ポンプ回路と２段チャージポンプとで形成され、これら
多段チャージポンプ回路及び２段チャージポンプ回路の
出力を制御信号により切換えるようにした構成を有して
いる。
ポンプ回路と２段チャージポンプとで形成され、これら
多段チャージポンプ回路及び２段チャージポンプ回路の
出力を制御信号により切換えるようにした構成を有して
いる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１７】この実施例は、所定の周期で交互に接地電
位ＧＮＤレベル，電源電圧ＶＣＣレベルとなる信号を発
生する発振器１と、この発振器１の出力信号を反転する
インバータＩＶ１、一端をこのインバータＩＶ１の出力
端と接続する第１のコンデンサＣ１、一端を接地電位点
と接続し他端を第１のコンデンサＣ１の他端と接続する
ダイオード接続の第１のトランジスタＴ１、一端を発振
器１の出力端と接続する第２のコンデンサＣ２、順方向
を第１のトランジスタＴ１と一致させて一端をこの第１
のトランジスタＴ１の他端と接続し他端を第２のコンデ
ンサＣ２の他端と接続するダイオード接続の第２のトラ
ンジスタＴ２、及び順方向を第１，第２のトランジスタ
Ｔ１，Ｔ２と一致させて一端をこの第２のトランジスタ
Ｔ２の他端と接続し他端を基板への出力端とするダイオ
ード接続の第３のトランジスタＴ３を備えた基板電位発
生回路２とを有する構成となっている。
位ＧＮＤレベル，電源電圧ＶＣＣレベルとなる信号を発
生する発振器１と、この発振器１の出力信号を反転する
インバータＩＶ１、一端をこのインバータＩＶ１の出力
端と接続する第１のコンデンサＣ１、一端を接地電位点
と接続し他端を第１のコンデンサＣ１の他端と接続する
ダイオード接続の第１のトランジスタＴ１、一端を発振
器１の出力端と接続する第２のコンデンサＣ２、順方向
を第１のトランジスタＴ１と一致させて一端をこの第１
のトランジスタＴ１の他端と接続し他端を第２のコンデ
ンサＣ２の他端と接続するダイオード接続の第２のトラ
ンジスタＴ２、及び順方向を第１，第２のトランジスタ
Ｔ１，Ｔ２と一致させて一端をこの第２のトランジスタ
Ｔ２の他端と接続し他端を基板への出力端とするダイオ
ード接続の第３のトランジスタＴ３を備えた基板電位発
生回路２とを有する構成となっている。
【００１８】この実施例の各部の動作波形を図２に示す
。
。
【００１９】この実施例の基板電位発生回路２は３段型
チャージポンプ回路となっており、基本的動作は２段型
チャージポンプ回路の従来例と同様であるが、節点Ｎ４
及び発生する基板電位ＶＢＢが従来例と異なる。節点Ｎ
４は１段目のチャージポンプにより既に負の電位になっ
ている。この電位は既に述べたように、−｜ＶＣＣ−２
ＶＴ｜であるから、コンデンサＣ２の節点Ｎ３側が充電
された場合、節点Ｎ３−Ｎ４間の電位差は（２ＶＣＣ−
ＶＴ）となる。次に、節点Ｎ３が放電されると、これに
追従して、節点Ｎ４の電位が更に低下し、基板電位ＶＢ
ＢはトランジスタＴ３のしきい値電圧ＶＴ分を差し引い
て、 ＶＢＢ＝−｜２ＶＣＣ−３ＶＴ｜となる。
チャージポンプ回路となっており、基本的動作は２段型
チャージポンプ回路の従来例と同様であるが、節点Ｎ４
及び発生する基板電位ＶＢＢが従来例と異なる。節点Ｎ
４は１段目のチャージポンプにより既に負の電位になっ
ている。この電位は既に述べたように、−｜ＶＣＣ−２
ＶＴ｜であるから、コンデンサＣ２の節点Ｎ３側が充電
された場合、節点Ｎ３−Ｎ４間の電位差は（２ＶＣＣ−
ＶＴ）となる。次に、節点Ｎ３が放電されると、これに
追従して、節点Ｎ４の電位が更に低下し、基板電位ＶＢ
ＢはトランジスタＴ３のしきい値電圧ＶＴ分を差し引い
て、 ＶＢＢ＝−｜２ＶＣＣ−３ＶＴ｜となる。
【００２０】このように、電源電圧ＶＣＣが低くなって
も、電源電圧ＶＣＣを２重に利用するため、充分な基板
電位ＶＢＢを発生する事ができる。
も、電源電圧ＶＣＣを２重に利用するため、充分な基板
電位ＶＢＢを発生する事ができる。
【００２１】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２２】この実施例の基板電位発生回路は、コンデ
ンサＣ１とトランジスタＴ１，Ｔ２とで構成され基板電
位ＶＢＢ１を発生する従来例と同様の２段型チャージポ
ンプ回路と、ＮＡＮＤゲートＮＡＧ１とコンデンサＣ２
とトランジスタＴ１，Ｔ３，Ｔ４とで構成さる基板電位
ＶＢＢ２を発生する３段型チャージポンプ回路とから成
り、制御信号Φにより基板電位ＶＢＢ１，ＶＢＢ２を切
換える構成となっている。
ンサＣ１とトランジスタＴ１，Ｔ２とで構成され基板電
位ＶＢＢ１を発生する従来例と同様の２段型チャージポ
ンプ回路と、ＮＡＮＤゲートＮＡＧ１とコンデンサＣ２
とトランジスタＴ１，Ｔ３，Ｔ４とで構成さる基板電位
ＶＢＢ２を発生する３段型チャージポンプ回路とから成
り、制御信号Φにより基板電位ＶＢＢ１，ＶＢＢ２を切
換える構成となっている。
【００２３】第１の実施例では、常に３段型チャージポ
ンプが動作しているため、電源電圧ＶＣＣが高い場合に
基板電位が低くなりすぎ、しきい値電圧ＶＴの上昇によ
り動作速度が低下することが考えられるが、電源電圧Ｖ
ＣＣを検出する回路を内蔵し、電源電圧ＶＣＣが低下し
た時のみ制御信号Φを発生させる方式とすれば、この問
題を避けることができる。
ンプが動作しているため、電源電圧ＶＣＣが高い場合に
基板電位が低くなりすぎ、しきい値電圧ＶＴの上昇によ
り動作速度が低下することが考えられるが、電源電圧Ｖ
ＣＣを検出する回路を内蔵し、電源電圧ＶＣＣが低下し
た時のみ制御信号Φを発生させる方式とすれば、この問
題を避けることができる。
【００２４】これら実施例においては、多段型のチャー
ジポンプ回路を３段型としたが４段型以上であってもよ
い。
ジポンプ回路を３段型としたが４段型以上であってもよ
い。
【００２５】
【発明の効果】以上説明したように本発明は、基板電位
発生回路を多段型チャージポンプとすることにより、低
電源電圧でリフレッシュを行うスタンバイモード時の基
板電位の上昇を防ぎ、トランジスタのしきい値電圧低下
による記憶内容の破壊を防止することができる効果があ
る。
発生回路を多段型チャージポンプとすることにより、低
電源電圧でリフレッシュを行うスタンバイモード時の基
板電位の上昇を防ぎ、トランジスタのしきい値電圧低下
による記憶内容の破壊を防止することができる効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の動作波形図である。
各部信号の動作波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体メモリの一例を示す回路図である
。
。
【図５】図４に示された半導体メモリの動作を説明する
ための各部信号の動作波形図である。
ための各部信号の動作波形図である。
１ 発振器
２，２ａ，２ｂ 基板電位発生回路Ｃ１，Ｃ２
コンデンサ ＩＶ１ インバータ ＮＡＧ１ ＮＡＮＤゲート Ｔ１〜Ｔ４ トランジスタ
コンデンサ ＩＶ１ インバータ ＮＡＧ１ ＮＡＮＤゲート Ｔ１〜Ｔ４ トランジスタ
Claims (2)
- 【請求項１】 所定の周期で交互に接地電位レベル，
電源電位レベルとなる信号を発生する発振器と、接地電
位点及び基板間に互いに順方向を一致させて直列接続さ
れた少なくとも３個のダイオード素子、並びに一端をこ
れらダイオード素子の直列接続点とそれぞれ対応して接
続し他端に前記発振器の出力信号及びこの出力信号の反
転信号の何れか一方を入力する複数のコンデンサを備え
、多段チャージポンプ回路を形成する基板電位発生回路
とを有することを特徴とする半導体メモリ。 - 【請求項２】 基板電位発生回路が、多段チャージポ
ンプ回路と、２段チャージポンプとで形成され、これら
多段チャージポンプ回路及び２段チャージポンプ回路の
出力を制御信号により切換えるようにした請求項１記載
の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000009A JPH04251494A (ja) | 1991-01-04 | 1991-01-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000009A JPH04251494A (ja) | 1991-01-04 | 1991-01-04 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251494A true JPH04251494A (ja) | 1992-09-07 |
Family
ID=11462461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000009A Pending JPH04251494A (ja) | 1991-01-04 | 1991-01-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017121046A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-01-04 JP JP3000009A patent/JPH04251494A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017121046A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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