WO2019111112A1 - 半導体装置 - Google Patents

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熱海知昭
加藤清
大貫達也
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • one aspect of the present invention relates to an article, a method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • One aspect of the present invention relates to a driving method thereof or a manufacturing method thereof.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • the memory device, the display device, the electro-optical device, the power storage device, the semiconductor circuit, and the electronic device may include the semiconductor device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor (OS: Oxide Semiconductor) attracts attention as another material.
  • OS Oxide Semiconductor
  • oxide semiconductor for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In-Ga-Zn oxide
  • Non-Patent Documents 1 to 3 a c-axis aligned crystalline (CAAC) structure and an nc (nanocrystalline) structure which are neither single crystal nor amorphous are found in an oxide semiconductor (see Non-Patent Documents 1 to 3) ).
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • non-patent documents 4 and 5 show that even oxide semiconductors that are less crystalline than the CAAC structure and the nc structure have minute crystals.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and LSIs and displays utilizing its characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8) ).
  • Patent Document 1 discloses an example in which an OS transistor is used for a DRAM (Dynamic Random Access Memory). Since the OS transistor has a very small leak current (off current) in the off state, a DRAM with a long refresh period and low power consumption can be manufactured.
  • OS transistor Since the OS transistor has a very small leak current (off current) in the off state, a DRAM with a long refresh period and low power consumption can be manufactured.
  • Patent Document 2 discloses a non-volatile memory using an OS transistor. Unlike the flash memory, these nonvolatile memories have no limit on the number of times of rewriting, can easily realize high-speed operation, and consumes less power.
  • Patent Document 2 discloses an example in which a second gate is provided to an OS transistor to control the threshold voltage of the OS transistor and to reduce the off current.
  • Patent Document 2 and Patent Document 3 disclose configuration examples of a circuit for driving a second gate of an OS transistor.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device with high operation speed. Another object is to provide a semiconductor device which can be used in a wide temperature range. Another object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long time. Another object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a transistor and a first circuit.
  • the transistor has a first gate and a second gate, and the first gate and the second gate have regions overlapping with each other via the semiconductor layer.
  • the first circuit includes a temperature sensor and a voltage control circuit.
  • the temperature sensor has a function of acquiring temperature information and outputting the temperature information to a voltage control circuit.
  • the voltage control circuit has a function of converting temperature information into a control voltage, and the first circuit applies the control voltage to the second gate.
  • the voltage control circuit preferably converts temperature information to the control voltage based on a conversion equation.
  • the voltage control circuit preferably includes a microcomputer or an amplifier.
  • the semiconductor layer preferably contains a metal oxide.
  • the above-described semiconductor device preferably further includes a second circuit, and the second circuit preferably applies a negative voltage to the second gate.
  • the second circuit can hold a negative voltage.
  • the second circuit preferably includes a transistor including a metal oxide in a channel formation region.
  • the aforementioned semiconductor device preferably has a function of applying a positive voltage or a negative voltage to the first gate and a function of applying a negative voltage to the second gate.
  • a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high operation speed can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be used in a wide temperature range can be provided. According to one embodiment of the present invention, a semiconductor device capable of holding data for a long time can be provided. According to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. Further, according to one embodiment of the present invention, a novel semiconductor device can be provided.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device.
  • the circuit diagram which shows the structural example of a voltage generation circuit.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a voltage holding circuit.
  • FIG. 16 illustrates temperature dependency of V G -I D characteristics of an OS transistor.
  • FIG. 16 illustrates temperature dependency of V G -I D characteristics of an OS transistor.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 5 illustrates an example of the configuration of a storage device.
  • FIG. 2 is a diagram for explaining an example of the configuration of a memory cell array.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a memory cell.
  • FIG. 5 illustrates an example of the configuration of a storage device.
  • FIG. 5 illustrates an example of the configuration of a storage device.
  • 5A and 5B illustrate a configuration example of a transistor.
  • 5A and 5B illustrate a configuration example of a transistor.
  • 5A and 5B illustrate a configuration example of a transistor.
  • 5A and 5B illustrate a configuration example of a transistor.
  • FIG. 8 illustrates an example of an electronic device.
  • FIG. 5 illustrates an example of the configuration of a storage device.
  • FIG. 7 is a diagram for explaining a method of calculating an operating frequency. The figure which shows the calculation result of an operating frequency. The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency The figure which shows the calculation result of an operating frequency.
  • Schematic of assumed DOSRAM The figure which shows the calculation result of an operating frequency.
  • the figure which shows the calculation result of an operating frequency It shows the I D -V G characteristics of the transistor.
  • the figure which shows the measurement circuit of leakage current The figure which shows the temperature dependency of gate leak current.
  • a high power supply voltage may be referred to as an H level (or VDD), and a low power supply voltage may be referred to as an L level (or GND).
  • voltage refers to a potential difference between two points
  • potential refers to electrostatic energy (electrical potential energy) possessed by a unit charge in an electrostatic field at a certain point.
  • a potential difference between a potential at a certain point and a reference potential is simply referred to as a potential or a voltage
  • the potential and the voltage are often used as synonyms. Therefore, in the present specification and the like, the potential may be read as a voltage or the voltage may be read as a potential unless explicitly stated.
  • the metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like. For example, in the case where a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. In the case of describing an OS transistor, the transistor can be put in another way as a transistor having a metal oxide or an oxide semiconductor. In the present specification and the like, metal oxides having nitrogen may also be generically referred to as metal oxides.
  • Embodiment 1 A semiconductor device which is one embodiment of the present invention includes a temperature sensor and a voltage correction circuit.
  • the semiconductor device is electrically connected to a transistor included in a memory device or the like and has a function of applying a voltage depending on temperature to a back gate of the transistor. By controlling the back gate voltage so that the cutoff current of the transistor is approximately the same regardless of the temperature, a memory device or the like having a high operating frequency in a wide temperature range can be obtained.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device 100 according to an aspect of the present invention.
  • the semiconductor device 100 includes a voltage generation circuit 11, a voltage holding circuit 12, and a correction circuit 20.
  • the voltage generation circuit 11 is electrically connected to the voltage holding circuit 12, and the voltage holding circuit 12 is electrically connected to the correction circuit 20.
  • a node between the correction circuit 20 and the voltage holding circuit 12 is referred to as a node ND.
  • Voltage holding circuit 12 and correction circuit 20 are electrically connected to output terminal VOUT via node ND.
  • the semiconductor device 100 is electrically connected to the second gate of the plurality of transistors M10 through the output terminal VOUT.
  • Each transistor M10 has a first gate (also referred to as “front gate” or simply “gate”) and a second gate (also referred to as “back gate”). These second gates have a function of controlling the threshold voltage (V th0 ) of each transistor M10.
  • the first gate and the second gate preferably have regions overlapping with each other with the semiconductor layer in between.
  • the semiconductor device 100 is electrically connected to the second gate of the transistor M10 through the output terminal VOUT.
  • the transistor M10 represents a transistor used for various circuits included in a memory device, a pixel device, an arithmetic device, and the like.
  • a transistor included in a memory device such as a NOR type or a NAND type is shown.
  • a transistor included in a display device such as a liquid crystal display device or an EL display device is shown.
  • a transistor included in a central processing unit (CPU), a graphic processing unit (GPU), a field programmable gate array (FPGA), or the like is shown.
  • FIG. 1 illustrates three transistors M10, the present invention is not limited to this, and the semiconductor device 100 may be connected to more transistors M10.
  • the transistor M10 is described as an n-channel transistor.
  • the off-state current of the OS transistor is less likely to increase even in high temperature operation.
  • the OS transistor As the operating temperature rises, Vth shifts in the negative direction, and the on current increases.
  • the Si transistor the off current increases as the temperature rises.
  • the Si transistor As the temperature rises, Vth shifts in the positive direction, and the on current decreases. Therefore, by using an OS transistor as the transistor M10, power consumption of the entire semiconductor device including the transistor M10 can be reduced even in an operation at high temperature.
  • the semiconductor device 100 has a function of writing the voltage V BG to the second gate of the transistor M10 and further holding the voltage. For example, when a negative potential is given as the voltage V BG , the transistor M10 can shift V th0 to the positive side while the negative potential of the second gate is held. By keeping V th0 high, the transistor M10 can prevent normally on, and power consumption of the entire semiconductor device including the transistor M10 can be reduced. For example, in the case where the transistor M10 is used as a selection transistor of a memory cell, charge of a capacitor which functions as a storage can be held for a long time.
  • FIGS. 2 (A) and 2 (B) Examples of the circuit configuration of the voltage generation circuit 11 are shown in FIGS. 2 (A) and 2 (B). These circuit diagrams are step-down charge pumps in which GND is input to the input terminal IN and V BG0 is output from the output terminal OUT.
  • the number of stages of the basic circuit of the charge pump circuit is four, but the present invention is not limited to this and the charge pump circuit may be configured with any number of stages.
  • the voltage generation circuit 11a illustrated in FIG. 2A includes transistors M21 to M24 and capacitors C21 to C24.
  • the transistors M21 to M24 will be described as n-channel transistors.
  • the transistors M21 to M24 are connected in series between the input terminal IN and the output terminal OUT, and their gates and first electrodes are connected to function as diodes.
  • the gates of the transistors M21 to M24 are connected to capacitors C21 to C24, respectively.
  • CLK is input to the first electrodes of the capacitive elements C21 and C23 in the odd-numbered stages
  • CLKB is input to the first electrodes of the capacitive elements C22 and C24 in the even-numbered stages.
  • CLKB is an inverted clock signal obtained by inverting the phase of CLK.
  • the voltage generation circuit 11 a has a function of stepping down the GND input to the input terminal IN to generate V BG0 .
  • the voltage generation circuit 11a can generate a negative potential only by supplying CLK and CLKB.
  • the transistors M21 to M24 described above may be OS transistors. Use of the OS transistor is preferable because the reverse current of the diode-connected transistors M21 to M24 can be reduced.
  • the voltage generation circuit 11b illustrated in FIG. 2B includes transistors M31 to M34 which are p-channel transistors. For the other components, the description of the voltage generation circuit 11a is incorporated.
  • the voltage holding circuit 12 includes a transistor M11 (see FIG. 1).
  • the transistor M11 has a first gate and a second gate.
  • the first gate and the second gate preferably have regions overlapping with each other with the semiconductor layer in between.
  • the transistor M11 is described as an n-channel transistor.
  • the first terminal of the transistor M11 is electrically connected to the voltage generation circuit 11, and the second terminal of the transistor M11 is electrically connected to the node ND.
  • the second terminal of the transistor M11 is electrically connected to the first gate of the transistor M11 and the second gate of the transistor M11.
  • the transistor M11 has a function as a diode.
  • the transistor M11 has a function of writing and holding a potential at the second gate of the transistor M10.
  • FIG. 3A illustrates an example in which a negative potential (-5 V) is written to the second gate of the transistor M10.
  • the negative potential written to the second gate of the transistor M10 shifts the V th0 of the transistor M10 to the positive.
  • the written negative potential can be maintained, and the transistor M10 can be maintained normally off.
  • the channel length of the transistor M11 is preferably longer than the channel length of the transistor M10.
  • the channel length of the transistor M11 is 1 ⁇ m or more, more preferably 3 ⁇ m or more, further preferably 5 ⁇ m or more, further preferably 10 ⁇ m or more.
  • the transistor M11 can be suppressed to a low cutoff current without being affected by the short channel effect.
  • the transistor M11 can increase the breakdown voltage between the source and the drain. If the withstand voltage between the source and drain of the transistor M11 is high, the connection between the voltage generation circuit 11 that generates a high voltage and the transistor M10 can be facilitated, which is preferable.
  • an OS transistor or a transistor using a wide band gap semiconductor in a channel formation region is preferably used.
  • a transistor using an OS transistor or a wide band gap semiconductor has a small cutoff current and a high withstand voltage between the source and the drain.
  • a wide band gap semiconductor is a semiconductor having a band gap of 2.2 eV or more.
  • silicon carbide, gallium nitride, diamond and the like can be mentioned.
  • the transistor M11 is required to have a smaller cutoff current than the transistor M10.
  • the transistor M10 is required to have a larger on current than the transistor M11.
  • different transistors may be used to form the respective transistors.
  • the transistor M11 preferably uses a semiconductor having a larger band gap in a channel formation region than the transistor M10.
  • a semiconductor with higher electron mobility is preferably used for the channel formation region than the transistor M11.
  • the second gate of the transistor M11 may be omitted in some cases.
  • the voltage holding circuit 12 may be configured of a plurality of transistors M11 connected in series (see FIG. 3B).
  • the correction circuit 20 has a function of measuring the temperature and controlling the voltage applied to the second gate of the transistor M10 according to the obtained temperature information.
  • the correction circuit 20 controls the voltage applied to the second gate so that the off-state current of the transistor M10 is substantially equal even when the temperature is different.
  • FIG. 4 is a schematic view showing the temperature dependency of the I D (drain current) -V G (gate voltage) characteristic of the OS transistor.
  • the I D -V G characteristics show the change in drain current (I D ) with respect to the change in gate voltage (V G ).
  • the horizontal axis indicates Vg on a linear scale
  • the vertical axis indicates I D on a log scale.
  • the temperature A is 85 ° C.
  • the temperature B is 27 ° C.
  • the temperature C shows an example of I D -V G characteristics of the OS transistor measured at -40 ° C..
  • the back gate voltage is the same at each temperature.
  • the threshold voltage shifts to the positive side, and the on current decreases.
  • the operating speed of the circuit is reduced.
  • the threshold voltage shifts to the negative side, and the subthreshold coefficient increases.
  • the cutoff current is increased.
  • the cut-off current at temperature A is indicated by IcutA, temperature B by Icut B, and temperature C by IcutC. As shown in FIG. 4, the higher the temperature, the higher the cut-off current.
  • the semiconductor device 100 When an OS transistor is used as the transistor M10, as shown in FIG. 4, the threshold voltage (V th0 ) changes with temperature. As the temperature decreases, V th0 shifts in the positive direction, and as the temperature increases, V th0 shifts in the negative direction. This is a factor that narrows the operable temperature range for the circuit. Therefore, the semiconductor device 100 preferably includes the correction circuit 20. For example, the semiconductor device 100 has a function of applying a high back gate voltage to the transistor M10 as the temperature decreases, and can shift V th0 of the transistor M10 in the negative direction to increase the on-state current. Thereby, the operating speed of the circuit can be increased.
  • the correction circuit 20 includes a temperature sensor 17, a voltage control circuit 18, a buffer 15, and a capacitive element 14 (see FIG. 1).
  • the temperature sensor 17 has a function of sensing the temperature of the semiconductor device 100 and outputting temperature information V Temp .
  • the temperature information V Temp is analog data and corresponds to the temperature sensed by the temperature sensor 17.
  • the temperature information V Temp may be a voltage or a current.
  • a resistance temperature detector such as platinum, nickel or copper, a thermistor, a thermocouple, an IC temperature sensor or the like can be used.
  • the voltage control circuit 18 has a function of controlling the voltage applied to the second gate of the transistor M ⁇ b> 10 in accordance with the temperature information V Temp acquired from the temperature sensor 17.
  • the voltage control circuit 18 has a microcomputer, a microprocessor or an amplifier, converts temperature information V Temp based on a conversion equation, and outputs a control voltage V CTR .
  • a microcomputer or a microprocessor may be referred to as a microcomputer.
  • the control voltage V CTR controls the back gate voltage V BG such that the cut-off current of the transistor M10 is substantially the same regardless of the temperature.
  • the aforementioned conversion equation is an equation for converting the temperature information V Temp into the control voltage V CTR according to the temperature.
  • a circuit electrically connected to the output terminal VOUT can have a high operating frequency in a wide temperature range by using different back gate voltages V BG depending on temperature and making the cutoff current of the transistor M10 approximately the same. it can.
  • FIG. 5 shows an I D -V G characteristic when the back gate voltage V BG is controlled so that the cut-off current of the transistor M10 is substantially the same.
  • FIG. 5 shows an example in which the back gate voltage V BG is adjusted such that the cut-off current of each of the temperature A, the temperature B and the temperature C becomes Icut0.
  • a cutoff current value obtained for the transistor may be used as Icut0 from the specification of the semiconductor device.
  • Icut0 for example, a cutoff current value that is the highest in the temperature range of the specification may be used.
  • IcutA of the temperature A at which the cutoff current is the highest can be used as Icut0.
  • the control voltage V CTR higher than the temperature A is output, and the back gate voltage V BG higher than the temperature A is output.
  • the control voltage V CTR higher than the temperature B is output, and the back gate voltage V BG higher than the temperature B is output.
  • the temperature information V Temp and the control voltage V CTR can be configured to have a linear relationship.
  • the temperature information V Temp and the control voltage V CTR may have a non-linear relationship.
  • the difference in temperature can be finely corrected by using a conversion formula of the temperature information V Temp and the control voltage V CTR .
  • 6A and 6B show an example in which the temperature information V Temp has a higher value as the temperature is higher. Further, as shown in FIG.
  • conversion may be performed using a table of temperature information V Temp and control voltage V CTR .
  • the control voltages V CTR1 to V CTRn may be output for each of the temperature information V Temp1 to V Tempn (n is an integer of 2 or more).
  • the conversion equations shown in FIGS. 6A and 6B or the table shown in FIG. 6C are prepared in advance, and the conversion equation or the table Is held in the voltage control circuit 18.
  • the voltage control circuit 18 can output the control voltage V CTR according to the temperature information V Temp .
  • the control voltage V CTR output from the voltage control circuit 18 is supplied to the input of the buffer 15.
  • One electrode of capacitive element 14 is electrically connected to the output of buffer 15, and the other electrode is electrically connected to node ND. Note that a plurality of buffers 15 may be provided if necessary, or may be omitted in some cases.
  • the voltage applied from the voltage control circuit 18 to the node ND is determined by the ratio of the capacitance of the capacitive element 14 to the parasitic capacitance generated at the node ND.
  • the capacitance value of the capacitive element 14 is preferably sufficiently larger than the capacitance value of the parasitic capacitance.
  • the capacitance value of the capacitive element 14 is preferably five or more times, and more preferably ten or more times the capacitance value of the parasitic capacitance. By doing this, it is possible to supply the voltage corresponding to the temperature from the correction circuit 20 to the node ND. Further, the voltage V BG of the output terminal VOUT can be changed according to the temperature.
  • the temperature change of the electrical characteristics of the transistor M10 is not taken into consideration, a voltage larger than necessary is applied to the second gate of the transistor M10. If an unnecessarily large voltage is applied to the second gate of the transistor M10 for a long time, the electrical characteristics of the transistor M10 may be degraded, which may deteriorate the reliability.
  • the voltage applied to the second gate of the transistor M10 can be changed according to the temperature. Therefore, the necessary minimum voltage can be applied to the second gate of the transistor M10. According to one embodiment of the present invention, the reliability of the semiconductor device including the transistor M11 can be improved.
  • the temperature sensor 17 may have a voltage control circuit 18 therein.
  • a circuit diagram in that case is shown in FIG. In FIG. 7, the temperature sensor 19 internally includes a power supply control circuit (not shown), and can directly output V CTR .
  • a semiconductor device with high on-state current can be provided. Further, a semiconductor device with high operating speed can be provided. Further, a semiconductor device capable of holding data for a long time can be provided. Further, a semiconductor device with reduced power consumption can be provided.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 8 is a block diagram showing a configuration example of a storage device.
  • the memory device 300 includes a peripheral circuit 311, a cell array 401, and the semiconductor device 100.
  • the peripheral circuit 311 includes a row decoder 321, a word line driver circuit 322, a bit line driver circuit 330, an output circuit 340, and a control logic circuit 360.
  • the word line driver circuit 322 has a function of supplying a potential to the wiring WL.
  • the bit line driver circuit 330 includes a column decoder 331, a precharge circuit 332, an amplifier circuit 333, and a write circuit 334.
  • the precharge circuit 332 has a function of precharging the wiring SL (not shown) and the like.
  • the amplifier circuit 333 has a function of amplifying a data signal read from the wiring BIL or the wiring RBL. Note that the wiring WL, the wiring SL, the wiring BIL, and the wiring RBL are wirings connected to the memory cells 411 included in the cell array 401, and the details will be described later.
  • the amplified data signal is output from the storage device 300 as a digital data signal RDATA through the output circuit 340.
  • the storage device 300 is externally supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 311, and a high power supply voltage (VIL) for the cell array 401 as power supply voltages.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • control signals CE, WE, RE
  • an address signal ADDR a data signal WDATA
  • CE, WE, RE control signals
  • ADDR an address signal
  • WDATA a data signal WDATA
  • the control logic circuit 360 processes external input signals (CE, WE, RE) to generate control signals for the row decoder 321 and the column decoder 331.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 360 is not limited to this, and another control signal may be input as necessary.
  • An OS transistor can be applied to the transistors included in the cell array 401.
  • an OS transistor can be applied to a transistor included in the peripheral circuit 311.
  • the cell array 401 has m (n is an integer of 1 or more) in one column, n (n is an integer of 1 or more) in one row, and a total of m ⁇ n memory cells 411,
  • the cells 411 are arranged in a matrix.
  • the address of the memory cell 411 is also shown, and [1, 1], [m, 1], [i, j], [1, n], [m, n] (i is It is an integer of 1 or more and m or less, and j is a memory cell 411 located at an address of 1 or more and n or less.
  • the number of wirings connecting the cell array 401 and the word line driver circuit 322 is determined by the configuration of the memory cells 411, the number of memory cells 411 included in one column, and the like. Further, the number of wirings connecting the cell array 401 and the bit line driver circuit 330 is determined by the configuration of the memory cells 411, the number of memory cells 411 included in one row, and the like.
  • FIG. 10 shows a configuration example of the memory cells 411A to 411E applicable to the memory cell 411 described above.
  • FIG. 10A shows a circuit configuration example of a DRAM type memory cell 411A.
  • a DRAM using an OS transistor is referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 411A includes a transistor M11 and a capacitive element CA.
  • the first terminal of the transistor M11 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M11 is connected to the wiring BIL, the gate of the transistor M11 is connected to the wiring WL, and the back gate of the transistor M11 is Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring GNDL.
  • the wiring GNDL is a wiring which provides a low level potential (sometimes referred to as a reference potential).
  • the wiring BIL functions as a bit line, and the wiring WL functions as a word line.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M11.
  • the wiring BGL is electrically connected to the output terminal VOUT of the semiconductor device 100. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M11 can be increased or decreased.
  • Data writing and reading are performed by applying a high level potential to the wiring WL, turning on the transistor M1, and electrically connecting the wiring BIL to the first terminal of the capacitive element CA.
  • the memory cell included in the above-described storage device 300 is not limited to the memory cell 411A, and the circuit configuration can be changed.
  • the transistor M11 is used for a memory cell, it is preferable to use an OS transistor as the transistor M11. Further, it is preferable to use an oxide semiconductor containing any one of indium, an element M (the element M is aluminum, gallium, yttrium, or tin), or zinc for the semiconductor layer of the OS transistor. In particular, an oxide semiconductor formed of indium, gallium, and zinc is preferably used.
  • An OS transistor to which an oxide semiconductor containing indium, gallium, and zinc is applied has characteristics in which off current is extremely small.
  • the leak current of the transistor M11 can be made extremely low. That is, since the written data can be held for a long time by the transistor M11, the frequency of refresh of the memory cell can be reduced. In addition, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is extremely low, multilevel data or analog data can be held in the memory cell 411A, the memory cell 420, and the memory cell 430.
  • a DOSRAM can be configured by applying an OS transistor as the transistor M11.
  • FIG. 10B shows a circuit configuration example of a memory cell 411B of a gain cell type (also referred to as "2Tr1C type") having two transistors and one capacitance element.
  • the memory cell 411B includes a transistor M11, a transistor M3, and a capacitive element CB.
  • the first terminal of the transistor M11 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M11 is connected to the wiring WBL, the gate of the transistor M11 is connected to the wiring WL, and the back gate of the transistor M11 is Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring RL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WL functions as a word line.
  • the wiring RL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CB. At the time of data writing, it is preferable to apply a reference potential to the wiring RL during data retention.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M11.
  • the wiring BGL is electrically connected to the output terminal VOUT of the semiconductor device 100. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M11 can be increased or decreased.
  • Data writing is performed by applying a high level potential to the wiring WL, turning on the transistor M11, and electrically connecting the wiring WBL to the first terminal of the capacitor CB. Specifically, when the transistor M11 is in a conductive state, a potential corresponding to data to be recorded is applied to the wiring WBL, and the potential is written to the first terminal of the capacitor CB and the gate of the transistor M3. After that, a low level potential is applied to the wiring WL and the transistor M11 is turned off, whereby the potential of the first terminal of the capacitor CB and the potential of the gate of the transistor M3 are held.
  • Data is read out by applying a predetermined potential to the wirings RL and SL. Since the current flowing between the source and drain of the transistor M3 and the potential of the first terminal of the transistor M3 are determined by the potential of the gate of the transistor M3 and the potential of the second terminal of the transistor M3, they are connected to the first terminal of the transistor M3
  • the potential held at the first terminal of the capacitive element CB (or the gate of the transistor M3) can be read. That is, the information written in the memory cell can be read from the potential held at the first terminal of the capacitor element CB (or the gate of the transistor M3).
  • the presence or absence of information written in this memory cell can be known.
  • the memory cell included in the above-described storage device 300 is not limited to the memory cell 411B, and the circuit configuration can be changed as appropriate.
  • the wiring WBL and the wiring RBL may be combined into one wiring BIL.
  • An example of circuit configuration of the memory cell is shown in FIG.
  • the memory cell 411C has a configuration in which the second terminal of the transistor M11 and the first terminal of the transistor M3 are connected to the wiring BIL, with the wiring WBL and the wiring RBL of the memory cell 411B as one wiring BIL. . That is, the memory cell 411C is configured to operate as the write bit line and the read bit line as one wire BIL.
  • an OS transistor is preferably used as the transistor M11 also in the memory cell 411B and the memory cell 411C.
  • a memory device using a 2Tr1C type memory cell such as the memory cell 411B and the memory cell 411C by using an OS transistor for the transistor M11 is referred to as a non-volatile oxide semiconductor random access memory (NOSRAM).
  • NOSRAM non-volatile oxide semiconductor random access memory
  • silicon is preferably included in the channel formation region of the transistor M3.
  • the silicon can be amorphous silicon, polycrystalline silicon, low temperature poly-silicon (LTPS) (hereinafter referred to as Si transistor). Since the Si transistor may have a field effect mobility higher than that of the OS transistor, it is preferable to apply the Si transistor as the read transistor.
  • LTPS low temperature poly-silicon
  • the memory cell can be configured as a unipolar circuit.
  • FIG. 10D shows a circuit configuration example of a memory cell 411D of a gain cell type (also referred to as “3Tr1C type”) of three transistors and one capacitance element.
  • the memory cell 411D includes a transistor M11, a transistor M5, a transistor M6, and a capacitive element CC.
  • the first terminal of the transistor M11 is connected to the first terminal of the capacitive element CC
  • the second terminal of the transistor M11 is connected to the wiring BIL
  • the gate of the transistor M11 is connected to the wiring WL
  • the back gate of the transistor M11 is Are electrically connected to the wiring BGL.
  • the second terminal of the capacitive element CC is electrically connected to the first terminal of the transistor M5 and the wiring GNDL.
  • the second terminal of the transistor M5 is connected to the first terminal of the transistor M6, and the gate of the transistor M5 is connected to the first terminal of the capacitive element CC.
  • the second terminal of the transistor M6 is connected to the wiring BIL, and the gate of the transistor M6 is connected to the wiring RL.
  • the wiring BIL functions as a bit line
  • the wiring WL functions as a write word line
  • the wiring RL functions as a read word line.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M11.
  • the wiring BGL is electrically connected to the output terminal VOUT of the semiconductor device 100. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M11 can be increased or decreased.
  • Data writing is performed by applying a high level potential to the wiring WL, turning on the transistor M11, and connecting the wiring BIL to the first terminal of the capacitor CC. Specifically, when the transistor M11 is in a conductive state, a potential corresponding to the information to be recorded is applied to the wiring BIL, and the potential is written to the first terminal of the capacitive element CC and the gate of the transistor M5. After that, a low level potential is applied to the wiring WL and the transistor M11 is turned off, whereby the potential of the first terminal of the capacitor CC and the potential of the gate of the transistor M5 are held.
  • Data is read out by precharging the wiring BIL with a predetermined potential, then electrically floating the wiring BIL and applying a high level potential to the wiring RL. Since the wiring RL has a high level potential, the transistor M6 is turned on, and the wiring BIL and the second terminal of the transistor M5 are electrically connected. At this time, the potential of the wiring BIL is applied to the second terminal of the transistor M5, but the transistor is selected according to the potential held by the first terminal of the capacitive element CC (or the gate of the transistor M5). The potential of the second terminal of M5 and the potential of the wiring BIL change.
  • the potential held in the first terminal of the capacitive element CC (or the gate of the transistor M5) can be read out. That is, the information written in the memory cell can be read from the potential held at the first terminal of the capacitive element CC (or the gate of the transistor M5). Alternatively, the presence or absence of information written in this memory cell can be known.
  • the configuration of the circuit can be changed as appropriate.
  • the 3Tr1C type memory cell 411D to which the OS transistor is applied as the transistor M11 is an aspect of the NOSRAM described above.
  • silicon is preferably included in the channel formation regions of the transistors M5 and M6 described in this embodiment.
  • the silicon can be amorphous silicon, polycrystalline silicon, low temperature polysilicon. Since the Si transistor may have a field effect mobility higher than that of the OS transistor, it is preferable to apply the Si transistor as the read transistor.
  • the memory cell can be configured as a unipolar circuit.
  • FIG. 10E shows an example of a circuit configuration of a memory cell 411E of static random access memory (SRAM) type using an OS transistor.
  • SRAM static random access memory
  • an SRAM using an OS transistor is called oxSRAM.
  • a memory cell 411E illustrated in FIG. 10E is a SRAM memory cell that can be backed up.
  • the memory cell 411E includes transistors M7 to M10, transistors MS1 to MS4, a capacitive element CD1, and a capacitive element CD2.
  • the transistor M7 and the transistor M8 correspond to the transistor M11.
  • the transistors M7 to M10 are transistors each having a back gate.
  • the transistor MS1 and the transistor MS2 are p-channel transistors, and the transistor MS3 and the transistor MS4 are n-channel transistors.
  • the first terminal of the transistor M7 is connected to the wiring BIL, and the second terminal of the transistor M7 is the first terminal of the transistor MS1, the first terminal of the transistor MS3, the gate of the transistor MS2, and the gate of the transistor MS4. And the first terminal of the transistor M10.
  • the gate of the transistor M7 is connected to the wiring WL, and the back gate of the transistor M7 is connected to the wiring BGL1.
  • the first terminal of the transistor M8 is connected to the wiring BILB, and the second terminal of the transistor M8 is the first terminal of the transistor MS2, the first terminal of the transistor MS4, the gate of the transistor MS1, and the gate of the transistor MS3. And the first terminal of the transistor M9.
  • the gate of the transistor M8 is connected to the wiring WL, and the back gate of the transistor M8 is connected to the wiring BGL2.
  • the second terminal of the transistor MS1 is electrically connected to the wiring VDL.
  • the second terminal of the transistor MS2 is electrically connected to the wiring VDL.
  • the second terminal of the transistor MS3 is electrically connected to the wiring GNDL.
  • the second terminal of the transistor MS4 is connected to the wiring GNDL.
  • the second terminal of the transistor M9 is connected to the first terminal of the capacitive element CD1, the gate of the transistor M9 is connected to the wiring BRL, and the back gate of the transistor M9 is connected to the wiring BGL3.
  • the second terminal of the transistor M10 is connected to the first terminal of the capacitive element CD2, the gate of the transistor M10 is connected to the wiring BRL, and the back gate of the transistor M10 is connected to the wiring BGL4.
  • the second terminal of the capacitive element CD1 is connected to the wiring GNDL, and the second terminal of the capacitive element CD2 is connected to the wiring GNDL.
  • the wiring BIL and the wiring BILB function as bit lines
  • the wiring WL functions as a word line
  • the wiring BRL is a wiring that controls the on / off states of the transistor M9 and the transistor M10.
  • the wirings BGL1 to BGL4 function as wirings for applying a potential to back gates of the transistors M7 to M10, respectively.
  • the wirings BGL1 to BGL4 are electrically connected to the output terminal VOUT of the semiconductor device 100.
  • a plurality of semiconductor devices 100 may be provided in the memory device 300, and the wirings BGL1 to BGL4 may be electrically connected to different semiconductor devices 100.
  • the threshold voltage of each of the transistors M7 to M10 can be increased or decreased.
  • the wiring VDL is a wiring giving a high level potential
  • the wiring GNDL is a wiring giving a low level potential.
  • Data writing is performed by applying a high level potential to the wiring WL and applying a high level potential to the wiring BRL. Specifically, when the transistor M10 is in a conductive state, a potential corresponding to the information to be recorded is applied to the wiring BIL, and the potential is written to the second terminal side of the transistor M10.
  • the memory cell 411E forms an inverter loop by the transistors MS1 to MS4, an inverted signal of a data signal corresponding to the potential is input to the second terminal side of the transistor M8. Since the transistor M8 is in a conductive state, a potential applied to the wiring BIL, that is, an inverted signal of a signal input to the wiring BIL is output to the wiring BILB. Further, since the transistor M9 and the transistor M10 are in a conductive state, the potential of the second terminal of the transistor M7 and the potential of the second terminal of the transistor M8 are the first terminal of the capacitive element CD2 and the first terminal of the capacitive element CD1, respectively. It is held by 1 terminal.
  • a low level potential is applied to the wiring WL, a low level potential is applied to the wiring BRL, and the transistors M7 to M10 are turned off, whereby the first terminal of the capacitive element CD1 and the capacitive element CD2 are formed. Hold the first terminal.
  • OS transistors are preferably used as the transistors M7 to M10.
  • OS transistors are preferably used as the transistors M7 to M10.
  • data written to the memory cell 411E can be held for a long time, so that the frequency of refresh of the memory cell 411E can be reduced.
  • the refresh operation of the memory cell 411E can be eliminated.
  • the memory cell 411E can hold multilevel data or analog data.
  • silicon is preferably included in channel formation regions of the transistors MS1 to MS4.
  • the silicon can be amorphous silicon, polycrystalline silicon, low temperature polysilicon.
  • the field effect mobility of the Si transistor may be higher than that of the OS transistor. Therefore, it is preferable to apply the Si transistor as a transistor included in the inverter.
  • One semiconductor device 100 may be electrically connected to all the memory cells.
  • a plurality of semiconductor devices 100 may be provided in the memory device 300, and a plurality of memory cells may be electrically connected to one semiconductor device 100 for each column or for each column.
  • a plurality of memory cells may be electrically connected to one semiconductor device 100 for each row or for each plurality of rows.
  • the plurality of memory cells included in the cell array may be divided into a plurality of blocks, and one semiconductor device 100 may be provided for each block or for each plurality of blocks.
  • the memory cell described in this embodiment can be used as a memory element such as a register and a cache included in a CPU, a GPU, or the like.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 11 shows a cross section of part of the storage device 300.
  • a memory device 300 illustrated in FIG. 11 has a layer 310 and a layer 320 stacked over a substrate 231.
  • FIG. 11 shows the case where a single crystal semiconductor substrate (for example, a single crystal silicon substrate) is used as the substrate 231.
  • the layer 310 includes, over a substrate 231, a transistor 233a, a transistor 233b, and a transistor 233c.
  • FIG. 11 illustrates a cross section in the channel length direction of the transistor 233a, the transistor 233b, and the transistor 233c.
  • Channels of the transistors 233 a, 233 b, and 233 c are formed in part of the substrate 231.
  • a single crystal semiconductor substrate is preferably used as the substrate 231.
  • the transistor 233a, the transistor 233b, and the transistor 233c are each electrically isolated from the other transistors by the element isolation layer 232.
  • the element isolation layer a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, or the like can be used.
  • the insulating layer 234 is provided over the substrate 231, the insulating layer 235 and the insulating layer 237 are provided over the transistor 233a, the transistor 233b, and the transistor 233c, and the electrode 238 is embedded in the insulating layer 237.
  • the electrode 238 is electrically connected to one of the source and the drain of the transistor 233 a through the contact plug 236.
  • the insulating layer 239, the insulating layer 240, and the insulating layer 241 are provided over the electrode 238 and the insulating layer 237, and the electrode 242 is embedded in the insulating layer 239, the insulating layer 240, and the insulating layer 241. .
  • the electrode 242 is electrically connected to the electrode 238.
  • the insulating layer 243 and the insulating layer 244 are provided over the electrode 242 and the insulating layer 241, and the electrode 245 is embedded in the insulating layer 243 and the insulating layer 244.
  • the electrode 245 is electrically connected to the electrode 242.
  • the insulating layer 246 and the insulating layer 247 are provided over the electrode 245 and the insulating layer 244, and the electrode 249 is embedded in the insulating layer 246 and the insulating layer 247.
  • the electrode 249 is electrically connected to the electrode 245.
  • the insulating layer 248 and the insulating layer 250 are provided over the electrode 249 and the insulating layer 247, and the electrode 251 is embedded in the insulating layer 248 and the insulating layer 250.
  • the electrode 251 is electrically connected to the electrode 249.
  • Layer 320 is provided on layer 310.
  • the layer 320 includes a transistor 368a, a transistor 368b, a capacitor 369a, and a capacitor 369b.
  • FIG. 11 illustrates a cross section in the channel length direction of the transistor 368a and the transistor 368b. Note that the transistor 368a and the transistor 368b are transistors having a back gate.
  • the transistor 368a and the transistor 368b correspond to the transistor M11 described in the above embodiment.
  • an oxide semiconductor which is a kind of metal oxide is preferably used for the semiconductor layers of the transistors 368a and 368b. That is, it is preferable to use an OS transistor for the transistor 368a and the transistor 368b.
  • the transistor 368 a and the transistor 368 b are provided over the insulating layer 361 and the insulating layer 362.
  • an insulating layer 363 and an insulating layer 364 are provided over the insulating layer 362.
  • the back gates of the transistor 368 a and the transistor 368 b are embedded in the insulating layer 363 and the insulating layer 364.
  • the electrode 367 is embedded in the insulating layers 361 to 364.
  • the electrode 367 is electrically connected to the electrode 251.
  • An insulating layer 365, an insulating layer 366, an insulating layer 371, an insulating layer 372, an insulating layer 373, an insulating layer 375, and an insulating layer 376 are provided over the insulating layer 364.
  • the insulating layer 375 and the insulating layer 376 are provided over the transistor 368a and the transistor 368b. Further, the electrode 374 is embedded in the insulating layer 365, the insulating layer 366, the insulating layer 371, the insulating layer 372, the insulating layer 373, the insulating layer 375, and the insulating layer 376. The electrode 374 functions as a contact plug.
  • An electrode 377 is provided over the insulating layer 376, and the electrode 377 is electrically connected to the electrode 367 through the electrode 374.
  • the capacitor 369 a and the capacitor 369 b include an electrode 391 disposed in an opening formed in the insulating layer 378 and the insulating layer 379, an insulating layer 392 over the electrode 391 and the insulating layer 379, and an electrode 393 over the insulating layer 392. And. In the openings formed in the insulating layer 378 and the insulating layer 379, at least a portion of the electrode 391, at least a portion of the insulating layer 392, and at least a portion of the electrode 393 are disposed.
  • the electrode 391 functions as a lower electrode of the capacitor
  • the electrode 393 functions as an upper electrode of the capacitor
  • the insulating layer 392 functions as a dielectric of the capacitor.
  • the capacitance element has a configuration in which the upper electrode and the lower electrode face each other with the dielectric interposed between the insulating layer 378 and the insulating layer 379 not only on the bottom surface but also on the side surface. Can be increased. Thus, as the opening is made deeper, the capacitance of the capacitor can be increased. By thus increasing the capacitance per unit area of the capacitive element, miniaturization or higher integration of the semiconductor device can be promoted.
  • the shape of the openings formed in the insulating layer 378 and the insulating layer 379 when viewed from the top may be a quadrangle, a polygonal shape other than a quadrangle, or a polygonal shape with curved corners. , And may have a circular shape including an ellipse.
  • the insulating layer 381 and the insulating layer 382 are provided over the insulating layer 392 and the electrode 393.
  • an electrode 383 is embedded in the insulating layer 378, the insulating layer 379, the insulating layer 392, the insulating layer 381, and the insulating layer 382.
  • the electrode 383 is electrically connected to the electrode 377.
  • the electrode 383 can function as a contact plug.
  • an electrode 384 is provided over the insulating layer 382.
  • the electrode 384 is electrically connected to the electrode 383.
  • an insulating layer 385 is provided over the electrode 384.
  • FIG. 12 shows a cross section of part of the storage device 300A.
  • the storage device 300A is a modification of the storage device 300.
  • the storage device 300A has a layer 310A and a layer 320.
  • an insulating substrate for example, a glass substrate
  • the layer 310A includes a transistor 268a, a transistor 268b, a capacitor 369a, and a capacitor 369b.
  • a thin film transistor (for example, an OS transistor) is used for the transistor included in the layer 310A.
  • the layer 310A can be a single-polar integrated circuit.
  • the storage device 300A can be a unipolar storage device.
  • the material used as the substrate there is no particular limitation on the material used as the substrate, but at least a heat resistance that can withstand the later heat treatment is required.
  • a single crystal semiconductor substrate made of silicon, silicon carbide or the like, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium or the like can be used as a substrate.
  • an SOI substrate, or a semiconductor substrate on which semiconductor elements such as a strain transistor or a FIN transistor are provided can be used.
  • gallium arsenide, aluminum gallium arsenide, indium gallium arsenide, gallium nitride, indium phosphide, silicon germanium, or the like applicable to a high electron mobility transistor (HEMT) may be used. That is, the substrate is not limited to a simple support substrate, and may be a substrate on which devices such as other transistors are formed.
  • a glass substrate such as barium borosilicate glass or aluminoborosilicate glass, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used.
  • a flexible substrate flexible substrate
  • a transistor, a capacitor, or the like may be manufactured directly on the flexible substrate, or a transistor, a capacitor, or the like may be manufactured on another manufacturing substrate, and then the flexible substrate is manufactured. It may be exfoliated or displaced. Note that in order to peel and transfer the manufacturing substrate to the flexible substrate, a peeling layer may be provided between the manufacturing substrate and the transistor, the capacitor, or the like.
  • the flexible substrate for example, metal, alloy, resin or glass, or fibers thereof can be used.
  • a flexible substrate used for the substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid is suitable as a flexible substrate because of its low coefficient of linear expansion.
  • the insulating layer is aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon oxide, silicon oxide, silicon nitride oxide, silicon oxynitride, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide,
  • a material selected from neodymium oxide, hafnium oxide, tantalum oxide, aluminum silicate and the like is used in a single layer or laminated form.
  • a material obtained by mixing a plurality of materials among an oxide material, a nitride material, an oxynitride material, and a nitride oxide material may be used.
  • the nitrided oxide refers to a compound having a higher content of nitrogen than oxygen.
  • oxynitride refers to a compound having a higher content of oxygen than nitrogen.
  • the content of each element can be measured, for example, using Rutherford Backscattering Spectroscopy (RBS) or the like.
  • the hydrogen concentration in the insulating layer is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, in secondary ion mass spectrometry (SIMS). More preferably, it is 1 ⁇ 10 19 atoms / cm 3 or less, more preferably 5 ⁇ 10 18 atoms / cm 3 or less. In particular, it is preferable to reduce the hydrogen concentration in the insulating layer in contact with the semiconductor layer.
  • the nitrogen concentration in the insulating layer is 5 ⁇ 10 19 atoms / cm 3 or less, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. More preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the insulating layer in contact with the semiconductor layer preferably has few defects, and typically, it is preferable that a signal observed by electron spin resonance (ESR) be small.
  • the above-mentioned signal includes the E ′ center observed at a g value of 2.001.
  • the E 'center is due to dangling bonds of silicon.
  • the spin density derived from the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less
  • a silicon oxide layer or a silicon oxynitride layer may be used.
  • signals derived from nitrogen dioxide (NO 2 ) may be observed.
  • the signal is divided into three signals by N nuclear spins, and each g value is 2.037 or more and 2.039 or less (referred to as a first signal), and the g value is 2.001 or more and 2.03.
  • the following referred to as a second signal
  • g values of 1.964 or more and 1.966 or less are observed.
  • an insulating layer in which a spin density of a signal derived from nitrogen dioxide (NO 2 ) is 1 ⁇ 10 17 spins / cm 3 or more and 1 ⁇ 10 18 spins / cm 3 or less.
  • NO 2 nitrogen dioxide
  • nitrogen oxides (NO x ) containing nitrogen dioxide (NO 2 ) form energy levels in the insulating layer.
  • the level is located in the energy gap of the oxide semiconductor layer. Therefore, when nitrogen oxide (NO x ) diffuses to the interface between the insulating layer and the oxide semiconductor layer, the level may trap electrons on the insulating layer side. As a result, trapped electrons remain in the vicinity of the interface between the insulating layer and the oxide semiconductor layer, which shifts the threshold voltage of the transistor in the positive direction. Therefore, when the insulating layer and the film having a low content of nitrogen oxide are used as the insulating layer, the shift in threshold voltage of the transistor can be reduced.
  • a silicon oxynitride layer can be used as the insulating layer in which the amount of released nitrogen oxide (NO x ) is small.
  • the silicon oxynitride layer is a film in which the amount of released ammonia is larger than the amount of released nitrogen oxide (NO x ) in thermal desorption spectroscopy (TDS), and typically, ammonia is used.
  • the released amount is 1 ⁇ 10 18 molecules / cm 3 or more and 5 ⁇ 10 19 molecules / cm 3 or less. Note that the above release amount of ammonia is the total amount of the heat treatment temperature in TDS in the range of 50 ° C. to 650 ° C., or 50 ° C. to 550 ° C.
  • nitrogen oxides (NO x ) react with ammonia and oxygen in heat treatment, nitrogen oxides (NO x ) are reduced by using an insulating layer with a large amount of released ammonia.
  • At least one of the insulating layers in contact with the oxide semiconductor layer is preferably formed using an insulating layer from which oxygen is released by heating.
  • an insulating layer from which oxygen is released by heating is 1.0. It is preferable to use an insulating layer which is 10 18 atoms / cm 3 or more, 1.0 10 19 atoms / cm 3 or more, or 1.0 10 20 atoms / cm 3 or more.
  • oxygen released by heating is also referred to as “excess oxygen”.
  • the insulating layer containing excess oxygen can be formed by performing treatment for adding oxygen to the insulating layer.
  • the process of adding oxygen can be performed by heat treatment in an oxidizing atmosphere, plasma treatment, or the like.
  • oxygen may be added using an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like.
  • the gas used for the process of adding oxygen include gases containing oxygen, such as oxygen gas such as 16 O 2 or 18 O 2 , nitrous oxide gas, or ozone gas.
  • the process of adding oxygen is also referred to as "oxygen doping process". Oxygen doping may be performed by heating the substrate.
  • a heat-resistant organic material such as polyimide, an acrylic resin, a benzocyclobutene resin, a polyamide, or an epoxy resin can be used.
  • organic materials low dielectric constant materials (low-k materials), siloxane resins, PSG (phosphorus glass), BPSG (phosphorus boron glass), and the like can be used.
  • the insulating layer may be formed by stacking a plurality of insulating layers formed of any of these materials.
  • a siloxane-based resin corresponds to a resin including a Si-O-Si bond formed using a siloxane-based material as a starting material.
  • the siloxane-based resin may use an organic group (for example, an alkyl group or an aryl group) or a fluoro group as a substituent.
  • the organic group may have a fluoro group.
  • the method of forming the insulating layer is not particularly limited. Note that depending on the material used for the insulating layer, a firing step may be required. In this case, by combining the baking step of the insulating layer and another heat treatment step, a transistor can be efficiently manufactured.
  • Conductive materials for forming the electrode include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium and the like
  • a material containing one or more metal elements selected from the above can be used.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductive material containing the above metal element and oxygen may be used.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide (ITO) indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc An oxide, indium gallium zinc oxide, or indium tin oxide doped with silicon may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which a material containing a metal element described above and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the material containing the metal element described above and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, the conductive material containing oxygen, and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which a conductive material containing nitrogen and a conductive material containing oxygen are combined may be used.
  • the conductive material containing oxygen is used as a semiconductor It is good to provide on the layer side. By providing the conductive material containing oxygen on the semiconductor layer side, oxygen released from the conductive material can be easily supplied to the semiconductor layer.
  • a conductive material having high embedding property such as tungsten or polysilicon may be used.
  • a conductive material having high embeddability and a barrier layer (diffusion prevention layer) such as a titanium layer, a titanium nitride layer, or a tantalum nitride layer may be used in combination.
  • an electrode may be called a "contact plug.”
  • a conductive material which hardly transmits impurities to an electrode in contact with the gate insulating layer is preferably used.
  • An example of the conductive material which is hard to transmit impurities is tantalum nitride.
  • the reliability of the transistor can be further enhanced. That is, the reliability of the storage device can be further enhanced.
  • semiconductor layer a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • a semiconductor material silicon, germanium, or the like can be used, for example.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor, an organic semiconductor, or the like can be used.
  • a low molecular weight organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • a low molecular weight organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • rubrene, tetracene, pentacene, perylene diimide, tetracyanoquinodimethane, polythiophene, polyacetylene, polyparaphenylene vinylene and the like can be used.
  • semiconductor layers may be stacked.
  • semiconductor materials having different crystal states may be used, or semiconductor materials different from each other may be used.
  • the band gap of an oxide semiconductor which is a kind of metal oxide is 2 eV or more
  • the off current per ⁇ m of the channel width is less than 1 ⁇ 10 ⁇ 20 A, 1 ⁇ 10 ⁇ 22 A It may be less than 1 or less than 1 ⁇ 10 -24 A. That is, the on / off ratio can be 20 digits or more.
  • a transistor in which an oxide semiconductor is used for a semiconductor layer has high withstand voltage between the source and the drain.
  • a transistor with high reliability can be provided.
  • a transistor with a large output voltage and high withstand voltage can be provided.
  • a storage device with high reliability can be provided.
  • a memory device with a large output voltage and high withstand voltage can be provided.
  • a transistor in which silicon having crystallinity is used for a semiconductor layer in which a channel is formed is also referred to as a “crystalline Si transistor”.
  • Crystalline Si transistors are easier to obtain relatively higher mobility than OS transistors.
  • OS transistors it is difficult to realize extremely low off current like OS transistors. Therefore, it is important to properly use the semiconductor material used for the semiconductor layer in accordance with the purpose and application.
  • an OS transistor and a crystalline Si transistor may be used in combination depending on the purpose and application.
  • the oxide semiconductor layer is preferably formed by a sputtering method.
  • the oxide semiconductor layer is preferably formed by a sputtering method because the density of the oxide semiconductor layer can be increased.
  • a rare gas typically, argon
  • oxygen or a mixed gas of a rare gas and oxygen may be used as a sputtering gas.
  • high purification of the sputtering gas is also required.
  • an oxygen gas or a rare gas which is used as a sputtering gas is a gas which is highly purified to a dew point of ⁇ 60 ° C. or less, preferably ⁇ 100 ° C. or less.
  • the oxide semiconductor layer is formed by a sputtering method
  • Metal oxide An oxide semiconductor which is a kind of metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to them, aluminum, gallium, yttrium or tin is preferably contained. In addition, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium may be included.
  • the oxide semiconductor contains indium, an element M, and zinc.
  • the element M is aluminum, gallium, yttrium, tin or the like.
  • elements applicable to the element M boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like can be used.
  • the element M a plurality of the aforementioned elements may be combined in some cases.
  • metal oxides having nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride.
  • CAC Cloud-Aligned Composite
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and functions as a semiconductor throughout the material.
  • the conductive function is a function of allowing electrons (or holes) to be carriers
  • the insulating function is a carrier. It is a function that does not flow electrons.
  • a function of switching can be imparted to the CAC-OS or the CAC-metal oxide by causing the conductive function and the insulating function to be complementary to each other.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as connected in a cloud shape with a blurred periphery.
  • the conductive region and the insulating region are each dispersed in the material with a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap resulting from the insulating region and a component having a narrow gap resulting from the conductive region.
  • carriers flow mainly in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above-described CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on current, and high field effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (matrix composite) or a metal matrix composite (metal matrix composite).
  • An oxide semiconductor which is a kind of metal oxide can be divided into a single crystal oxide semiconductor and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor for example, c-axis aligned crystalline oxide semiconductor (CAAC-OS), polycrystalline oxide semiconductor, nanocrystalline oxide semiconductor (nc-OS), pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon. Note that in the CAAC-OS, it is difficult to confirm clear crystal grain boundaries (also referred to as grain boundaries) even in the vicinity of strain. That is, it is understood that the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is substituted with indium, it can also be expressed as an (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide. On the other hand, it is difficult to confirm clear crystal grain boundaries in CAAC-OS, so it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur. In addition, since the crystallinity of the metal oxide may be lowered due to the mixing of impurities, generation of defects, or the like, CAAC-OS can also be said to be a metal oxide with few impurities or defects (such as oxygen vacancies). Therefore, the metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide having a CAAC-OS is resistant to heat and has high reliability.
  • the atomic arrangement of the nc-OS is periodic in a minute region (for example, a region of 1 nm to 10 nm, in particular, a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a metal oxide with low carrier density is preferably used for the transistor.
  • the impurity concentration in the metal oxide film may be lowered to lower the density of defect states.
  • a low impurity concentration and a low density of defect levels are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the trap state density may also be low.
  • the charge trapped in the trap level of the metal oxide may take a long time to disappear and behave as if it were fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the metal oxide and the concentration of silicon or carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level may be formed to generate a carrier. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. For this reason, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, in SIMS. Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons that are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor in which a metal oxide containing hydrogen is used for a channel formation region is likely to be normally on. For this reason, hydrogen in the metal oxide is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • An insulating material for forming an insulating layer, a conductive material for forming an electrode, or a semiconductor material for forming a semiconductor layer can be formed by sputtering, spin coating, chemical vapor deposition (CVD) (thermal CVD). Method, metal organic chemical vapor deposition (MOCVD) method, plasma enhanced CVD (PECVD) method, high density plasma CVD (high density plasma CVD) method, low pressure CVD (LPCVD) method, APCVD (atmospheric pressure CVD) method, etc.
  • CVD chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • PECVD plasma enhanced CVD
  • high density plasma CVD high density plasma CVD
  • LPCVD low pressure CVD
  • APCVD atmospheric pressure CVD
  • ALD Atomic Layer Deposition
  • MBE Molecular Beam Epitaxy
  • PLD Pulsed Laser Deposition
  • dip method a dip method
  • spray coating method a droplet discharge method
  • droplet discharge method such as an inkjet method
  • printing method such as screen printing or offset printing
  • the plasma CVD method provides high quality films at relatively low temperatures.
  • a deposition method such as MOCVD method, ALD method, or thermal CVD method which does not use plasma at the time of deposition
  • damage to a formation surface is less likely to occur.
  • a wiring, an electrode, an element (eg, a transistor or a capacitor), and the like included in a memory device may be charged up by receiving charge from plasma.
  • wirings, electrodes, elements, and the like included in the memory device may be broken by the stored charge.
  • the film formation method which does not use plasma since the plasma damage does not occur, the yield of the memory device can be increased.
  • plasma damage does not occur during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed unlike a film forming method in which particles released from a target or the like are deposited. Therefore, the film forming method is less susceptible to the shape of the object to be processed, and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and uniformity of thickness, it is suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method may be preferably used in combination with another deposition method such as a CVD method having a high deposition rate.
  • the CVD method and the ALD method can control the composition of the obtained film by the flow rate ratio of the source gas.
  • a film having any composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • the gas which does not contain chlorine it is preferable to use the gas which does not contain chlorine as source gas.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • Embodiment 4 In this embodiment, a structural example of a transistor that can be used for the semiconductor device described in the above embodiments and the like will be described.
  • FIG. 13A is a top view of the transistor 500A.
  • 13B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 13A.
  • 13C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 13A. Note that in the top view of FIG. 13A, some elements are omitted for clarity of the drawing.
  • the transistor 500A, the insulating layer 511 functioning as an interlayer film, the insulating layer 512, the insulating layer 514, the insulating layer 516, the insulating layer 580, the insulating layer 582, and the insulating layer Layer 584 is shown.
  • a conductive layer 546 (a conductive layer 546a and a conductive layer 546b) electrically connected to the transistor 500A and functioning as a contact plug and a conductive layer 503 functioning as a wiring are shown.
  • the transistor 500A includes a conductive layer 560 (a conductive layer 560a and a conductive layer 560b) functioning as a first gate electrode, and a conductive layer 505 (a conductive layer 505a and a conductive layer 505b) functioning as a second gate electrode.
  • An oxide 530 (oxidized layer having a region where a channel is formed, an insulating layer 550 functioning as a first gate insulating layer, an insulating layer 521 functioning as a second gate insulating layer, an insulating layer 522, an insulating layer 524, and And a conductive layer 540a functioning as one of a source or a drain, a conductive layer 540b functioning as the other of the source or the drain, and an insulating layer 574.
  • the oxide 530 c, the insulating layer 550, and the conductive layer 560 are provided in the opening provided in the insulating layer 580 with the insulating layer 574 interposed therebetween.
  • the oxide 530 c, the insulating layer 550, and the conductive layer 560 are disposed between the conductive layer 540 a and the conductive layer 540 b.
  • the insulating layer 511 and the insulating layer 512 function as interlayer films.
  • An insulator such as TiO 3 (BST) can be used in a single layer or stacked layers.
  • aluminum oxide, bismuth oxide, germanium oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulating layer 511 preferably functions as a barrier film which suppresses impurities such as water or hydrogen from entering the transistor 500A from the substrate side. Therefore, it is preferable that the insulating layer 511 be made of an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above-described impurities are unlikely to be transmitted). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like) (the above oxygen is difficult to permeate).
  • oxygen eg, at least one of oxygen atoms, oxygen molecules, and the like
  • the insulating layer 511 may be used as the insulating layer 511.
  • impurities such as hydrogen and water from the substrate side to the transistor 500A side with respect to the insulating layer 511 can be suppressed.
  • the insulating layer 512 preferably has a lower dielectric constant than the insulating layer 511.
  • parasitic capacitance generated between wirings can be reduced.
  • the conductive layer 503 is formed to be embedded in the insulating layer 512.
  • the height of the top surface of the conductive layer 503 and the height of the top surface of the insulating layer 512 can be approximately the same.
  • the conductive layer 503 is illustrated as a single layer, the present invention is not limited to this.
  • the conductive layer 503 may have a multilayer film structure of two or more layers. Note that for the conductive layer 503, it is preferable to use a highly conductive conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductive layer 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductive layer 560 is formed in a self-aligned manner so as to fill an opening formed in the insulating layer 580 or the like. By forming the conductive layer 560 in this manner, the conductive layer 560 can be reliably disposed in the region between the conductive layer 540 a and the conductive layer 540 b without alignment.
  • the conductive layer 505 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500A can be controlled by changing the potential applied to the conductive layer 505 independently, not in conjunction with the potential applied to the conductive layer 560.
  • the threshold voltage of the transistor 500A can be greater than 0 V and off current can be reduced. Therefore, applying a negative potential to the conductive layer 505 can reduce the drain current when the potential applied to the conductive layer 560 is 0 V, as compared to the case where no negative potential is applied.
  • an electric field generated from the conductive layer 560 and an electric field generated from the conductive layer 505 And the channel formation region formed in the oxide 530 can be covered.
  • the channel formation region can be electrically surrounded by the electric field of the conductive layer 560 having a function as the first gate electrode and the electric field of the conductive layer 505 having a function as the second gate electrode.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the insulating layer 514 and the insulating layer 516 function as interlayer films in the same manner as the insulating layer 511 or the insulating layer 512.
  • the insulating layer 514 preferably functions as a barrier film which suppresses impurities such as water or hydrogen from entering the transistor 500A from the substrate side. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 500A side with respect to the insulating layer 514 can be suppressed.
  • the insulating layer 516 preferably has a lower dielectric constant than the insulating layer 514. By using a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the conductive layer 505 which functions as a second gate is in contact with the inner wall of the opening of the insulating layer 514 and the insulating layer 516, a conductive layer 505a is formed, and a conductive layer 505b is formed inside the conductive layer 505a.
  • the heights of the top surfaces of the conductive layer 505 a and the conductive layer 505 b can be approximately the same as the height of the top surface of the insulating layer 516.
  • the transistor 500A illustrates the structure in which the conductive layer 505a and the conductive layer 505b are stacked, the present invention is not limited to this.
  • the conductive layer 505 may be provided as a single layer or a stacked structure of three or more layers.
  • the conductive layer 505a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above-described impurities are difficult to transmit).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductive layer 505 a has a function of suppressing the diffusion of oxygen
  • the conductive layer 505 b can be suppressed from being oxidized to be lowered in conductivity.
  • the conductive layer 505 b is preferably formed using a highly conductive conductive material containing tungsten, copper, or aluminum as a main component. In that case, the conductive layer 503 may not necessarily be provided. Note that although the conductive layer 505 b is illustrated as a single layer, a stacked structure may be employed, and for example, titanium, titanium nitride, and the above conductive material may be stacked.
  • the insulating layer 521, the insulating layer 522, and the insulating layer 524 function as a second gate insulating layer.
  • the insulating layer 522 preferably has a barrier property.
  • the insulating layer 522 functions as a layer which suppresses entry of an impurity such as hydrogen from the peripheral portion of the transistor 500A into the transistor 500A.
  • the insulating layer 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or It is preferable to use an insulator containing a so-called high-k material such as Ba, Sr) TiO 3 (BST) in a single layer or a stack. As the miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulating layer. By using a high-k material for the insulator functioning as the gate insulating layer, the gate potential can be reduced at the time of operation of the transistor while maintaining the physical thickness.
  • a so-called high-k material such as Ba, Sr) TiO 3 (BST)
  • the insulating layer 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulating layer 521 which has a stacked structure with high thermal stability and high dielectric constant can be obtained.
  • FIG. 13 illustrates a stack structure of three layers as the second gate insulating layer, but a single layer or a stack structure of two or more layers may be used.
  • the invention is not limited to the laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel formation region includes an oxide 530 a, an oxide 530 b over the oxide 530 a, and an oxide 530 c over the oxide 530 b.
  • the oxide 530 a under the oxide 530 b diffusion of impurities from the structure formed below the oxide 530 a to the oxide 530 b can be suppressed.
  • the oxide 530 c over the oxide 530 b diffusion of impurities from the structure formed above the oxide 530 c to the oxide 530 b can be suppressed.
  • an oxide semiconductor which is one of the metal oxides described in the above embodiments can be used.
  • a transistor in which an oxide semiconductor is used for an oxide in which a channel is formed has extremely low leakage current (off current) in a non-conduction state.
  • an oxide semiconductor can be formed by a sputtering method or the like, which facilitates the realization of a highly integrated semiconductor device.
  • an In-M-Zn oxide (the element M is gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium It is preferable to use a metal oxide such as one or more selected from hafnium, tantalum, tungsten, magnesium and the like.
  • a metal oxide such as one or more selected from hafnium, tantalum, tungsten, magnesium and the like.
  • gallium, yttrium or tin may be used as the element M.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the semiconductor layer 530.
  • the oxide 530 c is preferably provided in the opening provided in the insulating layer 580 with the insulating layer 574 interposed therebetween.
  • the insulating layer 574 has a barrier property, diffusion of an impurity from the insulating layer 580 into the oxide 530 can be suppressed.
  • One of the conductive layers 540 functions as a source electrode, and the other functions as a drain electrode.
  • the conductive layer 540a and the conductive layer 540b can be formed using a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing any of these as a main component .
  • metal nitride films such as tantalum nitride are preferable because they have a barrier property to hydrogen or oxygen and high oxidation resistance.
  • a stacked structure of two or more layers may be employed.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, a tungsten film
  • a two-layer structure in which a copper film is stacked may be used.
  • a molybdenum nitride film a three-layer structure in which an aluminum film or a copper film is stacked on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a barrier layer may be provided over the conductive layer 540.
  • the barrier layer preferably uses a substance having a barrier property to oxygen or hydrogen. With this structure, oxidation of the conductive layer 540 can be suppressed in forming the insulating layer 574.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property to oxygen or hydrogen such as aluminum oxide, hafnium oxide, or gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the range of material selection of the conductive layer 540 can be broadened.
  • a material with low oxidation resistance such as tungsten or aluminum, but high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • the insulating layer 550 functions as a first gate insulating layer.
  • the insulating layer 550 is preferably provided in the opening provided in the insulating layer 580 with the oxide 530 c and the insulating layer 574 interposed therebetween.
  • the insulating layer 550 may have a stacked structure similarly to the second gate insulating layer.
  • the insulator functioning as the gate insulating layer has a stacked structure of a high-k material and a thermally stable material, the gate potential during transistor operation can be reduced while maintaining the physical thickness. It becomes.
  • a stacked structure with high thermal stability and high dielectric constant can be obtained.
  • the conductive layer 560 functioning as a first gate electrode includes a conductive layer 560 a and a conductive layer 560 b over the conductive layer 560 a.
  • the conductive layer 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing the diffusion of oxygen eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductive layer 560 a has a function of suppressing the diffusion of oxygen, material selectivity of the conductive layer 560 b can be improved. That is, with the conductive layer 560a, oxidation of the conductive layer 560b can be suppressed, and a decrease in conductivity can be prevented.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide or the like is preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductive layer 560a.
  • the electric resistance value of the conductive layer 560a can be reduced to be a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductive layer 560 b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor with high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductive layer 560 b may have a stacked structure, for example, a stack of titanium and titanium nitride and the above conductive material.
  • An insulating layer 574 is provided between the insulating layer 580 and the transistor 500A.
  • the insulating layer 574 may be formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulating layer 574 With the insulating layer 574, diffusion of water and impurities such as hydrogen included in the insulating layer 580 to the oxide 530b through the oxide 530c and the insulating layer 550 can be suppressed. Further, oxidation of the conductive layer 560 can be suppressed by excess oxygen contained in the insulating layer 580.
  • the insulating layer 580, the insulating layer 582, and the insulating layer 584 function as interlayer films.
  • the insulating layer 582 preferably functions as a barrier insulating film which suppresses entry of an impurity such as water or hydrogen into the transistor 500A from the outside.
  • the insulating layer 580 and the insulating layer 584 preferably have a lower dielectric constant than the insulating layer 582.
  • parasitic capacitance generated between wirings can be reduced.
  • the transistor 500A may be electrically connected to another structure through a plug or a wiring such as the conductive layer 546 embedded in the insulating layer 580, the insulating layer 582, and the insulating layer 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material may be used as a single layer or a stack, similarly to the conductive layer 505. it can.
  • a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • the conductive layer 546 has a stacked structure of, for example, tantalum nitride, which is a conductor having a barrier property to hydrogen and oxygen, and tungsten, which has high conductivity, as a wiring. While being held, diffusion of impurities from the outside can be suppressed.
  • a semiconductor device including a transistor including an oxide semiconductor with large on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off current can be provided.
  • FIG. 14A is a top view of the transistor 500B.
  • FIG. 14B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 14C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 14A. Note that in the top view of FIG. 14A, some elements are omitted for clarity of the drawing.
  • the transistor 500B is a modification of the transistor 500A. Therefore, in order to prevent repetition of the description, points different from the transistor 500A will be mainly described.
  • the transistor 500B has a region where the conductive layer 540 (the conductive layer 540a and the conductive layer 540b), the oxide 530c, the insulating layer 550, and the conductive layer 560 overlap with each other. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductive layer 560 functioning as a first gate electrode includes a conductive layer 560 a and a conductive layer 560 b over the conductive layer 560 a.
  • the conductive layer 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing the diffusion of oxygen eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductive layer 560 a has a function of suppressing the diffusion of oxygen, material selectivity of the conductive layer 560 b can be improved. That is, with the conductive layer 560a, oxidation of the conductive layer 560b can be suppressed, and a decrease in conductivity can be prevented.
  • the insulating layer 574 is preferably provided so as to cover the top surface and the side surface of the conductive layer 560, the side surface of the insulating layer 550, and the side surface of the oxide 530c.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • oxidation of the conductive layer 560 can be suppressed.
  • diffusion of impurities such as water and hydrogen included in the insulating layer 580 into the transistor 500B can be suppressed.
  • the insulating layer 576 (the insulating layer 576a and the insulating layer 576b) having a barrier property may be provided between the conductive layer 546 and the insulating layer 580. With the insulating layer 576, oxygen in the insulating layer 580 can be reacted with the conductive layer 546 to suppress oxidation of the conductive layer 546.
  • the range of material selection of a conductor used for a plug or a wiring can be expanded.
  • a metal material with high conductivity while having a property of absorbing oxygen for the conductive layer 546 a semiconductor device with low power consumption can be provided.
  • materials having low oxidation resistance, such as tungsten and aluminum, but having high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • FIG. 15A is a top view of the transistor 500C.
  • FIG. 15B is a cross-sectional view of the transistor 500C in the channel length direction, and is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 15A.
  • FIG. 15C is a cross-sectional view in the channel width direction of the transistor 500C, and is a cross-sectional view of a portion indicated by dashed dotted line W1-W2 in FIG. 15A. Note that in the top view of FIG. 15A, some elements are omitted for clarity of the drawing. Further, in the transistor 500C shown in FIG. 15, the same reference numerals are appended to the structures having the same functions as the transistor 500A shown in FIG. 13, and for details, the description related to the transistor 500A shown in FIG. .
  • the transistor 500C illustrated in FIG. 15 is a transistor illustrated in FIG. 13 in that the conductive layer 547a is disposed between the conductive layer 540a and the oxide 530b, and the conductive layer 547b is disposed between the conductive layer 540b and the oxide 530b.
  • the conductive layer 540a (conductive layer 540b) is provided in contact with the top surface of the conductive layer 547a (conductive layer 547b) and the side surface on the conductive layer 560 side and the top surface of the oxide 530b.
  • the conductive layer 547 a conductor which can be used for the conductive layer 540 may be used.
  • the thickness of the conductive layer 547 is preferably at least larger than that of the conductive layer 540.
  • the distance between the conductive layer 540a and the conductive layer 540b is shorter than the length in the channel length direction of the openings formed in the insulating layer 580, the insulating layer 574, and the insulating layer 545. This is different from the transistor 500A shown in FIG.
  • the transistor 500C illustrated in FIG. 15 can increase the contribution of the electric field of the conductive layer 560 to the region in the vicinity of the conductive layer 540a and the conductive layer 540b of the oxide 530. Accordingly, the substantial channel length of the transistor 500C can be shortened, and the on current and the frequency characteristics can be improved.
  • the conductive layer 547a (conductive layer 547b) is preferably provided so as to overlap with the conductive layer 546a (conductive layer 546b). With such a structure, the conductive layer 547a (conductive layer 547b) is provided at the bottom of the opening in the etching for forming the opening in which the conductive layer 546a (conductive layer 546b) is embedded; therefore, the oxide 530b is over-etched Can be prevented.
  • the insulating layer 545 may be provided on and in contact with the insulating layer 574.
  • the insulating layer 574 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen and excess oxygen from entering the transistor 500C from the insulating layer 580 side.
  • an insulator that can be used for the insulating layer 545 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used, for example.
  • the transistor 500C illustrated in FIG. 15 may have the conductive layer 505 in a single-layer structure.
  • an insulating film to be the insulating layer 516 is formed over the patterned conductive layer 505, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductive layer 505 is exposed.
  • the average surface roughness (Ra) of the top surface of the conductive layer 505 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the planarity of the insulating layer 524 formed over the conductive layer 505 can be improved and crystallinity of the oxide 530 b and the oxide 530 c can be improved.
  • the conductive layer 546a, the conductive layer 546b, the conductive layer 548a, and the conductive layer 548b each function as a capacitor or a plug or a wiring connected to a transistor.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stack be able to. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • FIG. 16A is a top view of the transistor 500D.
  • FIG. 16B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 16C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 16A, some elements are omitted for clarity of the drawing.
  • the transistor 500D is a modified example of the above transistor. Therefore, in order to prevent repetition of the description, points different from the above transistor are mainly described.
  • regions 531a and 531b are provided in part of the exposed surface of the oxide 530b without providing the conductive layers 540 and 547.
  • One of the region 531a or the region 531b functions as a source region, and the other functions as a drain region.
  • an insulating layer 573 is provided between the oxide 530 b and the insulating layer 574.
  • a material that can be used for the insulating layer 574 can be used.
  • a region 531 (a region 531a and a region 531b) illustrated in FIG. 16 is a region in which the above element is added to the oxide 530b.
  • the region 531 can be formed, for example, by using a dummy gate.
  • a dummy gate may be provided over the oxide 530b, and the element that reduces the resistance of the oxide 530b may be added using the dummy gate as a mask. That is, the element is added to a region where the oxide 530 does not overlap with the dummy gate, whereby the region 531 is formed.
  • a method of adding the element an ion injection method in which an ionized source gas is separated by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, etc. Can be used.
  • boron or phosphorus can typically be mentioned.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas element, or the like may be used.
  • the rare gas element include helium, neon, argon, krypton, xenon and the like.
  • the concentration of the element may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • boron and phosphorus are preferable because they can use equipment of an amorphous silicon or low-temperature polysilicon production line. Existing equipment can be diverted and equipment investment can be suppressed.
  • an insulating film to be the insulating layer 573 and an insulating film to be the insulating layer 574 may be formed over the oxide 530 b and the dummy gate.
  • a CMP (Chemical Mechanical Polishing) process is performed on the insulating film to be the insulating layer 580; Removing part of the insulating film to expose the dummy gate.
  • part of the insulating layer 573 in contact with the dummy gate may be removed. Accordingly, the insulating layer 574 and the insulating layer 573 are exposed on the side surface of the opening provided in the insulating layer 580, and a part of the region 531 provided in the oxide 530b is exposed on the bottom surface of the opening.
  • an oxide film to be the oxide 530c, an insulating film to be the insulating layer 550, and a conductive film to be the conductive layer 560 are sequentially formed in the openings, and then CMP treatment or the like is performed until the insulating layer 580 is exposed.
  • CMP treatment or the like is performed until the insulating layer 580 is exposed.
  • the insulating layer 573 and the insulating layer 574 are not essential components. It may be appropriately designed according to the transistor characteristics to be obtained.
  • the existing device can be diverted to the transistor illustrated in FIG. 16, and the conductive layer 542 and the conductive layer 547 are not provided. Therefore, the cost can be reduced.
  • FIG. 17A is a top view of the transistor 500E.
  • FIG. 17B is a cross-sectional view of a L1-L2 portion shown by an alternate long and short dash line in FIG.
  • FIG. 17C is a cross-sectional view of a W1-W2 portion shown by an alternate long and short dash line in FIG. 17A. Note that in the top view of FIG. 17A, some elements are omitted for clarity of the drawing.
  • the transistor 500E is a modification of the transistor 500A. Therefore, in order to prevent repetition of the description, points different from the transistor 500A will be mainly described.
  • part of the insulating layer 574 is provided in the opening provided in the insulating layer 580 and is provided to cover the side surface of the conductive layer 560.
  • an opening is formed by removing part of the insulating layer 580 and the insulating layer 574.
  • the insulating layer 576 (the insulating layer 576a and the insulating layer 576b) having a barrier property may be provided between the conductive layer 546 and the insulating layer 580. With the insulating layer 576, oxygen in the insulating layer 580 can be reacted with the conductive layer 546 to suppress oxidation of the conductive layer 546.
  • a stacked-layer structure is preferably made of an oxide in which the atomic ratio of metal atoms is different.
  • the atomic number ratio of the element M in the constituent element is larger than the atomic number ratio of the element M in the constituent element in the metal oxide used for the oxide 530b Is preferred.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530 a.
  • the oxide 530c a metal oxide which can be used for the oxide 530a or the oxide 530b can be used.
  • the oxide 530a, the oxide 530b, and the oxide 530c preferably have crystallinity, and in particular, CAAC-OS is preferably used.
  • a crystalline oxide such as CAAC-OS has a dense structure with high crystallinity, with few impurities and defects (such as oxygen deficiency).
  • impurities and defects such as oxygen deficiency.
  • the oxide 530 may be a single layer of the oxide 530 b.
  • the oxide 530 is a stack of the oxide 530a, the oxide 530b, and the oxide 530c
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530 a and the oxide 530 c be smaller than the electron affinity of the oxide 530 b.
  • a metal oxide which can be used for the oxide 530a is preferably used as the oxide 530c.
  • the atomic ratio of the element M in the constituent elements is larger than the atomic ratio of the element M in the constituent elements of the metal oxide used for the oxide 530b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530c.
  • the energy level at the bottom of the conduction band changes gradually.
  • the energy level at the bottom of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c can be said to be continuously changed or connected continuously.
  • the density of defect states in the mixed layer formed in the interface between the oxide 530 a and the oxide 530 b and the interface between the oxide 530 b and the oxide 530 c may be lowered.
  • the oxide 530 a and the oxide 530 b, and the oxide 530 b and the oxide 530 c have a common element other than oxygen (contains as a main component), so that a mixed layer with low defect state density is formed.
  • the oxide 530 b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 530 a and the oxide 530 c.
  • the oxide 530 c may have a stacked structure.
  • a layered structure with gallium oxide can be used.
  • a stacked-layer structure of an In-Ga-Zn oxide and an oxide which does not contain In may be used as the oxide 530c.
  • the oxide 530c has a stacked structure
  • In: Ga: Zn 4: 2: 3 [atom
  • In: Ga: Zn 4: 2: 3 [atom
  • Layer structure of In: Ga: Zn
  • the main route of the carrier is the oxide 530 b.
  • the oxide 530 a and the oxide 530 c described above the density of defect states in the interface between the oxide 530 a and the oxide 530 b and the interface between the oxide 530 b and the oxide 530 c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500E can obtain high on current and high frequency characteristics.
  • the constituent element of the oxide 530c is on the insulating layer 550 side.
  • the oxide 530c has a stacked structure and an oxide which does not contain In is positioned above the stacked structure, it is possible to suppress In which can diffuse to the insulating layer 550 side.
  • the insulating layer 550 functions as a gate insulating layer, and thus when In is diffused, the characteristics of the transistor become defective. Therefore, by forming the oxide 530 c in a stacked structure, a highly reliable display device can be provided.
  • a metal oxide which functions as an oxide semiconductor is preferably used.
  • a metal oxide to be a channel formation region of the oxide 530 one having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used.
  • a metal oxide with a large band gap the off-state current of the transistor can be reduced.
  • a semiconductor device with low power consumption can be provided.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • This embodiment shows an example of an electronic component and an electronic device in which the memory device described in the above embodiment and the like are incorporated.
  • FIG. 18A is a perspective view of a substrate (mounting substrate 704) on which the electronic component 700 and the electronic component 700 are mounted.
  • An electronic component 700 illustrated in FIG. 18A is an IC chip, which includes a lead and a circuit portion.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such IC chips are combined and electrically connected on the printed circuit board 702, whereby the mounting substrate 704 is completed.
  • the memory device 300 described in the above embodiment is provided.
  • a quad flat package (QFP) is applied to the package of the electronic component 700, but the aspect of the package is not limited to this.
  • the perspective view of the electronic component 730 is shown in FIG.
  • the electronic component 730 is an example of a system in package (SiP) or a multi chip module (MCM).
  • SiP system in package
  • MCM multi chip module
  • an interposer 731 is provided on a package substrate 732 (printed substrate), and a semiconductor device 735 and a plurality of storage devices 300 are provided on the interposer 731.
  • the electronic component 730 illustrates an example in which the storage device 300 is used as a high bandwidth memory (HBM). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, a GPU, or an FPGA can be used.
  • HBM high bandwidth memory
  • the package substrate 732 can be a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like.
  • a silicon interposer, a resin interposer, or the like can be used for the interposer 731.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits different in terminal pitch.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided on the interposer 731 with an electrode provided on the package substrate 732.
  • the interposer may be referred to as "rewiring substrate” or "intermediate substrate”.
  • a through electrode is provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV Through Silicon Via
  • a silicon interposer can be manufactured at lower cost than integrated circuits because it is not necessary to provide an active element.
  • the wiring formation of the silicon interposer can be performed by a semiconductor process, it is easy to form a fine wiring which is difficult with the resin interposer.
  • the decrease in reliability due to the difference in expansion coefficient between the integrated circuit and the interposer does not easily occur.
  • the silicon interposer has high surface flatness, connection failure between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur.
  • a silicon interposer in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided to overlap with the electronic component 730.
  • a heat sink it is preferable that the heights of integrated circuits provided on the interposer 731 be equal.
  • the heights of the memory device 300 and the semiconductor device 735 are preferably equal.
  • An electrode 733 may be provided on the bottom of the package substrate 732 to mount the electronic component 730 on another substrate.
  • FIG. 18B shows an example in which the electrode 733 is formed of a solder ball.
  • BGA All Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another substrate using various mounting methods, not limited to BGA and PGA.
  • a mounting method such as a staggered pin grid array (SPGA), a land grid array (LGA), a quad flat package (QFP), a quad flat J-leaded package (QFJ), or a quad flat non-leaded package (QFN) is used.
  • SPGA staggered pin grid array
  • LGA land grid array
  • QFP quad flat package
  • QFJ quad flat J-leaded package
  • QFN quad flat non-leaded package
  • the robot 7100 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, a gyro sensor, and the like), a moving mechanism, and the like.
  • the electronic component 730 includes a processor and the like, and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing data acquired by a sensor.
  • the microphone has a function of detecting an acoustic signal such as a user's voice and an environmental sound.
  • the speaker has a function of emitting audio signals such as voice and warning sound.
  • the robot 7100 can analyze an audio signal input through a microphone and emit a necessary audio signal from a speaker. In the robot 7100, it is possible to communicate with the user using a microphone and a speaker.
  • the camera has a function of imaging the periphery of the robot 7100.
  • the robot 7100 has a function of moving using a moving mechanism.
  • the robot 7100 can capture an image of the surroundings using a camera and analyze the image to detect the presence or absence of an obstacle when moving.
  • a flying object 7120 has a propeller, a camera, a battery, and the like, and has a function to fly autonomously.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • image data captured by a camera is stored in the electronic component 700.
  • the electronic component 730 can analyze image data to detect the presence or absence of an obstacle when moving. Further, the remaining amount of the battery can be estimated from the change in the storage capacity of the battery by the electronic component 730.
  • the cleaning robot 7140 has a display disposed on the top, a plurality of cameras disposed on the side, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7300 is provided with a tire, a suction port and the like. The cleaning robot 7300 can self-propelled, detect dust, and suction dust from a suction port provided on the lower surface.
  • the electronic component 730 can analyze an image captured by a camera to determine the presence or absence of an obstacle such as a wall, furniture, or a step.
  • an object that is likely to be entangled in the brush, such as wiring is detected by image analysis, the rotation of the brush can be stopped.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera and the like.
  • the electronic component 730 performs control for optimizing the traveling state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, frequency of use of brake, and the like.
  • image data captured by a camera is stored in the electronic component 700.
  • the electronic component 700 and / or the electronic component 730 can be incorporated in the TV device 7200 (television receiver), the smartphone 7210, the PC (personal computer) 7220, 7230, the game console 7240, the game console 7260, and the like.
  • the electronic component 730 incorporated in the TV set 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution upconversion.
  • the smartphone 7210 is an example of a portable information terminal.
  • the smartphone 7210 includes a microphone, a camera, a speaker, various sensors, and a display portion.
  • the electronic components 730 control these peripheral devices.
  • the PC 7220 and the PC 7230 are examples of a notebook PC and a stationary PC, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire. Controller 7262 may also incorporate electronic component 700 and / or electronic component 730.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and reproducing device, a navigation system, etc.)
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 20 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 20A is a schematic view of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in a housing 1101.
  • the memory chip 1105 and the controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 20 (B) is a schematic view of the appearance of the SD card
  • FIG. 20 (C) is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in a housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip provided with a wireless communication function may be provided over the substrate 1113.
  • data can be read and written from the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 20 (D) is a schematic view of the appearance of the SSD
  • FIG. 20 (E) is a schematic view of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in a housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • the on current refers to the drain current when the transistor is in the on state.
  • the on state (sometimes abbreviated as on) is a state in which the voltage (V G ) between the gate and the source is equal to or higher than the threshold voltage (V th ) in the n-channel transistor unless otherwise noted. In a channel transistor, V G is lower than or equal to V th .
  • the on current of an n-channel transistor refers to the drain current when V G is greater than or equal to V th .
  • the on current of the transistor may depend on the voltage (V D ) between the drain and the source.
  • the off current refers to the drain current when the transistor is in the off state.
  • the OFF state (sometimes referred to as OFF), unless otherwise specified, the n-channel type transistor, V G is lower than V th state, the p-channel type transistor, V G is higher than V th state
  • the off-state current of an n-channel transistor refers to the drain current when V G is lower than V th .
  • the off current of the transistor may depend on V G. Accordingly, the off current of the transistor is less than 10 -21 A, and may refer to the value of V G to off-current of the transistor is less than 10 -21 A are present.
  • the off-state current of the transistor may depend on V D.
  • the off-state current unless otherwise specified, has an absolute value of V D of 0.1 V, 0.8 V, 1 V, 1.2 V, 1.8 V, 2.5 V, 3 V, 3.3 V, 10 V. , 12 V, 16 V, or 20 V may represent an off current.
  • the off current in V D used in a semiconductor device or the like including the transistor may be expressed.
  • X and Y each denote an object (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, or the like).
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • an element capable of electrically connecting X and Y
  • X and Y are connected without an element, a light emitting element, a load, etc.
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • the switch is turned on (on) or turned off (off) and has a function of controlling whether current flows or not.
  • the switch has a function of selecting and switching a path through which current flows.
  • X and Y are electrically connected, the case where X and Y are directly connected shall be included.
  • the operating frequency was estimated for the DOSRAM shown in the second embodiment.
  • the DOSRAM assumes a configuration having a transistor with a channel length (L) of 60 nm and a channel width (W) of 60 nm, and a capacitive element with a storage capacitance of 3.5 fF.
  • the “variation allowable voltage”, which is one of the specifications required for the DOSRAM, is an allowable value of the amount by which the voltage applied to the capacitive element of the DOSRAM fluctuates after the data writing.
  • the “data retention time” of the DOSRAM can be said to be the time required for the amount of fluctuation of the voltage applied to the capacitive element of the DOSRAM to reach the fluctuation allowable voltage.
  • the “variation allowable voltage” is 0.2 V
  • the “data retention time” is the time required for the voltage applied to the capacitive element (retention capacity 3.5 fF) to drop 0.2 V from the state after the data writing.
  • the data retention of the DOSRAM is referred to as one hour in this embodiment, it means that the time taken for the potential applied to the capacitive element of the DOSRAM to drop by 0.2 V after the data writing is one hour.
  • the data retention time of the DOSRAM depends on the magnitude of the cutoff current of the transistor included in the DOSRAM.
  • the data retention time of DOSRAM is inversely proportional to the size of Icut of the transistor included in DOSRAM.
  • the data retention time of the DOSRAM is the amount of charge lost from the capacitive element during data retention (the reduction of the voltage applied to the capacitive element (3.5 fF of the capacitive element and the capacitive element) It can be calculated by dividing 0.7 fC corresponding to the product of (0.2 V) by Icut.
  • Icut0 the value of Icut required for the transistor included in DOSRAM can be estimated. it can.
  • Icut required for the transistor is approximately 200 zA (200 ⁇ 10 ⁇ 21 A).
  • Icut0 shown in FIG. 5 becomes 200 zA, it is possible to obtain an NOSRAM having a high operating frequency in a wide temperature range.
  • the relationship between the back gate voltage of DOSRAM and the operating frequency was evaluated.
  • the transistor 500A shown in FIG. 13 was fabricated, and parameters necessary for estimation were extracted from the electrical characteristics.
  • the transistor 500A is assumed as the transistor M11 shown in FIG. 10A, and the operating frequency of the DOSRAM is estimated.
  • the size of the manufactured transistor 500A was 0.38 ⁇ m for L (channel length) and 0.23 ⁇ m for W (channel width). Three types of samples, sample A, sample B and sample C, were prepared.
  • the oxide 530a is formed of an In—Ga—Zn oxide with a thickness of 5 nm.
  • the sputtering was performed at a substrate temperature of 200 ° C. using a mixed gas of argon and oxygen.
  • the oxide 530b is formed of an In—Ga—Zn oxide with a thickness of 20 nm.
  • the sputtering was performed at a substrate temperature of 200 ° C. using a mixed gas of argon and oxygen.
  • the oxide 530c is formed of an In—Ga—Zn oxide with a thickness of 5 nm.
  • the sputtering was performed at a substrate temperature of 130 ° C. using a mixed gas of argon and oxygen.
  • the samples A and B were subjected to heat treatment at 400 ° C. for 4 hours in a nitrogen gas atmosphere.
  • the sample C was heat-treated at 400 ° C. for 8 hours in a nitrogen gas atmosphere.
  • I D -V G measurement of the transistor 500A was performed.
  • the I D ⁇ V G measurement was performed by sweeping the drain voltage V D of the transistor to +1.08 V, the source voltage V S to 0 V, and the gate voltage V G from ⁇ 1.0 V to +3.3 V.
  • the back gate voltage V BG was performed at four levels of -2V, -3V, -4V, and -5V.
  • the measurement temperature was measured at three levels of ⁇ 40 ° C., 27 ° C., and 85 ° C.
  • the I D -V G measurement of the transistor was performed in a state in which the 5-inch square substrate on which the transistor to be measured was formed was fixed on the thermo chuck set to each of the above temperatures.
  • three elements were measured for each back gate voltage V BG and the measurement temperature.
  • the shift voltage (Vsh) and the subthreshold swing value (Svalue) of the transistor were calculated from the obtained I D -V G curve.
  • the transistor 500A uses a metal oxide for the channel formation region.
  • the DOSRAM operating frequency is the reciprocal of the data write cycle of DOSRAM.
  • the data write cycle of the DOSRAM is a parameter set by the charging time of the capacitive element of the DOSRAM.
  • the time equivalent to 40% of the data write cycle (the reciprocal of the DOSRAM operating frequency) of the DOSRAM is set as the charging time of the capacitive element of the DOSRAM.
  • the DOSRAM operating frequency depends on the charging time of the capacitive element of the DOSRAM. Therefore, when estimating the DOSRAM operating frequency, it is first necessary to know in advance the charging interval of the capacitive element of the DOSRAM.
  • a state in which a potential of 0.55 V or more is applied to the capacitive element (retention capacity 3.5 fF) of the DOSRAM is defined as a “charged state” of the capacitive element. Therefore, in this embodiment, the time from when the data write operation of the DOSRAM is started to the time when the potential applied to the capacitive element reaches 0.55 V corresponds to the charging time of the capacitive element of the DOSRAM.
  • FIG. 21A assumes a case where data is written to the capacitive element Cs via the transistor Tr1. Each D represents a drain, G represents a gate, and S represents a source.
  • the potential of the source of the transistor Tr1 (voltage applied to the capacitive element Cs) is Vs.
  • the current ID flows and the capacitive element Cs is charged.
  • the back gate voltage V BG was performed at four levels of -2V, -3V, -4V, and -5V.
  • the measurement temperature was measured at three levels of ⁇ 40 ° C., 27 ° C., and 85 ° C.
  • the charging time t W of the capacitive element of the DOSRAM can be expressed by the following equation (3) (see FIG. 21C).
  • Equation (3) 3.5fF the Cs of the Vcs + 0.55 V, by substituting the I D obtained in I D -V S measurements described above, the charging time t W of the capacitor having the DOSRAM was calculated.
  • equation (4) A is a coefficient.
  • the operating frequency f is calculated with the coefficient A being 0.4 in this embodiment.
  • FIG. 22 (A) the operating frequency of the DOSRAM at a power supply voltage of 2.5 V is shown in FIG. 22 (A), FIG. 22 (B) and FIG.
  • FIG. 22A shows the result estimated at ⁇ 40 ° C.
  • FIG. 22B at 27 ° C.
  • FIG. 23 at 85 ° C.
  • FIGS. 22A, 22B, and 23 show operating frequencies estimated for the back gate voltage V BG at -2.5 V, -3 V, -4 V, and -5.5 V, respectively.
  • the horizontal axis indicates the data retention time of the DOSRAM
  • the vertical axis indicates the operating frequency of the DOSRAM. As shown in FIGS.
  • the operating frequency tends to increase as the back gate voltage V BG increases.
  • the operating frequency is 100 MHz or more and the data retention time is expected to be 1 hour or more at a power supply voltage of 2.5 V.
  • FIGS. 24 (A), 24 (B) and 25 the operating frequency of the DOSRAM at a power supply voltage of 3.3 V is shown in FIGS. 24 (A), 24 (B) and 25.
  • FIG. 24 (A) shows the result estimated at ⁇ 40 ° C.
  • FIG. 24 (B) at 27 ° C.
  • FIG. 25 at 85 ° C.
  • FIG. 24A, FIG. 24B and FIG. 25 show the operating frequencies estimated for the back gate voltage V BG at -2.5 V, -3 V, -4 V and -5.5 V, respectively.
  • the horizontal axis shows the data retention time of DOSRAM
  • the vertical axis shows the operating frequency of DOSRAM. As shown in FIGS.
  • the operating frequency tends to increase as the back gate voltage V BG becomes higher.
  • the operating frequency is 150 MHz or more and the data retention time is expected to be 1 hour or more at a power supply voltage of 3.3 V.
  • FIGS. 27 (A), 27 (B) and 28 The operating frequency of the DOSRAM at a power supply voltage of 2.5 V in the sample B is shown in FIGS. 27 (A), 27 (B) and 28.
  • Fig. 27 (A) shows the result estimated at -40 ° C
  • Fig. 27 (B) at 27 ° C
  • Fig. 28 at 85 ° C.
  • the back gate voltage V BG is estimated at -1.5 V, -2 V, -2.5 V, -3 V, -4 V, -4.8 V, respectively, in FIGS. 27A, 27B, and 28.
  • the operating frequency is shown.
  • the horizontal axis shows the data retention time of DOSRAM
  • the vertical axis shows the operating frequency of DOSRAM. Similar to the sample A, it was also confirmed that the sample B was expected to have an operating frequency of 100 MHz or more and a data retention time of 1 hour or more at a power supply voltage of 2.5 V in a wide temperature range.
  • FIGS. 29 (A), 29 (B) and 30 the operating frequency of the DOSRAM at a power supply voltage of 3.3 V is shown in FIGS. 29 (A), 29 (B) and 30.
  • Fig. 29 (A) shows the result estimated at -40 ° C
  • Fig. 29 (B) at 27 ° C
  • Fig. 30 at 85 ° C.
  • the back gate voltage V BG was estimated at -1.5 V, -2 V, -2.5 V, -3 V, -4 V, -4.8 V, respectively.
  • the operating frequency is shown.
  • FIG. 29A, FIG. 29B and FIG. 30 the horizontal axis shows the data retention time of DOSRAM, and the vertical axis shows the operating frequency of DOSRAM. Similar to the sample A, it was also confirmed that the sample B was expected to have an operating frequency of 150 MHz or more and a data retention time of 1 hour or more in a wide temperature range at a power supply voltage of 3.3 V.
  • FIG. 31 shows the operating frequency of the DOSRAM when the power supply voltage is 3.3 V and the back gate voltage V BG is ⁇ 4.8 V for sample B.
  • the horizontal axis indicates the data retention time of DOSRAM, and the vertical axis indicates the operating frequency of DOSRAM. It was confirmed that the lower the temperature was, the lower the operating frequency was in the sample B as in the sample A.
  • FIG. 32 shows operating frequencies estimated for the back gate voltage V BG at -2 V, -3 V, -4 V, and -5 V, respectively.
  • the horizontal axis indicates the data retention time of DOSRAM
  • the vertical axis indicates the operating frequency of DOSRAM. Similar to the samples A and B, it was also confirmed that the operating frequency is 100 MHz or more and the data retention time is 1 hour or more at the power supply voltage of 2.5 V and ⁇ 40 ° C. in the sample C as well.
  • FIG. 33A shows the operating frequency of the DOSRAM when the power supply voltage is 3.3 V and the back gate voltage V BG is ⁇ 5 V for sample C.
  • the operating frequency of the DOSRAM when the power supply voltage is 2.5 V and the back gate voltage V BG is ⁇ 5 V is shown in FIG.
  • the horizontal axis represents temperature
  • the vertical axis represents the operating frequency of DOSRAM. Similar to the samples A and B, it was confirmed that the lower the temperature was, the lower the operating frequency was.
  • the back gate voltage V BG is made constant, and the data retention time and the operating frequency under different operating temperatures are estimated.
  • a transistor 500E shown in FIG. 17 was fabricated, and parameters necessary for estimation were extracted from the electrical characteristics.
  • the transistor 500E is assumed as the transistor M11 of FIG. 10A, and the operating frequency of the DOSRAM is estimated.
  • the size of the experimentally manufactured transistor 500E is such that the channel length (L) is 80 nm and the channel width (W) is 55 nm.
  • the oxide 530a is formed of an In—Ga—Zn oxide with a thickness of 5 nm.
  • the oxide 530 b of the transistor 500 ⁇ / b> E prototyped in this embodiment is formed of an In—Ga—Zn oxide with a thickness of 15 nm.
  • the sputtering was performed at a substrate temperature of 200 ° C. using a mixed gas of argon and oxygen.
  • the oxide 530 c of the transistor 500 ⁇ / b> E prototyped in this embodiment is an In—Ga—Zn oxide with a thickness of 3 nm.
  • the sputtering was performed at a substrate temperature of 130 ° C. using a mixed gas of argon and oxygen.
  • I D -V G measurement of the transistor 500E was performed.
  • the I D ⁇ V G measurement was performed by sweeping the gate voltage V G from ⁇ 1.0 V to +3.3 V, with the drain voltage V D of the transistor 500 E as +1.08 V and the source voltage V S as 0 V.
  • the back gate voltage V BG was performed at two levels of ⁇ 5.7 V and ⁇ 10.5 V.
  • the measurement temperature was measured at four levels of 125 ° C, 85 ° C, 27 ° C, and -40 ° C.
  • Vsh and Svalue of the transistor were calculated from the obtained I D -V G curve. Based on the calculated data, the data retention time and the DOSRAM operating frequency were estimated on the assumption of a DOSRAM with a storage capacity of 1 Mb.
  • Table 1 shows the assumed values of DOSRAM. Further, FIG. 34 shows a schematic view of the assumed DOSRAM.
  • FIG. 35A is an estimate of the data retention time and the operating frequency when the measurement temperature is 125.degree.
  • FIG. 35 (B) is an estimate of the data retention time and the operating frequency when the measurement temperature is 85.degree.
  • FIG. 35C is an estimate of the data retention time and the product frequency when the measurement temperature is 27 ° C.
  • FIG. 35 (D) is an estimate of the data retention time and the operating frequency when the measurement temperature is -40.degree.
  • an operating frequency of 100 MHz or more is estimated at all measured temperatures.
  • a holding time of about 1 hour or more is obtained. Also, it can be seen that the lower the measurement temperature, the longer the holding time can be obtained.
  • FIGS. 36A to 36D show estimates of the data retention time and the operating frequency under different operating conditions from FIGS. 35A to 35D.
  • FIG. 36A is an estimate of the data retention time and the operating frequency when the measurement temperature is 125 ° C.
  • FIG. 36B is an estimate of the data retention time and the operating frequency when the measurement temperature is 85.degree.
  • FIG. 36C is an estimate of the data retention time and the operating frequency when the measurement temperature is 27.degree.
  • FIG. 36 (D) is an estimate of the data retention time and the operating frequency when the measurement temperature is -40.degree.
  • an operating frequency of 100 MHz or more is estimated. Also, as in FIGS. 35A to 35D, it can be seen that the longer the measurement time, the longer the holding time.
  • the measurement temperature is 125 ° C.
  • the holding time is about one year, but when the measurement temperature is 85 ° C. or less, the data holding time of 10 years or more is obtained.
  • a field effect transistor also referred to as “CAAC-IGZO FET” using IGZO including a CAAC structure in a semiconductor layer was manufactured, and off current and cutoff frequency f T under a high temperature environment of 150 ° C. were investigated.
  • the transistor is a self-aligned transistor having a trench gate structure similar to that of the transistor 500E illustrated in FIG.
  • the thickness of the gate insulating layer on the top gate (front gate) side was set to 6 nm in terms of equivalent oxide thickness (EOT).
  • EOT equivalent oxide thickness
  • the thickness of the gate insulating layer on the back gate side was 31 nm in EOT conversion.
  • the investigation uses a CAAC-IGZO FET with a channel length (L) of 25 nm and a channel width (W) of 21 nm, and a CAAC-IGZO FET with a channel length (L) of 60 nm and a channel width (W) of 60 nm. I did.
  • the I D -V G characteristics are measured by setting the drain voltage V D to 1.2 V, the source voltage V S to 0 V, the back gate voltage V BG to -10 V, and the gate voltage V G from 0 V to 2.5 V I did.
  • the lower limit value of the measuring instrument is usually about 1 ⁇ 10 ⁇ 12 to 1 ⁇ 10 ⁇ 13 A. Therefore, a CAAC-IGZO FET characterized by having extremely low off-state current can not accurately measure off-state current with one transistor. For example, in order to measure a current value of 1 ⁇ 10 ⁇ 24 A, a method of connecting a plurality of transistors in parallel and measuring it can be considered. However, in this case, 10 11 transistors connected in parallel are required, which is not realistic.
  • FIG. 39 shows the measurement results of the gate leak current Ig measured under the temperature environments of 85 ° C., 125 ° C., and 150 ° C., respectively.
  • 20000 L / W 60 nm / 60 nm CAAC-IGZO FETs were connected in parallel.
  • the horizontal axis of FIG. 39 indicates the value obtained by multiplying the inverse temperature by 1000, and the vertical axis indicates Ig per CAAC-IGZO FET in logarithm. Measurements were performed by the source voltage V S 2.4V, a drain voltage V D 2.4V, the gate voltage V G to 1.2V.
  • the source voltage V S is 0 V
  • the drain voltage V d is 0 V
  • the gate voltage V G is ⁇ 1.2 V, meaning that the CAAC-IGZO FET used as the DUT is in the off state.
  • the back gate voltage V BG was set to -10V.
  • the CAAC-IGZO FET manufactured in this example has a back gate electrode BGE (Back Gate Electrode).
  • BGE Back Gate Electrode
  • Vth was changed by changing the back gate voltage V BG supplied to the back gate electrode BGE.
  • Variation dVth / dV BG threshold voltage is -0.15 V / V.
  • FIG. 41 the change in mutual conductance g m with respect to a change in the back gate voltage V BG was confirmed to be less.
  • the maximum value of the mutual conductance g m with respect to the change of the back gate voltage V BG shifts similarly to Vth.
  • Dynamic Vth control is possible by providing the back gate electrode BGE. Thus, it is not necessary to change the manufacturing process of the transistor in accordance with the circuit application. On the other hand, there is also a disadvantage of providing the back gate electrode BGE. A parasitic capacitance is generated between the back gate electrode BGE and the source and drain of the transistor, which may increase the gate delay time. In order to verify this possibility, the cutoff frequency f T of the transistor with and without the back gate electrode BGE was compared. The cutoff frequency f T is derived by equation (5).
  • C tg is a gate capacitance on the top gate (front gate) side
  • C bg is a gate capacitance on the back gate side
  • C g is the total volume of C tg and C bg .
  • FIG. A cutoff frequency f T of 30 GHz was obtained for the device having the back gate electrode BGE, and 27 GHz for the device without the back gate electrode BGE.
  • the back gate voltage V BG is the cut-off frequency f T in the case of -6V is 27.7GHz
  • the back gate voltage V BG is similar cut-off frequency f T in the case of 0V is obtained. From these facts, it was found that the change of the cutoff frequency f T due to the presence or absence of the back gate electrode BGE is small. Therefore, it was found that the delay time does not increase even when the back gate electrode BGE is added. In addition, it was found that the addition of the back gate electrode BGE makes it possible to suppress the Vth shift caused by the temperature change.
  • the CAAC-IGZO FET can be manufactured at a BEOL (Back End Of Line) step of a semiconductor manufacturing process such as CMOS. Therefore, lamination with a Si transistor (of Si transistors, a field effect Si transistor is also referred to as “Si FET”) is possible. For example, a circuit that requires high-speed operation in a CMOS process can be manufactured, and a circuit that requires low leakage current can be manufactured using a CAAC-IGZO process.
  • the off-state current of the Si FET was about 2.2 ⁇ 10 ⁇ 6 A
  • the off-state current of the CAAC-IGZO FET was about 3.9 ⁇ 10 ⁇ 20 A.
  • the CAAC-IGZO FET can maintain low off current even in a high temperature environment. In addition, it is possible to further reduce the off current by adjusting the back gate voltage.
  • FIG. 45 shows the temperature dependence of Hall mobility and carrier density of the CAAC-IGZO film. From FIG. 45, it can be seen that the Hall mobility of the CAAC-IGZO film has almost no change with temperature change.
  • the Hall mobility of the CAAC-IGZO film is assumed to be dominated by Coulomb scattering rather than phonon scattering, and therefore does not decrease even at high temperatures.
  • the cutoff frequencies f T of the CAAC-IGZO FETs and Si FETs at 25 ° C. and 150 ° C. were measured.
  • the CAAC-IGZO FET has less temperature dependency of the cutoff frequency f T than the Si FET. In addition, it was found that variation in Vth due to temperature change can be suppressed by providing a back gate electrode in the CAAC-IGZO FET. In addition, it was found that in the CAAC-IGZO FET, the amount of change in the cutoff frequency f T with respect to the temperature change was lower than that in the Si FET. In addition, it was found that the CAAC-IGZO FET has extremely low off-state current of 10 -20 A even in a high temperature environment. By using the CAAC-IGZO FET, a low power consumption circuit or memory can be realized in an environment with a wide operating temperature range.

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Abstract

要約書 オン電流が高く、動作速度が速い半導体装置を提供する。 トランジスタと、 第１回路と、 を有する半導体装置である。 トランジスタは、 第１ゲートおよび第２ ゲートを有し、第１ゲートおよび第２ゲートは、半導体層を間に介して互いに重なる領域を有する。 第１回路は、温度センサと、電圧制御回路と、を有する。温度センサは、温度情報を取得し、温度情 報を電圧制御回路に出力する機能を有する。 電圧制御回路は、 温度情報を制御電圧に変換する機能を 有する。第１回路は、制御電圧を第２ゲートに印加する。

Description

半導体装置
本発明の一態様は半導体装置に関する。
また、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」とも呼ぶ。）を利用した様々な半導体装置が提案されている。
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないＤＲＡＭを作製することができる。
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
これらＯＳトランジスタを用いたメモリは、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲートを設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
上記メモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２および特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
特開２０１３−１６８６３１号公報 特開２０１２−０６９９３２号公報 特開２０１２−１４６９６５号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
本発明の一態様は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。また、広い温度範囲で使用できる半導体装置を提供することを課題の一とする。また、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、列記した以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。
本発明の一態様は、トランジスタと、第１回路と、を有する半導体装置である。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、半導体層を間に介して互いに重なる領域を有する。第１回路は、温度センサと、電圧制御回路と、を有する。温度センサは、温度情報を取得し、温度情報を電圧制御回路に出力する機能を有する。電圧制御回路は、温度情報を制御電圧に変換する機能を有し、第１回路は、制御電圧を第２ゲートに印加する。
前述の半導体装置において、電圧制御回路は、変換式をもとに温度情報を記制御電圧に変換すると好ましい。
前述の半導体装置において、電圧制御回路は、マイコンまたはアンプを有すると好ましい。
前述の半導体装置において、半導体層は金属酸化物を有することが好ましい。
前述の半導体装置において、さらに第２回路を有し、第２回路は、第２ゲートに負電圧を印加することが好ましい。
前述の半導体装置において、第２回路は、負電圧を保持できる。
前述の半導体装置において、第２回路は、チャネル形成領域に金属酸化物を含むトランジスタを有すると好ましい。
前述の半導体装置は、第１ゲートに正電圧または負電圧を印加する機能と、第２ゲートに負電圧を印加する機能と、を有することが好ましい。
本発明の一態様により、オン電流が高い半導体装置を提供できる。また、本発明の一態様により、動作速度が速い半導体装置を提供できる。また、本発明の一態様により、広い温度範囲で使用できる半導体装置を提供できる。また、本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。また、本発明の一態様により、消費電力が低減された半導体装置を提供できる。また、本発明の一態様により、新規な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示すブロック図。 電圧生成回路の構成例を示す回路図。 電圧保持回路の構成例を示す回路図。 ＯＳトランジスタのＶＧ−ＩＤ特性の温度依存性を説明する図。 ＯＳトランジスタのＶＧ−ＩＤ特性の温度依存性を説明する図。 温度補正を説明する図。 半導体装置の構成例を示すブロック図。 記憶装置の構成例を説明する図。 メモリセルアレイの構成例を説明する図。 メモリセルの構成例を説明する回路図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 電子部品の一例を説明する図。 電子機器の一例を説明する図。 記憶装置の構成例を説明する図。 動作周波数の算出方法を説明する図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 想定したＤＯＳＲＡＭの概略図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 トランジスタのＩＤ−ＶＧ特性を示す図。 漏れ電流の測定回路を示す図。 ゲートリーク電流の温度依存性を示す図。 バックゲート電圧としきい値電圧の関係を示す図。 バックゲート電圧と相互コンダクタンスの関係を示す図。 バックゲート電極の有無と遮断周波数の関係を示す図。 遮断周波数の測定結果を示す図。 オフ電流の温度依存性を示す図。 ＣＡＡＣ−ＩＧＺＯ膜の、Ｈａｌｌ移動度およびキャリア密度の温度依存性を示す図。 遮断周波数の温度依存性を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
（実施の形態１）
本発明の一態様である半導体装置は、温度センサ及び電圧補正回路を有する。半導体装置は、記憶装置等に含まれるトランジスタと電気的に接続し、温度に応じた電圧をトランジスタのバックゲートに印加する機能を有する。温度によらずトランジスタのカットオフ電流が概略同じになる様にバックゲート電圧を制御することで、広い温度範囲で高い動作周波数を有する記憶装置等とすることができる。
＜半導体装置１００＞
図１は、本発明の一態様である半導体装置１００の構成例を示す回路図である。半導体装置１００は、電圧生成回路１１と、電圧保持回路１２と、補正回路２０を有する。電圧生成回路１１は電圧保持回路１２に電気的に接続され、電圧保持回路１２は補正回路２０と電気的に接続されている。なお、補正回路２０と電圧保持回路１２との結節点をノードＮＤと呼称する。電圧保持回路１２と補正回路２０は、ノードＮＤを介して出力端子ＶＯＵＴと電気的に接続される。
また、半導体装置１００は、出力端子ＶＯＵＴを介して、複数のトランジスタＭ１０の第２ゲートに電気的に接続される。それぞれのトランジスタＭ１０は第１ゲート（「フロントゲート」または単に「ゲート」ともいう。）及び第２ゲート（「バックゲート」ともいう。）を有する。これら第２ゲートは、それぞれのトランジスタＭ１０のしきい値電圧（Ｖｔｈ０）を制御する機能を有する。トランジスタＭ１０において、第１ゲートと第２ゲートとは、半導体層を間に介して互いに重なる領域を有することが好ましい。半導体装置１００は、出力端子ＶＯＵＴを介して、トランジスタＭ１０の第２ゲートに電気的に接続されている。
トランジスタＭ１０は、記憶装置、画素装置、演算装置などに含まれる様々な回路に用いられるトランジスタを表している。例えば、ＮＯＲ型またはＮＡＮＤ型などの記憶装置に含まれるトランジスタを表している。また、例えば、液晶表示装置またはＥＬ表示装置などの表示装置に含まれるトランジスタを表している。また、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などに含まれるトランジスタを表している。図１は、３つのトランジスタＭ１０が図示されているが、これに限定されず半導体装置１００はさらに多くのトランジスタＭ１０と接続されていてもよい。なお、以降の説明において、トランジスタＭ１０はｎチャネル型トランジスタとして説明を行う。
チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう。）と比較して、ＯＳトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、ＯＳトランジスタは、動作温度の上昇と共にＶｔｈがマイナス方向にシフトし、オン電流が増加する。一方で、Ｓｉトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Ｓｉトランジスタは、温度の上昇と共にＶｔｈがプラス方向にシフトし、オン電流が低下する。よって、トランジスタＭ１０としてＯＳトランジスタを用いることで、高温下の動作においてもトランジスタＭ１０を含む半導体装置全体の消費電力を下げることができる。
半導体装置１００は、トランジスタＭ１０の第２ゲートに電圧ＶＢＧを書き込み、さらにそれを保持する機能を有する。例えば、電圧ＶＢＧとして負電位が与えられた場合、トランジスタＭ１０は第２ゲートの負電位が保持されている間、Ｖｔｈ０をプラス側にシフトさせることができる。トランジスタＭ１０はＶｔｈ０を高く保つことで、ノーマリーオンを防ぐことができ、トランジスタＭ１０を含む半導体装置全体の消費電力を下げることができる。例えば、トランジスタＭ１０をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
〔電圧生成回路１１〕
電圧生成回路１１の回路構成例を図２（Ａ）及び図２（Ｂ）に示す。これらの回路図は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧ０が出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図２（Ａ）に示す電圧生成回路１１ａは、トランジスタＭ２１乃至トランジスタＭ２４、および容量素子Ｃ２１乃至容量素子Ｃ２４を有する。以降、トランジスタＭ２１乃至トランジスタＭ２４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至トランジスタＭ２４のゲートは、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、容量素子Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、容量素子Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１１ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧ０を生成する機能を有する。電圧生成回路１１ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至トランジスタＭ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至トランジスタＭ２４の逆方向電流が低減できて好ましい。
図２（Ｂ）に示す電圧生成回路１１ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、電圧生成回路１１ａの説明を援用する。
〔電圧保持回路１２〕
電圧保持回路１２は、トランジスタＭ１１を有する（図１参照）。トランジスタＭ１１は第１ゲートおよび第２ゲートを有する。第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。なお、以降の説明において、トランジスタＭ１１はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ１１の第１端子は電圧生成回路１１に電気的に接続され、トランジスタＭ１１の第２端子はノードＮＤに電気的に接続されている。トランジスタＭ１１の第２端子は、トランジスタＭ１１の第１ゲートおよびトランジスタＭ１１の第２ゲートに電気的に接続されている。トランジスタＭ１１はダイオードとしての機能を有する。
電圧保持回路１２は、電圧生成回路１１が生成した電圧ＶＢＧ０を、電圧ＶＢＧとして、トランジスタＭ１０が有する第２ゲートに印加し保持する機能を有する。なお、トランジスタＭ１１のしきい値電圧をＶｔｈ１とすると、ＶＢＧ０＝ＶＢＧ−Ｖｔｈ１の関係が成り立つ。
トランジスタＭ１１は、トランジスタＭ１０の第２ゲートに電位を書き込み、保持する機能を有する。図３（Ａ）は、一例として、トランジスタＭ１０の第２ゲートに負電位（−５Ｖ）が書き込まれた例を示している。トランジスタＭ１０の第２ゲートに書き込まれた負電位はトランジスタＭ１０のＶｔｈ０をプラスにシフトさせる。トランジスタＭ１１はその第１端子をＧＮＤにすることで、書き込まれた負電位を保持し、トランジスタＭ１０はノーマリ・オフを維持することができる。
図３（Ａ）において、トランジスタＭ１１はＶＧが０Ｖとなる。ＶＧ＝０Ｖにおけるドレイン電流（以降、「カットオフ電流」または「Ｉｃｕｔ」と呼ぶ）が十分に小さければ、トランジスタＭ１１は電荷の流れを遮断し、電圧保持回路１２は上記負電位を長期間保持することができる。
トランジスタＭ１１のチャネル長は、トランジスタＭ１０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ１０のチャネル長を１μｍ未満とした場合、トランジスタＭ１１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。トランジスタＭ１１のチャネル長を長くすることで、トランジスタＭ１１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＭ１１はソースとドレイン間の耐圧を高くすることができる。トランジスタＭ１１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１１と、トランジスタＭ１０との接続を容易にすることができ好ましい。
トランジスタＭ１１には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
トランジスタＭ１１はトランジスタＭ１０よりも小さいカットオフ電流が要求される。一方で、トランジスタＭ１０はトランジスタＭ１１よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタＭ１１はトランジスタＭ１０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ１０はトランジスタＭ１１よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
なお、トランジスタＭ１１の第２ゲートは、場合によっては省略してもよい。
また、電圧保持回路１２は、直列に接続された複数のトランジスタＭ１１で構成されていてもよい（図３（Ｂ）参照）。
〔補正回路２０〕
補正回路２０は、温度を測定し、得られた温度情報に応じてトランジスタＭ１０の第２ゲートに印加される電圧を制御する機能を有する。補正回路２０は、温度が異なる場合においても、トランジスタＭ１０のオフ電流が概略等しくなるように第２ゲートに印加される電圧を制御する。
図４はＯＳトランジスタのＩＤ（ドレイン電流）−ＶＧ（ゲート電圧）特性の温度依存性を示す模式図である。ＩＤ−ＶＧ特性は、ゲート電圧（ＶＧ）の変化に対するドレイン電流（ＩＤ）の変化を示す。図４において、横軸はＶｇをリニアスケールで示し、縦軸はＩＤをログスケールで示している。
図４において、温度Ａは８５℃、温度Ｂは２７℃、温度Ｃは−４０℃で測定したＯＳトランジスタのＩＤ−ＶＧ特性の例を示している。なお、それぞれの温度でバックゲート電圧は同じにしている。ＯＳトランジスタは、低温になるほどしきい値電圧がプラスにシフトしオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどしきい値電圧がマイナスにシフトし、サブスレッショルド係数が増大する。その結果、カットオフ電流が増大する。図４において、温度Ａでのカットオフ電流をＩｃｕｔＡ、温度ＢをＩｃｕｔＢ、温度ＣをＩｃｕｔＣで示している。図４に示すように、温度が高くなるほど、カットオフ電流が増大する。
トランジスタＭ１０にＯＳトランジスタを用いた場合、図４に示すように、温度によってしきい値電圧（Ｖｔｈ０）が変動してしまう。低温になるほどＶｔｈ０はプラスにシフトし、高温になるほどＶｔｈ０はマイナスにシフトする。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。そのため、半導体装置１００は補正回路２０を有することが好ましい。半導体装置１００は、例えば、低温になるほど高いバックゲート電圧をトランジスタＭ１０に印加する機能を有し、トランジスタＭ１０のＶｔｈ０をマイナス方向にシフトさせ、オン電流を高くすることができる。それにより、回路の動作速度を上昇させることができる。
補正回路２０は、温度センサ１７、電圧制御回路１８、バッファ１５及び容量素子１４を有する（図１参照）。
温度センサ１７は、半導体装置１００の温度をセンシングし、温度情報ＶＴｅｍｐを出力する機能を有する。温度情報ＶＴｅｍｐはアナログデータであり、温度センサ１７がセンシングした温度に対応する。温度情報ＶＴｅｍｐは、電圧であってもよいし、電流であってもよい。
温度センサ１７として、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどを用いることができる。
電圧制御回路１８は、温度センサ１７から取得した温度情報ＶＴｅｍｐに応じて、トランジスタＭ１０の第２ゲートに印加される電圧を制御する機能を有する。電圧制御回路１８は、マイクロコンピュータ、マイクロプロセッサまたはアンプを有し、変換式をもとに温度情報ＶＴｅｍｐを変換して制御電圧ＶＣＴＲを出力する。なお、本明細書等において、マイクロコンピュータまたはマイクロプロセッサをマイコンと記す場合がある。
制御電圧ＶＣＴＲは、トランジスタＭ１０のカットオフ電流が温度によらず概略同じになるようにバックゲート電圧ＶＢＧを制御する。前述の変換式は、温度情報ＶＴｅｍｐから、温度に応じた制御電圧ＶＣＴＲに変換する式である。温度に応じて異なるバックゲート電圧ＶＢＧを用い、トランジスタＭ１０のカットオフ電流を概略同じにすることで、出力端子ＶＯＵＴと電気的に接続された回路は広い温度範囲で高い動作周波数を有することができる。
トランジスタＭ１０のカットオフ電流が概略同じになるようにバックゲート電圧ＶＢＧを制御した場合の、ＩＤ−ＶＧ特性を図５に示す。図５は、温度Ａ、温度Ｂ及び温度Ｃそれぞれのカットオフ電流がＩｃｕｔ０になるようにバックゲート電圧ＶＢＧを調整する例を示している。Ｉｃｕｔ０として、例えば、半導体装置の仕様から、トランジスタに求められるカットオフ電流値を用いてもよい。
Ｉｃｕｔ０として、例えば、仕様の温度範囲において最も高くなるカットオフ電流値を用いてもよい。図４及び図５に示した例では、カットオフ電流が最も高い温度ＡのＩｃｕｔＡを、Ｉｃｕｔ０として用いることができる。温度Ｂでカットオフ電流をＩｃｕｔ０とするには、温度Ａよりも高い制御電圧ＶＣＴＲを出力し、温度Ａよりも高いバックゲート電圧ＶＢＧとする。温度Ｃでカットオフ電流をＩｃｕｔ０とするには、温度Ｂよりも高い制御電圧ＶＣＴＲを出力し、温度Ｂよりも高いバックゲート電圧ＶＢＧとする。
温度情報ＶＴｅｍｐから制御電圧ＶＣＴＲへの変換の例を図６（Ａ）、図６（Ｂ）及び図６（Ｃ）に示す。図６（Ａ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲは線形関係を有する構成とすることができる。図６（Ｂ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲは非線形関係を有する構成としてもよい。図６（Ａ）及び図６（Ｂ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲの変換式を用いることで、温度の違いを細かく補正できる。なお、図６（Ａ）及び図６（Ｂ）は、温度が高いほど温度情報ＶＴｅｍｐが高い値となる例を示している。また、図６（Ｃ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲのテーブルを用いて変換する構成としてもよい。例えば、温度情報ＶＴｅｍｐ１乃至ＶＴｅｍｐｎそれぞれに対し、制御電圧ＶＣＴＲ１乃至ＶＣＴＲｎを出力する構成としてもよい（ｎは２以上の整数）。
トランジスタＭ１０と同じまたは類似の構造のトランジスタの特性から、図６（Ａ）及び図６（Ｂ）に示す変換式、または図６（Ｃ）に示すテーブルを予め作成し、該変換式または該テーブルを電圧制御回路１８に保持させる。電圧制御回路１８に保持された変換式またはテーブルを用いることにより、電圧制御回路１８は温度情報ＶＴｅｍｐに応じた制御電圧ＶＣＴＲを出力できる。
電圧制御回路１８が出力する制御電圧ＶＣＴＲは、バッファ１５の入力に供給される。容量素子１４の一方の電極はバッファ１５の出力と電気的に接続され、他方の電極はノードＮＤと電気的に接続される。なお、バッファ１５は、必要に応じて複数設けてもよいし、場合によっては省略してもよい。
電圧制御回路１８からノードＮＤに印加する電圧は、容量素子１４の容量と、ノードＮＤに生じる寄生容量の比で決定される。容量素子１４の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子１４の容量値は、該寄生容量の容量値の５倍以上が好ましく、さらには１０倍以上が好ましい。このようにすることで、補正回路２０からノードＮＤに、温度に応じた電圧を供給することができる。また、温度に応じて出力端子ＶＯＵＴの電圧ＶＢＧを変化させることが出来る。
トランジスタＭ１０の電気特性の温度変化を考慮しない場合、必要以上に大きな電圧をトランジスタＭ１０の第２ゲートに印加することになる。必要以上に大きな電圧が、トランジスタＭ１０の第２ゲートに長時間印加されると、トランジスタＭ１０の電気特性が劣化し、信頼性を損ねる恐れがある。本発明の一態様によれば、温度に応じてトランジスタＭ１０の第２ゲートに印加する電圧を変化させることができる。よって、必要最低限の電圧をトランジスタＭ１０の第２ゲートに印加することができる。本発明の一態様によれば、トランジスタＭ１１を含む半導体装置の信頼性を高めることができる。
温度センサ１７は、電圧制御回路１８をその内部に備えてもよい。その場合の回路図を図７に示す。図７において、温度センサ１９は内部に電源制御回路（図示せず）を備え、ＶＣＴＲを直接出力することができる。
以上、本実施の形態に示す半導体装置１００を用いることで、オン電流が高い半導体装置を提供することができる。また、動作速度が速い半導体装置を提供することができる。また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に記載の半導体装置１００を用いた記憶装置について説明する。
＜記憶装置＞
図８は、記憶装置の構成例を示すブロック図である。記憶装置３００は、周辺回路３１１、セルアレイ４０１、および半導体装置１００を有する。周辺回路３１１は、ローデコーダ３２１、ワード線ドライバ回路３２２、ビット線ドライバ回路３３０、出力回路３４０、コントロールロジック回路３６０を有する。
ワード線ドライバ回路３２２は、配線ＷＬに電位を供給する機能を有する。ビット線ドライバ回路３３０は、カラムデコーダ３３１、プリチャージ回路３３２、増幅回路３３３、および書き込み回路３３４を有する。プリチャージ回路３３２は、配線ＳＬ（図示せず）などをプリチャージする機能を有する。増幅回路３３３は、配線ＢＩＬまたは配線ＲＢＬから読み出されたデータ信号を増幅する機能を有する。なお、配線ＷＬ、配線ＳＬ、配線ＢＩＬ、および配線ＲＢＬは、セルアレイ４０１が有するメモリセル４１１に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路３４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置３００の外部に出力される。
記憶装置３００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路３１１用の高電源電圧（ＶＤＤ）、セルアレイ４０１用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置３００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ３２１およびカラムデコーダ３３１に入力され、ＷＤＡＴＡは書き込み回路３３４に入力される。
コントロールロジック回路３６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ３２１、カラムデコーダ３３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路３６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
セルアレイ４０１を構成するトランジスタにＯＳトランジスタを適用することができる。また、周辺回路３１１を構成するトランジスタにＯＳトランジスタを適用することができる。セルアレイ４０１と周辺回路３１１を、ＯＳトランジスタを用いて形成することで、セルアレイ４０１と周辺回路３１１を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。
〔セルアレイの構成例〕
図９にセルアレイ４０１の詳細を記載する。セルアレイ４０１は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセル４１１を有し、メモリセル４１１は行列状に配置されている。図９では、メモリセル４１１のアドレスも併せて表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）のアドレスに位置しているメモリセル４１１を図示している。なお、セルアレイ４０１とワード線ドライバ回路３２２とを接続している配線の数は、メモリセル４１１の構成、一列中に含まれるメモリセル４１１の数などによって決まる。また、セルアレイ４０１とビット線ドライバ回路３３０とを接続している配線の数は、メモリセル４１１の構成、一行中に含まれるメモリセル４１１の数などによって決まる。
〔メモリセルの構成例〕
図１０に、上述のメモリセル４１１に適用できるメモリセル４１１Ａ乃至メモリセル４１１Ｅの構成例を示す。
［ＤＯＳＲＡＭ］
図１０（Ａ）に、ＤＲＡＭ型のメモリセル４１１Ａの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ。メモリセル４１１Ａは、トランジスタＭ１１と、容量素子ＣＡと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＧＮＤＬと接続されている。配線ＧＮＤＬは、低レベル電位（基準電位という場合がある。）を与える配線である。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みおよび読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を電気的に接続することによって行われる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ａに限定されず、回路構成の変更を行うことができる。
トランジスタＭ１１をメモリセルに用いる場合は、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタの半導体層に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体を用いることが好ましい。
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１１としてＯＳトランジスタを用いることによって、トランジスタＭ１１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ａ、メモリセル４２０、メモリセル４３０に対して多値データ、またはアナログデータを保持することができる。
トランジスタＭ１１としてＯＳトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
［ＮＯＳＲＡＭ］
図１０（Ｂ）に、２つのトランジスタと１つの容量素子を有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｂの回路構成例を示す。メモリセル４１１Ｂは、トランジスタＭ１１と、トランジスタＭ３と、容量素子ＣＢと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＷＢＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＲＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＲＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線ＲＬには、基準電位を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。
データの読み出しは、配線ＲＬと配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、およびトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、およびトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ｂに限定されず、回路の構成を適宜変更することができる。
例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１０（Ｃ）に示す。メモリセル４１１Ｃは、メモリセル４１１Ｂの配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ１１の第２端子、およびトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル４１１Ｃは、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
なお、メモリセル４１１Ｂおよびメモリセル４１１Ｃにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１にＯＳトランジスタを用いて、メモリセル４１１Ｂおよびメモリセル４１１Ｃのような２Ｔｒ１Ｃ型のメモリセルを用いた記憶装置をＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）という。
なお、トランジスタＭ３のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）とすることができる（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
また、図１０（Ｄ）に、３トランジスタ１容量素子のゲインセル型（「３Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｄの回路構成例を示す。メモリセル４１１Ｄは、トランジスタＭ１１、トランジスタＭ５、およびトランジスタＭ６と、容量素子ＣＣと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、書き込みワード線として機能し、配線ＲＬは、読み出しワード線として機能する。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ５のゲートの電位を保持する。
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＬに高レベル電位を印加することによって行われる。配線ＲＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、および配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、回路の構成を適宜変更することができる。
なお、メモリセル４１１Ｄにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１としてＯＳトランジスタを適用した３Ｔｒ１Ｃ型のメモリセル４１１Ｄは、前述したＮＯＳＲＡＭの一態様である。
なお、本実施の形態で説明したトランジスタＭ５およびＭ６のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ５およびＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
［ｏｘＳＲＡＭ］
図１０（Ｅ）に、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）型のメモリセル４１１Ｅの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＳＲＡＭを、ｏｘＳＲＡＭと呼ぶ。なお、図１０（Ｅ）に示すメモリセル４１１Ｅは、バックアップ可能なＳＲＡＭ型のメモリセルである。
メモリセル４１１Ｅは、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、有する。また、トランジスタＭ７およびトランジスタＭ８は、トランジスタＭ１１に相当する。なお、トランジスタＭ７乃至トランジスタＭ１０は、バックゲートを有するトランジスタである。なお、トランジスタＭＳ１、およびトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、およびトランジスタＭＳ４は、ｎチャネル型トランジスタである。
トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＬと接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と接続されている。
トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＬと接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と接続されている。
トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと接続されている。
トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と接続されている。
容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。
配線ＢＩＬおよび配線ＢＩＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、およびトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。
配線ＢＧＬ１乃至配線ＢＧＬ４は、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。なお、記憶装置３００に複数の半導体装置１００を設け、配線ＢＧＬ１乃至配線ＢＧＬ４をそれぞれ異なる半導体装置１００と電気的に接続してもよい。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
ところで、メモリセル４１１Ｅは、トランジスタＭＳ１乃至トランジスタＭＳ４によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、およびトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、およびトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、および容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子、および容量素子ＣＤ２の第１端子を保持する。
データの読み出しは、あらかじめ配線ＢＩＬおよび配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬおよび配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、および容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを用いることが好ましい。トランジスタＭ７乃至トランジスタＭ１０にＯＳトランジスタを用いることによって、メモリセル４１１Ｅに書き込んだデータを長時間保持することができるため、メモリセル４１１Ｅのリフレッシュの頻度を少なくすることができる。また、メモリセル４１１Ｅのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ｅに多値データ、またはアナログデータを保持することができる。
なお、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、メモリセルにＯＳトランジスタを用いることで、メモリセルへの電力供給を停止してもメモリセルに書き込まれた情報を長期間保持することができる。よって、情報の読み書きが必要の無い期間に、周辺回路３１１の一部または全部への電力供給を停止させることができる。
１つの半導体装置１００を全てのメモリセルと電気的に接続してもよい。また、記憶装置３００に複数の半導体装置１００を設けて、１列毎または複数列毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、１行毎または複数行毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、セルアレイに含まれる複数のメモリセルを複数のブロックに分けて、１ブロック毎または複数のブロック毎に１つの半導体装置１００を設けてもよい。
本実施の形態で説明したメモリセルは、ＣＰＵやＧＰＵなどに含まれる、レジスタおよびキャッシュなどの記憶素子に用いることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置の断面構成例について図面を用いて説明する。
＜記憶装置の構造例＞
図１１に、記憶装置３００の一部の断面を示す。図１１に示す記憶装置３００は、基板２３１上に、層３１０および層３２０を積層している。図１１では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。
〔層３１０〕
図１１において、層３１０は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１１では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によってそれぞれ他のトランジスタと電気的に分離される。素子分離層の形成には、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、基板２３１上に絶縁層２３４が設けられ、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔層３２０〕
層３２０は、層３１０上に設けられる。層３２０は、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１１では、トランジスタ３６８ａおよびトランジスタ３６８ｂのチャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、上記実施の形態に示したトランジスタＭ１１に相当する。よって、トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにＯＳトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。また、電極３６７が、絶縁層３６１乃至絶縁層３６４中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。絶縁層３６４上に、絶縁層３６５、絶縁層３６６、絶縁層３７１、絶縁層３７２、絶縁層３７３、絶縁層３７５、および絶縁層３７６が設けられている。
絶縁層３７５および絶縁層３７６は、トランジスタ３６８ａおよびトランジスタ３６８ｂ上に設けられている。また、電極３７４が、絶縁層３６５、絶縁層３６６、絶縁層３７１、絶縁層３７２、絶縁層３７３、絶縁層３７５、絶縁層３７６中に埋設されている。電極３７４はコンタクトプラグとして機能する。
絶縁層３７６上に電極３７７が設けられ、電極３７７は電極３７４を介して電極３６７と電気的に接続される。
また、電極３７７上に、絶縁層３７８、および絶縁層３７９が設けられている。容量素子３６９ａおよび容量素子３６９ｂは、絶縁層３７８および絶縁層３７９に形成された開口中に配置された電極３９１と、電極３９１および絶縁層３７９上の絶縁層３９２と、絶縁層３９２上の電極３９３と、を有する。絶縁層３７８および絶縁層３７９に形成された開口の中に、電極３９１の少なくとも一部、絶縁層３９２の少なくとも一部、および電極３９３の少なくとも一部が配置される。
電極３９１は容量素子の下部電極として機能し、電極３９３は容量素子の上部電極として機能し、絶縁層３９２は、容量素子の誘電体として機能する。容量素子は、絶縁層３７８および絶縁層３７９の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口を深くするほど、容量素子の静電容量を大きくすることができる。このように容量素子の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
絶縁層３７８および絶縁層３７９に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。
また、絶縁層３９２および電極３９３上に、絶縁層３８１および絶縁層３８２を有する。また、絶縁層３７８、絶縁層３７９、絶縁層３９２、絶縁層３８１、および絶縁層３８２中に電極３８３が埋設されている。電極３８３は、電極３７７と電気的に接続される。電極３８３は、コンタクトプラグとして機能できる。また、絶縁層３８２上に電極３８４が設けられている。電極３８４は電極３８３と電気的に接続される。また、電極３８４上に絶縁層３８５が設けられている。
＜変形例＞
図１２に記憶装置３００Ａの一部の断面を示す。記憶装置３００Ａは記憶装置３００の変形例である。記憶装置３００Ａは、層３１０Ａおよび層３２０を有する。記憶装置３００Ａでは、基板２３１として絶縁性基板（例えば、ガラス基板）を用いる。
層３１０Ａは、トランジスタ２６８ａ、トランジスタ２６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。層３１０Ａに含まれるトランジスタには薄膜トランジスタ（例えば、ＯＳトランジスタ）を用いる。層３１０Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、層３１０Ａを単極性の集積回路にすることができる。記憶装置３００Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、記憶装置３００Ａを単極性の記憶装置にすることができる。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層、および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体材料を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのような極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかに元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において、原子配列は周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物濃度が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図１３（Ａ）はトランジスタ５００Ａの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５００Ａと、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ５００Ａと電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ５００Ａは、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁層として機能する絶縁層５５０と、第２のゲート絶縁層として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電層５４０ａと、ソースまたはドレインの他方として機能する導電層５４０ｂと、絶縁層５７４とを有する。
また、図１３に示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３０ｃ、絶縁層５５０、および導電層５６０は、導電層５４０ａ、および導電層５４０ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層でまたは積層して用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の多層膜構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５００Ａにおいて、導電層５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。トランジスタ５００Ａでは、導電層５６０が、絶縁層５８０などに形成されている開口を埋めるように自己整合的に形成される。導電層５６０をこのように形成することにより、導電層５４０ａと導電層５４０ｂとの間の領域に、導電層５６０を位置合わせすることなく確実に配置することができる。
また、導電層５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００Ａの閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ５００Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１または絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ５００Ａでは、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁層としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層でまたは積層して用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層５２１を得ることができる。
なお、図１３には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
チャネルが形成される酸化物に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が少ない。よって、消費電力が低減された半導体装置を実現できる。また、酸化物半導体は、スパッタリング法などを用いて形成できるため、高集積型の半導体装置の実現が容易となる。
例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、ガリウム、イットリウム、または錫を用いるとよい。また、半導体層５３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
なお、酸化物５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電層５４０は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４０ａと、導電層５４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１３では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４０上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４０が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４０の材料選択の幅を広げることができる。例えば、導電層５４０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁層として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ５００Ａとの間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁層５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ５００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５００Ａは、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層でまたは積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図１４（Ａ）はトランジスタ５００Ｂの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ｂは、導電層５４０（導電層５４０ａ、および導電層５４０ｂ）と、酸化物５３０ｃ、絶縁層５５０、および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１５（Ａ）、図１５（Ｂ）及び図１５（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図１５（Ａ）はトランジスタ５００Ｃの上面図である。図１５（Ｂ）はトランジスタ５００Ｃのチャネル長方向の断面図であり、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）はトランジスタ５００Ｃのチャネル幅方向の断面図であり、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図１５に示すトランジスタ５００Ｃにおいて、図１３に示すトランジスタ５００Ａと同機能を有する構造には、同符号を付記し、詳細については、図１３に示すトランジスタ５００Ａに係る記載を参酌することができる。
図１５に示すトランジスタ５００Ｃは、導電層５４０ａと酸化物５３０ｂの間に導電層５４７ａが配置され、導電層５４０ｂと酸化物５３０ｂの間に導電層５４７ｂが配置される点において、図１３に示すトランジスタ５００Ａと異なる。ここで、導電層５４０ａ（導電層５４０ｂ）は、導電層５４７ａ（導電層５４７ｂ）の上面および導電層５６０側の側面と、酸化物５３０ｂの上面に接して設けられている。ここで、導電層５４７は、導電層５４０に用いることができる導電体を用いればよい。さらに、導電層５４７の膜厚は、少なくとも導電層５４０より厚いことが好ましい。
また、図１５に示すトランジスタ５００Ｃは、導電層５４０ａと導電層５４０ｂの距離が、絶縁層５８０、絶縁層５７４、および絶縁層５４５に形成される開口のチャネル長方向の長さより短い点において、図１３に示すトランジスタ５００Ａと異なる。
図１５に示すトランジスタ５００Ｃは、上記のような構成を有することにより、酸化物５３０の導電層５４０ａおよび導電層５４０ｂ近傍の領域にも、導電層５６０の電界の寄与を大きくすることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電層５４７ａ（導電層５４７ｂ）は、導電層５４６ａ（導電層５４６ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層５４６ａ（導電層５４６ｂ）を埋め込む開口を形成するエッチングにおいて、当該開口の底部に導電層５４７ａ（導電層５４７ｂ）が設けられるので、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１５に示すトランジスタ５００Ｃは、絶縁層５７４の上に接して絶縁層５４５を配置する構成にしてもよい。絶縁層５７４としては、水または水素などの不純物や、過剰な酸素が、絶縁層５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層５７４としては、絶縁層５４５に用いることができる絶縁体を用いることができる。また、絶縁層５７４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１５に示すトランジスタ５００Ｃは、図１３に示すトランジスタ５００Ａと異なり、導電層５０５を単層構造で設けてもよい。この場合、パターン形成された導電層５０５の上に絶縁層５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電層５０５の上面の平坦性を良好にすることが好ましい。例えば、導電層５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層５０５の上に形成される、絶縁層５２４の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
導電層５４６ａ、導電層５４６ｂ、導電層５４８ａおよび導電層５４８ｂは、容量素子、トランジスタと接続するプラグまたは配線としての機能を有する。導電層５４６ａ、導電層５４６ｂ、導電層５４８ａおよび導電層５４８ｂの材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜トランジスタの構造例４＞
　図１６（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図１６（Ａ）はトランジスタ５００Ｄの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図１６（Ａ）乃至（Ｃ）では、導電層５４０及び導電層５４７を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁層５７４の間に、絶縁層５７３を有する。絶縁層５７３としては、絶縁層５７４に用いることができる材料を用いることができる。
　図１６に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに上記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
　具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
　続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁層５７３となる絶縁膜、および絶縁層５７４となる絶縁膜を成膜してもよい。絶縁層５７３となる絶縁膜、および絶縁層５７４を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁層５５０とが重畳する領域を設けることができる。
　具体的には、絶縁層５７４となる絶縁膜上に絶縁層５８０となる絶縁膜を設けた後、絶縁層５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁層５７３の一部も除去するとよい。従って、絶縁層５８０に設けられた開口部の側面には、絶縁層５７４、および絶縁層５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜を順に成膜した後、絶縁層５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜の一部を除去することで、図１６に示すトランジスタを形成することができる。
　なお、絶縁層５７３、および絶縁層５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　図１６に示すトランジスタは、既存の装置を転用することができ、さらに、導電層５４２及び導電層５４７を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例５＞
図１７（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図１７（Ａ）はトランジスタ５００Ｅの上面図である。図１７（Ｂ）は、図１７（Ａ）に一点鎖線で示すＬ１−Ｌ２部位の断面図である。図１７（Ｃ）は、図１７（Ａ）に一点鎖線で示すＷ１−Ｗ２部位の断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｅはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ａでは、絶縁層５７４の一部が絶縁層５８０に設けられた開口部内に設けられ、導電層５６０の側面を覆うように設けられている。一方で、トランジスタ５００Ｅでは絶縁層５８０と絶縁層５７４の一部を除去して開口が形成されている。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００Ｅは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００Ｅは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁層５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁層５５０側に拡散しうるＩｎを抑制することができる。絶縁層５５０は、ゲート絶縁層として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い表示装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置３００が組み込まれた電子部品の例を、図１８（Ａ）、（Ｂ）を用いて説明を行う。
図１８（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１８（Ａ）に示す電子部品７００はＩＣチップであり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置３００が設けられている。図１８（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１８（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置３００が設けられている。
電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５には、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１には、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１８（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図１９を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２０にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図２０（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図２０（Ｂ）はＳＤカードの外観の模式図であり、図２０（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図２０（Ｄ）はＳＳＤの外観の模式図であり、図２０（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
なお、本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
本実施例では、実施の形態２に示したＤＯＳＲＡＭについて動作周波数を見積もった。ＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成を想定した。
ＤＯＳＲＡＭに求められる仕様の一つである「変動許容電圧」とは、ＤＯＳＲＡＭの容量素子にかかる電圧がデータ書き込み後から変動する量の許容値である。また、ＤＯＳＲＡＭの「データ保持時間」とは、ＤＯＳＲＡＭが有する容量素子にかかる電圧の変動量が変動許容電圧に達するまでに要する時間と言える。本実施例では、「変動許容電圧」を０．２Ｖとし、「データ保持時間」を容量素子（保持容量３．５ｆＦ）にかかる電圧がデータ書き込み後の状態から０．２Ｖ低下するまでに要する時間とした。例えば、本実施例でＤＯＳＲＡＭのデータ保持が１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後から０．２Ｖ低下するまでの時間が１時間であることを意味する。
ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのカットオフ電流の大きさに依存する。前述した様に、トランジスタのカットオフ電流（Ｉｃｕｔ）とは、トランジスタのＶＧ＝０ＶにおけるＩＤである。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電圧の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また、目標とするＤＯＳＲＡＭの保持時間を設定し、前述した電荷量０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値（以下、Ｉｃｕｔ０と記す）を見積ることもできる。保持時間の目標を１時間とする場合、トランジスタに求められるＩｃｕｔは約２００ｚＡ（２００×１０−２１Ａ）となった。図５に示すＩｃｕｔ０が２００ｚＡとなるようにバックゲート電圧を調整することで、広い温度範囲で高い動作周波数を有するＮＯＳＲＡＭとすることができる。本実施例では、ＤＯＳＲＡＭのバックゲート電圧と動作周波数に関係について評価した。
ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１３に示すトランジスタ５００Ａを試作し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図１０（Ａ）に示すトランジスタＭ１１として、上記トランジスタ５００Ａを想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
試作したトランジスタ５００Ａのサイズは、Ｌ（チャネル長）を０．３８μｍ、Ｗ（チャネル幅）を０．２３μｍとした。試料は、試料Ａ、試料Ｂ及び試料Ｃの３種類を用意した。
試作したトランジスタ５００Ａにおいて、酸化物５３０ａは、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
試作したトランジスタ５００Ａにおいて、酸化物５３０ｂは、膜厚が２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
試作したトランジスタ５００Ａにおいて、酸化物５３０ｃは、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を１３０℃とし、アルゴンと酸素の混合ガスで行った。
トランジスタ５００Ａの作製後に、試料Ａ及び試料Ｂは、窒素ガス雰囲気下で４００℃４時間の熱処理を行った。試料Ｃは、窒素ガス雰囲気下で４００℃８時間の熱処理を行った。
次に、試料Ａ、試料Ｂ及び試料Ｃにおいて、トランジスタ５００ＡのＩＤ−ＶＧ測定を行った。ＩＤ−ＶＧ測定は、トランジスタのドレイン電圧ＶＤを＋１．０８Ｖに、ソース電圧ＶＳを０Ｖに、ゲート電圧ＶＧを−１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは−２Ｖ、−３Ｖ、−４Ｖ、−５Ｖの４水準で行った。測定温度は、−４０℃、２７℃、８５℃の３水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＩＤ−ＶＧ測定を実施した。また、それぞれのバックゲート電圧ＶＢＧ及び測定温度に対し、３素子ずつ測定を行った。
得られたＩＤ−ＶＧカーブから、トランジスタのシフト電圧（Ｖｓｈ）及びサブスレッショルドスイング値（Ｓｖａｌｕｅ）を算出した。シフト電圧（Ｖｓｈ）とは、トランジスタのＩＤ−ＶＧカーブにおいて、カーブ上の傾きが最大である点における接線が、ＩＤ＝１ｐＡの直線と交差するＶＧと定義する。
トランジスタ５００Ａは、実施の形態１の＜半導体装置の作製方法＞で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。トランジスタ５００ＡにおいてもＩｃｕｔの実測は困難であったため、前述のＩＤ−ＶＧカーブから得られたＶｓｈ及びＳｖａｌｕｅから、式（１）を用いた外挿によってＩｃｕｔを見積もった。なお、式（１）に示すように、トランジスタのオフ電流がＶＧ＝０Ｖに達するまで、Ｓｖａｌｕｅに従ってＩＤが単調減少すると仮定した。
Figure JPOXMLDOC01-appb-M000001
ここで、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクルの逆数とする。ＤＯＳＲＡＭのデータ書き込みサイクルは、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５５Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５５Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩＤの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２１（Ａ）参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３４／０．２２μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩＤを測定した。図２１（Ａ）は、容量素子ＣｓにトランジスタＴｒ１を介してデータを書き込む場合を想定している。それぞれＤはドレイン、Ｇはゲート、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶｓとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。具体的には、トランジスタのゲート電圧ＶＧを＋２．９７Ｖに、ドレイン電圧ＶＤを＋１．０８Ｖに、ソース電圧Ｖｓを０Ｖから＋０．５５Ｖまで掃引することでトランジスタのＩＤ測定を行った。バックゲート電圧ＶＢＧは−２Ｖ、−３Ｖ、−４Ｖ、−５Ｖの４水準で行った。測定温度は、−４０℃、２７℃、８５℃の３水準で行った。
なお、トランジスタ５００Ａ（Ｌ／Ｗ＝０．３４／０．２２μｍ）から得られたＩＤの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズで補正した。
ＤＯＳＲＡＭの充電が開始されてＶＳが書き込み判定電圧ＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２１（Ｂ）参照）。ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔＷ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝ＶＳ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩＤ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000002
式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを以下の式（３）で表すことができる（図２１（Ｃ）参照）。
Figure JPOXMLDOC01-appb-M000003
本実施例では、式（３）のＣｓに３．５ｆＦ、Ｖｃｓに＋０．５５Ｖ、前述のＩＤ−ＶＳ測定で得られたＩＤを代入し、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを算出した。
ＤＯＳＲＡＭの動作周波数ｆと充電時間ｔＷの関係を式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000004
式（４）においてＡは係数である。ＤＯＳＲＡＭにおいて、１回の動作時間のうち、書き込みに要する時間は４割と想定されることから、本実施例では係数Ａを０．４として動作周波数ｆを算出した。
試料Ａにおいて、電源電圧を２．５ＶでのＤＯＳＲＡＭの動作周波数を図２２（Ａ）、図２２（Ｂ）及び図２３に示す。図２２（Ａ）は−４０℃、図２２（Ｂ）は２７℃、図２３は８５℃で見積もった結果である。図２２（Ａ）、図２２（Ｂ）及び図２３はそれぞれ、バックゲート電圧ＶＢＧが−２．５Ｖ、−３Ｖ、−４Ｖ、−５．５Ｖそれぞれで見積もった動作周波数を示している。図２２（Ａ）、図２２（Ｂ）及び図２３において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。図２２（Ａ）、図２２（Ｂ）及び図２３に示すように、バックゲート電圧ＶＢＧが高くなるほど動作周波数が高くなる傾向を確認できた。また、電源電圧２．５Ｖにおいて、動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。半導体装置１００を用いてバックゲート電圧ＶＢＧの補正を行うことで、広い温度範囲において高い動作周波数で動作することが確認できた。
試料Ａにおいて、電源電圧を３．３ＶでのＤＯＳＲＡＭの動作周波数を図２４（Ａ）、図２４（Ｂ）及び図２５に示す。図２４（Ａ）は−４０℃、図２４（Ｂ）は２７℃、図２５は８５℃で見積もった結果である。図２４（Ａ）、図２４（Ｂ）及び図２５はそれぞれ、バックゲート電圧ＶＢＧが−２．５Ｖ、−３Ｖ、−４Ｖ、−５．５Ｖそれぞれで見積もった動作周波数を示している。図２４（Ａ）、図２４（Ｂ）及び図２５において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。図２４（Ａ）、図２４（Ｂ）及び図２５に示すように、バックゲート電圧ＶＢＧが高くなるほど動作周波数が高くなる傾向を確認できた。また、電源電圧３．３Ｖにおいて、動作周波数が１５０ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。半導体装置１００を用いてバックゲート電圧ＶＢＧの補正を行うことで、広い温度範囲において高い動作周波数で動作することが確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ａで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを−５．５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図２６に示す。図２６において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。低温になるほど動作周波数が低くなることを確認できた。
試料Ｂにおいて、電源電圧を２．５ＶでのＤＯＳＲＡＭの動作周波数を図２７（Ａ）、図２７（Ｂ）及び図２８に示す。図２７（Ａ）は−４０℃、図２７（Ｂ）は２７℃、図２８は８５℃で見積もった結果である。図２７（Ａ）、図２７（Ｂ）及び図２８はそれぞれ、バックゲート電圧ＶＢＧが−１．５Ｖ、−２Ｖ、−２．５Ｖ、−３Ｖ、−４Ｖ、−４．８Ｖそれぞれで見積もった動作周波数を示している。図２７（Ａ）、図２７（Ｂ）及び図２８において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、電源電圧２．５Ｖで、広い温度範囲において動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
試料Ｂにおいて、電源電圧を３．３ＶでのＤＯＳＲＡＭの動作周波数を図２９（Ａ）、図２９（Ｂ）及び図３０に示す。図２９（Ａ）は−４０℃、図２９（Ｂ）は２７℃、図３０は８５℃で見積もった結果である。図２９（Ａ）、図２９（Ｂ）及び図３０はそれぞれ、バックゲート電圧ＶＢＧが−１．５Ｖ、−２Ｖ、−２．５Ｖ、−３Ｖ、−４Ｖ、−４．８Ｖそれぞれで見積もった動作周波数を示している。図２９（Ａ）、図２９（Ｂ）及び図３０において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、電源電圧３．３Ｖで、広い温度範囲において動作周波数が１５０ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ｂで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを−４．８Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３１に示す。図３１において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、低温になるほど動作周波数が低くなることを確認できた。
試料Ｃで、電源電圧を２．５Ｖ、温度を−４０℃とした場合のＤＯＳＲＡＭの動作周波数を図３２に示す。図３２は、バックゲート電圧ＶＢＧが−２Ｖ、−３Ｖ、−４Ｖ、−５Ｖそれぞれで見積もった動作周波数を示している。図３２において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａ、試料Ｂと同様に試料Ｃにおいても、電源電圧２．５Ｖ、−４０℃において、動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ｃで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを−５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３３（Ａ）に示す。電源電圧を２．５Ｖ、バックゲート電圧ＶＢＧを−５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３３（Ｂ）に示す。図３３（Ａ）及び図３３（Ｂ）において、横軸は温度を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａ、試料Ｂと同様に試料Ｃにおいても、低温になるほど動作周波数が低くなることを確認できた。
本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、実施の形態２に示したＤＯＳＲＡＭ（図１０（Ａ）参照。）について、バックゲート電圧ＶＢＧを一定にして、異なる動作温度下でのデータ保持時間と動作周波数を見積もった。
ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１７に示すトランジスタ５００Ｅを試作し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図１０（Ａ）のトランジスタＭ１１として上記トランジスタ５００Ｅを想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
本実施例において、試作したトランジスタ５００Ｅのサイズは、チャネル長（Ｌ）を８０ｎｍ、チャネル幅（Ｗ）を５５ｎｍとした。
本実施例で試作したトランジスタ５００Ｅにおいて、酸化物５３０ａは、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリングは、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
また、本実施例で試作したトランジスタ５００Ｅの酸化物５３０ｂは、膜厚が１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
また、本実施例で試作したトランジスタ５００Ｅの酸化物５３０ｃは、膜厚が３ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物で成る。酸化物５３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を１３０℃とし、アルゴンと酸素の混合ガスで行った。
トランジスタ５００Ｅの作製後に、窒素ガス雰囲気下で４００℃８時間の熱処理を行った。
次に、トランジスタ５００ＥのＩＤ−ＶＧ測定を行った。ＩＤ−ＶＧ測定は、トランジスタ５００Ｅのドレイン電圧ＶＤを＋１．０８Ｖ、ソース電圧ＶＳを０Ｖとして、ゲート電圧ＶＧを−１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは、−５．７Ｖと−１０．５Ｖの２水準で行った。測定温度は１２５℃、８５℃、２７℃、および−４０℃の４水準で行った。具体的には、トランジスタ５００Ｅが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態で、トランジスタ５００ＥのＩＤ−ＶＧ測定を実施した。また、測定温度毎に、３素子ずつ測定を行った（ｎ＝３）。
次に、実施例１と同様に、得られたＩＤ−ＶＧカーブから、トランジスタのＶｓｈ及びＳｖａｌｕｅを算出した。算出したデータを基に、記憶容量１ＭｂのＤＯＳＲＡＭを想定してデータ保持時間とＤＯＳＲＡＭ動作周波数を見積った。
表１に、想定したＤＯＳＲＡＭの仕様値を示す。また、図３４に、想定したＤＯＳＲＡＭの概略図を示す。
Figure JPOXMLDOC01-appb-T000005
図３５（Ａ）乃至（Ｄ）に、トランジスタ５００Ｅのゲートに供給されトランジスタ５００Ｅをオン状態とする電圧ＶＧＯＮを２．２５Ｖ、トランジスタ５００Ｅをオフ状態とする電圧ＶＧＯＦＦを−０．７２Ｖ、トランジスタ５００Ｅのバックゲート電圧ＶＢＧを−５．７Ｖとした時の、データ保持時間と動作周波数の見積もりを示す。
図３５（Ａ）は、測定温度が１２５℃の時のデータ保持時間と動作周波数の見積もりである。図３５（Ｂ）は、測定温度が８５℃の時のデータ保持時間と動作周波数の見積もりである。図３５（Ｃ）は、測定温度が２７℃の時のデータ保持時間と勤作周波数の見積もりである。図３５（Ｄ）は、測定温度が−４０℃の時のデータ保持時間と動作周波数の見積もりである。
図３５（Ａ）乃至（Ｄ）より、全ての測定温度において、１００ＭＨｚ以上の動作周波数が見積もられている。また、全ての測定温度において、おおよそ１時間以上の保持時間が得られている。また、測定温度が低いほど、長い保持時間が得られることがわかる。
図３６（Ａ）乃至（Ｄ）に、図３５（Ａ）乃至（Ｄ）とは異なる動作条件での、データ保持時間と動作周波数の見積りを示す。具体的には、電圧ＶＧＯＮを１．６５Ｖ、電圧ＶＧＯＦＦを−１．３２Ｖ、電圧ＶＢＧを−３．０Ｖとした。図３６（Ａ）は、測定温度が１２５℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｂ）は、測定温度が８５℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｃ）は、測定温度が２７℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｄ）は、測定温度が−４０℃の時のデータ保持時間と動作周波数の見積もりである。また、測定温度毎に、１素子ずつ測定を行った（ｎ＝１）。
図３６（Ａ）乃至（Ｄ）より、全ての測定温度において、１００ＭＨｚ以上の動作周波数が見積もられている。また、図３５（Ａ）乃至（Ｄ）と同様に、測定温度が低いほど長い保持時間が得られることがわかる。測定温度が１２５℃の場合は、保持時間が約１年であるが、測定温度が８５℃以下では１０年以上のデータ保持時間が得られている。
本実施例より、ゲート電圧ＶＧおよびバックゲート電圧ＶＢＧを調節することで、ＤＯＳＲＡＭの動作周波数とデータ保持時間を調節できることがわかった。
半導体層にＣＡＡＣ構造を含むＩＧＺＯを用いた電界効果型トランジスタ（「ＣＡＡＣ−ＩＧＺＯ　ＦＥＴ」ともいう。）を作製し、１５０℃の高温環境下でのオフ電流および遮断周波数ｆＴなどを調査した。
＜ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの構造と特性＞
当該トランジスタは、図１７に示すトランジスタ５００Ｅと同様のトレンチゲート構造を有する自己整合型のトランジスタである。また、トップゲート（フロントゲート）側のゲート絶縁層の厚さをＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）換算で６ｎｍとした。また、バックゲート側のゲート絶縁層の厚さをＥＯＴ換算で３１ｎｍとした。
当該調査は、チャネル長（Ｌ）が２５ｎｍでチャネル幅（Ｗ）が２１ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴ、およびチャネル長（Ｌ）が６０ｎｍでチャネル幅（Ｗ）が６０ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴなどを用いて行なった。
図３７に、Ｌ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴのＩＤ−ＶＧ特性を示す。ＩＤ−ＶＧ特性の測定は、ドレイン電圧ＶＤを１．２Ｖ、ソース電圧ＶＳを０Ｖ、バックゲート電圧ＶＢＧを−１０Ｖとし、ゲート電圧ＶＧを０Ｖから２．５Ｖまで変化させて行なった。
ＩＤ−ＶＧ特性の測定結果から、Ｓｖａｌｕｅは７９ｍＶ／ｄｅｃ、電界効果移動度は１０．２ｃｍ２／Ｖｓ、オン電流は２．８μＡ（ＶＧ＝２．５Ｖ）、しきい値電圧Ｖｔｈは１．４４Ｖが得られた。
また、電流測定において測定器の下限値は通常１×１０−１２~１×１０−１３Ａ程度である。したがって、オフ電流が極めて低いという特徴を持つＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、１つのトランジスタでは正確なオフ電流の測定が不可能である。例えば、１×１０−２４Ａの電流値を測定するために、複数のトランジスタを並列に接続して測定する方法が考えられる。しかしながら、この場合、並列接続するトランジスタが１０１１個必要であり、現実的ではない。
本実施例では、図３８（Ａ）または（Ｂ）に示す回路を用いて、電流測定を行なった。具体的には、２００００個のＣＡＡＣ−ＩＧＺＯ　ＦＥＴを並列接続してＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）とし、ノードＦＮ電位変化の時間依存性を測定し、漏れ電流値を導出した。図３８（Ａ）に示す回路を用いることで、ゲートリーク電流Ｉｇ（ゲート−ソース間電流、ゲート−ドレイン間電流、およびゲート−バックゲート間電流の合計）の値を知ることができる。図３８（Ｂ）に示す回路を用いることで、オフ電流の値を知ることができる。
図３９に、８５℃、１２５℃、および１５０℃それぞれの温度環境下で測定したゲートリーク電流Ｉｇの測定結果を示す。ＤＵＴとして、２００００個のＬ／Ｗ＝６０ｎｍ／６０ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴを並列接続した。図３９の横軸は温度の逆数を１０００倍した値を示し、縦軸はＣＡＡＣ−ＩＧＺＯ　ＦＥＴ１つあたりのＩｇを対数で示している。測定は、ソース電圧ＶＳを２．４Ｖ、ドレイン電圧ＶＤを２．４Ｖ、ゲート電圧ＶＧを１．２Ｖにして行なった。これは、ソース電圧ＶＳが０Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧ＶＧが−１．２Ｖであることと同じであり、ＤＵＴとして用いるＣＡＡＣ−ＩＧＺＯ　ＦＥＴがオフ状態であることを意味している。なお、バックゲート電圧ＶＢＧは−１０Ｖとした。
図３９より、１５０℃の温度環境下においても、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴ１つあたりのＩｇは３．３×１０−２０Ａであり、ゲートリーク電流Ｉｇは十分低いことがわかった。
本実施例で作製したＣＡＡＣ−ＩＧＺＯ　ＦＥＴはバックゲート電極ＢＧＥ（Ｂａｃｋ　Ｇａｔｅ　Ｅｌｅｃｔｒｏｄｅ）を有する。図４０に示すように、バックゲート電極ＢＧＥに供給するバックゲート電圧ＶＢＧを変化させることによって、しきい値電圧Ｖｔｈが変化することが確認できた。しきい値電圧の変動量ｄＶｔｈ／ｄＶＢＧは、−０．１５Ｖ／Ｖである。また、図４１に示すように、バックゲート電圧ＶＢＧの変化に対する相互コンダクタンスｇｍの変化は小さいことが確認できた。一方で、バックゲート電圧ＶＢＧの変化に対する相互コンダクタンスｇｍの最大値は、Ｖｔｈと同様にシフトすることが確認できた。
バックゲート電極ＢＧＥを設けることにより動的なＶｔｈ制御が可能になる。よって、回路用途に応じてトランジスタの作製工程を変える必要がない。一方で、バックゲート電極ＢＧＥを設けることのデメリットも存在する。バックゲート電極ＢＧＥとトランジスタのソースドレイン間に寄生容量が生じ、ゲート遅延時間が大きくなる可能性がある。この可能性を検証するため、バックゲート電極ＢＧＥがあるトランジスタと無いトランジスタの遮断周波数ｆＴを比較した。遮断周波数ｆＴは、式（５）により導出される。
Figure JPOXMLDOC01-appb-M000006
式（５）において、Ｃｔｇはトップゲート（フロントゲート）側のゲート容量であり、Ｃｂｇはバックゲート側のゲート容量である。Ｃｇは、ＣｔｇとＣｂｇの合計容量である。式（５）より、バックゲート電極ＢＧＥ有無の比較において両者の遮断周波数ｆＴが同様であれば、ゲート容量で規格化されたｇｍは同様であることがわかる。
Ｌ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴにおいて、バックゲート電極ＢＧＥを有する素子と、ＢＧＥを有さない素子について遮断周波数ｆＴを測定した。測定は室温（２７℃）環境下で行なった。また、バックゲート電極ＢＧＥを有する素子については、バックゲート電圧ＶＢＧが０Ｖ、−３Ｖ、−６Ｖのそれぞれの場合について測定した。また、測定はＣＡＡＣ−ＩＧＺＯ　ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
図４２に測定結果を示す。バックゲート電極ＢＧＥを有する素子では３０ＧＨｚ、バックゲート電極ＢＧＥを有さない素子では２７ＧＨｚの遮断周波数ｆＴが得られた。また、バックゲート電圧ＶＢＧが−６Ｖの場合の遮断周波数ｆＴは２７．７ＧＨｚであり、バックゲート電圧ＶＢＧが０Ｖの場合と同様の遮断周波数ｆＴが得られた。これらのことから、バックゲート電極ＢＧＥの有無による遮断周波数ｆＴの変化は小さいことがわかった。よって、バックゲート電極ＢＧＥを付加しても遅延時間は増加しないことがわかった。また、バックゲート電極ＢＧＥを付加することで、温度変化で生じるＶｔｈシフトを抑制可能であることがわかった。
また、図４２とは異なる素子を用いて遮断周波数ｆＴの測定を行なった。具体的には、Ｌ／Ｗ＝３９ｎｍ／２８ｎｍでバックゲート電極ＢＧＥを有さないＣＡＡＣ−ＩＧＺＯ　ＦＥＴを用いて遮断周波数ｆＴの測定を行なった。測定は、室温（２７℃）環境下で行なった。また、測定はＣＡＡＣ−ＩＧＺＯ　ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
図４３に測定結果を示す。こちらの測定においても、３０ＧＨｚの遮断周波数ｆＴが得られた。
＜ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの高温特性＞
ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、ＣＭＯＳなどの半導体製造プロセスのＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　Ｏｆ　Ｌｉｎｅ）工程で作製できる。よって、Ｓｉトランジスタ（Ｓｉトランジスタのうち、電界効果型のＳｉトランジスタを「Ｓｉ　ＦＥＴ」ともいう。）との積層が可能である。例えば、ＣＭＯＳプロセスで高速動作が必要な回路を作製し、低リーク電流が求められる回路をＣＡＡＣ−ＩＧＺＯプロセスで作製するといった応用が可能である。
また、Ｓｉ　ＦＥＴは温度上昇にともなってオフ電流が増加するが、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴではオフ電流は常に測定下限である。そこで、Ｌ／Ｗ＝６０ｎｍ／１２０ｎｍのＳｉ　ＦＥＴのオフ電流と、Ｌ／Ｗ＝６０ｎｍ／６０ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴのオフ電流の温度特性を比較した。両者のオフ電流の測定は、図３８（Ｂ）に示す回路を用いて行なった。
Ｓｉ　ＦＥＴのオフ電流は、ゲート電圧ＶＧ＝−１．０Ｖ、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝１．２Ｖ、ボディー電圧ＶＢ＝０Ｖで測定した。ＣＡＡＣ−ＩＧＺＯ　ＦＥＴのオフ電流は、ゲート電圧ＶＧ＝−２．０Ｖ、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝２．０Ｖ、バックゲート電圧ＶＢＧ＝−３．０Ｖで測定した。
測定結果を図４４に示す。測定温度１５０℃において、Ｓｉ　ＦＥＴのオフ電流は約２．２×１０−６Ａであり、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴのオフ電流は約３．９×１０−２０Ａであった。ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、高温環境下でも低いオフ電流を維持できる。また、バックゲート電圧を調節することで、オフ電流をさらに下げることが可能である。
次に、図４５に、ＣＡＡＣ−ＩＧＺＯ膜の、Ｈａｌｌ移動度およびキャリア密度の温度依存性を示す。図４５より、ＣＡＡＣ−ＩＧＺＯ膜のＨａｌｌ移動度は、温度変化に対してほぼ変化が無いことがわかる。ＣＡＡＣ−ＩＧＺＯ膜のＨａｌｌ移動度は、フォノン散乱よりもクーロン散乱が支配的であることが想定されるため、高温においても下がらない。
次に、２５℃および１５０℃でのＣＡＡＣ−ＩＧＺＯ　ＦＥＴとＳｉ　ＦＥＴの遮断周波数ｆＴを測定した。測定ＤＵＴは、Ｌ／Ｗ＝６０ｎｍ／４８０ｎｍのＳｉ　ＦＥＴとＬ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ−ＩＧＺＯ　ＦＥＴを用いて行なった。また、Ｓｉ　ＦＥＴの測定は、Ｓｉ　ＦＥＴを２１個並列に接続して行なった（Ｍ＝２１）。ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの測定は、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
測定結果を図４６に示す。Ｓｉ　ＦＥＴの最大遮断周波数ｆＴの変化率は３６％、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの最大遮断周波数ｆＴの変化率は１３％であった。Ｓｉ　ＦＥＴと比較して、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、２５℃の遮断周波数ｆＴと１５０℃の遮断周波数ｆＴの差が少ない特性が得られた。また、今回測定したＣＡＡＣ−ＩＧＺＯ　ＦＥＴでは、測定温度１５０℃、ＶＤ＝２．５Ｖでの最大遮断周波数ｆＴは３３ＧＨｚであった。
これらのことから、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、Ｓｉ　ＦＥＴよりも遮断周波数ｆＴの温度依存性が少ないことがわかった。また、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴにバックゲート電極を設けることで、温度変化によるＶｔｈの変動を抑制できることがわかった。また、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、温度変化に対する遮断周波数ｆＴの変化量がＳｉ　ＦＥＴに比べて低いことがわかった。また、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴは、高温環境下においてもオフ電流が１０−２０Ａと極めて少ないことがわかった。ＣＡＡＣ−ＩＧＺＯ　ＦＥＴを用いることで、動作温度範囲が広い環境下において低消費電力な回路やメモリを実現できる。
上記実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１１　電圧生成回路、１１ａ　電圧生成回路、１１ｂ　電圧生成回路、１２　電圧保持回路、１４　容量素子、１５　バッファ、１７　温度センサ、１８　電圧制御回路、２０　補正回路、１００　半導体装置

Claims (8)

  1. 　トランジスタと、第１回路と、を有し、
    　前記トランジスタは、第１ゲートおよび第２ゲートを有し、
    　前記第１ゲートおよび前記第２ゲートは、半導体層を間に介して互いに重なる領域を有し、
    　前記第１回路は、温度センサと、電圧制御回路と、を有し、
    　前記温度センサは、温度情報を取得し、前記温度情報を前記電圧制御回路に出力する機能を有し、
    　前記電圧制御回路は、前記温度情報を制御電圧に変換する機能を有し、
    　前記第１回路は、前記制御電圧を前記第２ゲートに印加する半導体装置。
  2. 　請求項１において、
    　前記電圧制御回路は、変換式をもとに前記温度情報を前記制御電圧に変換する半導体装置。
  3. 　請求項１又は請求項２において、
    　前記電圧制御回路は、マイコンまたはアンプを有する半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記半導体層は金属酸化物を有する半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　さらに第２回路を有し、
    　前記第２回路は、前記第２ゲートに負電圧を印加する半導体装置。
  6. 　請求項５において、
    　前記第２回路は、前記負電圧を保持する半導体装置。
  7. 　請求項５又は請求項６において、
    　前記第２回路は、チャネル形成領域に金属酸化物を含むトランジスタを有する半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第１ゲートに正電圧または負電圧を印加する機能と、
    　前記第２ゲートに負電圧を印加する機能と、
    　を有する半導体装置。
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