TWI429089B - A thin film transistor, a manufacturing method thereof, and a display device - Google Patents

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Yuki Tsuruma
Shigeo Matsuzaki
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Description

薄膜電晶體、其製造方法及顯示裝置
本發明係關於一種具氧化物半導體薄膜層之積層結構及將其用於通道層中之薄膜電晶體。
場效型電晶體廣泛用作半導體記憶積體電路之單元電子元件、高頻訊號放大元件、液晶驅動用元件等，當前為最多實用化之電子裝置。
其中，隨著近年來之顯示裝置之顯著發展，不僅於液晶顯示裝置(LCD，Liquid Crystal Display)中，於電致發光顯示裝置(EL，Electro Luminescence)或場發射顯示器(FED，Field Emission Display)等各種顯示裝置中，亦大多將薄膜電晶體(TFT，Thin Film Transistor)用作對顯示元件施加驅動電壓而驅動顯示裝置的開關元件。
近年來，作為穩定性較矽系半導體薄膜更優異者，包含金屬氧化物之透明半導體薄膜、尤其是包含氧化鋅結晶之透明半導體薄膜引人注目。
例如，於專利文獻1或專利文獻2等中記載有使氧化鋅於高溫下結晶化而構成薄膜電晶體之方法。又，報告有於獲得薄膜電晶體之步驟中，於使非晶質氧化物膜圖案化後進行結晶化，而實現高遷移率之例(專利文獻3)。
又，專利文獻4中報告有較理想為，於使用In2 O3 之TFT中，於施加熱處理之步驟前的氧化銦為非晶質，於施加熱處理步驟後為結晶。然而，專利文獻4中所報告之將In2 O3 結晶用於通道層中之薄膜電晶體係常導通，有藉由結晶化之步驟而引起載體濃度上升或遷移率下降之虞。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2003-86808號公報
專利文獻2：日本專利特開2004-273614號公報
專利文獻3：國際公開第2008/096768號手冊
專利文獻4：日本專利特開2008-130814號公報
本發明之目的在於提供一種氧化物薄膜之結晶配置之方向及粒徑經控制的優質氧化物薄膜。又，本發明之目的在於藉由將上述氧化物薄膜用於TFT之通道層中而大幅度改善TFT特性。
本發明者等人發現，藉由製作均質之非晶質氧化物薄膜並於其後對非晶質薄膜進行加熱處理(退火)所製作的結晶薄膜成為結晶配置之方向、結晶粒徑均質的結晶質半導體薄膜。發現，若將此種結晶質氧化物半導體薄膜用於薄膜電晶體之通道層中，則大幅度地改善較高之場效遷移率、S值等TFT特性，從而完成本發明。
根據本發明，提供以下之積層結構、其製造方法、薄膜電晶體及顯示裝置。
1.一種積層結構，其特徵在於：其係包含氧化物層及絕緣層者，且上述氧化物層之載體濃度為1018 /cm3 以下，平均結晶粒徑為1 μm以上，上述氧化物層之結晶以柱狀配置於上述絕緣層之表面上。
2.如1之積層結構，其中構成上述氧化物層之材料係選自由氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Zn之氧化銦、及摻雜有Sn之氧化銦所組成之群中。
3.如2之積層結構，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.01~0.09。
4.如2之積層結構，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.01~0.05。
5.一種積層結構之製造方法，其特徵在於：其係製造包含氧化物層及絕緣層之積層結構之方法，且包括如下步驟：
(1)設置絕緣層之步驟，
(2)於上述絕緣層上，以成為20×20 μm2 中之Rrms(root-mean-square-roughness)=1.0~5.3之範圍之方式成膜氧化物薄膜之步驟，及
(3)將所獲得之薄膜於150~500℃下進行加熱處理之步驟。
6.如5之積層結構之製造方法，其中將上述氧化物層之成膜於含有惰性氣體與選自水、氧氣及一氧化二氮中之一種以上之混合氣體的環境下進行。
7.如6之積層結構之製造方法，其中將上述氧化物層之成膜於含有惰性氣體及至少水之混合氣體之環境下進行。
8.如7之積層結構之製造方法，其中上述環境中所含水之比例以分壓比計為0.1%~25%。
9.如5至8中任一項之積層結構之製造方法，其中上述氧化物層包含選自由氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Zn之氧化銦及摻雜有Sn之氧化銦所組成之群中之材料。
10.如9之積層結構之製造方法，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.01~0.09。
11.如9之積層結構之製造方法，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.01~0.05。
12.如5至11中任一項之積層結構之製造方法，其中上述步驟(2)之氧化物層之成膜係藉由如下之濺鍍方法進行：將基板依序運送至與隔開特定間隔而並排設置於真空腔室內之3片以上靶材對向的位置上，當自交流電源對上述各靶材交互施加負電位及正電位時，一邊於自上述交流電源之輸出的至少1者分支連接之2片以上靶材間切換施加電位之靶材，一邊使電漿產生於靶材上而於基板表面成膜。
13.如12之積層結構之製造方法，其中將上述交流電源之交流功率密度設為3 W/cm2 以上、20 W/cm2 以下。
14.如12或13之積層結構之製造方法，其中上述交流電源之頻率為10 kHz~1 MHz。
15.一種積層結構，其係藉由如5至14中任一項之製造方法所製造。
16.一種薄膜電晶體，其特徵在於：將如1至4及15中任一項之積層結構中之氧化物層設為通道層，將絕緣層設為閘極絕緣膜，且於該氧化物層上具備至少含有SiNx 之保護膜。
17.一種顯示裝置，其特徵在於：其具備如16之薄膜電晶體。
根據本發明，藉由將結晶配置之方向及粒徑經控制之氧化物薄膜用作通道層，可改善場效遷移率，且再現性良好地形成S值良好之TFT。
以下，對本發明之包括氧化物層及絕緣層之積層結構、其製造方法、將其用於通道層中之薄膜電晶體及顯示裝置的實施形態詳細進行說明，但本發明並不限定於下述實施形態或實施例。
本發明之積層結構之特徵在於：其係包含氧化物層及絕緣層者，且上述氧化物層之載體濃度為1018 /cm3 以下，平均結晶粒徑為1 μm以上，上述氧化物層結晶以柱狀配置於絕緣層之表面上。
本發明之積層結構中之氧化物層係藉由成膜時之條件，使薄膜堆積後之非晶結構經控制並且於絕緣層上成膜之非晶質氧化物薄膜(以下有時亦稱為「非晶質薄膜」)於此後經加熱結晶化的結晶質氧化物半導體薄膜(以下有時稱為「結晶質半導體薄膜」或「結晶質氧化物薄膜」)。
此處，薄膜為非晶質係指藉由X射線進行結晶結構解析，觀測到暈樣式而無法特定結晶結構之情況。
又，本發明之積層結構中之結晶質氧化物半導體薄膜具有所謂之晶粒-亞晶粒結構，具備1 μm以上之平均結晶粒徑之結晶粒係晶粒，以柱狀配置於絕緣層之表面上之結晶係亞晶粒。
構成氧化物層之材料較佳為選自氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Zn之氧化銦及摻雜有Sn之氧化銦。再者，氧化物層只要主要由上述元素構成，則另外亦可含有不可避免之雜質。
藉由於氧化銦中摻雜Ga或Al，可期待由於晶格常數減少故而In之5s軌道重疊增大且薄膜之遷移率上升。
若鎵金屬與銦金屬之原子比Ga/(Ga+In)超過0.09則摻Ga氧化銦薄膜之結晶化溫度上升，因此若進而於濺鍍時將水導入則有退火後之結晶化不充分之虞。又，若原子比Ga/(Ga+In)小於0.01，則有抑制由摻Ga導致之晶格常數之減少，而摻Ga之效果無法充分發揮之虞。
根據上文，於水導入成膜時，關於摻雜有Ga之氧化銦薄膜中之鎵金屬與銦金屬之原子比，較佳為原子比Ga/(Ga+In)為0.01~0.09，更佳為Ga/(Ga+In)為0.02~0.085，進而較佳為Ga/(Ga+In)為0.05~0.08。
若鋁金屬與銦金屬之原子比Al/(Al+In)超過0.05，則有Al不固溶於In位而Al析出於晶界上等之虞。又，若原子比Al/(Al+In)小於0.01，則有抑制由摻Al導致之晶格常數之減少，而摻雜Al之效果無法充分發揮之虞。
根據以上觀點，本發明之氧化物層中之鋁金屬及銦金屬之原子比Al/(Al+In)較佳為0.01~0.05，更佳為0.01~0.04，進而較佳為0.01~0.03。
摻雜有Zn之氧化銦之原子比Zn/(Zn+In)較佳為0.01~0.09，更佳為0.01~0.07。若摻雜有Zn之氧化銦薄膜中之銦金屬與鋅金屬之原子比Zn/(Zn+In)超過0.09，則有Zn不固溶於In位而Zn析出於晶界等之虞。
摻雜有Sn之氧化銦之原子比Sn/(Sn+In)較佳為0.001~0.05，更佳為0.002~0.02。同樣地，若摻雜有Sn之氧化銦薄膜中之錫金屬與銦金屬之原子比Sn/(Sn+In)超過0.05，則有固溶於In中之Sn發揮予體之作用，由於載體濃度之上升而無法半導體化之虞。
形成本發明之積層結構中之絕緣層的材料並無特別限制，可任意地選擇通常使用之材料。具體而言，例如可使用：SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、HfO2 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、Sm2 O3 、AlN等化合物。該等之中，較佳為SiO2 、SiNx 、Al2 O3 、Y2 O3 、HfO2 、CaHfO3 ，更佳為SiO2 、SiNx 、Y2 O3 、HfO2 、CaHfO3 。
再者，上述氧化物之氧數可未必與化學計量比一致，例如，可為SiO2 亦可為SiOx 。
絕緣層可為積層有包括不同材料之2層以上絕緣膜的結構。又，構成絕緣層之絕緣膜可為結晶質、多結晶質、非晶質之任一者，但較佳為工業上容易製造之多結晶質或非晶質。
氧化物層之載體濃度必需為1018 /cm3 以下，較佳為1013 ~1018 /cm3 ，進而較佳為1014 ~1018 /cm3 ，尤佳為1015 ~1018 /cm3 。若氧化物層之載體濃度大於1018 cm-3 ，則於構成薄膜電晶體等元件時產生洩漏電流。又，藉由成為常導通或on-off比減小，有無法發揮良好之電晶體性能之虞。進而，由於若載體濃度未達1013 cm-3 則載體數減少，故而有作為TFT而無法驅動之虞。
氧化物層之載體濃度可藉由霍耳效應測定方法而測定。詳細情況如實施例中所記載。
氧化物層(構成其之氧化物半導體薄膜)之氧化物結晶粒子之平均結晶粒徑必需為1 μm以上，較佳為1~27 μm，更佳為1.3~27 μm，尤佳為2.1~27 μm。若氧化物層之平均結晶粒徑未達1 μm，則有於薄膜堆積時於膜中生成微晶之虞。又，若平均結晶粒徑超過27 μm，則有由於晶界上散射載體之效果而TFT特性產生偏差之虞。
於本發明中，氧化物層(構成其之氧化物半導體薄膜)之平均結晶粒徑係藉由下述電子背散射圖案(Electron BackScattering Pattern：EBSP)而測定。進行EBSP之方位角面分析，以由方位差15。以上之成分所包圍之區域作為結晶粒並解析平均結晶粒徑。具體之測定方法係如本實施例中所記載。
其中，氧化物層之平均結晶粒徑可藉由掃描離子顯微鏡(SIM：Scanning Ion Microscopy)或掃描型電子顯微鏡(SEM：Scanning Electron Microscope)而檢查35 μm見方之框內所觀察之每個結晶粒之最大徑並作為該等粒徑之平均值而求得，獲得與上述藉由EBSP所獲得之平均結晶粒徑相同的結果。
SIM係使以聚焦離子束掃描試樣時所發射之二次電子可視化為訊號之方法。組成對比度、結晶方位對比度與SEM像相比得以強烈體現。又，由於離子與試樣之相互作用與電子相比較大，故而表面訊息得以強烈表現。
氧化物層(構成其之氧化物半導體薄膜)之結晶必需以柱狀配置於上述絕緣層表面上。氧化物半導體薄膜之結晶以柱狀配置係指：以透射電子顯微鏡(TEM：Transmission Electron Microscope)自基板至樣品表面觀察之結晶為大致橢圓，縱橫比為1.2以上，縱橫比之長邊相對於基板為40°以上160°以下，其結構相對於以剖面TEM觀察之圖像(1 μm見方之視野中氧化物半導體之部分)含有12%以上。縱橫比之長邊相對於基板進而較佳為60°以上140°以下，尤佳為70°以上120°以下。
可藉由以TEM對加工較薄之試樣照射電子束並使透射或者繞射之電子束成像而觀察試樣之微細結構。高倍率觀察可看見結晶中之原子排列(晶格條紋)(晶格像)。又，亦可觀察多結晶或結晶缺陷等。進而，可根據電子束繞射圖形而進行物質之鑑定或結晶狀態之解析。
關於物質，若照射電子則發射元素特有之X射線(特性X射線)。可藉由解析該X射線之能量而鑑定元素(能量分散X射線分光分析：EDX分析)。亦可藉由縮細電子束進行掃描而看見每個元素之分佈(面分析)。又，藉由將電子束於一點上照射數十秒並解析所發射之X射線之強度而知道元素量之比(組成)(定量分析)。
較佳為於氧化物薄膜之晶界中含有方位差2°以上未達15°之晶界60%以上90%以下。進而較佳為含有方位差2°以上未達15°之晶界70%以上90%以下，尤佳為含有方位差2°以上未達15°之晶界75%以上90%以下。
上述晶界係於例如35 μm見方之框內所觀測。
若方位差2°以上未達15°之晶界未達60%，則有氧缺陷較多、薄膜中之載體濃度大於1018 cm-3 之虞。若方位差2°以上未達15°之晶界超過90%，則有TFT特性(遷移率、閥值電壓、S值等)偏差之虞。
氧化物薄膜之晶界可藉由EBSP而檢查。EBSP係藉由與掃描型電子顯微鏡(Scanning Electron Microscope：SEM)組合操作電子束並且解析擬菊池圖案而測定微細之結晶方位或結晶系。與獲得平均訊息之X射線繞射不同，獲得每個結晶粒之訊息。
又，根據結晶方位資料，可解析結晶粒之方位分佈=集合組織或結晶相分佈。此處所謂擬菊池圖案係於對試樣照射電子時，反射電子藉由試樣中之原子面所繞射之帶狀圖案。帶之對稱性對應結晶系，帶之間隔對應原子面間隔。
EBSP測定中所獲得之訊息主要有以下4種。
(1)強度分佈之訊息：圖像質量(Image Quality，IQ)圖、圖像之信心評分(Confidence Index，CI)圖等，
(2)方位資料之訊息：方位圖(Inverse pole figure，IPF)、極圖、反極圖等，
(3)方位差資料之訊息：晶界、殘留應變圖等，
(4)相訊息：結晶系之差異之相圖等。
又，氧化物薄膜之晶界之位能障壁可使用凱爾文探針原子力顯微鏡(Kelvin Probe Force Microscopy：KFM)進行測定。
KFM法係如下者：使導電性探針振動並且對探針與試樣間施加交流電壓，檢測靜電力之懸臂之振動，藉此測定表面電位。可藉由測定粒界附近之局部表面電位而決定各個粒界中之位能障壁之高度。
於氧化物薄膜之25 μm見方之測定區域中，表面電位之最大值與最小值之電位差(晶界之位能障壁)較佳為60 mV以下，進而較佳為50 mV以下，尤佳為30 mV以下。若電位差超過60 mV則有基板面內之TFT特性之偏差增大之虞。
氧化物層(氧化物半導體薄膜)可藉由使用包含構成上述氧化物層之氧化物之濺鍍靶材的濺鍍法而形成。
氧化物層之製作方法之詳細情況係以下述本發明之積層結構之製造方法進行說明。
本發明中之氧化物薄膜(氧化物層)中所含之各元素的原子比可藉由電感耦合電漿發光分析裝置(ICP-AES，Inductive Coupling Plasma-Atomic Emission Spectrometry)對含有元素進行定量分析而求得。
具體而言，使用ICP-AES之分析中，若將溶液試樣以噴霧器製成霧狀並導入氬電漿(約6000~8000℃)中，則試樣中之元素吸收熱能而被激發，從而軌道電子自基態向較高能級之軌道移動。該軌道電子為10-7 ~10-8 秒左右，向更低能級之軌道移動。此時將能量之差作為光進行放射而發光。該光由於顯示元素固有之波長(光譜線)，故而可藉由光譜線之有無而確認元素之存在(定性分析)。
又，各光譜線之大小(發光強度)由於與試樣中之元素數成比例，故而可藉由與既知濃度之標準溶液進行比較而求得試樣濃度(定量分析)。
將定性分析中所含有之元素特定後，由定量分析求得含量，並根據其結果求得各元素之原子比。
如上所述，專利文獻4中報告有於堆積後製作非晶質薄膜，並於退火後使其結晶化之In2 O3 薄膜的TFT。
然而，有不進行DC濺鍍時之水導入成膜等研究而於薄膜堆積時生成微晶之虞。若將生成微晶之薄膜退火，則有產生結晶之方位偏差等，氧缺損較多而形成薄膜，TFT顯示常導通之特性等之虞。
再者，於構成氧化物層之氧化物薄膜堆積時生成微晶之膜中，由於在加熱結晶化步驟中自基板側之結晶成長受微晶妨礙，故而結晶自基板表面相對於樣品表面不以柱狀配置而平均結晶粒徑未達1 μm。
此時，本發明之積層結構之製造方法(以下稱為本發明之方法)的特徵在於：其係包含氧化物層及絕緣層之積層結構之製造方法，且具有：
(1)設置絕緣層之步驟，
(2)於上述絕緣層上，以成為20×20 μm2 之Rrms(root-mean-square-roughness)=1.0~5.3之範圍之方式成膜上述氧化物薄膜之步驟，及
(3)將所獲得之薄膜於150~500℃下進行加熱處理之步驟。
藉由使用具有上述步驟之本發明之方法製造積層結構，而獲得具有氧化物層之較佳載體濃度、較佳平均結晶粒徑及結晶以柱狀配置之氧化物層之積層結構。
(1)設置絕緣層之步驟
可用於本發明之方法中之絕緣層的構成係如本發明之積層結構之說明中所說明。又，絕緣層之製作方法並無特別限定，使用公知之方法即可。絕緣層可為單獨之層，亦可為如下者：例如帶有熱氧化膜之導電性矽基板等熱氧化膜作為閘極絕緣膜(積層結構中之絕緣層)而發揮功能，導電性矽部作為閘極電極而發揮功能。
(2)於絕緣層上，以成為20×20 μm2 中之Rrms(root-mean-square-roughness)=1.0~5.3之範圍之方式成膜氧化物層的步驟
本發明之方法中之氧化物層(氧化物薄膜)於薄膜堆積後具有非晶結構，但該氧化物薄膜之表面粗糙度之均方根(Rrms(root-mean-square-roughness))於氧化物薄膜之20×20μm2 之區域中必需為Rrms=1.0~5.3之範圍，較佳為Rrms=1.0~4.1之範圍，尤佳為Rrms=1.0~3.1之範圍。於Rrms超過5.3之情形時，有結晶自絕緣層基板表面相對於樣品表面不以柱狀配置而無法獲得良好TFT特性之虞。此處，氧化物薄膜(氧化物層)之結晶以柱狀配置係基於如前所述以透射電子顯微鏡(TEM：Transmission Electron Microscope)自基板至樣品表面進行觀察之結果而進行判定。
氧化物薄膜之Rrms可藉由原子力顯微鏡(AFM：Atomic Force Microscope)進行檢查。AFM係檢測作用於探針與試樣之原子力之類型之顯微鏡。AFM探針安裝於懸臂(cantilever)之前端。以微小之力使該探針與試樣表面接觸，並以懸臂之熱變形量一定之方式對探針-試樣間距離(Z)進行反饋控制並且進行水平(X、Y)掃描，藉此使表面形狀圖像化。
為將薄膜堆積後之氧化物薄膜之Rrms控制於1.0~5.3，例如，較佳為於含有惰性氣體及選自水、氧氣及一氧化二氮之一種以上之混合氣體環境下進行濺鍍，尤佳為於含有水之混合氣體環境下進行濺鍍。藉由水分子、氧分子、一氧化二氮分子等分子存在，可期待氧化物結晶紊亂，改善非晶質性，並使Rrms下降。
本發明中之氧化物薄膜(氧化物層)堆積時之濺鍍氣體(環境)中所含之水分壓較佳為0.1~25%。若水分壓未達0.1%，則有於薄膜堆積後於膜中生成微晶且Rrms大於5.3之虞。若將生成微晶之薄膜退火，則有由於發生2次結晶化而產生結晶方位偏差，從而招致缺陷增多、載體濃度上升或遷移率下降之虞。又，若水分壓超過25%，則有由於膜密度之下降顯著，而招致In之5s軌道重疊減小遷移率下降之虞。濺鍍時之環境中之水分壓更佳為0.7~13%，尤佳為1~6%。
濺鍍時之環境中之氧分壓較佳為設為0%以上、未達30%。若環境氣體中之氧分壓為30%以上，則有遷移率下降或載體濃度不穩定之虞。推測其原因在於：若於成膜時環境氣體中之氧過多，則組入結晶晶格間之氧增多而導致散射，或容易地自膜中脫附而不穩定化。更佳之氧分壓為0~12%，進而較佳之氧分壓為0~8%。
藉由本發明之方法所獲得之氧化物層較佳為包含選自由氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Zn之氧化銦及摻雜有Sn之氧化銦所組成之群中之材料。
為獲得包含上述材料之氧化物層，較佳為使用包含具有上述組成之氧化物燒結體之靶材進行濺鍍。
又，摻雜有Ga之氧化銦之原子比Ga/(Ga+In)較佳為0.01~0.09，更佳為0.02~0.085，尤佳為0.05~0.08。若摻雜有Ga之氧化銦薄膜中之鎵金屬與銦金屬的原子比Ga/(Ga+In)超過0.09，則有作為摻雜劑之Ga凝聚且Rrms增加之虞。
摻雜有Al之氧化銦之原子比Al/(Al+In)較佳為0.01~0.05，更佳為0.01~0.04，尤佳為0.01~0.03。相同地，若摻雜有Al之氧化銦薄膜中之鋁金屬於銦金屬之原子比Al/(Al+In)超過0.05，則有作為摻雜劑之Al凝聚且Rrms增加之虞。
又，摻雜有Zn之氧化銦之原子比Zn/(Zn+In)較佳為0.01~0.09，更佳為0.01~0.07。若摻雜有Zn之氧化銦薄膜中之銦金屬與鋅金屬之原子比Zn/(Zn+In)超過0.09，則有Zn不固溶於In位且Zn析出於晶界等上之虞。
摻雜有Sn之氧化銦之原子比Sn/(Sn+In)較佳為0.001~0.05，更佳為0.002~0.02。相同地，若摻雜有Sn之氧化銦薄膜中之錫金屬與銦金屬之原子比Sn/(Sn+In)超過0.05，則有固溶於In中之Sn發揮予體之作用，藉由載體濃度之上升而不半導體化之虞。
為降低濺鍍靶材之電阻值，亦可以相對於上述氧化物半導體靶材為3重量%以下之比例而含有Sn、Ti、Si、Ce、Zr等可取正4價之元素。尤其是Sn，改善燒結密度，降低靶材之電阻之效果較大。可取正4價之元素之含量更佳為2重量%以下，尤佳為1質量%以下。若正4價元素之含量超過3重量%，則有無法將氧化物半導體薄膜之載體濃度控制於低濃度之虞。
本發明之方法中之氧化物層之成膜可藉由例如DC(直流)濺鍍、AC(交流)濺鍍、RF濺鍍、脈衝DC濺鍍法等而較佳地成膜。於以DC濺鍍而成膜之情形時，期待電源裝置簡化，於以AC濺鍍而成膜之情形時，期待工業上大面積均勻性優異並改善靶材之利用效率。於以RF濺鍍而成膜之情形時，期待由於即便靶材之電阻較高亦可放電，故而緩和濺鍍靶材之燒結條件。
藉由濺鍍而成膜時之基板溫度較佳為20~120℃，進而較佳為25~100℃，尤佳為25~90℃。若成膜時之基板溫度高於120℃，則有於薄膜堆積後之膜中生成微晶且加熱結晶化後之薄膜之載體濃度超過1018 /cm3 之虞。又，若成膜時之基板溫度低於25℃，則有薄膜之膜密度下降且TFT之遷移率下降之虞。
關於靶材及基板間之距離，於相對於基板之成膜面之垂直方向上較佳為1~15 cm，進而較佳為2~8 cm。於該距離未達1 cm之情形時，有到達基板之靶材構成元素之粒子的動能增大、無法獲得良好之膜特性之虞，此外，有產生膜厚及電特性之面內分佈之虞。另一方面，於靶材與基板之間隔超過15 cm之情形時，有到達基板之靶材構成元素之粒子的動能變得過小、無法獲得緻密之膜、無法獲得良好之半導體特性之虞。
氧化物薄膜之成膜較理想為於磁場強度為300~1500高斯之環境下進行濺鍍。於磁場強度未達300高斯之情形時，有由於電漿密度降低故而於高電阻之濺鍍靶材之情形時無法進行濺鍍之虞。另一方面，於超過1500高斯之情形時，有膜厚及膜中之電特性之控制性變差之虞。
氣體環境之壓力(濺鍍壓力)只要為電漿穩定並可放電之範圍則並無特別限定，較佳為0.1~3.0 Pa。進而較佳為濺鍍壓力為0.1~1.5 Pa，尤佳為0.1~1.0 Pa。於濺鍍壓力超過3.0 Pa之情形時，有濺鍍粒子之平均自由行程變短、薄膜密度下降之虞。又，於濺鍍壓力未達0.1 Pa之情形時，有於成膜時於膜中生成微晶之虞。再者，濺鍍壓力係指導入氬氣、水、氧氣等後之濺鍍開始時之系統內的全壓。
又，亦可將步驟(2)之氧化物層之成膜以如下之交流濺鍍而進行。
向與真空腔室內隔開特定間隔而並排設置之3片以上之靶材對向的位置上依序運送基板，並自交流電源對各靶材交互施加負電位及正電位，使電漿產生於靶材上而於基板表面上成膜。
此時，於使自複數之交流電源之輸出之至少1者分支而連接之2片以上靶材間切換施加電位之靶材而進行。即，使自上述交流電源之輸出之至少1者分支並連接於2片以上之靶材，對相鄰之靶材施加不同電位並進行成膜。
再者，於藉由交流濺鍍成膜氧化物層之情形時，為將薄膜堆積後之氧化物薄膜之Rrms控制於1.0~5.3，例如，亦較佳為於含有惰性氣體及選自水、氧氣及一氧化二氮之一者以上之混合氣體環境下進行濺鍍，尤佳為於含有水之混合氣體環境下進行濺鍍。
如上所述，於以AC濺鍍進行成膜之情形時，可期待工業上獲得大面積均勻性優異之氧化物層，並且改善靶材之利用效率。
又，於在1邊超過1 m之大面積基板上進行濺鍍成膜之情形時，較佳為使用例如日本專利特開2005-290550號公報記載之大面積生產用AC濺鍍裝置。
關於日本專利特開2005-290550號公報記載之AC濺鍍裝置，具體而言其具有：真空槽、配置於真空槽內部之基板固持器、及配置於與該基板固持器對向之位置上之濺鍍源。圖8中顯示AC濺鍍裝置之濺鍍源之主要部分。濺鍍源具有複數之濺鍍部，具有各板狀之靶材31a~31f，若以各靶材31a~31f經濺鍍之面為濺鍍面，則各濺鍍部係以濺鍍面位於同一平面上之方式而配置。各靶材31a~31f形成具有長度方向之細長條，各靶材為相同形狀，濺鍍面之長度方向之邊緣部分(側面)相互隔開特定間隔而平行地配置。因此，鄰接之靶材31a~31f之側面平行。
於真空槽之外部配置有交流電源17a~17c，各交流電源17a~17c之2個端子中，一個端子連接於鄰接之2個電極中之1個電極，另一個端子連接於另一個電極。各交流電源17a~17c之2個端子形成輸出正負不同極性之電壓之形式，靶材31a~31f與電極密接並安裝，因此自交流電源17a~17c對鄰接之2個靶材31a~31f施加互不相同之極性之交流電壓。因此，相互鄰接之靶材31a~31f中，形成一者處於正電位時而另一者處於負電位之狀態。
於與電極之靶材31a~31f相反側之面上配置有磁場形成機構40a~40f。各磁場形成機構40a~40f分別具有外周與靶材31a~31f之外周大致相等大小之細長之環狀磁石，及與環狀磁石之長度相比較短之棒狀磁石。
各環狀磁石係於對應之1個靶材31a~31f之正背面位置上相對於靶材31a~31f之長度方向而平行地配置。如上所述，靶材31a~31f由於隔開特定間隔而平行配置，故而環狀磁石亦隔開與靶材31a~31f相同之間隔而配置。
以AC濺鍍並使用氧化物靶材之情形時，交流功率密度較佳為3 W/cm2 以上、20 W/cm2 以下。於功率密度未達3 W/cm2 之情形時，成膜速度較慢而生產不經濟。若超過20 W/cm2 ，則有靶材破損之虞。更佳之功率密度為4 W/cm2 ~15 W/cm2 。
AC濺鍍時之水之分壓較佳為5×10-3 ~5×10-1 Pa。於未達5×10-3 Pa之情形時，有於薄膜堆積後於膜中生成微晶且Rrms大於5.3之虞。若超過5×10-1 Pa，則有由於膜密度之下降明顯而招致In之5s軌道之重疊減小而遷移率下降之虞。關於濺鍍時之水之分壓，若放電之功率密度為5 W/cm2 ，則較佳為1×10-2 Pa~1×10-1 Pa之範圍。
AC濺鍍之頻率較佳為10 kHz~1 MHz之範圍。若低於10 kHz，則產生噪音問題。若超過1 MHz，則有時由於電漿過於蔓延，而於所需之靶材位置以外進行濺鍍，均勻性受損。更佳之AC濺鍍之頻率為20 kHz~500 kHz。
上述以外之濺鍍時之條件等自上述者中適當選擇即可。
(3)將所獲得之薄膜於150~500℃下進行加熱處理之步驟
步驟(3)係將步驟(1)及(2)中所獲得之非晶質氧化物薄膜進行加熱處理(退火)使其變成結晶質之步驟。
藉由將上述步驟(1)及(2)中所獲得之Rrms(root-mean-square-roughness)=1.0~5.3之範圍之非晶質氧化物薄膜於150~500℃下進行加熱，使薄膜結晶化而獲得氧化物層(結晶質氧化物薄膜)。加熱溫度較佳為150~400℃，更佳為200~350℃。若加熱溫度未達150℃，則有結晶化不充分之虞，若超過500℃，則有招致元件破壞之虞。
加熱(結晶化)時間通常為10 min~3.5 h，較佳為15 min~2.5 h。
步驟(1)及(2)中所獲得之非晶質氧化物薄膜係藉由施加上述加熱處理(退火)使摻雜劑固溶於氧化銦結晶中而顯示方鐵錳礦之單一相。
使氧化物層結晶化之時間較佳為保護膜形成前。若使結晶化前之非晶質薄膜暴露於電漿中，則有藉由電漿損傷而對此後之結晶化過程造成不良影響，而於膜中產生晶格缺陷等之虞。
非晶質氧化物薄膜之加熱處理(退火)時之環境並無特別限定，但就載體控制性之觀點而言，較佳為大氣環境、氧氣流通環境。加熱處理步驟可於氧氣之存在下或不存在下使用燈退火裝置、雷射退火裝置、熱電漿裝置、熱風加熱裝置、接觸加熱裝置等。
將氧化物薄膜堆積後之非晶結構之Rrms控制於1.0~5.3之範圍後再進行加熱結晶化的氧化物薄膜(氧化物層)中，結晶自基板表面至樣品表面以柱狀而配置。
關於結晶以柱狀配置之氧化物薄膜，由於結晶之方位偏差較小而膜中之陷阱密度較小，故而可改善場效遷移率，且再現性良好地形成S值良好之TFT。
又，由於氧缺損較少，故而可將載體濃度控制於1018 /cm3 以下。
又，於薄膜堆積時導入水抑制微晶之生成之膜中，於加熱處理步驟中結晶自基板側以柱狀成長。於基板表面上配置有柱狀之結晶之膜中，由於在加熱結晶化步驟中並未由於膜中之微晶而阻礙結晶成長，故而與未導入水之薄膜相比較結晶粒徑增大，平均結晶粒徑為1 μm以上。
加熱結晶化後之氧化物半導體薄膜(氧化物層)中之平均結晶粒徑較佳為1~27 μm。進而較佳為，薄膜之平均結晶粒徑為1.3~27μm，尤佳為2.1~27 μm。於平均結晶粒徑未達1 μm之情形時，有於薄膜堆積時於膜中生成微晶之虞。又，若平均結晶粒徑超過27 μm，則有藉由於晶界上散射載體之效果而於TFT特性上產生偏差之虞。
本發明中於堆積後獲得Rrms為1.0~5.3之範圍之非晶質膜後，藉由加熱處理(退火)使其結晶化。結晶化後之氧化物薄膜(氧化物層)成為實質上包含In2 O3 之方鐵錳礦結構之薄膜。再者，「實質上包含In2 O3 之方鐵錳礦結構」係指於本發明中之氧化物層(結晶質氧化物薄膜)中，本發明之效果為起因於方鐵錳礦結構，或所獲得之結晶質氧化物薄膜中之結晶結構之70%以上(較佳為80%以上，進而較佳為85%以上)為方鐵錳礦結構。
再者，藉由本發明之方法所獲得之積層結構中之氧化物層(氧化物薄膜)係包含銦及氧之薄膜，包含銦、氧及鎵之薄膜，包含銦、氧及鋁之薄膜，包含銦、氧及鋅之薄膜或包含銦、氧及錫之薄膜，但只要主要由上述元素所構成則另外亦可含有不可避免之雜質。其中，較理想為結晶結構為實質上僅包含氧化銦之方鐵錳礦結構者。
於氧化物薄膜(氧化物層)堆積時使Rrms成為1.0~5.3之範圍後，藉由加熱處理(退火)使其結晶化，藉此所獲得之氧化銦之方鐵錳礦結構之薄膜中，由於自基板界面至薄膜表面配置有柱狀之結晶，故而獲得良好之TFT特性。
本發明中之氧化物薄膜(氧化物層)包含顯示方鐵錳礦結構之氧化銦可藉由X射線繞射測定(XRD測定)而確認。
再者，若對原子規則地排列之結晶入射X射線，則於特定之方向上觀察到較強之X射線，產生繞射現象。以下述內容對此進行說明：若各位置上散射之X射線之光路差為X射線之波長之整數倍，則由於波之相位一致故而波之振幅增大。
由於物質組成各自具有特有之規則性之結晶，故而可以X射線繞射檢查化合物之種類。又，亦可對結晶之大小(結晶之秩序性)、存在於材料中之結晶之方位之分佈狀態(結晶定向)、結晶之殘留應力進行評價。
以本發明之方法所獲得之氧化物層(氧化物薄膜)之密度較佳為6.2 g/cm3 以上，更佳為6.4 g/cm3 以上。若密度低於6.2 g/cm3 ，則有由於擔當載體之傳導之In之5S軌道之重疊減小故而遷移率下降之虞。
關於本發明之方法中之氧化物層(氧化物薄膜)，較理想為密度較高者，尤佳為6.2 g/cm3 以上7.1 g/cm3 以下。
藉由上述本發明之任一製造方法所製造之積層結構具有與上述本發明之積層結構相同的結構及特性。
上述本發明之氧化物薄膜及藉由上述本發明之製造方法所製造之積層結構可用於薄膜電晶體中。尤其是，可將積層結構中之氧化物層用作通道層。
本發明之薄膜電晶體之特徵在於：以上述本發明之積層結構中之氧化物層作為通道層，以絕緣層作為閘極絕緣膜，並於上述氧化物層上具備含有例如SiNx 等之保護膜。
本發明之薄膜電晶體中之通道層包括本發明之積層結構中之氧化物層，關於其構成等係如上所述。
本發明之薄膜電晶體中之閘極絕緣膜包括本發明之積層結構中之絕緣層，關於其構成係如上所述。
本發明之積層結構中之氧化物層係結晶之配置方向及粒徑經控制之結晶質氧化物薄膜，於將其用於通道層中之情形時，具有即便經過CVD等之製造過程亦難以產生氧缺損且不發生TFT特性之劣化的優點。
本發明之薄膜電晶體中之通道層之膜厚通常為10~300 nm，較佳為20~250 nm，更佳為30~200 nm，進而較佳為35~120 nm，尤佳為40~80 nm。於通道層之膜厚未達10 nm之情形時，有由於大面積地成膜時膜厚之不均勻性故而製作之TFT之特性於面內不均勻之虞。另一方面，於膜厚超過300 nm之情形時，有成膜時間增長而無法工業性地採用之虞。
本發明之薄膜電晶體中之通道層通常用於N型區域，亦可與P型Si系半導體、P型氧化物半導體、P型有機半導體等各種P型半導體組合而用於PN接合型電晶體等各種半導體裝置中。
本發明之薄膜電晶體中之保護膜尤佳為含有SiNx 。SiNx 由於與SiO2 相比較可形成緻密之膜，故而具有TFT之劣化抑制效果較高的優點。
保護膜可於上述通道層中積層而形成。
藉由使用包括上述本發明之積層結構中之氧化物層之通道層，無需緩衝層，而可於通道層上直接設置保護膜。因此，可使製造步驟簡化。
保護膜中除SiNx 以外，亦可含有例如SiO2 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2O、Rb2 O、Sc2 O3 、Y2 O3 、HfO2 、CaHfO3 、PbTi3 、BaTa2 O6 、Sm2 O3 、SrTiO3 或AlN等氧化物等，但較佳為實質上僅包含SiNx 。此處，「實質上僅包含SiNx 」係指構成本發明之薄膜電晶體中之保護層之薄膜的70 wt%以上(較佳為80 wt%以上，進而較佳為85 wt%以上)為SiNx 。
另一方面，作為形成保護膜之前階段之處理，較佳為對於氧化物半導體膜施加臭氧處理、氧電漿處理、二氧化氮電漿處理、或一氧化二氮電漿處理。該種處理若於形成氧化物半導體膜後、形成保護膜前，則欲於任何時間進行均可。其中，較理想為於就要形成保護膜前進行。藉由進行該種預處理，可抑制氧化物半導體膜中之氧缺陷之產生。
又，若於TFT驅動中氧化物半導體膜中之氫擴散，則有引起閥值電壓之切換且TFT之可靠性下降之虞。藉由對於氧化物半導體膜施加臭氧處理、氧電漿處理、二氧化氮電漿處理、或一氧化二氮電漿處理，可於結晶結構中使In-OH之鍵穩定化而抑制氧化物半導體膜中之氫之擴散。
閘極絕緣膜係藉由例如電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。於藉由電漿CVD法形成閘極絕緣膜並於其上成膜氧化物半導體層之情形時，有閘極絕緣膜中之氫向氧化物半導體層中擴散，而招致氧化物半導體層之結晶性下降或TFT之可靠性下降之虞。
為防止氧化物半導體層之結晶性下降或TFT之可靠性下降，較佳為於成膜氧化物半導體層前對於閘極絕緣膜施加臭氧處理、氧電漿處理、二氧化氮電漿處理、或一氧化二氮電漿處理。藉由進行該種預處理，可防止氧化物半導體膜之結晶性下降或TFT之可靠性下降。
閘極絕緣膜之膜厚通常為5~400 nm，較佳為50~300 nm。
形成本發明之薄膜電晶體中之汲極電極、源極電極及閘極電極之各電極的材料並無特別限制，可任意地選擇通常使用之材料。例如，可使用ITO、IZO、ZnO、SnO2 等透明電極，或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、Ta等金屬電極，或含有該等之合金之金屬電極。
汲極電極、源極電極及閘極電極之各電極亦可製成積層有不同之2層以上之導電層之多層結構。尤其是源極-汲極電極由於對於低電阻配線之要求較強，故而亦可將Al或Cu等良導體以Ti或Mo等密接性優異之金屬夾層而使用。
本發明之薄膜電晶體亦可用於場效型電晶體、邏輯電路、記憶電路、差動放大電路等各種積體電路中。進而，除場效型電晶體以外，亦可用於靜電感應型電晶體、肖特基能障型電晶體、肖特基二極體、電阻元件中。
本發明之薄膜電晶體之構成可無限制地使用底閘極、底端接觸、頂部接觸等公知之構成。
尤其是底閘極構成，由於與非晶矽或ZnO之薄膜電晶體相比獲得較高之性能故而較為有利。關於底閘極構成，由於容易削減製造時之遮罩片數，容易降低大型顯示器等用途之製造成本，故而較佳。
本發明之薄膜電晶體可較佳地用於顯示裝置中。
作為大面積之顯示器用，尤佳為溝道蝕刻型之底閘極構成之薄膜電晶體。溝道蝕刻型之底閘極構成之薄膜電晶體於光刻步驟時之光罩數較少且可以低成本製造顯示器用面板。其中，由於溝道蝕刻型之底閘極構成頂部接觸構成之薄膜電晶體的遷移率等特性良好且容易工業化，故而尤佳。
實施例 實施例1~13 [1]霍耳效應測定用元件、XRD評價用元件、AFM評價用元件、SIM評價用元件、剖面TEM評價用元件之製作
於磁控濺鍍裝置上安裝包括表1中所示之組成之氧化物的4英吋靶材，並分別安裝載玻片(Corning公司製造之#1737)作為基板(積層結構中之絕緣層)。藉由DC磁控濺鍍法，以下述條件於載玻片上成膜膜厚50 nm之非晶質膜。於成膜時，按表1中所示之分壓比導入Ar氣、O2 及H2 O氣體。將形成有非晶質膜之基板於大氣中於300℃下加熱1小時，使非晶質膜分別結晶化而形成氧化物半導體膜(積層結構中之氧化物層)。
又，藉由ICP-AES分析，確認結晶化氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。
將霍耳效應測定用元件設置於ResiTest8300型(日本東陽技術公司製造)中，並於室溫下對霍耳效應進行評價。將結果示於表1中。
濺鍍條件如下。
基板溫度：25℃
極限壓力：8.5×10-5 Pa
環境氣體：Ar氣、O2 、H2 O氣體(分壓參照表1)
濺鍍壓力(全壓)：0.4 Pa
輸入電力：DC 100 W
S(基板)-T(靶材)距離=70 mm
[2]薄膜電晶體之製作
於與上述[1]相同之濺鍍條件下，使用於基板上帶有膜厚100 nm之熱氧化膜之導電性矽基板。熱氧化膜作為閘極絕緣膜(積層結構中之絕緣層)而發揮功能，導電性矽部作為閘極電極而發揮功能。
於閘極絕緣膜上以表1中所示之條件進行濺鍍成膜，而製作膜厚50 nm之非晶質薄膜。使用OFPR#800(東京應化工業股份有限公司製造)作為光阻劑，並進行塗佈、預烘烤(80℃、5 min)、曝光。顯像後進行後烘烤(120℃、5 min)，並利用草酸進行蝕刻而使其圖案化成所需形狀。此後於熱風加熱爐內於300℃下進行1小時加熱處理(退火處理)，使薄膜結晶化。
此後，使Mo(200 nm)藉由濺鍍成膜而成膜。藉由溝道蝕刻而使源極/汲極電極圖案化成所需形狀。此後，利用電漿CVD法(PECVD)使SiNx 成膜作為保護膜。使用氫氟酸使接觸孔開口，而製作薄膜電晶體。
[3]薄膜電晶體之場效遷移率(μ)、S值及閥值電壓(Vth)之測定
針對製作之薄膜電晶體評價場效遷移率(μ)、S值及閥值電壓(Vth)。該等之特性值係使用半導體參數分析儀(Keithley Instruments股份有限公司製造4200SGS)並於室溫、遮光環境下(遮光箱內)進行測定。再者，汲極電壓(Vd)係設為10 V。將結果示於表1中。
[4]XRD(X射線繞射測定)之結晶性評價
針對於玻璃基板上成膜之薄膜，藉由X射線繞射測定裝置(Rigaku製造，Ultima-III)檢查結晶結構。將實施例1~3之薄膜堆積後之X射線圖表分別示於圖1中。
薄膜堆積後確認無法觀測到繞射波峰且為非晶質。又，已知，於大氣下於300℃×1 h加熱處理(退火)後觀測到繞射波峰且結晶化。將實施例1~3之加熱處理(退火)後之X射線圖表分別示於圖2中。
分析圖表，結果為，實施例1~3之結晶化後之薄膜中僅觀測到氧化銦之方鐵錳礦結構。該結晶結構可以JCPDS(Joint Committee of Powder Diffraction Standards)卡片進行確認。氧化銦之方鐵錳礦結構為JCPDS卡片No.06-0416。
針對實施例4~13之薄膜，於與實施例1~3相同地薄膜堆積後亦為非晶質，且於大氣下於300℃×1 h退火後亦僅觀測到氧化銦之方鐵錳礦結構。
上述XRD之測定條件如下。
裝置：Rigaku(股)製造，Ultima-III
X射線：Cu-Kα射線(波長1.5406，利用石墨單色器進行單色化)
2θ-θ反射法、連續掃描(1.0°/min)
取樣間隔：0.02°
狹縫DS、SS：2/3°、RS：0.6 mm
[5]AFM(原子力顯微鏡)之氧化物薄膜之表面粗糙度之均方根(Rrms(root-mean-square-roughness))的評價
針對於玻璃基板上製作之實施例1之薄膜，將氧化物薄膜之薄膜堆積後之表面以AFM裝置(JSPM-4500，日本電子製造)測定20 μm×20 μm見方的Rrms，結果為2.3，非常地平坦。亦將實施例2~13之Rrms之結果示於表1中。
[6]SIM(掃描離子顯微鏡，Scanning Ion Microscopy)之結晶粒徑評價
針對於玻璃基板上製作之實施例1之薄膜實施SIM測定。裝置係利用日立製造之聚焦離子束加工觀察裝置FB-2100，加速電壓為40 kV。
將實施例1之300℃×1 h加熱結晶化後之結果示於圖3中(圖3之觀察倍率為×10000，為35 μm見方之SIM像之部分擴大圖)。
觀測到結晶粒，且平均結晶粒徑為2.1 μm。
關於氧化物半導體薄膜之平均結晶粒徑，檢查於35 μm見方之框內所觀察之各結晶粒之最大徑，並根據該等粒徑之平均值而求得。將實施例2~13之平均結晶粒徑示於表1中。
[7]剖面TEM(透射電子顯微鏡，Transmission Electron Microscope)之結晶形態評價
針對於玻璃基板上製作之實施例1之薄膜實施剖面TEM測定。裝置係使用日立製造之電場發射型透射電子顯微鏡HF-2100，加速電壓為200 kV。
將實施例1之300℃×1 h加熱結晶化後之薄膜剖面之TEM像示於圖4中(圖4之觀察倍率為×100000，為以1 μm見方觀察之視野中之氧化物薄膜部分的部分擴大圖)。
如圖4所示般，觀測到柱狀結晶自基板表面至樣品表面配置之情況。
針對實施例2~13，亦觀測到柱狀結晶自基板表面至樣品表面配置之情況。
比較例1~7
除將用於氧化物半導體膜之成膜的靶材、以及其濺鍍條件及加熱處理(退火)條件變更為具有表2中記載之組成的靶材及條件以外，以與實施例1相同之方式製作薄膜電晶體及薄膜評價用元件並進行評價。將結果示於表2中。
[1]XRD之結晶性評價
針對以與實施例相同之條件於玻璃基板上成膜之薄膜，於薄膜堆積後及加熱處理後藉由X射線繞射測定裝置(Rigaku製造，Ultima-III)檢查結晶結構。將比較例1之薄膜之X射線圖表分別示於圖5中。
已知，於薄膜堆積後觀測到繞射波峰且結晶化。又，於大氣下於300℃×1 h退火後繞射波峰之半值寬增寬。
分析圖表，結果比較例1之薄膜中僅觀測到氧化銦之方鐵錳礦結構。
關於比較例4、6，薄膜堆積後為非晶質，於大氣下於300℃×1 h加熱處理(退火)後結晶化，且僅觀測到氧化銦之方鐵錳礦結構。
[2]AFM之氧化物薄膜之Rrms的評價
將於玻璃基板上製作之比較例1之氧化物薄膜之薄膜堆積後的表面以AFM裝置(JSPM-4500、日本電子製造)測定20 μm×20 μm見方之Rrms，結果得知為8.6，與實施例相比較粗。亦將比較例2~7之Rrms之結果示於表2中。
[3]SIM之結晶粒徑評價
針對於玻璃基板上製作之比較例1之薄膜以與實施例相同之測定條件實施SIM測定。裝置係利用日立製造之聚焦離子束加工觀察裝置FB-2100，加速電壓為40 kV。
將比較例1之300℃×1 h加熱處理後之結果示於圖6中(圖6之觀察倍率為×10000，為35 μm見方之SIM像之部分擴大圖)。
觀測到結晶粒，平均結晶粒徑為0.57 μm。
關於氧化物半導體薄膜之平均結晶粒徑，檢查於35 μm見方之框內所觀察之各結晶粒的最大徑，並根據該等粒徑之平均值而求得。將比較例2~7之平均結晶粒徑示於表2中。平均結晶粒徑未達1 μm。
[4]剖面TEM之結晶形態評價
針對於玻璃基板上製作之比較例1之薄膜以與實施例相同之測定條件實施剖面TEM測定。裝置係利用日立製造之電場發射型透射電子顯微鏡HF-2100，加速電壓為200 kV。
將比較例1之300℃×1 h加熱處理後之薄膜剖面之TEM像示於圖7中(圖7之觀察倍率為×100000，為以1 μm見方觀察之視野中之氧化物薄膜部分之部分擴大圖)。
如圖7中所示般於膜中觀測到微晶。針對比較例2~7亦與比較例1相同地於膜中觀測到微晶。
[5]元件之評價
將霍耳效應測定用元件設置於ResiTest8300型(日本東陽技術公司製造)中，並於室溫下對霍耳效應進行評價。將結果示於表2中。已知，比較例1~7之載體濃度超過1018 cm-3 ，為氧缺陷較多之薄膜。
又，針對製作之薄膜電晶體，使用半導體參數分析儀(Keithley Instruments股份有限公司製造4200SCS)於室溫、遮光環境下(遮光箱內)進行測定。再者，汲極電壓(Vd)係設為10 V。將結果示於表2中。如表2中所示般比較例1~7之元件中，由於載體濃度超過1018 cm-3 故而獲得常導通之特性。
實施例14
使用日本專利特開2005-290550號公報中揭示之成膜裝置，於表3中所示之條件下進行AC濺鍍，再於下述條件下成膜非晶質膜並進行加熱處理，除此以外，以與實施例1相同之方式製作薄膜電晶體及薄膜評價用元件並進行評價。將結果示於表3中。
AC濺鍍係使用圖8中所示之裝置而進行。
使用Zn/(Zn+In)=0.04、寬200 mm、長1700 mm、厚10 mm之6片靶材31a~31f，並將各靶材31a~31f以與基板(未圖示)之寬度方向平行且距離為2 mm之方式而配置。磁場形成機構40a~40f之寬度與靶材31a~31f相同為200 mm。若來自氣體供給系統之濺鍍氣體為Ar，則將H2 O分別以99:1之流量比導入系統內。此時之成膜環境為0.5 Pa。交流電源極之功率設為3 W/cm2 (=10.2 kW/3400 cm2 )，頻率設為10 kHz。
於以上條件下成膜10秒，測得所獲得之銦鋅氧化物(IZO)之膜厚為15 nm。成膜速度高達90 nm/min，適於量產。又，將帶有以該種方式所獲得之IZO之玻璃基板裝入電爐，並於空氣中400℃、15 min之條件下熱處理後切割成1 cm2 之尺寸，再進行4探針法之霍耳量測。其結果可確認載體濃度為1.5×1016 cm-3 ，充分半導體化。
實施例15~實施例18
除將靶材組成與濺鍍條件以隨附表之方式進行變更以外，以與實施例14相同之方式獲得半導體薄膜。又，以與實施例14相同之方式製作薄膜電晶體及薄膜評價用元件並以與實施例14相同之方式進行評價。霍耳量測之結果確認均半導體化。將結果示於表3中。
比較例8
使輸出功率(交流功率密度)增加至22 W/cm2 ，進行高速成膜。藉此成膜速度成為75 nm/min，但該薄膜中柱狀結晶並未相對於樣品表面而配置，且載體濃度為7.5×1018 cm-3 並未半導體化。
實施例19~27 [1]EBSP測定用元件、霍耳效應測定用元件、XRD評價用元件、AFM評價用元件、剖面TEM評價用元件之製作
於磁控濺鍍裝置中安裝表4中所示之組成之4英吋靶材，並分別安裝帶有膜厚100 nm之熱氧化膜之導電性矽基板、導電性矽基板、載玻片(Corning公司製造#1737)作為基板。於導電性矽基板上以CVD形成100 nm之SiOx 作為絕緣層。此後，如表4所示般對於絕緣層實施臭氧處理、氧電漿處理或二氧化氮電漿處理。
藉由DC磁控濺鍍法，於下述條件下於帶有膜厚100 nm之熱氧化膜之導電性矽基板、帶有以CVD成膜之膜厚100 nm之SiOx 之導電性矽基板、載玻片上使膜厚50 nm之非晶質膜成膜。成膜時，以表4中所示之分壓比導入Ar氣、O2 、及H2 O氣體。
將非晶質膜經處理之基板以表4中所示之氧分壓、升溫速度、加熱處理溫度、加熱處理時間分別使非晶質膜結晶化而獲得氧化物半導體膜。
又，藉由ICP-AES分析，確認結晶化氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。
關於霍耳效應測定用元件，使用於玻璃基板上成膜之基板並將其設置於ResiTest8300型(日本東陽技術公司製造)中，於室溫下對霍耳效應進行評價。
濺鍍條件如下。
基板溫度：參照表4
極限壓力：8.5×10-5 Pa
環境氣體：Ar氣、O2 、H2 O氣體(分壓參照表4)
濺鍍壓力(全壓)：0.4 Pa
輸入電力：DC 100 W
S(基板)-T(靶材)距離：70 mm
[2]薄膜電晶體之製作
使用帶有膜厚100 nm之熱氧化膜(SiOx )之導電性矽基板、或帶有以CVD成膜之膜厚100 nm之SiOx 之導電性矽基板作為基板。SiOx 膜作為閘極絕緣膜發揮功能，導電性矽部作為閘極電極發揮功能。此後，如表4中所示般對SiOx 膜施加臭氧處理、氧電漿處理或二氧化氮電漿處理。
於施加處理之閘極絕緣膜上以表4中所示之條件再次進行濺鍍成膜，製作膜厚50 nm之非晶質薄膜。使用OFPR#800(東京應化工業股份有限公司製造)作為光阻劑，並進行塗佈、預烘烤(80℃、5 min)、曝光。顯像後進行後烘烤(120℃、5 min)，並利用草酸進行蝕刻而使其圖案化成所需之形狀。此後，以表4中所示之氧分壓、升溫速度、加熱處理溫度、加熱處理時間進行退火處理，使其結晶化。
又，藉由ICP-AES分析，確認結晶化氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。
濺鍍條件如下。
基板溫度：參照表4
極限壓力：8.5×10-5 Pa
環境氣體：Ar氣、O2 、H2 O氣體(分壓參照表4)
濺鍍壓力(全壓)：0.4 Pa
輸入電力：100 W
S(基板)-T(靶材)距離：70 mm
此後，使Mo(200 nm)藉由濺鍍成膜而成膜。藉由溝道蝕刻使源極/汲極電極圖案化成所需之形狀。進而，作為如表4中所示般形成保護膜之前階段之處理，對於氧化物半導體膜施加臭氧處理、氧電漿處理或二氧化氮電漿處理。
於氧化物半導體層之處理後利用電漿CVD法(PECVD)使SiNx 成膜而製成保護膜。使用氫氟酸使接觸孔開口而製作薄膜電晶體。
[3]薄膜電晶體之場效遷移率(μ)、S值及閥值電壓(Vth)之測定
關於製作之薄膜電晶體對場效遷移率(μ)、S值及閥值電壓(Vth)進行評價。使用半導體參數分析儀(Keithley Instruments股份有限公司製造4200SCS)於室溫、遮光環境下(遮光箱內)進行測定。再者，汲極電壓(Vd)係設為10 V。將結果示於表4中。
[4]EBSP之晶界之評價
關於成膜於帶有膜厚100 nm之熱氧化膜(SiOx )之導電性矽基板、或帶有以CVD成膜之膜厚100 nm之SiOx 之導電性矽基板上的薄膜，藉由EBSP裝置(EDAX(TSL)公司製造HiKari High Speed EBSD Detector，OIM解析軟體5.2版)檢查晶界。使用加速電壓8 kV之電子束。
將實施例19之薄膜之EBSP之圖像質量像(IQ像)示於圖9中。根據圖9已知於結晶粒內觀測到微細之結構。測定區域為40 μm×40 μm，步進尺寸為0.2 μm。為解析結晶粒內之微細結構而進行EBSP之方位角面分析，分離為方位差為2°以上未達5°、5°以上未達15°、15°以上未達180° 3種。將方位差資料示於圖10中。
將由方位差15°以上之成分包圍之區域作為結晶粒而解析平均結晶粒徑，結果平均結晶粒徑為10.6 μm。對於實施例20~27平均結晶粒徑亦為1.0 μm以上。
已知，於晶界內主要觀測到2°以上未達5°、5°以上未達15°之粒界。計算各粒界占全部粒界之比例，結果方位差為2°以上未達5°為43.5%，5°以上未達15°為36.0%，15°以上未達180°為20.5%。根據以上結果，全部晶界中2°以上未達15°之粒界所占比例為79.5%。
對於實施例20~27，計算方位差為2°以上未達15°之粒界於全部晶界中所占比例，結果為60%以上90%以下。
將實施例19之薄膜之EBSP之方位圖示於圖11中。測定區域為40 μm×40 μm，步進尺寸為0.2 μm。與方位差為2°以上未達5°、5°以上未達15°、15°以上未達180°之晶界相對應之形態中，觀測到(111)、(001)、(101)面之緻密之結晶粒的結構及結晶方位。
將於實施例19之反極圖上將測定點以點表示之圖示於圖12中。已知，與以方位圖所表示者相同地觀測到(111)、(001)、(101)面之定向。
[5]XRD之結晶性評價
針對於實施例19~27之玻璃基板上成膜之薄膜，藉由X射線繞射測定裝置(Rigaku製造，Ultima-III)檢查結晶結構。
確認薄膜堆積後無法觀測到繞射波峰且為非晶質。又，已知，於以表4之條件進行退火後觀測到繞射波峰且結晶化。
分析圖表，結果於實施例19~27之結晶化後之薄膜中僅觀測到氧化銦之方鐵錳礦結構。該結晶結構可藉由JCPDS卡片而確認。氧化銦之方鐵錳礦結構為JCPDS卡片No.06-0416。
上述XRD之測定條件如下。
裝置：Rigaku(股)製造，Ultima-III
X射線：Cu-Kα射線(波長1.5406，利用石墨單色器進行單色化)
2θ-θ反射法、連續掃描(1.0°/min)
取樣間隔：0.02°
狹縫DS、SS：2/3°、RS：0.6 mm
[6]AFM之氧化物薄膜之Rrms之評價
針對在玻璃基板上製作之實施例19之薄膜將氧化物薄膜之薄膜堆積後之表面以AFM裝置(JSPM-4500、日本電子製造)測定20 μm×20 μm見方之Rrms，結果為1.8，非常地平坦。亦將實施例20~27之Rrms之結果示於表4中。
[7]剖面TEM之結晶形態評價
針對於玻璃基板上製作之實施例19~27之薄膜實施剖面TEM測定。裝置係利用日立製造之電場發射型透射電子顯微鏡HF-2100，加速電壓為200 kV。
與實施例1~18相同地，觀測到柱狀結晶自基板表面至樣品表面而配置之情況。
比較例9~13 [1]薄膜電晶體及薄膜評價用元件之製作
將用於氧化物半導體膜之成膜中之靶材、以及其濺鍍條件及退火條件變更為具有表5中記載之組成之靶材及條件，並對氧化物半導體膜實施臭氧處理、氧電漿處理或二氧化氮電漿處理，除此以外，以與實施例19~27相同之方式製作薄膜電晶體及薄膜評價用元件並進行評價。將結果示於表5中。
[2]EBSP之晶界之評價
針對於帶有膜厚100 nm之熱氧化膜之導電性矽基板、或帶有以CVD成膜之膜厚100 nm之SiOx 之導電性矽基板上成膜的薄膜，藉由EBSP裝置(EDAX(TSL)公司製造HiKari High Speed EBSD Detector，OIM解析軟體5.2版)檢查晶界。使用加速電壓8 kV之電子束。
將比較例9之薄膜之EBSP之圖像質量像(IQ像)示於圖13中。根據圖13與實施例不同，於結晶粒內並未觀測到微細之結構。由於結晶粒徑較小，故而以測定區域為0.5 μm×0.5 μm、步進尺寸為0.005 μm進行測定。
為解析結晶粒之結構，進行EBSP之方位角面分析，分離成方位差2°以上未達5°、5°以上未達15°、15°以上未達180°之3種。將方位差資料示於圖14中。將由方位差15°以上之成分所包圍之區域作為結晶粒並解析平均結晶粒徑，結果平均結晶粒徑為0.137 μm。對於比較例10~13，平均結晶粒徑未達1.0 μm。
與實施例不同，結晶粒內幾乎並未觀測到2°以上未達5°、5°以上未達15°之粒界。計算各粒界於全部粒界中所占之比例，結果方位差為2°以上未達5°為9.6%，5°以上未達15°為5.4%，15°以上未達180°為85%。根據以上結果，2°以上未達15°之粒界於全部晶界中所占比例為15.0%。對於比較例10~13，亦計算方位差為2°以上未達15°之粒界於全部晶界中所占之比例，結果未達60%。
將比較例9之薄膜之EBSP之方位圖示於圖15中。由於結晶粒徑較小，故而以測定區域為0.5 μm×0.5 μm、步進尺寸為0.005 μm進行測定。
由於無法觀測到方位差為2°以上未達5°、5°以上未達15°之晶界，故而無法觀測到微細之結構。於對應15°以上未達180°之晶界之形態中，觀測到優先定向於(111)面之結晶粒。圖16中顯示於比較例9之反極圖上將測定點以點表示之圖。已知，與以方位圖所示者相同地為(111)優先定向。
[3]XRD之結晶性評價
於與實施例相同之條件下，針對成膜於玻璃基板上之薄膜藉由X射線繞射測定裝置(Rigaku製造，Ultima-III)檢查結晶結構。已知，比較例9~13之薄膜於薄膜堆積後觀測到繞射波峰且結晶化。又，於表5之條件下將薄膜堆積後之膜退火。
分析圖表，結果於比較例9~13之薄膜中僅觀測到氧化銦之方鐵錳礦結構。該結晶結構可以JCPDS卡片進行確認。氧化銦之方鐵錳礦結構為JCPDS卡片No.06-0416。
[4]AFM之氧化物薄膜之Rrms之評價
將於玻璃基板上製作之比較例9之氧化物薄膜於薄膜堆積後之表面以AFM裝置(JSPM-4500、日本電子製造)測定20 μm×20 μm見方之Rrms，結果得知為8.6，與實施例相比較粗。將比較例10~13之Rrms之結果亦示於表5中。
[5]剖面TEM之結晶形態評價
針對於玻璃基板上製作之比較例9~13之薄膜，於與實施例相同之測定條件下實施剖面TEM測定。裝置係利用日立製造之電場發射型透射電子顯微鏡HF-2100，加速電壓為200 kV。將結果示於表5中。
[6]元件之評價
將霍耳效應測定用元件設置於ResiTest8300型(日本東陽技術公司製造)中，並於室溫下對霍耳效應進行評價。將結果示於表5中。已知比較例9~13之載體濃度超過1018 cm-3 ，為氧缺陷較多之薄膜。
又，針對製作之薄膜電晶體，使用半導體參數分析儀(Keithley Instruments股份有限公司製造4200SCS)於室溫、遮光環境下(遮光箱內)進行測定。再者，汲極電壓(Vd)係設為10 V。將結果示於表5中。如表5中所示般，關於比較例9~13之元件，由於載體濃度超過1018 cm-3 ，故而獲得常導通之特性。
實施例28~33 [1]KFM測定用元件、霍耳效應測定用元件、XRD評價用元件、AFM評價用元件、剖面TEM評價用元件之製作
於磁控濺鍍裝置上安裝表6中所示之組成之4英吋靶材，並分別安裝帶有膜厚100 nm之熱氧化膜之導電性矽基板及載玻片(Corning公司製造＃1737)作為基板。
藉由DC磁控濺鍍法於下述條件下使膜厚50 nm之非晶質膜成膜於帶有膜厚100 nm之熱氧化膜之導電性矽基板及載玻片上。於成膜時以表6中所示之分壓比導入Ar氣、O2 、及H2 O氣體。
將非晶質膜經處理之基板以表6中所示之氧分壓、加熱處理溫度、加熱處理時間使非晶質膜分別結晶化而形成氧化物半導體膜。
又，藉由ICP-AES分析，確認結晶化氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。
霍耳效應測定用元件係使用成膜於玻璃基板上之基板並設置於ResiTest8300型(日本東陽技術公司製造)中，於室溫下對霍耳效應進行評價。將結果示於表6中。
濺鍍條件如下。
基板溫度：參照表6
極限壓力：8.5×10-5 Pa
環境氣體：Ar氣、O2 、H2 O氣體(分壓參照表6)
濺鍍壓力(全壓)：0.4 Pa
輸入電力：DC 100 W
S(基板)-T(靶材)距離=70 mm
[2]薄膜電晶體之製作
使用帶有膜厚100 nm之熱氧化膜(SiOx )之導電性矽基板作為基板。SiOx 膜作為閘極絕緣膜而發揮功能，導電性矽部作為閘極電極而發揮功能。
於閘極絕緣膜上以表6中所示之條件再次進行濺鍍成膜，製作膜厚50 nm之非晶質薄膜。使用OFPR＃800(東京應化工業股份有限公司製造)作為光阻劑，並進行塗佈、預烘烤(80℃、5 min)、曝光。顯像後進行後烘烤(120℃、5 min)，並利用草酸進行蝕刻而圖案化成所需之形狀。此後，以表6中所示之氧分壓、加熱處理溫度、加熱處理時間進行退火處理，使其結晶化。
又，藉由ICP-AES分析，確認結晶化氧化物薄膜中所含之各元素之原子比與濺鍍靶材相同。
濺鍍條件如下。
基板溫度：參照表6
極限壓力：8.5×10-5 Pa
環境氣體：Ar氣、O2 、H2 O氣體(分壓參照表6)
濺鍍壓力(全壓)：0.4 Pa
輸入電力：100 W
S(基板)-T(靶材)距離：70 mm
此後，藉由濺鍍成膜而形成Au(膜厚100 nm)及Ti(膜厚5 nm)。藉由脫膜而使源極/汲極電極圖案化成所需之形狀。將元件之形狀示於圖17中。
[3]薄膜電晶體之場效遷移率(μ)、S值及閥值電壓(Vth)之測定
針對製作之薄膜電晶體評價其場效遷移率(μ)、S值及閥值電壓(Vth)。使用半導體參數分析儀(Keithley Instruments股份有限公司製造4200SCS)於室溫、遮光環境下(遮光箱內)進行測定。於圖18中顯示實施例28之傳遞特性之結果(汲極電壓為0.1、1.0、10 V)。針對汲極電壓10 V之元件評價其場效遷移率、S值及閥值電壓。亦針對其他實施例將汲極電壓(Vd)設為10 V並評價其場效遷移率、S值及閥值電壓。將結果示於表6中。
[4]XRD(X射線繞射測定)之結晶性評價
針對成膜於玻璃基板上之薄膜藉由X射線繞射測定裝置(Rigaku製造，Ultima-III)檢查結晶結構。將實施例28之薄膜堆積後及加熱處理(退火)後之X射線圖表分別示於圖19中。
確認，薄膜堆積後無法觀測到繞射波峰且為非晶質。又，已知，加熱處理(退火)後觀測到繞射波峰且結晶化。將實施例28之加熱處理(退火)後之X射線圖表分別示於圖19中。
分析圖表，結果於實施例28之結晶化後之薄膜中僅觀測到氧化銦之方鐵錳礦結構。該結晶結構可以JCPDS(Joint Committee of Powder Diffraction Standards，粉末繞射標準聯合委員會)卡片進行確認。氧化銦之方鐵錳礦結構為JCPDS卡片No.06-0416。
關於實施例29~33之實施例之薄膜，與實施例28相同地於薄膜堆積後為非晶質，於退火後僅觀測到氧化銦之方鐵錳礦結構。
上述XRD之測定條件如下。
裝置：Rigaku(股)製造，SmartLab
X射線：Cu-Kα射線(波長1.5406，利用石墨單色器進行單色化)
2θ-θ反射法、連續掃描(1.0°/min)
取樣間隔：0.02°
狹縫DS、SS：2/3°、RS：0.6 mm
[5]AFM(原子力顯微鏡)之氧化物薄膜之表面粗糙度之均方根(Rrms(root-mean-square-roughness))的評價
針對於玻璃基板上製作之實施例28之薄膜將氧化物薄膜於薄膜堆積後之表面以AFM裝置(JSPM-4500、日本電子製造)測定20 μm×20 μm見方之Rrms，結果為1.8，非常地平坦。亦相同地測定實施例29~33之Rrms。將結果示於表6中。
[6]SIM(掃描離子顯微鏡，Scanning Ion Microscopy)之結晶粒徑評價
針對於玻璃基板上製作之實施例28之薄膜實施SIM測定。裝置係使用日立製造之聚焦離子束加工觀察裝置FB-2100，加速電壓為40 kV。
分析實施例28之加熱結晶化後之薄膜，結果平均結晶粒徑為9.3 μm。
關於氧化物半導體薄膜之平均結晶粒徑，檢查於35 μm見方之框內所觀察之各結晶粒的最大徑，並根據該等粒徑之平均值而求得。亦相同地測定實施例29~33之平均結晶粒徑。將結果示於表6中。
[7]剖面TEM(透射電子顯微鏡，Transmission Electron Microscope)之結晶形態評價
針對於熱氧化膜矽基板上製作之實施例28之薄膜實施剖面TEM測定。裝置係利用日立製造之電場發射型透射電子顯微鏡HF-2100，加速電壓為200 kV。
將實施例28之濺鍍成膜後及加熱結晶化後之薄膜剖面的TEM像示於圖20中(圖20之觀察倍率為×50000，為以1 μm見方觀察之視野中之氧化物薄膜部分的部分擴大圖)。
如圖20中所示般於濺鍍成膜後之膜中XRD同樣地為非晶質。
加熱結晶化後觀測到柱狀結晶自基板表面至樣品表面配置之情況。
針對實施例29~33，亦觀測到加熱結晶化後之薄膜中柱狀結晶自基板表面至樣品表面配置之情況。
[8]凱爾文探針原子力顯微鏡(Kelvin Probe Force Microscopy：KFM)之位能障壁之評價
針對於熱氧化膜矽基板上製作之實施例28的薄膜實施KFM測定。裝置係使用E-sweep環境控制單元/NanoNavi探針台。測定區域為25 μm見方，於室溫下進行測定。
將實施例28之加熱結晶化之薄膜的表面電位分佈結果示於圖21中。如圖21中所示般，於實施例28之薄膜中，表面電位之最大值與最小值之電位差為19.54 mV，為30 mV以下。亦針對實施例29~33之薄膜相同地實施KFM測定。均為25 μm見方中之表面電位之最大值與最小值之電位差為30 mV以下。將結果示於表6中。
[產業上之可利用性]
藉由將本發明之積層結構中之氧化物層及絕緣層用作薄膜電晶體之通道層及閘極絕緣膜，可於通道層中不設置緩衝層而直接形成保護膜，因此用於薄膜電晶體之製造中。
本發明之薄膜電晶體可較佳地用作顯示裝置、尤其是大面積之顯示器用。
上文中已對幾例本發明之實施形態及/或實施例詳細地進行說明，但從業者可容易地實質上不偏離本發明之新穎之啟示及效果而對該等例示之實施形態及/或實施例添加大量變更。因此，該等大量變更亦包含於本發明之範圍中。
將該說明書中記載之文獻之全部內容援引於此。
17a~17c．．．交流電源
31a~31f．．．靶材
40a~40f．．．磁場形成機構
圖1係於實施例1~3中於玻璃基板上成膜之薄膜堆積後之各薄膜的X射線圖表。
圖2係於實施例1~3中於玻璃基板上成膜之薄膜經加熱處理(退火)後之各薄膜的X射線圖表。
圖3係於玻璃基板上成膜之實施例1之薄膜經300℃×1 h加熱結晶化後之薄膜的SIM(Scanning Ion Microscope，掃描離子顯微鏡)像(觀察倍率10000倍、35 μm見方之SIM像之部分擴大圖)。
圖4係於玻璃基板上成膜之實施例1之薄膜經300℃×1 h加熱結晶化後之薄膜剖面的TEM(Transmission Electron Microscope，透射電子顯微鏡)像(觀察倍率100000倍、以1 μm見方觀察之視野中之氧化物薄膜部分之部分擴大圖)。
圖5係於比較例1中於玻璃基板上成膜之薄膜堆積後及加熱處理後之各薄膜的X射線圖表。
圖6係於玻璃基板上成膜之比較例1之薄膜經300℃×1 h加熱結晶化後之薄膜的SIM(掃描離子顯微鏡)像(觀察倍率10000倍、35 μm見方之SIM像之部分擴大圖)。
圖7係於玻璃基板上成膜之比較例1之薄膜經300℃×1 h加熱結晶化後之薄膜剖面的TEM(透射電子顯微鏡)像(觀察倍率100000倍、以1 μm見方觀察之視野中之氧化物薄膜部分的部分擴大圖)。
圖8係顯示於實施例14~18及比較例8中使用之AC(交流)濺鍍裝置之濺鍍主要部分的概略圖。
圖9係實施例19之薄膜之EBSP(Electron BackScattering Pattern，電子背散射圖案)之圖像質量像。
圖10係實施例19之薄膜之EBSP之方位差資料。
圖11係實施例19之薄膜之EBSP之方位圖。
圖12係於實施例19之反極圖中將測定點以點表示之圖。
圖13係比較例9之薄膜之EBSP之圖像質量像。
圖14係比較例9之薄膜之EBSP之方位差資料。
圖15係比較例9之薄膜之EBSP之方位圖。
圖16係於比較例9之反極圖中將測定點以點表示之圖。
圖17係表示實施例28~33中製作之薄膜電晶體之形狀的圖。
圖18係表示實施例28中製作之薄膜電晶體之傳遞特性的圖表。
圖19係於實施例28中薄膜堆積後及加熱處理(退火)後之X射線圖表。
圖20係於實施例28中薄膜堆積後及加熱處理後之薄膜剖面的TEM像。
圖21係表示於實施例28中經加熱結晶化之薄膜之表面電位分佈的圖。

Claims (17)

  1. 一種薄膜電晶體，其特徵在於：其係包含氧化物層及絕緣層者，且構成上述氧化物層之材料係選自由氧化銦、摻雜有Ga之氧化銦、摻雜有Al之氧化銦、摻雜有Zn之氧化銦、及摻雜有Sn之氧化銦所組成之群，上述氧化物層之結晶以柱狀配置於上述絕緣層之表面上，將上述氧化物層設為通道層，將上述絕緣層設為閘極絕緣膜。
  2. 如請求項1之薄膜電晶體，其中薄膜電晶體係背面溝道蝕刻型。
  3. 如請求項1之薄膜電晶體，其中構成上述氧化物層之材料之載體濃度為1018 /cm3 以下。
  4. 如請求項1之薄膜電晶體，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.01~0.09。
  5. 如請求項1之薄膜電晶體，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.01~0.05。
  6. 如請求項1至5中任一項之薄膜電晶體，其中上述氧化物層之平均結晶粒徑為1~27μm之範圍。
  7. 一種薄膜電晶體之製造方法，其特徵在於：其係製造如請求項1至6中任一項之薄膜電晶體之方法，且包括如下步驟：(1)設置上述絕緣層， (2)於上述絕緣層上，以成為20×20μm2 中之Rrms(root-mean-square-roughness)=1.0~5.3Å之範圍之方式形成氧化物薄膜，及(3)將所獲得之薄膜於150~500℃下進行加熱處理，製成上述氧化物層。
  8. 如請求項7之薄膜電晶體之製造方法，其中將上述氧化物薄膜之成膜於含有惰性氣體原子與選自水分子、氧分子及一氧化二氮分子中之一種以上分子之混合氣體的環境下進行。
  9. 如請求項8之薄膜電晶體之製造方法，其中將上述氧化物薄膜之成膜於含有惰性氣體原子及至少水分子之混合氣體之環境下進行。
  10. 如請求項9之薄膜電晶體之製造方法，其中上述環境中所含水分子之比例以分壓比計為0.1%~25%。
  11. 如請求項7之薄膜電晶體之製造方法，其中上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.01~0.09。
  12. 如請求項7之薄膜電晶體之製造方法，其中上述摻雜有Al之氧化銦之原子比Al/(Al+In)為0.01~0.05。
  13. 如請求項7至12中任一項之薄膜電晶體之製造方法，其中上述步驟(2)之氧化物薄膜之成膜係藉由如下之濺鍍方法進行：將基板依序運送至與隔開特定間隔而並排設置於真空腔室內之3片以上靶材對向的位置上，當自交流電源對上述各靶材交互施加負電位及正電位時，一邊於自上述 交流電源之輸出的至少1者分支連接之2片以上靶材間切換施加電位之靶材，一邊使電漿產生於靶材上而於基板表面成膜。
  14. 如請求項13之薄膜電晶體之製造方法，其中將上述交流電源之交流功率密度設為3W/cm2 以上、20W/cm2 以下。
  15. 如請求項13之薄膜電晶體之製造方法，其中上述交流電源之頻率為10kHz~1MHz。
  16. 一種薄膜電晶體，其係藉由如請求項7至15中任一項之製造方法所製造。
  17. 一種顯示裝置，其特徵在於：其具備如請求項1至6中任一項之薄膜電晶體。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169344A (ja) * 2011-02-10 2012-09-06 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6470352B2 (ja) * 2012-10-18 2019-02-13 出光興産株式会社 酸化物半導体薄膜
WO2014136916A1 (ja) 2013-03-08 2014-09-12 住友金属鉱山株式会社 酸窒化物半導体薄膜
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
JP2014192264A (ja) * 2013-03-26 2014-10-06 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタの製造方法
JP6139973B2 (ja) * 2013-05-14 2017-05-31 出光興産株式会社 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ
TWI652822B (zh) * 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
JP2015018959A (ja) * 2013-07-11 2015-01-29 出光興産株式会社 酸化物半導体及び酸化物半導体膜の製造方法
KR20160033145A (ko) * 2013-07-16 2016-03-25 스미토모 긴조쿠 고잔 가부시키가이샤 산화물 반도체 박막 및 박막 트랜지스터
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
KR101498635B1 (ko) * 2013-08-08 2015-03-04 주식회사 레이언스 이미지센서 및 이의 제조방법
JP6142200B2 (ja) 2013-09-30 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
WO2015125042A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
JP6416899B2 (ja) 2014-06-03 2018-10-31 シャープ株式会社 半導体装置およびその製造方法
JP6037239B2 (ja) * 2014-09-12 2016-12-07 長州産業株式会社 透明導電膜、これを用いた装置または太陽電池、及び透明導電膜の製造方法
CN105425430B (zh) * 2014-09-19 2018-11-16 群创光电股份有限公司 液晶显示面板及侦测其中液晶层与配向膜间离子所产生的电位的方法
JP2016201458A (ja) * 2015-04-09 2016-12-01 出光興産株式会社 微結晶質酸化物半導体薄膜及びそれを用いた薄膜トランジスタ
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
JP7187322B2 (ja) 2017-02-01 2022-12-12 出光興産株式会社 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置
WO2019152585A2 (en) * 2018-01-31 2019-08-08 Northwestern University Orientation determination and mapping by stage rocking electron channeling and imaging reconstruction
JP7166866B2 (ja) * 2018-10-03 2022-11-08 キヤノン株式会社 配向性圧電体膜およびその製造方法、圧電体素子、並びに、液体吐出ヘッド
US20220199784A1 (en) * 2019-03-28 2022-06-23 Idemitsu Kosan Co., Ltd. Crystalline oxide thin film, multilayer body and thin film transistor
CN112760603A (zh) * 2019-11-01 2021-05-07 有研工程技术研究院有限公司 一种多孔柱状氧化铟气敏薄膜的制备方法
CN117836464A (zh) * 2021-08-30 2024-04-05 肯纳金属公司 表面涂覆的切削工具
CN114300554B (zh) * 2021-11-17 2023-11-17 香港理工大学深圳研究院 一种仿生自适应视觉传感器及其制备方法
WO2023189002A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 薄膜トランジスタ及び電子機器
WO2023189004A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、及び電子機器
WO2023189003A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 薄膜トランジスタ及び電子機器
WO2024029438A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、および電子機器
WO2024029437A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 薄膜トランジスタおよび電子機器
CN117712261A (zh) * 2024-02-02 2024-03-15 江西兆驰半导体有限公司 Led及其制备方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238808B1 (en) * 1998-01-23 2001-05-29 Canon Kabushiki Kaisha Substrate with zinc oxide layer, method for producing zinc oxide layer, photovoltaic device, and method for producing photovoltaic device
JP2000022189A (ja) * 1998-01-23 2000-01-21 Canon Inc 酸化亜鉛層付基板、酸化亜鉛層の形成方法、光起電力素子及びその製造方法
US6649824B1 (en) * 1999-09-22 2003-11-18 Canon Kabushiki Kaisha Photoelectric conversion device and method of production thereof
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004137547A (ja) * 2002-10-17 2004-05-13 Tohoku Ricoh Co Ltd 被膜部材および成膜方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP4780972B2 (ja) * 2004-03-11 2011-09-28 株式会社アルバック スパッタリング装置
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
WO2006129650A1 (ja) * 2005-05-31 2006-12-07 Kyocera Corporation 針状結晶の配列体を含む複合体およびその製造方法、ならびに光電変換素子、発光素子およびキャパシタ
KR20070048017A (ko) * 2005-11-03 2007-05-08 엘지전자 주식회사 플라즈마 디스플레이 패널의 보호막
JP5376750B2 (ja) * 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
JP4285524B2 (ja) 2006-10-13 2009-06-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
US8158974B2 (en) * 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
US8530891B2 (en) * 2007-04-05 2013-09-10 Idemitsu Kosan Co., Ltd Field-effect transistor, and process for producing field-effect transistor
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
US20110006297A1 (en) * 2007-12-12 2011-01-13 Idemitsu Kosan Co., Ltd. Patterned crystalline semiconductor thin film, method for producing thin film transistor and field effect transistor
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP2009170494A (ja) * 2008-01-11 2009-07-30 Renesas Technology Corp 半導体装置
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
WO2009122571A1 (ja) 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
JP5135073B2 (ja) 2008-06-18 2013-01-30 出光興産株式会社 有機薄膜トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9269573B2 (en) * 2008-09-17 2016-02-23 Idemitsu Kosan Co., Ltd. Thin film transistor having crystalline indium oxide semiconductor film
EP2253988A1 (en) 2008-09-19 2010-11-24 Christie Digital Systems USA, Inc. A light integrator for more than one lamp
JP2010093051A (ja) * 2008-10-08 2010-04-22 Fujitsu Microelectronics Ltd 電界効果型半導体装置
US20110198602A1 (en) 2008-11-05 2011-08-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Aluminum alloy film for display device, display device, and sputtering target
JP5357515B2 (ja) 2008-11-05 2013-12-04 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
TWI656645B (zh) * 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5123141B2 (ja) 2008-11-19 2013-01-16 株式会社東芝 表示装置
TWI606593B (zh) * 2008-11-28 2017-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN102245531B (zh) 2008-12-12 2016-05-11 出光兴产株式会社 复合氧化物烧结体及由其构成的溅射靶
JP5590877B2 (ja) * 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
JP5644143B2 (ja) 2009-03-25 2014-12-24 住友化学株式会社 塗布方法および有機エレクトロルミネッセンス素子の製造方法
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8654292B2 (en) * 2009-05-29 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101457837B1 (ko) * 2009-06-30 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101644249B1 (ko) * 2009-06-30 2016-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101460868B1 (ko) * 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102138547B1 (ko) 2009-11-13 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

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