JP6139973B2 - 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ - Google Patents
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そこで、アモルファスシリコン系半導体薄膜のように大面積化が可能で、結晶シリコンに次いで移動度が高い材料として金属酸化物からなる透明半導体薄膜、特に、酸化インジウム、酸化亜鉛、酸化ガリウムからなる酸化物半導体薄膜が注目されている。
非特許文献1及び2は、酸化物半導体薄膜に200℃〜300℃で脱離する弱い結合種である酸素や、物理吸着水が存在すると信頼性が悪化することを開示する。
以下、本発明の酸化物半導体薄膜について説明するが、本発明において「半導体」とは、例えば薄膜のキャリア濃度が1×1020/cm3以下の状態をいう。このキャリア濃度は、例えば株式会社東陽テクニカ製の高抵抗ホール測定装置Resi Test8310により求めることができる。
これら脱離する水分子の量は昇温脱離法により評価できる。
尚、Metal−OH結合については、例えばTakeshi Koida et al.,JOURNAL OF APPLIEDPHYSICS 107,033514 (2010)に記載されている。
400以上600℃以下の温度範囲で脱離する水分子の量は、膜中のMetal−OH結合に由来する。当該Metal−OH結合に由来する水分子の量が1×1020cm−3以上であることは、膜中の酸素欠陥が低減されていることを表わし、キャリア濃度を半導体領域1×1019cm−3以下まで低減することができる。また、Metal−OH結合形成によって酸化物半導体のアモルファス構造が安定化し、バンドギャップを広くすることができる。
脱離する水分子の量の上限は特にないが、例えば1×1022cm−3である
200℃以上400℃未満で脱離する水分子は、結合の弱い水酸基に由来する水分子であり、脱離する水分子の量が1×1021cm−3以下であることは、酸化物半導体薄膜中において結合の弱い水酸基が少ないことを意味する。膜中に結合の弱い水酸基が少ないことで、不純物によって形成されるエネルギー準位を低減することができる。
200℃以上600℃以下の温度範囲で脱離する水分子が3×1020cm−3以上であることは、酸化物半導体膜中において電気特性に寄与する水分子が十分に取り込まれていることを意味する。尚、200℃以上600℃以下の温度範囲で脱離する水分子の量の上限は特に限定されないが、例えば1×1022cm−3未満である。
膜中のMetal−OH結合の量及び水酸基の量が、Metal−OH結合の量/水酸基の量≧0.1を満たすことで、酸素欠陥低減の効果が得られるようになる。
昇温脱離法による評価は、シリコンウエハー上に積層させた酸化物半導体を、背圧10−8〜10−5Paの高真空中チャンバー内で基板加熱し、四重極マス(QMS)でマスクロマトグラムm/z=18で実施できる。
膜中の弱い結合である水酸基が少ないことで、不純物によって形成されるエネルギー準位をなくすことができる。
尚、昇温脱離カーブとは、酸化物半導体薄膜の横軸に温度[単位:℃]、縦軸に水分子脱離量[単位:cm−3]とした時に得られるカーブである。
インジウム元素は最も移動度を上昇させる効果がある。また、酸化物半導体薄膜が、スズ元素を含む場合、耐薬品性が向上し、チャネルエッチ型で薄膜トランジスタを積層する際、エッチストッパー層を設けなくてもよくなり好適である。加えて、酸化物半導体薄膜が、ガリウムを含む場合、酸素欠損が低い膜を形成されうる。
尚、酸化物半導体薄膜中の各種元素含有の有無及び含有量は、X線光電子分光分析(XPS)測定において各元素のスペクトル及びスペクトル強度からの定量解析を実施することで、見積もることができる。
本発明の一形態に係る酸化物半導体薄膜の製造方法は、スパッタリングターゲットをスパッタリングして薄膜を成膜する工程と、得られた薄膜をアニール処理する工程とを含み、薄膜を成膜する工程及びアニール処理する工程の少なくとも一方を、水蒸気を含む雰囲気で行う。
スパッタリング及び/又はアニール処理を、水蒸気を含む雰囲気下で行うことで、得られる酸化物半導体薄膜中にMetal−OH結合が形成され、酸素欠陥を低減することができる。
原料酸化物は、得られるターゲットが目的とする組成を形成できれば特に限定されるものではないが、凝集やクラック、ポアといった欠陥が生成しないように粒径や比表面積を適宜選択して配合するとよい。
ターゲットがIn、Sn、Zn及びGaからなる群から選択される元素を1以上含むことで、得られる酸化物半導体薄膜の移動度を向上させることができる。
インジウムは、得られる酸化物半導体薄膜の移動度を上昇させる効果がある。また、酸化物半導体薄膜が、スズを含む場合、耐薬品性が向上し、チャネルエッチ型で薄膜トランジスタを積層する際、エッチストッパー層を設けなくてもよくなり好適である。加えて、酸化物半導体薄膜がガリウムを含む場合、酸素欠損を低減しやすく信頼性(PBS及びNBIS)を高めることができる。
スパッタリング時の雰囲気が水蒸気(水分子)を含むことによって、成膜時のスパッタリングチャンバー内で酸化力の強い・OH(ヒドロシキラジカル)が発生し、得られる薄膜を酸素欠陥の低い膜とすることができる。得られる薄膜をアニール処理して得られる酸化物半導体薄膜を用いてトランジスタを形成した場合、トランジスタの信頼性を示すPBS(Positive Bias Stress)を0.5V以下、且つNBIS(Positive Bias Illumination Stress)を−1V以下とすることができる。
スパッタリング雰囲気の水分圧を上記範囲とすることで、得られる酸化物半導体薄膜のキャリア濃度を1017cm−3〜1019cm−3の半導体領域に制御することができる。また、Metal−OH結合を形成することができることによって、欠陥の少ない膜とすることができる。
スパッタリングガスは、例えば希ガスと、水蒸気、酸素ガス及び亜酸化窒素ガスから選択される1以上を含有する混合気体を用いることができ、水蒸気と希ガスを少なくとも含有する混合気体を用いることもできる。
尚、スパッタ圧力とは、スパッタ開始時の雰囲気ガス全圧をいう。
成膜時の基板温度が120℃以下であると、成膜時に導入する水蒸気等を十分に取り込むことができ、加熱後の薄膜のキャリア濃度を1018cm−3以下とすることができる。また、成膜時の基板温度が25℃以上であると、薄膜の膜密度が低下せず、TFTの移動度が低下することを防ぐことができる。
成膜速度が1nm/min未満の場合、成膜速度が遅いため生産性が悪くなるおそれがある。一方、成膜速度が250nm/min超の場合、成膜速度が速くなりすぎて、膜厚の制御性が悪くなるとともに、OH基が膜中に均一に取り込まれず特性の面内均一性が損なわれるおそれがある。また、成膜速度が速すぎると膜中に十分にOH基が取り込まれないため、スパッタ成膜時に過剰な水分子の導入が必要となるおそれがある。
この距離が1cm未満の場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが大きくなり、良好な膜特性を得ることができないおそれがあるうえ、膜厚及び電気特性の面内分布が生じてしまうおそれがある。一方、ターゲットと基板との間隔が15cmを越える場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが小さくなりすぎて、緻密な膜を得ることができず、良好な膜特性を得ることができないおそれがある。
磁場強度が300ガウス未満の場合、プラズマ密度が低くなるため高抵抗のスパッタリングターゲットの場合スパッタリングできなくなるおそれがある。一方、1000ガウス超の場合、膜厚及び膜中の電気特性の制御性が悪くなるおそれがある。
ここでDCスパッタリングとは、直流電源を印加して行うスパッタ方法(直流スパッタ)をいい、高周波スパッタ(RFスパッタリング)とは、交流電源(交流スパッタ)を印加して行うスパッタリングをいう。また、パルススパッタリングとは、パルス電圧を印加して行うスパッタリングをいう。
そのため、RFスパッタリングより得られる膜は、TFT素子としたときの電界効果移動度も高くなることが期待される。しかし、一般的にRFスパッタリングは、DCスパッタリングよりも成膜が遅いため、工業的にはDCスパッタリングが採用されている。
パワー密度が1W/cm2未満の場合、成膜速度が遅くなって生産性が悪くなるおそれがあるうえ、また放電も安定しないおそれがある。一方、スパッタパワー密度が10W/cm2超の場合、成膜速度が速くなりすぎて、膜厚の制御性及び特性の均一性が悪くなるおそれがある。
真空チャンバー内に所定の間隔を置いて並設された3枚以上のターゲットに対向する位置に、基板を順次搬送し、上記各ターゲットに交流電源から負電位及び正電位を交互に印加して、ターゲット上にプラズマを発生させて基板表面上に成膜する。
このとき、交流電源からの出力の少なくとも1つを、分岐して接続した2枚以上のターゲットの間で、電位を印加するターゲットの切替を行いながら成膜を行う。即ち、上記交流電源からの出力の少なくとも1つを分岐して2枚以上のターゲットに接続し、隣り合うターゲットに異なる電位を印加しながら成膜を行う。
スパッタ源は、複数のスパッタ部を有し、板状のターゲット100a〜100fをそれぞれ有し、各ターゲット100a〜100fのスパッタされる面をスパッタ面とすると、各ターゲットはスパッタ面が同じ平面上に位置するように配置される。
各ターゲット100a〜100fは長手方向を有する細長の直方体に形成され、各ターゲットは同一形状であり、スパッタ面の長手方向の縁部分(側面)が互いに所定間隔を空けて平行に配置される。従って、隣接するターゲット100a〜100fの側面は平行になる。
各交流電源300a〜300cの2つの端子は正負の異なる極性の電圧を出力するようになっており、ターゲット100a〜100fは、電極に密着して取り付けられているので、隣接する2つのターゲット100a〜100fには互いに異なる極性の交流電圧が交流電源300a〜300cから印加される。従って、互いに隣接するターゲット100a〜100fのうち、一方が正電位に置かれる時には他方が負電位に置かれた状態になる。
また、上記の装置を用いる場合、成膜速度は好ましくは70〜250nm/min、より好ましくは100〜200nm/minである。
上記温度範囲でアニール処理することで、得られる酸化物半導体薄膜中に結合の弱いOH基を十分に脱離させることができ、Metal−OH結合のみ残留させることができる。また、上記温度でアニールすることで、得られる酸化物半導体薄膜のアモルファス秩序性を向上させることができる。
アニール処理の昇温速度を1℃/sec以上、及び/又は降温速度を1℃/sec以上とすることで、アニール処理炉内側面に存在する有機物が膜中に取り込まれることを防ぐことができる。
尚、アニール処理時間は、例えば5〜360分間である。
本発明の一形態に係る酸化物半導体薄膜は、薄膜トランジスタのチャネル層として好適に用いることができる。酸素欠陥の少ないチャネル層を備える本発明の一形態に係る薄膜トランジスタは、信頼性に優れるトランジスタである。
ここで優れた信頼性とは、例えばPBS(Positive Bias Stress)が0.5V以下、且つNBIS(Positive Bias Illumination Stress)が−1V以下であることを意味する。
バックチャネルエッチ型のトランジスタを形成する場合、チャネル層は薬液によるダメージに曝されるが、酸素欠陥及び/又は不純物の少ない酸化物半導体薄膜からなるチャネル層であれば、ダメージを低減することができる。
閾値電圧が−5.0〜5.0Vであることで、駆動電圧と消費電力のバランスが良好なものとすることができる。
酸化物半導体を含む電界効果型トランジスタのチャネル幅は、通常10〜100μmであり、好ましくは20〜70μmである。
本発明の一形態に係る酸化物半導体を含む電界効果型トランジスタは高い移動度を有するので、1〜10μm領域、さらには2〜8μmの領域においても好適に使用することが期待できる。またチャネル幅について、1〜10μmの領域、さらには2〜8μmの領域においても好適に使用することが期待できる。
電界効果型トランジスタである薄膜トランジスタ1はボトムゲート型であり、ガラス基板60上に、ゲート電極30が形成され、その上にゲート絶縁膜50が形成されている。ゲート絶縁膜50上には、酸化物半導体膜40が形成され、さらにその上にドレイン電極10とソース電極20とが離間して形成されている。
例えば、ITO,IZO,ZnO,SnO2等の透明電極や、Al,Ag,Cu,Cr,Ni,Mo,Au,Ti,Ta等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
ゲート絶縁膜50の材料としては、例えばSiO2,SiNx,Al2O3,Ta2O5,TiO2,MgO,ZrO2,CeO2,K2O,Li2O,Na2O,Rb2O,Sc2O3,Y2O3,Hf2O3,CaHfO3,PbTiO3,BaTa2O6,SrTiO3,AlN等の化合物を用いることができる。これらのなかでも、好ましくはSiO2,SiNx,Al2O3,Y2O3,Hf2O3,CaHfO3であり、より好ましくはSiO2,SiNx,Y2O3,Hf2O3,CaHfO3である。
尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiO2でもSiOxでもよい)。
酸化物半導体膜40は、通常はホール測定で求めたキャリア密度が1018cm−3未満であり、好ましくは5×1017cm−3未満であり、より好ましくは1×1017cm−3未満である。キャリア密度が1018cm−3以上の場合、漏れ電流が大きくなるおそれがある。
尚、キャリア密度の下限としては、酸化物半導体膜40を備える素子の用途にもよるが、例えば1015cm−3以上とするのが好ましい。
比抵抗が10−1Ωcm未満の場合、電気が容易に流れ半導体薄膜として機能しないおそれがある。一方、比抵抗が108Ωcm超の場合、強い電界をかけないと半導体として機能しないおそれがある。
酸化物半導体膜40の膜厚は、通常は、20〜500nm、好ましくは50〜150nm、より好ましくは60〜140nm、特に好ましくは70〜130nm、特に好ましくは70〜110nmである。
酸化物半導体の膜厚が20nm未満の場合、大面積に成膜した際の膜厚の不均一性により、作製したTFTの特性が不均一になるおそれがある。一方、膜厚が500nm超の場合、成膜時間が長くなり工業的に採用できないおそれがある。
電界効果移動度が1cm2/Vs未満の場合、スイッチング速度が遅くなるおそれがある。また、電界効果移動度の上限は例えば500cm2/Vsである。
また、薄膜トランジスタ1は、低消費電力の観点からは閾値電圧(Vth)がプラスでノーマリーオフとなることが好ましい。閾値電圧(Vth)がマイナスでノーマリーオンとなると、消費電力が大きくなるおそれがある。
まず絶縁性基板上に金属膜を成膜し、ゲート電極を形成する。金属膜としてはMo,Al、Cr及びこれらを主成分とする合金が好適に用いられる。これらの金属膜の積層膜を用いてもよい。
ゲート電極及び絶縁性基板上に、プラズマCVD法により、ゲート絶縁膜を成膜する。次にスパッタリング法によりチャネルとなる半導体層を成膜する。次に、フォトリソグラフィー工程及びエッチング工程を経て、TFTとなる領域の半導体層を島状に形成する。続いて、ソース電極、ドレイン電極を形成するための第2金属膜を成膜する。この第2金属膜には、ゲート電極と同様に、Al、CrやMo、これらを含む合金等の材料を用いることができる。積層膜により構成することも可能である。
成膜した第2金属膜を、フォトリソグラフィー工程、エッチング工程により所望の形状のソース電極、ドレイン電極のパターンを得ることでトランジスタが得られる。
マグネトロンスパッタリング装置に、表1−4に示すターゲット組成を有する2インチのターゲットを装着し、基板A1としてスライドガラス(コーニング社製♯1737)、基板B1としてシリコンウェハー、基板C1として基板A1上にAuを10nmさせた基板、及び基板D1として厚み100nmの酸化膜付きシリコンウェハーをそれぞれ装着した。
基板をチャンバー内へ搬送後、所定の到達圧力とした後、表1−4に示す分圧比であるArガス、O2ガス又はH2Oガスを導入し、表1−4に示すスパッタ条件にて膜厚50nmの非晶質膜を基板A1、基板B1、基板C1及び基板D1上にそれぞれ成膜した。
得られた薄膜を表1−4に示す水分量(原子%)等のアニール条件でオーブン中でアニール処理を行い、基板A1、基板B1、基板C1及び基板D1上にそれぞれ積層してなる酸化物半導体を得た。
尚、例えば比較例4、6及び7では、アニール処理をしていない。
尚、キャリア濃度及びホール移動度の測定は、室温にてResiTest8300型(東陽テクニカ社製)を用いてホール効果測定を行うことにより求めた。
それぞれの結果から、基板B1のみの測定を行ったマスククロマトグラムの値を引いた値を酸化物半導体薄膜中の水素、及び水分子の脱離量の絶対値とした。結果を表1-4に示す。また、実施例1−2及び比較例1−4の昇温脱離測定における水素分子の脱離結果を図7に、実施例3及び比較例5−7の昇温脱離測定における水素分子の脱離結果を図8に、実施例4及び比較例8の昇温脱離測定における水素分子の脱離結果を図9に、実施例5−7の昇温脱離測定における水素分子の脱離結果を図10に示す。同様に、実施例1−2及び比較例1−4の昇温脱離測定における水分子の脱離結果を図11に、実施例3及び比較例6の昇温脱離測定における水分子の脱離結果を図12に、比較例5及び7の昇温脱離測定における水分子の脱離結果を図13に、実施例4及び比較例8の昇温脱離測定における水分子の脱離結果を図14に、実施例5−7の昇温脱離測定における水分子の脱離結果を図15に示す。
図1に示すボトムゲート構造を有する電界効果型トランジスタ1を作製した。
具体的には、基板A1を用意し、スパッタリング法で厚さ50nmのCrを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極とした。次にこの基板をPE−CVD装置にセットし、SiH4、N2O、N2を導入して、厚さ150nmのゲート絶縁膜(SiO2膜)を得た。
次に、このゲート絶縁膜付基板A1をスパッタ装置に装着し、表1−4と同じ条件で、45nmのチャンネル層(半導体層)を成膜した。次に、フォトリソグラフィ法により半導体領域の形に加工し、チャンネル層(半導体層)とした。
再びこの基板をPE−CVD装置にセットし、SiH4、N2O、N2を導入して、250℃で厚さ200nmの層間絶縁膜(半導体層保護膜:SiO2)を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、ITOを成膜後、再びフォトリソ法でパターニングしてソース電極、ドレイン電極とした。
引き続き、この基板をPECVD装置にセットし、SiH4、N2O、N2を導入して、250℃で厚さ200nmのパッシベーション膜(SiO2)を成膜した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホールを形成した。最後にこの基板を窒素中、350℃、1時間の条件でアニールして、電界効果型トランジスタ1を得た。
(1)信頼性 PBS
ストレス条件は、空気中、50℃でゲート電極に+15Vの電圧を10000秒加えた。ストレスをかける前後のVthを比較し、閾値電圧のシフト量(ΔVth)を測定した。
(2)信頼性 NBIS
ストレス条件は、空気中、365nm〜620nmの波長を含む白色光を0.1mW
50℃で電界効果型トランジスタ1に照射させ、ゲート電極に-15Vの電圧を10
000秒加えた。ストレスをかける前後のVthを比較し、閾値電圧のシフト量 (ΔVth)を測定した。
その後、表1に示す加熱処理後、さらにN2/H2=98%/2%の雰囲気中で10分アニールし、得られた酸化物半導体をケースレーの4200SCSにセットし、Vds=5Vの条件でTFTの伝達特性(移動度)を評価した。結果を表1に示す。また、実施例1及び2のN2/H2雰囲気下アニール後のTFT測定結果を図17に示す。
10 ドレイン電極
11 第1導電層
12 第2導電層
20 ソース電極
21 第1導電層
22 第2導電層
30 ゲート電極
31 第1導電層
32 第2導電層
40 酸化物半導体膜
50 ゲート絶縁膜
60 ガラス基板
100 ターゲット
200 磁界形成手段
300 交流電源
Claims (16)
- 昇温脱離法において、
200℃以上600℃以下の温度範囲で脱離する水分子の量が3×1020cm−3以上であり、
200℃以上400℃未満の温度範囲で脱離する水分子の量が1×1021cm−3以下であり、
400℃以上600℃以下の温度範囲において脱離する水分子の量が1×1020cm−3以上である酸化物半導体薄膜。 - 前記200℃以上400℃未満の温度範囲で脱離する水分子の量を[A]とし、前記400℃以上600℃以下の温度範囲で脱離する水分子の量を[B]とした場合に、[B]/[A]≧0.1を満たす請求項1に記載の酸化物半導体薄膜。
- 150℃以上600℃以下の温度範囲における水分子の昇温脱離カーブに極大値が存在する場合において、最も小さい極大値の温度をT0としたときに、350℃<T0を満たす請求項1又は2に記載の酸化物半導体薄膜。
- In、Sn、Zn及びGaからなる群から選択される1以上の元素の酸化物を含む請求項1〜3のいずれかに記載の酸化物半導体薄膜。
- インジウム錫亜鉛酸化物(In−Sn−Zn−O)、インジウムガリウム酸化物(In−Ga−O)、及びインジウムガリウム亜鉛酸化物(In−Ga−Zn−O)からなる群から選択される1以上を含む請求項1〜4のいずれかに記載の酸化物半導体薄膜。
- 請求項1〜5のいずれかに記載の酸化物半導体薄膜を含む薄膜トランジスタ。
- バックチャネルエッチ型である請求項6記載の薄膜トランジスタ。
- 請求項6又は7に記載の薄膜トランジスタを備える表示装置。
- スパッタリングターゲットをスパッタリングして薄膜を成膜する工程と、
前記薄膜をアニール処理する工程と、を含み、
前記薄膜を成膜する工程及び前記アニール処理する工程、又は前記アニール処理する工程を水蒸気を含む雰囲気下で行い、
前記アニール処理の昇温速度が、1℃/sec以上である酸化物半導体薄膜の製造方法。 - 前記アニール処理の雰囲気中の水蒸気量が80原子%以下である請求項9に記載の酸化物半導体薄膜の製造方法。
- 前記アニール処理の処理温度が150〜500℃である請求項9又は10に記載の酸化物半導体薄膜の製造方法。
- 前記アニール処理の降温速度が、1℃/sec以上である請求項9〜11のいずれかに記載の酸化物半導体薄膜の製造方法。
- 前記スパッタリングターゲットがIn、Sn、Zn及びGaからなる群から選択される1以上の元素の酸化物を含む請求項9〜12のいずれかに記載の酸化物半導体薄膜の製造方法。
- 前記スパッタリングターゲットが、インジウム錫亜鉛酸化物(In−Sn−Zn−O)、インジウムガリウム酸化物(In−Ga−O)、及びインジウムガリウム亜鉛酸化物(In−Ga−Zn−O)からなる群から選択される1以上を含む請求項9〜13のいずれかに記載の酸化物半導体薄膜の製造方法。
- 前記スパッタリングを水蒸気を含む雰囲気下で行う請求項9〜14のいずれかに記載の酸化物半導体薄膜の製造方法。
- 前記スパッタリングを水分圧が10−3Pa〜0.5Paの雰囲気下で行う請求項9〜15のいずれかに記載の酸化物半導体薄膜の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013102484A JP6139973B2 (ja) | 2013-05-14 | 2013-05-14 | 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013102484A JP6139973B2 (ja) | 2013-05-14 | 2013-05-14 | 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014222741A JP2014222741A (ja) | 2014-11-27 |
JP6139973B2 true JP6139973B2 (ja) | 2017-05-31 |
Family
ID=52122126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013102484A Expired - Fee Related JP6139973B2 (ja) | 2013-05-14 | 2013-05-14 | 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6139973B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8647537B2 (en) * | 2008-09-19 | 2014-02-11 | Idemitsu Kosan Co., Ltd. | Oxide sintered body and sputtering target |
JP2010205798A (ja) * | 2009-02-27 | 2010-09-16 | Japan Science & Technology Agency | 薄膜トランジスタの製造方法 |
JP5780902B2 (ja) * | 2010-10-12 | 2015-09-16 | 出光興産株式会社 | 半導体薄膜、薄膜トランジスタ及びその製造方法 |
JP5189674B2 (ja) * | 2010-12-28 | 2013-04-24 | 出光興産株式会社 | 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置 |
JP6231880B2 (ja) * | 2011-08-11 | 2017-11-15 | 出光興産株式会社 | 薄膜トランジスタ |
-
2013
- 2013-05-14 JP JP2013102484A patent/JP6139973B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014222741A (ja) | 2014-11-27 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161027 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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