KR20100011482A - 반도체 소자의 게이트 도전막 형성방법 - Google Patents

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Abstract

본 발명은 게이트 절연막 상부에 형성되는 폴리 실리콘막의 그레인 경계를 각 셀마다 균일하게 분포시킴과 아울러 그레인 경계에 전자들이 포획되는 현상을 개선할 수 있는 반도체 소자의 게이트 도전막 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 도전막 형성방법은 게이트 절연막이 적층된 반도체 기판을 제공하는 단계, 게이트 절연막 상에 다수의 그레인을 포함하는 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 표면을 질화 처리하는 단계, 및 질화 처리 후 상기 폴리 실리콘막의 표면에 존재하는 질소를 그레인의 경계로 확산시키는 단계를 포함한다.
문턱 전압 분포, 질소확산, 그레인 경계, 전자 분포

Description

반도체 소자의 게이트 도전막 형성방법{Method of forming a gate conductive film for semiconductor device}
본 발명은 반도체 소자의 게이트 도전막 형성방법에 관한 것으로 특히, 게이트 절연막 상부에 형성되는 폴리 실리콘막의 그레인 경계를 각 셀마다 균일하게 분포시킴과 아울러 그레인 경계에 전자들이 포획되는 현상을 개선할 수 있는 반도체 소자의 게이트 도전막 형성방법에 관한 것이다.
반도체 소자는 게이트 패턴을 포함한다. 플래시 소자를 예를 들어 설명하면, 플래시 소자는 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 게이트 패턴들을 포함한다. 이러한 게이트 패턴을 포함하는 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다.
프로그램 상태는 플로팅 게이트에 채널 영역의 전하들이 충전되어 정보가 저장되는 상태이다. 채널 영역의 전하들은 콘트롤 게이트용 도전막에 고전압이 인가 되면 플로팅 게이트용 도전막에 충전된다.
소거 상태는 플로팅 게이트용 도전막에 충전된 전하들이 소스 영역이나 기판으로 빠져나가는 상태이다. 플로팅 게이트용 도전막에 충전된 전하들은 벌크 영역(예를 들어, P웰)에 고전압이 인가되면, FN 터널링에 의해 소스 영역이나 기판으로 빠져나간다.
이와 같이 플래시 메모리 소자에서 전하 충전영역인 플로팅 게이트용 도전막은 폴리 실리콘막으로 형성한다. 플로팅 게이트용 폴리 실리콘막은 비정질 상태의 실리콘막을 증착한 후 열 공정으로 비정질 실리콘막을 결정화시켜 형성한다. 비정질 상태의 실리콘막을 열처리하면 다수의 그레인(grain)이 성장하여 폴리 실리콘막을 형성하게 되는데, 이 때 그레인의 성장이 불균일하게 이루어질 수 있다. 폴리 실리콘막을 구성하는 그레인이 불균일하게 성장하면, 폴리 실리콘막 내에서 그레인 경계(grain boundary)의 분포가 불균일하게 분포된다. 이와 같이 그레인 경계의 분포가 불균일한 폴리 실리콘막을 패터닝하여 게이트 패턴을 형성하게 되면 셀 마다 그레인 경계가 불균일하게 분포하게 된다.
한편 반도체 소자의 프로그램시 플로팅 게이트의 결정격자 안에 대부분의 전자들이 포획된다. 이 때, 에너지 대역이 낮은 그레인 경계에도 전자들이 포획된다. 그런데 상술한 바와 같이 셀 마다 그레인 경계가 불균일하게 분포하게 되면 포획되는 전자의 수 또한 각 셀 마다 불규칙하여 프로그램 문턱전압(Vt) 분포특성이 열화되는 문제가 발생한다.
본 발명은 게이트 절연막 상부에 형성되는 폴리 실리콘막의 그레인 경계를 각 셀마다 균일하게 분포시킴과 아울러 그레인 경계에 전자들이 포획되는 현상을 개선할 수 있는 반도체 소자의 게이트 도전막 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 게이트 도전막 형성방법은 게이트 절연막이 적층된 반도체 기판을 제공하는 단계, 게이트 절연막 상에 다수의 그레인을 포함하는 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 표면을 질화 처리하는 단계, 및 질화 처리 후 상기 폴리 실리콘막의 표면에 존재하는 질소를 그레인의 경계로 확산시키는 단계를 포함한다.
폴리 실리콘막은 열적(columnar) 구조로 형성된다.
폴리 실리콘막을 형성하는 단계는 퍼니스 타입의 LPCVD방법 또는 매엽식의 LPCVD방법으로 실시된다.
폴리 실리콘막을 형성하는 단계에서 인을 도핑한다.
질화 처리하는 단계는 질소를 포함하는 가스를 이용하여 플라즈마 방법으로 실시된다.
질화 처리하는 단계는 NH3 가스를 소스가스로 이용하여 LPCVD 방법으로 실시 된다.
질소를 확산시키는 단계는 열 공정으로 실시된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 게이트 도전막 형성방법은 게이트 절연막이 적층된 반도체 기판을 제공하는 단계, 게이트 절연막 상에 다수의 제1 그레인을 포함하는 제1 폴리 실리콘막을 형성하는 단계, 제1 폴리 실리콘막의 표면을 질화 처리하는 단계, 및 질화처리된 제1 폴리 실리콘막의 표면에 비정질 실리콘막을 형성하는 단계, 및 비정질 실리콘막을 다수의 제2 그레인을 포함하는 제2 폴리 실리콘막으로 결정화함과 동시에 질화처리 후 제1 폴리 실리콘막의 표면에 존재하는 질소를 상기 제1 그레인의 경계로 확산시키는 단계를 포함한다.
제1 폴리 실리콘막은 열적(columnar) 구조로 형성된다.
제1 폴리 실리콘막을 형성하는 단계는 퍼니스 타입의 LPCVD방법 또는 매엽식의 LPCVD방법으로 실시된다.
제1 폴리 실리콘막을 형성하는 단계에서 인을 도핑한다.
비정질 실리콘막을 형성하는 단계에서 인을 제1 폴리 실리콘막보다 더 높은 농도로 도핑한다.
질화 처리하는 단계는 질소를 포함하는 가스를 이용하여 플라즈마 방법으로 실시된다.
질화 처리하는 단계는 NH3 가스를 소스가스로 이용하여 LPCVD 방법으로 실시된다.
비정질 실리콘막을 형성하는 단계에서 인을 도핑한다.
비정질 실리콘막을 결정화함과 동시에 질소를 확산시키는 단계는 열 공정으로 실시된다.
본 발명은 게이트 절연막 상부에 형성되는 폴리 실리콘막의 그레인 경계에 질소가 포획될 수 있도록 함으로써 프로그램 동작시 폴리 실리콘막의 그레인 경계에 전자가 포획될 공간을 제거할 수 있다. 이에 따라 본 발명은 프로그램 문턱 전압 분포를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 게이트 절연막(103)이 형성된 반도체 기판(101)을 제공한 후, 게이트 절연막(103) 상에 플로팅 게이트용 제1 도전막(105)을 형성한다.
반도체 기판(101)은 웰(well)(미도시)을 포함한 벌크 구조로 형성되며, 문턱전압 조절용 이온을 포함할 수 있다. 게이트 절연막(103)은 산화막으로 형성될 수 있다. 제1 도전막(105)은 다수의 제1 그레인을 포함하는 제1 폴리 실리콘막으로 형성한다. 제1 도전막(105)은 제1 그레인 경계(grain boundary)의 분포가 셀마다 균일해질 수 있도록 형성되는 것이 바람직하다. 이를 위해서 제1 도전막(105)은 열적(columnar) 구조로 형성되는 것이 바람직하다. 열적 구조의 제1 도전막(105)을 형성하기 위해서 제1 도전막(105)은 퍼니스(furnace) 타입의 저압 화학기상 증착 방식(Low Chemical Vapor Deposition : 이하, "LPCVD")으로 600℃이상의 온도에서 증착될 수 있다. 이와는 달리 제1 도전막(105)은 매엽식의 LPCVD방법으로 680℃이상의 온도에서 증착될 수 있다. 제1 도전막(105) 형성시, 인-시튜(in-situ)방법으로 n-타입(예를 들어 인(P))의 도펀트를 제1 도전막(105)에 도핑할 수 있다.
도 1b를 참조하면, 제1 도전막(105)의 표면을 질화(nitridation)처리한다. 이에 따라 제1 도전막(105)의 표면에는 질소(N)들이 존재하게 된다.
질화처리는 질소를 포함하는 소스가스를 이용하여 플라즈마 방식으로 실시할 수 있다. 이와는 달리 질화처리는 NH3가스를 소스가스로 이용하여 LPCVD방식으로 실시할 수 있다.
도 1c를 참조하면, 질화처리된 제1 도전막(105)의 상부에 비정질 실리콘막(109a)을 형성한다.
비정질 실리콘막(109a)은 열적 구조의 제1 도전막(105)에 의해 저항이 증가 되는 것을 개선하기 위해 형성되는 것이다. 열적 구조의 제1 도전막(105)은 제1 그레인 경계의 분포가 셀마다 균일해질 수 있도록 작은 크기로 형성되므로 제1 도전막(105)만으로 게이트 도전막을 형성할 경우, 게이트 도전막의 적절한 저항을 확보하기 어렵다. 따라서 본 발명에서는 질화 처리된 제1 도전막(105)의 상부에 비정질 실리콘막(109a)을 증착하고, 후속 열처리 공정에서 비정질 실리콘막(109a)막을 결정화시킴으로써 게이트 도전막의 저항을 확보할 수 있다. 이에 따라 후속 열처리 후 비정질 실리콘막(109a)이 결정화되면서 성장하는 제2 그레인의 크기는 제1 그레인의 크기보다 크게 형성될 수 있다. 또한 게이트 도전막의 저항을 더욱 개선하기 위해 비정질 실리콘막(109a)에 n-타입 도펀트를 도핑함과 아울러 그 농도를 제1 도전막(105)보다 높게 조절할 수 있다.
도 1d를 참조하면, 제1 도전막(105)의 상부면에 존재하는 질소(N)들을 제1 도전막(105)의 제1 그레인들의 경계로 확산시킨다. 제1 그레인들의 경계로 질소(N)를 확산시키기 위해서 700℃ 이상의 온도로 저압 및 상압의 열공정을 실시할 수 있다. 열 공정시 가해지는 열에 의해 제1 도전막(105)의 상부면에 존재하는 질소(N)들이 제1 그레인들의 경계로 확산될 수 있다. 제1 그레인들의 경계로 확산된 질소(N)는 반도체 소자의 프로그램 동작시 전자가 제1 그레인들의 경계에 분포하는 것을 억제하고 반도체 기판(101)이 벌크(미도시) 내에 존재하게 함으로써 반도체 소자의 프로그램 문턱 전압(Vt) 분포를 개선하는데 기여할 수 있다.
상술한 열 공정을 통해 질소(N)의 확산과 더불어 도 1c에 도시된 비정질 실리콘막(109a)이 결정화되어 질화 처리된 제1 도전막(105) 상부에 제2 폴리 실리콘 으로 이루어진 플로팅 게이트용 제2 도전막(109)이 형성된다. 제2 도전막(109)의 형성은 제2 그레인의 성장을 통해 이루어진다.
도 1e를 참조하면, 제2 도전막(109)의 상면에 컨트롤 게이트 유전체막(111) 및 컨트롤 게이트 도전막(113)이 더 적층된다.
컨트롤 게이트 유전체막(111) 및 컨트롤 게이트 도전막(113)은 소자 분리막 형성 후 형성된다.
컨트롤 게이트 유전체막(111)은 질화막/산화막/질화막이 적층된 구조로 형성될 수 있으며, 컨트롤 게이트 도전막(113)은 폴리 실리콘막, 또는 텅스텐 실리사이드막, 또는 폴리 실리콘막 및 금속막이 적층된 구조로 형성될 수 있다.
상술한 바와 같이 본 발명은 게이트 절연막 상부에 형성되는 폴리 실리콘막의 그레인 경계에 질소가 포획될 수 있도록 한다. 이에 따라 프로그램 동작시 폴리 실리콘막의 그레인 경계에는 질소가 이미 포회되어 있어서 전자가 포획될 공간이 없다. 그 결과 본 발명은 폴리 실리콘막의 그레인 경계에 전자가 분포하는 현상을 방지할 수 있으므로 프로그램 문턱 전압 분포를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 게이트 도전막 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 109a : 비정질 실리콘막
109 : 제2 도전막

Claims (16)

  1. 게이트 절연막이 적층된 반도체 기판을 제공하는 단계;
    상기 게이트 절연막 상에 다수의 그레인을 포함하는 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막의 표면을 질화 처리하는 단계; 및
    상기 질화 처리 후 상기 폴리 실리콘막의 표면에 존재하는 질소를 상기 그레인의 경계로 확산시키는 단계를 포함하는 반도체 소자의 게이트 도전막 형성방법.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘막은 열적(columnar) 구조로 형성되는 반도체 소자의 게이트 도전막 형성방법.
  3. 제 2 항에 있어서,
    상기 폴리 실리콘막을 형성하는 단계는 퍼니스 타입의 LPCVD방법 또는 매엽식의 LPCVD방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리 실리콘막을 형성하는 단계에서 인을 도핑하는 반도체 소자의 게이트 도전막 형성방법.
  5. 제 1 항에 있어서,
    상기 질화 처리하는 단계는 상기 질소를 포함하는 가스를 이용하여 플라즈마 방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  6. 제 1 항에 있어서,
    상기 질화 처리하는 단계는 NH3 가스를 소스가스로 이용하여 LPCVD 방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  7. 제 1 항에 있어서,
    상기 질소를 확산시키는 단계는 열 공정으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  8. 게이트 절연막이 적층된 반도체 기판을 제공하는 단계;
    상기 게이트 절연막 상에 다수의 제1 그레인을 포함하는 제1 폴리 실리콘막을 형성하는 단계;
    상기 제1 폴리 실리콘막의 표면을 질화 처리하는 단계; 및
    상기 질화처리된 상기 제1 폴리 실리콘막의 표면에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막을 다수의 제2 그레인을 포함하는 제2 폴리 실리콘막으로 결정화함과 동시에 상기 질화 처리 후 상기 제1 폴리 실리콘막의 표면에 존재하는 질소를 상기 제1 그레인의 경계로 확산시키는 단계를 포함하는 반도체 소자의 게이트 도전막 형성방법.
  9. 제 8 항에 있어서,
    상기 제1 폴리 실리콘막은 열적(columnar) 구조로 형성되는 반도체 소자의 게이트 도전막 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 폴리 실리콘막을 형성하는 단계는 퍼니스 타입의 LPCVD방법 또는 매엽식의 LPCVD방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  11. 제 8 항에 있어서,
    상기 제1 폴리 실리콘막을 형성하는 단계에서 인을 도핑하는 반도체 소자의 게이트 도전막 형성방법.
  12. 제 11 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계에서 상기 인을 상기 제1 폴리 실리콘막보다 더 높은 농도로 도핑하는 반도체 소자의 게이트 도전막 형성방법.
  13. 제 8 항에 있어서,
    상기 질화 처리하는 단계는 상기 질소를 포함하는 가스를 이용하여 플라즈마 방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  14. 제 8 항에 있어서,
    상기 질화 처리하는 단계는 NH3 가스를 소스가스로 이용하여 LPCVD 방법으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
  15. 제 8 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계에서 인을 도핑하는 반도체 소자의 게이트 도전막 형성방법.
  16. 제 8 항에 있어서,
    상기 비정질 실리콘막을 결정화함과 동시에 상기 질소를 확산시키는 단계는 열 공정으로 실시되는 반도체 소자의 게이트 도전막 형성방법.
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* Cited by examiner, † Cited by third party
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KR20150018414A (ko) * 2013-08-09 2015-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

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