KR20080058406A - 인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는채널을 갖는 전계 효과 트랜지스터 - Google Patents

인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는채널을 갖는 전계 효과 트랜지스터 Download PDF

Info

Publication number
KR20080058406A
KR20080058406A KR1020087009155A KR20087009155A KR20080058406A KR 20080058406 A KR20080058406 A KR 20080058406A KR 1020087009155 A KR1020087009155 A KR 1020087009155A KR 20087009155 A KR20087009155 A KR 20087009155A KR 20080058406 A KR20080058406 A KR 20080058406A
Authority
KR
South Korea
Prior art keywords
atomic
composition
film
tft
ratio
Prior art date
Application number
KR1020087009155A
Other languages
English (en)
Other versions
KR100973124B1 (ko
Inventor
다쯔야 이와사끼
도루 덴
나호 이따가끼
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20080058406A publication Critical patent/KR20080058406A/ko
Application granted granted Critical
Publication of KR100973124B1 publication Critical patent/KR100973124B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Dram (AREA)

Abstract

In과 Zn을 포함하는 산화물 반도체 재료로 이루어진 채널을 구비하는 전계 효과 트랜지스터가 개시된다. In/(In+Zn)으로 표현되는 원자 조성 비율은 35 원자% 이상 55 원자% 이하이다. 산화물 반도체 재료에는 Ga가 포함되어 있지 않고, 혹은 Ga가 포함되어 있는 경우에는, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 30 원자% 이하로 설정된다. 트랜지스터는 향상된 S값과 전계 효과 이동도를 갖는다.
히스테리시스, 채널층, 전자 캐리어 농도, 전류 ON/OFF 비, 상도

Description

인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는 채널을 갖는 전계 효과 트랜지스터{FIELD-EFFECT TRANSISTOR HAVING A CHANNEL COMPRISING AN OXIDE SEMICONDUCTOR MATERIAL INCLUDING INDIUM AND ZINC}
본 발명은 산화물 반도체를 이용한 전계 효과 트랜지스터에 관한 것이다. 또한, 본 발명은 유기 EL 소자, 무기 EL 소자 또는 액정 소자를 이용한 표시 장치에 이용되는 상기 전계 효과 트랜지스터에 관한 것이다.
In, Zn, 및 Ga를 포함하는 산화물 반도체를 채널에 이용한 TFT(박막 트랜지스터)에 관한 기술이 「"Nature", Vol. 432, 25, November 2004 (pp.488-492)」에 기재되어 있다.
「"Nature", Vol. 432, 25, November 2004 (pp.488-492)」의 문헌에서는, In:Ga:Zn=1.1:1.1:0.9(atomic ratio)의 원자 조성 비율을 갖는 비정질(amorphous) 산화물을 TFT의 채널층에 이용하는 기술이 기재되어 있다.
본 발명의 발명자들은, 스퍼터링법에 의해 In, Ga 및 Zn의 원자 조성 비율이 실질적으로 동일한 산화물 반도체막을 형성하고, 그 산화물 반도체막이 TFT의 채널층으로서 이용 가능하다는 것을 확인하였다.
그리고, 우수한 TFT 소자를 실현하기 위하여, 본 발명의 발명자들은 In-Ga- Zn-O 반도체의 조성 의존도를 상세하게 조사하였다.
그 결과, In와 Zn에 대한 Ga의 원자 조성 비율을 종래보다 작게 함으로써, 트랜지스터 특성의 평가 항목 중 하나인 S값 및 전계 효과 이동도를 향상시킬 수 있다는 것으로, 본 발명이 이루어졌다. 또한, 경시적(temporal) 안정성이나 구동 안정성에서 우수한 TFT 특성을 나타내는 In-Gz-Zn 원자 조성 비율이 기술적으로 개시된다.
본 발명의 제1 양태에 따르면, In과 Zn을 포함하는 산화물 반도체 재료로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, In/(In+Zn)으로 표현되는 원자 조성 비율은 35 원자% 이상 55 원자% 이하이며, 산화물 반도체 재료에는 Ga가 포함되어 있지 않고, 혹은 Ga가 포함되어 있는 경우에는, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 30 원자% 이하인 전계 효과 트랜지스터가 제공된다.
또한, 전계 효과 트랜지스터에 있어서, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 15 원자% 이하이다.
또한, 전계 효과 트랜지스터에 있어서, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 5 원자% 이하이다.
또한, 전계 효과 트랜지스터에 있어서, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 5 원자% 이상 15 원자% 이하이다.
또한, 그 조성 비율에 있어서, In/(In+Zn)으로 표현되는 원자 조성 비율은 40 원자% 이상이거나, 50 원자% 이하인 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 a, f, i, 및 k로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 S, n, k, 및 V로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 R, e, q, 및 S로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 R-e 선 상의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 n, g, U, 및 T로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 아래의 표 1에 도시된 Y, h, i, 및 k로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터가 제공된다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서, 산화물 반도체는 In, Zn, 및 Ga에 대하여 아래의 표 1에 도시된 a, f, i, 및 k로 둘러싸인 영역 내의 조성을 가지며, 또한 Sn이 첨가되어 있는 전계 효과 트랜지스터가 제공된다.
특히, 산화물 반도체에 포함되는 In, Zn, Ga, 및 Sn의 합에 대한 Sn의 비율은 0.1 원자% 내지 20 원자%인 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체를 채널에 이용한 트랜지스터가 제공된다. 산화물 반도체는 35 원자% 이상 45 원자% 이하의 In/(In+Zn)으로 표현되는 원자 조성 비율을 갖는다.
본 발명의 또 다른 양태에 따르면, In과 Zn을 포함하는 산화물 반도체를 채널에 이용한 트랜지스터가 제공된다. 채널층은 1 Ω㎝ 이상 1 kΩ㎝ 이하의 저항률을 갖는다.
Figure 112008027172405-PCT00001
본 발명에 따르면, 전계 효과 이동도 및 S값을 포함한 트랜지스터 특성이 우수하고, 그 신뢰성이 높은 전계 효과 트랜지스터가 제공될 수 있다.
본 발명의 또 다른 특징은 (첨부 도면을 참조한) 이하의 바람직한 실시예의 설명으로부터 곧 알게 될 것이다.
도 1은 본 발명에 따른 산화물을 설명하기 위한 상도(phase diagram)이다.
도 2는 본 발명에 따른 트랜지스터의 구조의 일례를 나타낸다.
도 3은 실시예 1에서 얻어진 결과의 요약을 나타낸 상도이다.
도 4는 실시예 2에서 얻어진 결과의 요약을 나타낸 상도이다.
도 5는 실시예 1 내지 4에서 얻어진 결과에 기초한 TFT의 캐리어 이동도의 요약을 나타낸 상도이다.
도 6은 실시예 3에서 제작된 In-Zn-O의 In-An 조성 비율과 저항률의 관계를 나타낸 그래프이다.
도 7의 (A)는 실시예 3에서 제작된 TFT 소자의 In-Zn-O 막의 조성 비율과 캐리어 이동도의 관계를 나타낸 그래프이며, 도 7의 (B)는 그 조성 비율과 전류 ON/OFF 비의 관계를 나타낸 그래프이다.
도 8의 (A)는 실시예 3에서 제작된 TFT 소자의 In-Zn-O 막의 조성 비율과 문턱 전압의 관계를 나타낸 그래프이며, 도 8의 (B)는 그 조성 비율과 서브-스레숄드 스윙 값(S값)의 관계를 나타낸 그래프이다.
도 9는 실시예 3에서 제작된 TFT 소자의 전달 특성을 나타낸 그래프이다.
도 10은 본 발명에 따른 산화물을 설명하기 위한 상도이다.
도 11의 (A) 및 (B)는 본 발명에 따른 박막 트랜지스터의 구조예를 나타낸다(즉, 단면도).
도 12의 (A) 및 (B)는 본 발명에 따른 박막 트랜지스터의 TFT 특성을 나타낸 그래프이다.
도 13의 (A) 및 (B)는 본 발명에 따른 박막 트랜지스터의 히스테리시스 특성을 나타낸 그래프이다.
도 14는 In-Ga-Zn-O의 비정질 산화물막의 전자 캐리어 농도와 막 형성 중의 산소 분압의 관계를 나타낸 그래프이다.
도 15의 (A) 내지 (D)는 실시예 3에서 제작된 TFT 소자의 In-Zn-O 막의 막 형성 중의 분위기에서의 산소 유량과 각 TFT 특성의 관계를 나타낸 그래프이다.
도 16은 실시예 3에서 얻어진 결과의 요약을 나타낸 상도이다.
도 17은 실시예 4에서 얻어진 결과의 요약을 나타낸 상도이다.
도 18은 실시예 1 내지 4에서 얻어진 결과의 요약을 나타낸 상도이다.
도 19는 실시예 3에서 제작된 In-Zn-O 막의 저항률의 경시적 변화를 나타낸 그래프이다.
도 20은 실시예 3에서 제작된 박막 트랜지스터의 TFT 특성의 경시적 변화를 나타낸 그래프이다.
도 21은 실시예 4에서 제작된 In-Ga-Zn-O 막의 저항률의 경시적 변화를 나타낸 그래프이다.
도 22는 실시예 4에서 제작된 박막 트랜지스터의 TFT 특성의 경시적 변화를 나타낸 그래프이다.
도 23은 실시예 4에서 제작된 In-Ga-Zn-O 막의 저항률의 경시적 변화를 나타낸 그래프이다.
도 24의 (A) 내지 (C)는 실시예 1에서 제작된 박막 트랜지스터에서 DC 바이어스 스트레스의 인가 전후에서 얻어진 TFT 특성의 그래프이다.
도 25는 실시예 3에서 제작된 박막 트랜지스터에서 DC 바이어스 스트레스의 인가 전후에서 얻어진 TFT 특성의 그래프이다.
(제1 실시예)
먼저, 트랜지스터 동작 특성의 평가 항목 중 하나인 S값에 대하여 설명한다. 도 12의 (A) 및 (B)는 본 발명에 따른 전계 효과 트랜지스터의 전형적인 특성을 나 타낸다.
소오스 전극과 드레인 전극 사이에 약 5V 내지 20V의 전압(Vd)이 인가되는 동안, 인가되는 게이트 전압(Vg)을 0V와 5V 내지 20V와 사이에서 스위칭함으로써, 소오스 전극과 드레인 전극 사이에 흐르는 전류(Id)를 제어할 수 있다(즉, ON/OFF 동작).
도 12의 (A)는 Vg 변화시 Id-Vd 특성의 예를 나타내며, 도 12의 (B)는 Vd = 6V에서 Id-Vg 특성(즉, 전달 특성)의 예를 나타낸다.
트랜지스터 특성의 다양한 평가 항목들이 존재한다. 예를 들어, 전계 효과 이동도(μ), 문턱 전압(Vth), ON/OFF 비, S값 등이 있다.
전계 효과 이동도는 선형 영역의 특성, 또는 포화 영역의 특성으로부터 구할 수 있다. 예를 들어, 전달 특성의 결과에 기초하여 √Id-Vg 그래프를 생성하고, 그래프의 기울기로부터 전계 효과 이동도를 도출하는 방법이 있다. 본 명세서에 있어서, 전계 효과 이동도는 달리 지정하지 않는 한 이 방법을 이용하여 평가된다.
문턱치를 구하기 위하여 몇가지 방법이 사용된다. 예를 들어, √Id-Vg 그래프의 x-절편으로부터 문턱 전압(Vth)dmf 도출하는 방법이 있다.
ON/OFF 비는 전달 특성에서 최대 Id 값과 최소 Id 값의 비에 기초하여 구할 수 있다.
S값은 전달 특성의 결과에 기초하여 생성되는 Log(Id)-Vd 그래프의 기울기의 역수로부터 도출될 수 있다.
S값의 단위는 V/decade 이며, S값은 작은 값인 것이 바람직하다.
(채널층의 양태 1: In-Ga-Zn-O 계)
먼저, In-Ga-Zn-O 재료가 활성층에 사용되는 경우의 바람직한 조성 범위에 대하여 설명한다.
제작 및 평가 방법은 이후에 실시예 1 내지 4에서 상세하게 설명한다. 조합 기법을 이용하여, 조성이 서로 상이한 활성층을 포함하는 다수의 소자들이 단일 기판 상에 형성된다. 그 후, 형성된 소자들이 평가된다. 이 방법에 따르면, 활성층의 조성에 대한 트랜지스터 특성의 의존도를 파악할 수 있다. 각각의 전계 효과 트랜지스터(FET)의 구조는, 게이트 전극에 n+-Si, SiO2가 사용되며, 소오스 전극과 드레인 전극에 각각 게이트 절연층과 Au/Ti가 각각 사용되는 도 2에 도시된 바와 같은 하부 게이트 상부 컨택트형(bottom-gate top-contact)이다. 채널 폭과 채널 길이는 각각 150㎛ 및 10㎛이다. FET 평가에 사용되는 소오스-드레인 전압은 6V이다.
TFT 특성 평가에 있어서, 전자 이동도는 게이트 전압(Vg)에 대한 √Id(Id: 드레인 전류)의 기울기에 기초하여 구하며, 전류 ON/OFF 비는 최대 Id 값과 최소 Id 값의 비에 기초하여 구한다. Vg에 대한 √Id의 플롯에서 Vg-축의 절편이 문턱 전압으로서 취해진다.
dVg/d(log Id)의 최소값이 S값으로서 취해진다(즉, 전류 크기를 한 자릿수 상승시키는데 필요한 전압 값).
구동 안정성을 평가하기 위하여, TFT에 대하여 스트레스 시험이 수행된다. 400 초 동안, 12V의 DC 전압 스트레스가 게이트 전극에 인가되며, 12V의 DC 전압 스트레스가 소오스 전극과 드레인 전극 사이에 인가된다. TFT 특성의 변화를 평가하여, DC 바이어스 스트레스 내성을 평가한다(즉, 구동 안정성). DC 바이어스 스트레스 전후 간의 문턱 전압의 차이(즉, 문턱치 시프트)가 평가된다.
기준 소자로서, In:Ga:Zn = 1:1:1의 산화물 반도체 재료로 이루어지는 활성층을 포함하는 박막 트랜지스터를 제작하여, 그 트랜지스터 특성을 평가한다. 그 결과, S값은 대략 1.2 (V/decade)이다. 또한, 전계 효과 이동도는 대략 5 ㎠/Vs 이며, DC 바이어스 스트레스에 의한 문턱치 시프트는 대략 2.7 V이다.
다음, 다양한 Ga 조성 비율의 활성층을 포함하는 박막 트랜지스터들을 제작하여, 서로 비교한다. Ga/(In+Ga+Zn)으로 표현되는 Ga 원자 조성 비율이 30 원자% 인 산화물 반도체 재료를 사용하고, 트랜지스터 특성을 평가한다. 그 결과, 전계 효과 이동도는 7 ㎠/Vs 를 초과한다. Ga 조성 비율이 15 원자% 인 산화물 재료를 사용하는 경우, 전계 효과 이동도는 12 ㎠/Vs 를 초과한다. 즉, Ga 조성 비율이 감소되는 경우, 큰 전계 효과 이동도를 갖는 박막 트랜지스터를 실현할 수 있다.
Ga/(In+Ga+Zn)으로 표현되는 Ga 원자 조성 비율이 30 원자% 인 경우, S값은 대략 1.2 (V/decade)를 나타낸다. Ga 조성 비율이 15 원자% 인 경우, S값은 1 (V/decade)를 나타낸다. 즉, Ga 조성 비율이 감소하면, 작은 S값을 갖는 박막 트랜지스터를 실현할 수 있다.
Ga/(In+Ga+Zn)으로 표현되는 Ga 원자 조성 비율이 30 원자% 인 경우, DC 바이어스 스트레스에 의한 문턱치 시프트는 대략 2.6V 이다. Ga 조성 비율이 15 원 자%인 경우, 문턱치 시프트는 1V 이하이다. 즉, Ga 조성 비율이 감소되는 경우, DC 바이어스 스트레스 하에서 작은 문턱치 시프트를 갖는 박막 트랜지스터를 실현할 수 있다.
다음, 바람직한 In과 Zn의 조성 비율을 설명한다. 도 1의 상도(phase diagram)에 있어서, Ga가 포함되지 않은 경우의 b점 내지 e점의 범위 내에서의 S값의 변화는 이하와 같다.
Figure 112008027172405-PCT00002
In/(In+Zn) = 20 원자% 라는 사실은, In의 원자 조성 비율이 0.2라는 것, 즉, In:Zn = 0.2:0.8이라는 것을 의미한다. W점에서의 S값이 약 0.2 인 것으로 표시되어 있으나, 실제 값은 이후의 실시예에서 설명하는 바와 같이 0.16 이다. b점과 e점에서의 S값은 트랜지스터 동작이 수행될 수 없으므로 평가될 수 없다.
상기 결과에서 명확한 바와 같이, W점 주위와 c점 주위 사이에서 조성 비율이 제어되는 경우, 극도로 낮은 S값을 실현할 수 있다.
이로부터 더 알 수 있듯이, In/(In+Zn)으로 표현되는 In 조성 비율이 35 원자% 이상이 되는 경우, S값은 크게 감소한다. 이에 더하여, 조성 비율이 55 원자% 이하로 되는 경우, S값은 크게 감소한다.
즉, In/(In+Zn)으로 표현되는 In 원자 조성 비율이 35 원자% 이상 55 원자% 이하로 설정되는 경우, 극히 작은 S값을 갖는 산화물 반도체를 얻을 수 있다.
상기 언급한 범위는 40 원자% 내지 50 원자% 의 범위에서 더 바람직하다.
10 원자%의 Ga를 포함하는 산화물 반도체의 경우, m점, S점, n점, 및 p점에서의 S값들을 동일한 방식으로 구한다. m점의 경우 TFT 동작이 수행되지 않는다. S점과 n점 각각에서의 S값은 0.7이며, p점에서의 S값은 0.8이다.
따라서, 작은 S값을 갖는 박막 트랜지스터를 구하기 위해서는, 산화물 반도체에 포함되는 Ga의 량이 작은 것이 바람직하다. 구체적으로는, Ga/(In+Zn+Ga)으로 표현되는 Ga 원자 조성 비율은 0.30 이하(즉, 30 원자% 이하)인 것이 바람직하며, 0.15 이하(즉, 15 원자% 이하)인 것이 더 바람직하고, 0.05 이하(즉, 5 원자% 이하)인 것이 더욱 더 바람직하다.
W점과 c점에서의 전계 효과 이동도는 15 ㎠/Vs를 초과한다.
DC 바이어스 스트레스에 의한 문턱치 시프트는 대략 0.7V이다. 따라서, 바람직한 스트레스 내성이 얻어진다는 것이 발견되었다.
Ga 량의 감소로 인한 장점을 상기에서 설명하였다. Ga 량의 증가로 인한 장점 또한 있다. 이하에서는, 이를 설명한다.
전술한 바와 같이, Ga이 0 원자% 인 경우, 트랜지스터 동작이 금지되는 In/(In+Zn)으로 표현되는 비율의 범위는 30 내지 60 원자%의 범위 내이다. Ga/(In+Ga+Zn)으로 표현되는 Ga 원자 조성 비율이 15 원자%가 되도록 Ga의 량이 증가되는 경우, 22.5 원자% 이상 57.5 원자% 이하의 In/(In+Ga+Zn)으로 표현되는 In 원자 조성 비율의 조성 범위에서 트랜지스터 동작이 금지된다. Ga/(In+Ga+Zn)로 표현되는 Ga 원자 조성 비율이 30 원자%가 되도록 Ga의 량이 증가되는 경우, 10 원자% 이상 60 원자% 이하의 In/(In+Ga+Zn)으로 표현되는 In 원자 조성 비율의 조성 범위에서 트랜지스터 동작(스위칭 동작)이 금지된다. In/(In+Ga+Zn)으로 표현되는 In 원자 조성 비율의 범위가 10 원자% 이하인 경우, 정극성의 게이트 바이어스에 의해 전류(Id)가 강해질 수 없다. 또한, In 조성 비율의 범위가 60 원자% 이상인 경우, 비교적 큰 전류가 흐르고, 부극성의 게이트 바이어스에 의해서도 약해질 수 없다. 이러한 In 조성 비율 하에서, 105 이상의 전류 ON/OFF 비는 얻어질 수 없다. 따라서, Ga 조성 비율이 증가됨에 따라서, In:Zn의 조성 비율의 조성 설계 범위(즉, 트랜지스터에 대하여 적용될 수 있는 조성 범위)가 넓어지는 장점이 있다.
환경 안정성의 측면에서, Ga의 량이 큰 것이 바람직하다.
Ga가 0 원자%인 W점 및 c점 각각에서 대기 중에 놓아 둔 산화물 반도체의 저항률의 경시적 안정성이 평가된다. 그 결과, 산화물 반도체의 초기 저항률이 낮은 경우(즉, 100 Ωcm 미만), 저항률의 변화가 거의 관측되지 않는다. 이와 대조하여, 산화물 반도체의 초기 저항률이 높은 경우, 저항률이 경시적으로 감소하는 경향이 관측된다.
초기 저항률은 산화물 반도체 막의 형성 직후에 측정된 저항률의 값을 의미한다. 산화물 반도체의 초기 저항률은 막 형성 중의 산소 분압을 포함하는 막 형성 조건에 기초하여 제어될 수 있다. 다음, 동일한 방법으로, 10 원자%의 Ga을 포함하는 산화물 반도체의 저항률의 경시적 안정성을 S점 및 n점 각각에서 평가한다. 그 결과, 산화물 반도체의 초기 저항률이 높은 경우일지라도, 저항률은 경시적으로 안정하다. 또한, 상기 산화물 반도체가 TFT가 적용되는 경우, 문턱 전압, OFF 전류 등의 트랜지스터 특성에 경시적인 변화가 거의 존재하지 않는다.
본 발명의 발명자가 심도깊게 연구한 결과, 높은 저항률을 갖는 산화물 반도체가 채널층에 적용되는 경우, 소위, "노멀리-오프(normally-off) 특성"이 얻어지는 것을 보이는 경향이 있다. "노멀리-오프 특성"은 문턱 전압이 정극성이며, 게이트 전압의 비인가 시에는 전류가 흐르지 않음(트랜지스터 오프 상태)을 의미한다. 이러한 관점에서, 문턱 전압과 OFF 전류의 경시적 변화가 작은 박막 트랜지스터를 실현할 수 있기 때문에, 저항률의 경시적 변화가 작은 산화물 반도체를 사용하는 것이 바람직하다.
따라서, 비교적 높은 문턱치를 가지며, 경시적 안정성이 우수한 산화물 반도체를 얻기 위해서는, 산화물 반도체에 특정 량의 Ga를 포함시킬 필요가 있다. 구체적으로, Ga/(In+Zn+Ga)로 표현되는 Ga 원자 조성비가 5 원자% 이상인 것이 바람직하다.
이하, 상기 바람직한 조성 범위에 대하여 도 18을 이용하여 요약한다.
이때, 도 18의 3원 상도는 In-Ga-Zn-O계의 산화물에 포함되는 In, Ga, 및 Zn 의 비율(즉, 원자 퍼센트)을 나타낸다. 산소의 량은 고려치 않는다.
도면에서, 산소의 량은 기재되지 않는다. 예를 들어, In 이 3가, Ga이 3가, Zn이 2가인 것으로 가정하는 경우, 화학량론(stoichiometry) 및 그의 주변 조성을 설명한다. 화학량론으로부터의 편차(즉, 산소 결손 수)는, 예를 들어, 후술하는 바와 같이 막 형성 중의 산소 압력에 기초하여 제어될 수 있다.
3원 상도에 있어서, 예를 들어, 점 (1)은 산화물 반도체에 포함되는 Zn과 In의 합에 대한 Zn의 비율이 65 원자% 이며, 이에 대한 In의 비율이 35 원자% 인 것을 나타낸다. 각 점에서의 조성 비율(원자%)을 이하에 나타낸다.
점 (1) In : Ga : Zn = 35 : 0 : 65
점 (2) In : Ga : Zn = 55 : 0 : 45
점 (3) In : Ga : Zn = 30.8 : 5 : 64.2
점 (4) In : Ga : Zn = 55.8 : 5 : 39.2
점 (5) In : Ga : Zn = 22.5 : 15 : 62.5
점 (6) In : Ga : Zn = 57.5 : 15 : 27.5
점 (7) In : Ga : Zn = 10 : 30 : 60
점 (8) In : Ga : Zn = 60 : 30 : 10
도 18에 도시된 상도 상에서 점 (1), (2), (8), 및 (7)을 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층으로서 사용되는 경우, 그것은 종래의 것보다 높은 전계 효과 이동도를 갖는 트랜지스터를 제공할 수 있다 (In:Ga:Zn = 1:1:1).
또한, 상기 조성 영역 내에서, 특히, 도 18에 도시된 상도 상에서 점 (1), (2), (6), 및 (5)를 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층에 사용되는 경우, 종래의 것과 비교하여 우수한 트랜지스터 특성과 양호한 DC 바이어스 스트레스 내성을 갖는 트랜지스터를 제공할 수 있다.
또한, 상기 조성 영역 내에서, 특히, 도 18에 도시된 상도 상에서 점 (1), (2), (4), 및 (3)을 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층에 사용되는 경우, 종래의 것과 비교하여 우수한 트랜지스터 특성과 극히 작은 S값을 갖는 트랜지스터를 제공할 수 있다.
또한, 상기 조성 영역 내에서, 특히, 도 18에 도시된 상도 상에서 점 (3), (4), (6), 및 (5)를 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층에 사용되는 경우, 종래의 것과 비교하여 트랜지스터 특성과 우수한 경시적 안정성을 갖는 트랜지스터를 제공할 수 있다.
(전계 효과 트랜지스터의 구조)
본 발명에서 사용될 수 있는 전계 효과 트랜지스터의 구조에 대하여 설명한다. 이때, 상기 기재한 S값 등은 도 2의 구조가 사용되며, 채널 길이(L) 및 채널 폭(W)이 각각 10 ㎛ 및 150 ㎛로 설정되는 경우에 측정에 의해 얻어진 결과들이다.
도 2는 하부 게이트(bottom gate)형 트랜지스터의 예를 나타낸다.
도 2에서, 참조 번호 21은 기판(게이트 전극으로도 기능하는 n+-Si 기판)을 지칭하며, '22'는 게이트 절연층(SiO2)을 지칭하며, '25'는 채널(산화물 반도체)을 지칭한다. 참조 번호 24 및 27은 제1 전극(예를 들어, Ti로 이루어짐)을 지칭하며, 23 및 26은 제2 전극(Au로 이루어짐)을 지칭한다. Ti 대신에 Ni가 제1 전극으로서 사용될 수도 있다.
상기 실시예에서 산화물 반도체(채널)의 두께는 10 내지 200 ㎚의 범위이며, 바람직하게는, 20 내지 100 ㎚의 범위이다. 두께는 30 내지 70 ㎚의 범위인 것이 더 바람직하다.
막 형성 방법으로는, 스퍼터링법(SP법), 펄스 레이저 증착법(PLD법), 전자빔 증착법, 원자층 증착법 등의 기상 증착법을 이용하는 것이 바람직하다. 기상 증착 방법 중에서, SP법이 대량 생산성 측면에서 적합하다. 그러나, 막 형성 방법은 이러한 실시예들에 한하지는 않는다. 막 형성 중의 기판의 온도는 의도적으로 기판을 가열하지 않고서 실질적으로 실온으로 유지될 수 있다.
비정질 산화물 반도체가 채널층으로서 사용되는 박막 트랜지스터에서 바람직한 TFT 특성을 얻기 위해서, 이하가 수행된다.
즉, 10 S/㎝ 이하 0.0001 S/㎝ 이상의 전기 전도율을 갖는 반절연성 비정질 산화물 반도체막을 채널층에 적용하는 것이 바람직하다. 이러한 비정질 산화물 반도체막의 전자 캐리어 농도는, 채널층의 재료 조성에 의존하지만, 약 1014/㎝3 내지 1018/㎝3 이다.
전기 전도율이 10 S/㎝ 이상이면, 노멀리-오프 트랜지스터를 제작할 수 없으며, 큰 ON/OFF 비를 얻을 수 없다. 심한 경우에는, 게이트 전압이 인가되어도, 소오스 전극과 드레인 전극 사이에 흐르는 전류가 ON/OFF 스위칭되지 않아, 트랜지스터 동작이 금지된다. 반면, 절연체의 경우, 즉, 전기 전도율이 0.0001 S/㎝ 이하인 경우, 큰 ON-전류를 얻을 수 없다. 심한 경우, 게이트 전압이 인가되어도, 소오스 전극과 드레인 전극 사이를 흐르는 전류가 ON/OFF 스위칭되지 않아, 트랜지스터 동작이 금지된다.
산화물 반도체의 전기 전도율과 그 전자 캐리어 농도는 막 형성 중의 산소 압력에 의해 제어된다. 즉, 산화물 반도체막 내의 산소 결손 수는 주로 산소 분압을 제어하여 전자 캐리어 농도를 조절함으로써 제어된다. 도 14는 In-Ga-Zn-O 산화물 반도체 박막이 스퍼터링법으로 형성되는 경우 산소 분압에 대한 캐리어 농도의 의존성의 일례를 나타낸 그래프이다.
산소 분압이 높은 정밀도로 제어되는 경우, 약 1014/㎝3 내지 1018/㎝3 의 전자 캐리어 농도를 갖는 반절연성 비정질 산화물 반도체막인 반절연성막을 얻을 수 있다. 그 후, 이러한 박막을 채널층에 적용하면, 바람직한 TFT를 제작할 수 있다. 도 14에 도시된 바와 같이, 막 형성은 주로 약 0.005 Pa의 산소 분압에서 수행되어, 반절연성 박막이 얻어질 수 있다.
산소 분압이 0.001 Pa 이하인 경우, 전기 전도율은 너무 높다. 반면, 산소 압력이 0.01 Pa 이상인 경우, 막이 절연체가 된다. 따라서, 이러한 막이 트랜지스터의 채널층으로서 적합하지 않은 경우가 존재한다.
바람직한 산소 분압은 채널층의 재료 조성에 의존한다.
도 1의 상도에서는, 산화물 반도체에 포함된 In, Ga, 및 Zn의 비율(원자 비율)을 나타낸다. 산소의 량은 고려치 않았다. 예를 들어, 상도의 점 "a"는 산화물 반도체에 포함된 Zn과 In의 합에 대한 Zn의 비율이 90 원자% 이며, 이에 대한 In의 비율이 10 원자%인 것을 나타낸다.
도 1에서 점선으로 나타낸 영역은 산화물 반도체에 포함된 산소량에 의해 다소 변화되는 반면, 점선의 좌측에 위치한 영역은 결정성 영역 또는 높은 결정성을 나타내는 영역이며, 그 우측의 영역은 비정질 영역이다.
소오스 전극, 드레인 전극, 및 게이트 전극의 재료에 대하여는, In2O3:Sn, ZnO 등으로 이루어진 투명 도전막 또는 Au, Pt, Al, Ni 등으로 이루어진 금속막을 이용할 수 있다.
게이트 절연층의 두께는, 예를 들어, 약 50 내지 300 ㎚이다.
도 11의 (A) 및 (B)는 전계 효과 트랜지스터의 다른 구조의 예를 나타낸다.
도 11의 (A) 및 (B)는 단면도이다. 도면에서, 참조 번호 10은 기판을 지칭하며, '11'은 채널층, '12'는 게이트 절연층, '13'은 소오스 전극, '14'는 드레인 전극, '15'는 게이트 전극을 지칭한다.
전계 효과 트랜지스터는 게이트 전극(15), 소오스 전극(13), 및 드레인 전극(14)을 포함하는 3단자 소자이다.
본 소자는 게이트 전극에 인가된 전압 Vg에 기초하여 채널층을 흐르는 전류(Id)를 제어하여, 소오스 전극과 드레인 전극 사이를 흐르는 전류(Id)를 ON/OFF 스위칭하는 기능을 갖는 전자 액티브 소자이다.
도 11의 (A)는 반도체 채널층(11) 상에 게이트 절연막(12)과 게이트 전극(15)이 이 순서로 형성된 상부 게이트 구조의 일례를 나타낸다. 도 11의 (B)는 게이트 전극(15) 상에 게이트 절연막(12)과 반도체 채널층(11)이 이 순서로 형성되는 하부 게이트 구조의 일례를 나타낸다. 전극들과 채널층-절연층 계면 사이의 구성 관계의 측면에서, 도 11의 (A)에 도시된 구조는 소위 스태거(stagger) 구조이며, 도 11의 (B)에 도시된 구조는 소위 반전 스태거(inverted stagger) 구조이다.
본 발명의 TFT 구조는 상기 구조에 한하지 않는다. 따라서, 상부 게이트 구조, 하부 게이트 구조, 스태거 구조, 또는 반전 스태거 구조가 임의로 사용될 수 있다.
기판(10)으로서는 글래스 기판, 플라스틱 기판, 플라스틱막 등이 사용될 수 있다.
게이트 절연층(12)의 재료로서는, 임의의 절연 재료가 적용가능하다. 예를 들어, 게이트 절연층(12)으로서는, Al2O3, Y2O3, SiO2, 및 HfO2 로 이루어지는 군에서 선택된 하나의 화합물, 또는 그 화합물을 적어도 2 이상 포함하는 혼합 화합물이 사용될 수 있다.
소오스 전극(13), 드레인 전극(14), 및 게이트 전극(15) 각각의 재료로서는, 임의의 도전성 재료가 적용가능하다. 예를 들어, In2O3:Sn, ZnO 등으로 이루어지는 투명 도전막, 또는 Au, Pt, Al, Ni 등으로 이루어지는 금속막을 이용할 수 있다.
채널층, 게이트 절연층, 전극 및 기판에 대하여 투명 재료를 사용하는 경우, 투명 박막 트랜지스터를 제작할 수 있다.
트랜지스터 특성의 평가 항목은 히스테리시스 평가를 포함한다.
도 13의 (A) 및 (B)를 참조하여 히스테리시스에 대하여 설명한다. 히스테리시스는, TFT 전달 특성의 평가에 있어서, 도 13의 (A) 및 (B)에 도시된 바와 같이 Vd가 일정하게 유지되면서 Vg가 스윕(예컨대, 증감)하는 경우, Id는 전압의 상승 및 하강 시에 상이한 값을 보이는 것을 의미한다. 히스테리시스가 큰 경우, Vg에 대응하여 얻어지는 Id의 값은 변동한다. 그러므로, 작은 히스테리시스를 갖는 소자가 바람직하다. 도 13의 (A)는 히스테리시스가 큰 예를 나타내며, 도 13의 (B)는 히스테리시스가 작은 예를 나타낸다.
(채널층의 바람직한 조성예)
먼저, 활성층의 바람직한 재료 조성을 설명한다. 이하의 조성 범위 또한 바람직한 조성 범위가 될 수 있다. 다음, TFT의 채널층에 대하여 In-Ga-Zn 산화물 반도체가 사용되는 경우의 바람직한 조성 비율을 도 1 및 도 10에 도시된 상도를 참조하여 설명한다.
도 1 및 도 10에 도시된 3원 상도 각각은, In-Ga-Zn-O 산화물 반도체에 포함되는 In, Ga, 및 Zn의 비율(원자%)을 나타낸다. 산소의 량은 고려치 않는다.
예를 들어, In이 3가, Ga이 3가, Zn이 2가인 것으로 가정하여, 화학량론(stoichiometry) 및 그의 주변 조성이 적용된다. 화학량론으로부터의 편차(즉, 산소 결손 수)는, 예를 들어, 후술하는 바와 같이 막 형성 중의 산소 압력에 기초하여 제어될 수 있다.
3원 상도에 있어서, 예를 들어, 점 "(a)"는 산화물 반도체에 포함되는 Zn과 In의 합에 대한 Zn의 비율이 90 원자% 이며, 이에 대한 In의 비율이 10 원자% 인 것을 나타낸다. 각 점에서의 조성 비율(원자%)인 원자 퍼센트를 이하에 나타낸다.
점 "a" In : Ga : Zn = 10 : 0 : 90
점 "b" In : Ga : Zn = 20 : 0 : 80
점 "c" In : Ga : Zn = 50 : 0 : 50
점 "d" In : Ga : Zn = 60 : 0 : 40
점 "e" In : Ga : Zn = 70 : 0 : 30
점 "f" In : Ga : Zn = 90 : 0 : 10
점 "g" In : Ga : Zn = 80 : 10 : 10
점 "h" In : Ga : Zn = 50 : 40 : 10
점 "i" In : Ga : Zn = 40 : 50 : 10
점 "j" In : Ga : Zn = 10 : 80 : 10
점 "k" In : Ga : Zn = 10 : 50 : 40
점 "l" In : Ga : Zn = 10 : 10 : 80
점 "m" In : Ga : Zn = 20 : 10 : 70
점 "n" In : Ga : Zn = 50 : 10 : 40
점 "p" In : Ga : Zn = 60 : 10 : 30
점 "q" In : Ga : Zn = 70 : 10 : 20
점 "R" In : Ga : Zn = 30 : 0 : 70
점 "S" In : Ga : Zn = 30 : 10 : 60
점 "T" In : Ga : Zn = 30 : 30 : 40
점 "U" In : Ga : Zn = 60 : 30 : 10
점 "V" In : Ga : Zn = 10 : 30 : 60
점 "W" In : Ga : Zn = 40 : 0 : 60
점 "X" In : Ga : Zn = 40 : 10 : 50
점 "Y" In : Ga : Zn = 20 : 40 : 40
도 1의 점선으로 나타낸 영역은 산화물 반도체에 포함된 산소의 량, 막 형성 방법 등에 의해 다소 변화되지만, 점선의 좌측의 영역은 결정성 영역 또는 높은 결정성을 나타내는 영역이며, 그 우측의 영역은 비정질 영역이다. 결정상과 비정질상 사이의 경계는 막두께 등을 포함하는 막 형성 조건에 따라서 시프트될 수 있어, 시프트 가능 범위가 2개의 점선으로 나타내어 있다 (1050 및 1060).
즉, 막 형성 조건에 따라서 2개의 점선 사이의 임의의 조성에서 결정성 영역과 비정질 영역이 서로 분리되어 있다. 예를 들어, 스퍼터링 막 형성법의 경우, 타겟과 시료와의 거리 및 가스 압력에 따라서 경계의 위치가 시프트될 수 있다.
먼저, 도 1에 도시된 상도 상에서 점 "a", "f", "i", 및 "k"를 연결한 선분으로 둘러싸인 조성 영역이 존재한다. 이러한 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층에 사용되는 경우, 박막 트랜지스터 기능을 가질 수 있다. 그러므로, 영역 내에서 임의의 조성이 선택되는 경우, 원하는 특성을 갖는 트랜지스터를 제공할 수 있다.
상기 조성 영역 내에서, 도 1에 도시된 상도 상에서 점 "S", "n", "k", 및 "V"를 연결한 선분으로 둘러싸인 조성 영역 내의 조성이 특히 바람직하다. 이러한 조성 영역 내의 조성을 갖는 비정질 재료가 채널층에 사용되는 경우, 비교적 높은 이동도와 0V에 가까운 문턱 전압을 갖는 소자를 실현할 수 있다. 특히, 바람직한 특성을 갖는 트랜지스터가 높은 재현성으로 제작될 수 있다는 장점이 있다. 높은 재현성을 갖는 트랜지스터를 제작할 수 있는 이유는 분명치 않지만, 막 형성 중의 진공 분위기 및 온도와 막 형성 후의 환경에 대한 안정성에 있어서 트랜지스터가 우수한 것으로 예상할 수 있다. 즉, 조성의 영역은 소자가 안정성과 비교적 높은 이동도 양측 모두를 필요로 하는 경우 유용한 영역이다.
또한, 도 1에 도시된 상도 상에서 "R"-"e" 범위, 즉, Ga가 존재하지 않으며, In/(Zn+In)으로 표현되는 원자 조성 비율이 30 내지 70 원자%인 범위가 있다.
이 범위의 In-Zn-O의 비정질막이 채널층에 적용되는 경우, 전계 효과 이동도가 크고, S값이 작으며, ON/OFF 비가 큰 박막 트랜지스터를 구현할 수 있다.
또 다른 장점도 있다. 산화물 반도체막 형성 중 산소 압력이 변하는 경우, TFT 특성의 변화는 작다. 이는 막 형성 조건에서 공정 마진이 넓다는 것을 의미한다. 이 범위 중에서, 점 "W" 주변, 즉, Zn/(Zn+In)으로 표현되는 비율이 60±5 원자%인 범위가, S값이 작고, ON/OFF 비가 큰 트랜지스터를 실현할 수 있으므로, 특히 바람직하다. 이 조성은 트랜지스터 특성 중 문턱 전압을 0V에 가까운 값으로 제어하는 측면에서 바람직하다. 본 발명의 발명자가 심도있게 연구를 한 결과, Zn/(Zn+In)으로 표현되는 원자 조성 비율이 70 원자% 이상인 경우, 결정화된 박막이 얻어진다. 결정화된 막은 TFT 특성을 악화시킨다. 반면, Zn/(Zn+In)으로 표현되는 원자 조성 비율이 30 원자% 이하인 경우, 작은 저항률을 가진 막만이 형성되며 이 막은 비정질 상태이지만, 높은 ON/OFF 비를 갖는 TFT의 채널에 대해서는 바람직하지 않다.
또한, 도 1에 도시된 상도 상에서 점 "R", "e", "q", 및 "S"를 연결한 선분으로 둘러싸인 조성 영역 내의 조성이 바람직하다. 이 조성 영역은 전술한 바와 같이 제2 양태의 특징과 제3 양태의 특징을 모두 갖는다. 즉, 이동도가 비교적 높고, ON/OFF 비가 높고, S값이 작고, 특성이 우수한 트랜지스터가 높은 재현성으로 제작될 수 있다.
상기 조성 영역에서, 점 "R", "c", "n", 및 "S"를 연결한 선분으로 둘러싸인 영역은 ON/OFF 비가 높기 때문이 특히 바람직하다.
이 조성 영역에서는, 다양한 트랜지스터 특성(이동도, ON/OFF 비, S값, 히스테리시스, 및 안정도 등)이 일반적으로 바람직하므로(즉, 균형을 이루므로), 넓은 범위에서 적용이 가능하다.
도 1에 도시된 상도 상에서 점 "n", "g", "U", 및 "T"를 연결한 선분으로 둘러싸인 조성 영역이 존재한다. 이 영역은 부극성의 문턱치를 갖는 트랜지스터가 쉽게 제작되는 영역이다. 또한, ON 전류가 비교적 크고, 히스테리시스가 작다. 즉, 이 영역의 조성은 부극성의 문턱치를 갖는 트랜지스터(즉, 노멀리-온 타입)가 사용되어야 하는 경우에 유용하다.
또한, 도 1에 도시된 상도 상에서 점 "Y", "h", "i", 및 "k"를 연결한 선분으로 둘러싸인 조성 영역이 존재한다. 이 조성 영역은 정극성의 문턱치를 갖는 트랜지스터가 쉽게 제작되는 영역이다. OFF 전류가 비교적 작은 특성이 얻어질 수 있다. 그 특성을 얻을 수 있는 이유는 알려져 있지 않다. 그러나, 이러한 조성 영역은, 산화물 반도체 재료의 이동도가 비교적 작은 반면, 작은 캐리어 농도를 갖는 막을 안정적으로 제작할 수 있는 조건인 것으로 예상된다.
Ga 조성이 비교적 높기 때문에, 광흡수 에지가 더 짧은 파장 쪽으로 시프트되므로, 광학적 투명성이 400 ㎚ 파장 주위에서 높은 장점이 있다. 굴절율은 더 작게 된다. 즉, 이 조성 영역은 소자가 큰 ON 전류가 아니라, 작은 OFF 전류 또는 높은 투명도를 필요로 하는 경우에 유용하다.
또한, In(In+Zn)으로 표현되는 원자 조성 비율이 35 원자% 이상 45 원자% 이하인 조건을 언급한다. In과 Zn의 조성 비율에 있어서, Ga 농도에 의존하지 않고, 그 Ga 농도 중에서 양호한 트랜지스터 특성을 보인다. 특히, 이 영역은 높은 이동도와 낮은 S값 모두가 얻어질 수 있는 영역이다.
또한, In과 Zn을 포함하는 산화물 반도체가 채널에 사용되며, 채널층의 저항률이 1Ω㎝ 이상, 1 kΩ㎝ 이하인 트랜지스터를 언급한다.
(채널층의 양태 2: In-Ga-Zn-Sn-O 시스템)
다음, 본 발명의 또 다른 양태의 활성층 재료를 설명한다.
활성층은 도 10에 도시된 상도 상에서 점 "a", "f", "i", 및 "k"를 연결한 선분으로 의해 둘러싸인 조성 영역 내의 조성을 가지며, 이에 더하여 Sn을 포함하는 것이 적합하다.
Sn이 포함되는 경우, 이하의 구조를 이용하는 것이 바람직하다.
Sn 비율(즉, In, Ga, Zn, 및 Sn의 합에 대한 Sn의 비율)은 0.1 내지 30 원자%이다. 이 비율은 1 내지 10 원자%인 것이 바람직하며, 2 내지 7 원자% 인 것이 더욱 바람직하다.
In, Ga, 및 Zn을 포함하는 산화물 반도체(특히, 노멀리-온 TFT를 실현할 수 있는 산화물 반도체)의 전기 특성은 산소량의 변화에 매우 민감하다. 그러나, Sn이 첨가되는 경우, 그 특성이 산소 분압의 변화(또는 산화물 반도체 내에 포함된 산소량)에 둔감하게 될 수 있다.
활성층은 도 1에 도시된 상도 상에서 점 "a", "f", 및 "j"를 연결한 선분으로 의해 둘러싸인 조성 영역 내의 조성을 가지며, 이하의 비율로 Sn을 포함할 수 있다. Sn 비율(즉, In, Ga, Zn, 및 Sn의 합에 대한 Sn의 비율)은 0.1 내지 20 원자%이다. 그 비율은 1 내지 10 원자%인 것이 바람직하며, 2 내지 7 원자%인 것이 더욱 바람직하다.
본 발명의 산화물 반도체(채널)의 두께는 10 내지 200 ㎚의 범위이며, 바람직하게는, 20 내지 100 ㎚의 범위이다. 두께는 30 내지 70 ㎚의 범위인 것이 더 바람직하다.
[실시예]
(실시예 1)
본 예에서는, 채널층의 화학 조성 의존성을 연구하기 위하여, 조합(combinatorial) 방법이 사용되었다. 다양한 조성의 In-Ga-Zn-O 채널층을 갖는 다수의 TFT가 동시에 기판상에 제작되었다. 기판상에 채널층들의 라이브러리를 형성하기 위하여 조성 경사막이 사용되었다. 다수의 위치에서의 TFT들을 순차적으로 평가하고 서로 비교하여, TFT의 조성 의존성을 체계적으로 조사하였다. 이때, 이러한 방법이 반드시 사용될 필요는 없다. 3 원소 경사 입사 스퍼터링 장치를 이용하여 In-Ga-Zn-O 조성 경사막이 형성되었다. 3개의 타겟이 기판에 대하여 경사 방향으로 위치되어, 기판 상의 막의 조성이 타겟들로부터의 거리의 차만큼 변화되었다. 그러므로, 기판의 표면 상에서 넓은 3가의 조성 분포를 갖는 박막이 얻어질 수 있다. 표 3은 In-Ga-Zn-O 막의 막 형성 조건을 나타낸다. 막 형성을 위하여 소정의 조성 재료 소오스(즉, 타겟)이 준비될 수 있다. 소정의 조성을 갖는 박막을 형성하기 위하여, 복수의 타겟 각각에 인가되는 전력이 제어될 수 있다.
X-레이 형광 분석, 스펙트럼 타원편광법(ellipsometry), X-레이 회절, 및 4점 탐침 측정에 의해서 형성된 막의 물리적 성질을 평가하였다.
도 2의 단면도에 도시된 바와 같이, TFT의 소자 구조는 하부 게이트 및 상부 컨택트형이다. Ar과 O2 가스의 혼합에서 가열되지 않은 기판상에 채널층(평균 약 50 ㎚ 두께)이 스퍼터 증착되었다. 가스 유량에 의해 O2의 분압이 제어되었다. 소자는 TFT 채널의 폭과 길이가 각각 W = 150 ㎛, L = 10㎛인 기학 형태를 갖는다. 기판은 열산화된 실리콘막(100㎚ 두께)이 코팅된 도핑 농도가 높은 n-형 실리콘 웨이퍼이며, n-형 실리콘과 산화된 실리콘 막은 각각 게이트 전극과 게이트 절연체로서 작용하였다. Au(40 nm)/Ti(5 nm)의 소오스 전극과 드레인 전극이 전자빔 증착에 의해 채널층 상에 형성되었다. 종래의 포토리소그래피법을 이용하여 막을 패터닝하였다. 소자 공정 전체의 최대 공정 온도는 포토리소그래피 공정의 포토레지스트의 포스트 베이킹에서 120℃ 였으며, 포스트 어닐링 처리는 수행되지 않았다.
Figure 112008027172405-PCT00003
In-Ga-Zn-O 막의 막 형성 조건
조성 경사막의 막 두께가 스펙트럼 타원편광법에 의해 측정되었으며, 그 결과, 면내 막두께 분포는 ±10 원자% 이내였다.
0.2 sccm의 산소 유량에서 형성된 In-Ga-Zn-O 조성 경사막이 16개의 부분으로 구분되었다.
막의 각각의 어드레스는 1B, 1C, 1D, 2A, 2B, 2C, 2D, 2E, 3A, 3B, 3C, 3D, 3E, 4B, 4C, 및 4D로 표현된다. X선 형광 분석에 의하여, 해당하는 In:Ga:Zn의 조성 비율이 얻어졌다. 이 결과가 InO1 .5, GaO1 .5, 및 ZnO에 대한 3원 상도로서 도 3에 도시되어 있다. 도 10은 X선 회절(XRD) 측정에 의해 얻어지는 In-Ga-Zn-O 막의 비정질 조성 영역과 결정화된 조성 영역을 나타낸다. 형성된 막 대부분이 비정질 상태이지만, 그 일부는 Zn-rich 영역에서 관측되는 결정 회절 피크를 갖는다. 구체적으로, 어드레스 2D 및 3D, 2E 및 3E에서 피크가 관측되었다. 관측된 피크들은 InGaO3(ZnO)2 및 InGaO3(ZnO)5로부터의 회절 피크들인 것이 확인되었다. 상기의 결과는 ZnO 조성 비율이 증가할수록 In-Ga-Zn-O 막의 결정화가 쉽게 된다는 것을 나타낸다.
스펙트럼 타원분광법에 따르면, 예를 들어, Ga-rich 어드레스 3C, 3B, 및 3A에서, 광 흡수 에지가 더 짧은 파장으로 시프트되었으며, 가시 영역에서의 굴절율이 작은 것이 확인되었다. 따라서, 대량의 Ga가 포함되는 경우, 투명 기판 상의 박막과 소자가 양호한 투명도를 나타낸다.
0.2 sccm의 산소 유량에서 형성된 In-Ga-Zn-O 조성 경사막의 시트 저항과 두께가 4점 탐침법과 스펙트럼 타원분광법으로 각각 측정되어, 막의 저항률을 얻었다. In-Ga-Zn 조성 비율에 따라서 비롯되는 저항률의 변화가 확인되었다.
In-rich 영역의 저항이 더 낮아지고, Ga-rich 영역의 저항이 높아지는 것을 발견하였다. 특히, In 조성 비율에 의해서 막의 저항이 크게 영향을 받는다. 이는 In-rich 영역에서는 산소 결손에 의한 캐리어 농도가 높고, 특히, In3 +의 경우에는 캐리어 전송 경로가 되는 양(+) 이온의 빈 궤도가 넓어, 도입된 전자 캐리어가 높은 도전성을 보이는 등의 점에 기인한다. 한편, Ga-rich 영역에서는, Ga-O의 결합 에너지가 Zn-O 또는 In-O의 결합 에너지보다 크다. 따라서, 막에 포함되는 산소 공란의 수가 감소된 것으로 생각된다.
In-Ga-Zn-O 막의 경우, TFT 활성층에 적합한 저항값(1Ω㎝ 내지 1 kΩ㎝)을 보이는 조성 범위가 비교적 좁다는 것을 발견하였다.
다음, 막 형성 분위기 중 산소 유량을 변화시키면서, In-Ga-Zn-O 조성 경사막의 저항을 측정하였다. 그 결과, In-Ga-Zn-O 막의 저항이 산소 유량이 증가함에 따라 증가한 것을 발견하였다. 이는 산소 결손의 수의 감소와 이로 인한 전자 캐리어 농도의 감소에 기인될 수 있다. TFT 활성층에 적합한 저항값을 보이는 조성 범위는 산소 유량에 따라서 민감하게 변하였다. 다음, n-형 채널층으로서 In-Ga-Zn-O 막을 이용하는 전계 효과 트랜지스터(FET)의 특성과 그 조성 의존도를 조사하였다. 상기 언급한 바와 같이, 조성이 서로 다른 활성층들을 포함하는 다수의 소자들이 하나의 기판상에 형성되었다. 3인치 웨이퍼 상에 형성된 FET가 5x5 영역으로 구분되었다. 영역에 어드레스가 지정되었다. 각각의 FET의 특성이 평가되었다. FET 평가에 이용된 소오스-드레인 전압은 6V였다. 그 구조가 도 2에 도시되어 있다.
TFT 특성 평가에 있어서, 게이트 전압(Vg)에 대한 √Id(Id: 드레인 전류)의 기울기에 기초하여 전자 이동도가 얻어졌으며, 최대 Id값과 최소 Id값의 비율에 기초하여 전류 ON/OFF 비가 얻어졌다. Vg에 대한 √Id의 플롯의 Vg-축 상의 절편이 문턱 전압으로서 취해진다. dVg/d(log Id)의 최소값이 S값(전류 크기를 한 자릿수만큼 증가시키는데 필요한 전압치)으로서 취해진다.
기판 상의 다양한 위치에서의 TFT 특성을 평가하여, In-Ga-Zn 조성 비율에 따라서 야기되는 TFT 특성의 변화를 조사하였다. 그 결과, 기판 상의 위치에 따라서, 즉, In-Ga-Zn 조성 비율에 따라서, TFT 특성이 변화되는 것을 발견하였다.
0.2 sccm의 산소 유량에서 제작된 조합 FET의 전달 특성의 일례를 설명한다. In-rich 영역(즉, 도 1의 점 "T", n", "g", 및 "U"를 연결한 선분으로 둘러싸인 영역)에서, ON 전류가 크며, 전류 이동도는 7 ㎠(V·S)-1 이상의 큰 값을 보이며, ON/OFF 비가 106 이하의 값으로 감소되는 것을 발견하였다.
특히, In의 농도가 높은 경우(In의 농도가 70 원자% 이상인 경우), 부극성의 게이트 바이어스가 인가될지라도, 정극성 바이어스 인가시에 야기되는 것에 필적하는 전류(Id)가 흘렀다. 따라서, 트랜지스터(스위칭) 동작이 확인되지 않았다.
도 1에 도시된 점 "I", "n", "g", 및 "U"를 연결한 선분으로 둘러싸인 In-rich 영역에 기초하여 채널층이 형성되는 경우, ON 전류가 크고, 문턱치가 음(-)인 트랜지스터를 실현할 수 있다.
반면, Ga-rich 영역(Ga 농도가 40 원자% 이상 50 원자% 이하인 영역)에서는, 전류 ON/OFF 비가 106 이상이므로, 비교적 바람직한 트랜지스터 동작이 확인되었다. 문턱 전압은 양(+)의 값이었으며, 그 결과, 게이트 전압이 인가되지 않는 때에는 전류가 흐르지 않는 "노멀리-오프 특성"이 얻어졌다. 그러나, 본 예에서, 산소의 량에 따르지만, ON 상태의 경우의 드레인 전류가 작고, 약 1 내지 2 ㎠(V·S)- 1 의 전자 이동도만이 얻어졌다. 즉, 도 1에 도시된 점 "Y", "h", "i", 및 "k"를 연결한 선분으로 둘러싸인 Ga-rich 영역에 기초하여 채널층이 형성되는 경우, OFF 전류가 작고 문턱치가 양(+)인 트랜지스터를 실현할 수 있다.
최대 이동도의 FET 특성이 얻어지는 영역은, Zn-rich 영역이다(In-Ga-Zn 조성 비율은 약 25 원자%, 30 원자%, 및 45 원자%이다). 전자 이동도, 전류 ON/OFF 비, 문턱치, 및 S값은 각각 7.9 ㎠(V·S)-1 , 3x107, 2.5 V, 및 1.12 V/decade 였다. In-Ga-Zn-O 막의 X선 회절로 얻어진 결과와 비교하면, 양호한 TFT 특성을 보이는 영역은 비정질 영역임이 확인되었다.
이동도, ON/OFF 비, 및 노멀리-오프 특성을 포함하는 모든 FET 특성에 대하여 우수한 특성을 보이는 조성 범위는 비교적 좁다는 것을 발견하였다.
저항률 값이 수 Ω㎝ 내지 수 천 Ω㎝인 경우 TFT 동작이 수행되는 것을 확인하였으며, FET 특성과 저항률 사이의 상호상관이 크다는 것을 발견하였다.
다음, 0.4 sccm의 산소 유량에서 조합 FET를 제작하고, In-Ga-Zn-O 막의 막 형성 중의 산소 분압 의존도를 조사하였다. 전류 ON/OFF 비와 문턱 전압 양쪽 모두 산소 유량이 증가함에 따라 증가하였다. 산소 유량이 0.2 sccm인 경우와 비교하여, In-Ga-Zn-O 막의 저항은 더 크게 되어, FET 동작 영역이 In-rich 영역으로 시프트되었다. 그 결과, 큰 이동도를 갖는 TFT 소자가 In-rich 조성에서 얻어질 수 있다. 산소 유량이 0.4 sccm인 경우, 최대 이동도의 FET 특성이 얻어지는 영역은 Zn-rich 영역이었다. In-Ga-Zn 조성 비율은 28 원자%, 27 원자%, 및 45 원자% 였다. In의 조성 비율은 산소 유량이 0.2 sccm 이었던 경우보다 더 크다. 따라서, 12.2 ㎠(V·S)- 1 의 높은 전자 이동도가 얻어졌다. 이 때, 전류 ON/OFF 비, 문턱치, 및 S값은 각각 1x10-7, 3V, 및 1.1 V/decade 였다. 이 값들은 산소 유량이 0.2 sccm인 경우와 거의 같다.
본 발명의 발명자들은 상기 연구 결과를 면밀히 분석하였다. 그 결과, In-Ga-Zn-O 막이 TFT 활성층에 적용되는 경우, 특히, 박막의 저항률이 수 Ω㎝ 내지 kΩ㎝ 으로 설정되는 경우에는 양호한 특성을 보이는 것을 발견하였다. 특히, 작은 OFF 전류를 갖는 트랜지스터를 제작하기 위하여는, 저항률이 10 Ω㎝ 내지 kΩ㎝ 으로 설정되는 것이 바람직하다.
In-Ga-Zn-O 막의 경우, TFT 활성층에 적합한 저항률(수 Ω㎝ 내지 수 천 Ω㎝)을 보이는 조성 범위가 비교적 좁다는 것을 발견하였다. TFT 활성층에 적합한 저항값을 보이는 조성 범위는 산소 유량에 따라서 민감하게 변화되었다. 따라서, 저항값에 대한 산소량의 영향이 크다는 것을 발견하였다.
도 3은 상기 언급한 결과에 기초하여, In, Ga, 및 Zn의 3원 상도에 요약한 TFT 동작 영역을 나타낸다. TFT 동작 영역은 트랜지스터가 성공적으로 스위칭 동작을 나타내는 조성 영역이다.
다음, 산소 유량을 더 증가시켜, 0.6 sccm 및 0.8 sccm의 산소 유량에서 조합 TFT를 제작하였다. 이 때, Ga-rich 영역의 In-Ga-Zn-O 막의 저항률은 너무 높게된다. 따라서, 양(+)의 게이트 바이어스가 인가되는 경우일지라도, 음(-)의 바이어스가 인가되는 경우와 동일한 전류만이 흘러, 트랜지스터 동작이 확인될 수 없다. 반면, Ga-less 영역의 경우, 높은 저항이 실현되기 때문에, In-Ga-Zn-O 막이 TFT 활성층에 적합한 저항률을 보였다. 따라서, 산소 유량이 0.4 sccm 이었던 경우와 비교하여, TFT 동작 영역이 Ga-less 영역으로 시프트된 것을 발견하였다. 이 때, 산소 유량이 0.4 sccm인 경우와 비교하여, 전계 효과 이동도가 크고, S값이 작은 TFT 소자가 얻어질 수 있다. 구체적으로, Ga의 조성 비율이 15 원자% 이하인 조성 영역에 있어서, 전계 이동도는 12 ㎠/Vs 이상이었으며, S값은 1 V/decade 이하였다.
본 예의 TFT 평가에서 얻어진 결과를 이하에서 간략하게 요약한다.
조성 의존도에 대하여 이하와 같이 말할 수 있다.
In-rich 영역(도 1에 도시된 점 "n", "g", "U", 및 "T"를 연결한 선분으로 둘러싸인 영역)에서는, 전계 효과 이동도가 크며, 히스테리시스가 작다.
Ga-rich 영역(점 "Y", "h", "i", 및 "k"를 연결한 선분으로 둘러싸인 영역)에서는, OFF 전류가 작고, 전류 ON/OFF 비가 크며, 문턱치가 크다. 광학 안정도와 광학 투명도가 양호하다.
Zn-rich 영역(점 "S", "n", "k", 및 "V"를 연결한 선분으로 둘러싸인 영역)에서는, 이동도와 전류 ON/OFF 비 각각이 크며, S값은 비교적 작다.
산소 분압 의존도에 대하여 이하와 같이 말할 수 있다.
산소 분압이 증가하는 경우, TFT 동작 영역이 In-rich 영역으로 시프트되어, 큰 이동도의 소자를 실현할 수 있는 장점이 있다.
다음, 본 예에서 제작된 TFT 에 대하여 DC 바이어스 스트레스 시험이 수행되었다. 구체적으로, 400 초 동안, 게이트 전극에 12V의 DC 전압 스트레스가 인가되었으며, 소오스 전극과 드레인 전극 사이에 12V의 DC 전압 스트레스가 인가되었다. TFT 특성의 변화가 평가되었다. 그 결과, DC 스트레스에 의해 야기되었던 특성의 변동이 Ga-rich 영역에서 크며, 특히, 문턱치가 약 3 V 정도 펄스 측으로 시프트된 것을 발견하였다. 반면, 전계 효과 이동도가 높은 In-rich 영역에서는 특성의 변화가 거의 관측되지 않았다. 따라서, TFT는 DC 스트레스에 민감하지 않다는 것을 발견하였다. 도 24의 (A), (B) 및 (C)는 통상적인 조성에서 DC 스트레스의 인가 전후에 얻어진 전달 특성을 나타낸다. 도 24의 (A), (B) 및 (C)에서, In-Ga-Zn 조성 비율은 각각, 27:46:27, 1:1:1, 및 35:10:55 이다. 그 결과로부터, 금속 원소의 합에 대한 Ga의 조성 비율이 In:Ga:Zn = 1:1:1인 종래의 조성 비율보다 더 작은 경우, 큰 전계 효과 이동도와 양호한 동작 안정도를 갖는 트랜지스터를 실현할 수 있다.
표 4는, 본 실시예에서 얻어진 TFT에서 각각의 금속 조성 비율에 관련된, 전계 효과 이동도, S값, 및 DC 스트레스에 의해 야기되는 문턱치 시프트의 요약을 나타낸다. 표 4에서, 이동도 등을 나타내는 부분에 표시된 "-"는, 작은 전류 ON/OFF 비로 인하여 해당 조성 비율에서 양호한 TFT 동작이 얻어지지 않는다는 것을 나타낸다.
Figure 112008027172405-PCT00004
In-Ga-Zn-O계의 3원 재료로 이루어진 산화물 반도체는, 조성에 따라서 물리적 특성이 크게 조절되기 때문에, 재료 설계의 자유도를 갖는다. 따라서, 어떠한 목적으로든지, 조성이 조절될 수 있다. 전술한 바와 같이, 임의의 목적으로 In-Ga-Zn의 조성 비율이 설정될 수 있다.
(실시예 2)
실시예 1에서 설명한 바와 같이, In-Ga-Zn-O 막의 저항률과 TFT 특성 사이에는 상호상관이 존재하는 것을 발견하였다. 저항률 값이 수 Ω㎝ 내지 수 천 Ω㎝ 인 조건에서 TFT 동작 수행된다. 그러나, 상기 저항값을 보이는 In-Ga-Zn 조성 비율 범위는 좁다. 특히, 양호한 TFT 특성을 보이는 조성 비율 범위는 좁다. 양호한 저항을 보이는 In-Ga-Zn 조성 비율은 In-Ga-Zn-O 막의 막 형성 분위기 중의 산소 유량에 따라서 크게 변한다.
실시예 2는 In-Ga-Zn-O의 비정질 산화물 반도체에 Sn이 첨가된 실시예를 나타낸다. 따라서, 저항값이 조절될 수 있으며, TFT 동작에 대한 조성 비율 마진이 넓어질 수 있다.
실시예 1과 같이, 3원 경사 입사 스퍼터링 장치를 이용하여, In-Ga-Zn-O:Sn 으로 이루어진 조성 경사막이 형성되었다. 표 5는 In-Ga-Zn-O:Sn 막의 막 형성 조건을 나타낸다. In 타겟으로서 In2O3 및 SnO2의 소결재로 이루어진 ITO 타겟(SnO2 : 4.6 원자%)을 이용하여 막에 대한 Sn의 첨가가 수행되었다. X선 형광 분석, 스펙트럼 타원편광법, X선 회절, 및 4점 탐침 측정에 의해 형성된 막의 물리적 특성을 평가하였다. n-형 채널층으로서 In-Ga-Zn-O:Sn 조성 경사막을 이용한 하부 게이트 상부 컨택트형 TFT의 시제품을 제작하여, 그 동작 특성을 실온에서 평가하였다.
Figure 112008027172405-PCT00005
In-Ga-Zn-O:Sn 막의 막 형성 조건
스펙트럼 타원편광법 측정에 따르면, 막의 면내 막두께 분포가 ±10 원자% 이내임을 확인하였다.
In-Ga-Zn-O:Sn 막이 형성된 기판이 16개의 부분으로 구분되었다. 각각의 어드레스에 관계되는 In:Ga:Zn의 조성 비율이 X선 형광 분석에 의해 얻어졌다. In, Ga, 및 Zn의 조성 비율은 실시예 1과 같다. Sn의 조성 비율은 낮은 농도로 인하여 측정될 수 없지만, In의 농도에 비례할 수 있다. 이 때, 산소 유량은 0.2 sccm 이었다.
0.4 sccm의 산소 유량으로 형성된 In-Ga-Zn-O:Sn 조성 경사막의 시트 저항 및 두께가 4점 탐침법과 스펙트럼 타원편광법에 의해 각각 측정되어, 막의 저항률을 구하였다. 실시예 1에서 Sn이 첨가되지 않은 경우와 같이, In-Ga-Zn 조성 비율에 따라 야기되는 저항률의 변화가 확인되었다. In-rich 영역의 저항은 더 낮아지고, Ga-rich 영역의 저항은 더 높아진 것을 발견하였다. 실시예 1에서 설명한 바와 같이, TFT는 In-Ga-Zn-O 막의 저항률이 수 Ω㎝ 내지 수 천 Ω㎝인 경우 n-형 채널층으로서 In-Ga-Zn-O 막을 이용한 TFT에 있어서, 스위칭 동작이 성공적으로 보이는 것을 확인하였다. Sn이 첨가되지 않은 In-Ga-Zn-O 막의 경우, InO1 .5-GaO1 .5-ZnO의 상당히 좁은 3원 조성 영역에서만 상기 저항값을 보였다. 그러나, Sn이 첨가되는 경우, TFT를 제작하기에 양호한 저항률을 보이는 조성 범위가 넓어지는 경향이 있다는 것을 발견하였다.
다음, 막 형성 분위기에서 산소 유량을 변화시키면서, In-Ga-Zn-O:Sn 조성 경사막의 저항률을 측정하였다. 그 결과, In-Ga-Zn-O 막의 저항은 산소 유량이 증가함에 따라 증가되는 것을 발견하였다. 이는 산소 결손 수의 감소 및 이에 따른 전자 캐리어 농도의 감소로 야기되는 것일 수 있다. TFT 활성층에 적합한 저항값을 보이는 조성 범위는 산소 유량에 따라서 변화되는 것을 확인하였다. 그 변화는 Sn이 첨가되지 않은 경우보다 작다는 것을 발견하였다.
상기 결과로부터 명확한 바와 같이, In-Ga-Zn-O 막에 Sn을 첨가하는 것은, (1) TFT 활성층에 적합한 저항값을 보이는 In-Ga-Zn 조성 비율 범위를 넓히는 효과, 및 (2) 막 형성 분위기 중 산소 유량에 대한 조건 범위를 넓히는 효과를 가져온다는 것을 발견하였다.
다음, n-형 채널층으로서 In-Ga-Zn-O:Sn 막을 이용한 전계 효과 트랜지스터(FET)의 특성 및 조성 의존도를 조사하기 위하여, FET의 시제품이 제작되었다. FET의 구조와 그 평가 방법은 실시예 1과 동일하였다.
제1 실시예의 경우와 같이, In-Ga-Zn 조성 비율에 따른 FET 특성의 변화가 관측되었다. 양측의 경우에서 동일한 경향을 보이는 것을 확인하였다. TFT 동작을 보이는 In-Ga-Zn 조성 영역은 Sn이 첨가된 In-Ga-Zn-O 막의 경우에 넓어지는 것을 확인하였다. 특히, FET 동작 범위는 In-rich 영역에서 넓어졌고, 그 결과 Sn이 첨가되지 않은 경우와 비교하여 큰 이동도를 갖는 TFT를 얻었다.
실시예 1에서, In-rich 영역에서 높은 캐리어 이동도가 얻어졌다. 반면, OFF 전류는 잔여 캐리어 밀도를 낮추기 어렵기 때문에 크다. 일부 경우에는 트랜지스터 동작을 보이지 않았다.
그러나, 본 실시예에 있어서, 산소 결손에 의해 야기되는 캐리어의 량은 Sn의 첨가로 억제된다. 따라서, 넓은 조성 범위에서 TFT 동작을 실현할 수 있는 것으로 기대될 수 있다. 최대 이동도의 FET 특성이 얻어지는 영역은, In-Ga-Zn 조성 비율이 28 원자%, 27 원자%, 및 45 원자% (본 예에서는, In-Ga-Zn-O 에 Sn이 첨가됨)인 Zn-rich 영역이었다. 실시예 1에서, 25 원자%, 30 원자%, 및 45 원자%(실시예 1에서, Sn이 첨가되지 않은 In-Ga-Zn-O)의 조성 비율에서 큰 이동도의 특성이 얻어졌다. 이와 비교하여, In의 조성 비율이 Sn의 첨가에 의해 증가되는 조성에서는, 10.1 ㎠(V·S)-1의 더 큰 이동도가 얻어졌다. 이 때, 전류 ON/OFF 비, 문턱치, 및 S값은, 각각, 3x107, 0.5V, 및 0.83 V/decade이므로, Sn이 첨가되지 않은 경우와 동일한 값이 얻어졌다.
도 4는 전술한 결과에 기초하여 In, Ga, 및 Zn의 3원 상도에 요약된 TFT 동작 영역을 나타낸다. 본 도면에 있어서, 참조 번호 1400은 Sn이 포함되지 않은 경우의 TFT 동작에 적합한 조성 영역을 지칭하며, 1450은 Sn이 첨가된 경우를 지칭한다.
따라서, In-Ga-Zn-O 막에 Sn을 첨가하는 것은 TFT 활성층에 적합한 In:Ga:Zn 조성 비율 범위를 넓히는 효과가 있다.
Sn의 첨가는 막 형성 분위기 중 산소 유량에 대한 조건 범위를 넓히는 효과가 있다는 것을 발견하였다.
In-Ga-Zn-O 막을 활성층으로서 이용한 TFT의 시제품을 실제로 제작하였다. Sn이 첨가된 In-Ga-Zn-O 막의 경우, TFT 동작을 보이는 조성 범위가 넓어진 것을 발견하였다. 특히, In-rich 영역에서 TFT 동작 범위가 넓어졌다. 그 결과, Sn이 첨가되지 않은 경우와 비교하여, 큰 이동도를 갖는 TFT 소자가 얻어진 것을 발견하였다.
전술한 바와 같이, 본 예에 있어서, Sn이 첨가된 In-Ga-Zn-O 막이 TFT의 활성층에 적용되었다. 이 재료는 In-Ga-Zn 조성 비율의 변동과 산소 유량에 따라 야기되는 TFT 특성의 변동을 줄일 수 있도록 한다. 그러므로, 소자들간의 변동 및 로트(lot) 간의 변동이 감소된다. 즉, Sn이 첨가된 In-Ga-Zn-O 막이 TFT의 활성층에 적용되는 경우, 균일성과 재현성이 우수한 TFT 어레이를 실현할 수 있다.
(실시예 3)
실시예 3에서는, In-Zn-O 산화물 반도체로 이루어지는 활성층의 In-Zn 조성 비율 의존도를 실시예 1에서와 같이 연구하였다.
In이 40 원자%, Zn이 60 원자%인 조성 비율과 그 주위의 비율에서 15 ㎠(V·S)-1의 큰 이동도가 얻어졌다. S값과 ON/OFF 비 또한 양호하였다. 이 조성 비율에서 X선 회절이 수행되는 경우, 결정의 존재를 나타내는 회절 피크는 관측되지 않았다. 단면 TEM(Transmission Electron Microscope)을 이용하여 TFT 소자를 분석하였다. 그 결과, 상기 조성 비율을 갖는 In-Zn-O 산화물 반도체가 비정질임을 확인하였다. 도 5는 실시예 1의 결과와 실시예 3의 결과를 조합하여 비교적 양호한 TFT 특성이 얻어지는 조성 영역을 나타낸다.
실시예 3은 주 금속 성분으로서 In과 Zn을 포함하는 산화물 반도체가 TFT 활성층으로서 사용되는 실시예를 나타낸다. 우수한 특성을 갖는 TFT 소자가 얻어질 수 있다.
실시예 1에서와 같이 3원소 경사 입사 스퍼터링 장치를 이용하여 In-Zn-O 막이 형성되었다. 본 예에서, 2개의 타겟 In2O3 및 ZnO를 이용하여 2원 막 형성이 수행되었다. 조성 경사에 대하여 직교하는 방향으로 막 두께 경사 또한 형성되었다. 따라서, 하나의 기판을 이용하여 막 두께 의존도와 조성 의존도가 평가될 수 있다. 이하의 표는 In-Zn-O 막의 막 형성 조건을 나타낸다.
Figure 112008027172405-PCT00006
형성된 막의 물리적 성질을 X선 형광 분석, 스펙트럼 타원편광법, X선 회절, 및 4점 탐침 측정에 의해 측정하였다. n-형 채널층으로서 In-Zn-O 조성 경사막을 이용한 하부 게이트 상부 컨택트형 TFT의 시제품을 제작하여, 그 TFT 특성을 실온에서 평가하였다.
도 6은 상이한 In-Zn 조성 비율에 관련된 In-Zn-O 막의 저항률을 나타낸다. 실시예 1에서와 같이, 조성에 따른 저항률의 변화가 확인되었다.
금속의 합에 대한 In의 비율이 40 원자% 이상인 조성 영역에 대하여 주목하면, In-rich 영역의 저항이 더 낮게 되고, In-rich 영역의 저항이 더 높게 됨을 발견하였다. 이는 In-rich 영역에서, 예를 들어, 산소 결손으로 야기되는 캐리어 밀도가 높고, 캐리어 전송 경로가 되는 양(+) 이온의 빈 괘도가 특히 In3 + 의 경우 넓으며, 도입된 전자 캐리어가 높은 도전성을 보이는 사실에 기인될 수 있다. 반면, 금속의 합에 대한 In의 비율이 40 원자% 이하인 조성 영역에서는, In의 비율이 수 원자%인 조성에서 저항률이 최소가 되는 것을 발견하였다. 이는 결정화된 IZO 막의 Zn2 + 사이트에서 In3 +가 대체되어 캐리어를 발생시킨다는 사실로 인한 것일 수 있다. XRD 측정에 의해, In의 비율이 35 원자% 이하인 In-Zn-O 막이 결정화되는 것으로 실제로 판정하였다. TFT 활성층에 적합한 저항률(1 Ω㎝ 내지 1 kΩ㎝)을 보이는 조성 범위는 In 비율의 측면에서 20 내지 80 원자%인 것을 발견하였다.
다음, n-형 채널층으로서 In-Zn-O 막을 이용한 TFT를 제작하고, 그 TFT 특성과 그 조성 의존도를 조사하였다. TFT의 구조 및 그 평가 방법은 실시예 1의 것과 동일하였다.
In-Zn-O 막의 막 형성 중의 산소 분압을 조절하면, 넓은 In-Zn 조성 범위에서 TFT 동작이 가능하였다. 특히, 30 내지 60 원자%의 In 비율 범위에서 TFT 동작의 재현성이 양호한 것으로 확인되었다.
도 7 및 도 8은 상이한 In-Zn 조성 비율에 기초한 TFT 특성을 작도한 것이다. 이 때, TFT 동작이 확인된 In 비율 범위는 30 내지 60 원자% 이었다. In 비율이 30 원자% 이상인 조성 범위에서, 이동도가 15 ㎠/Vs 이상의 높은 값을 지속적으로 나타내었다. 반면, 전류 ON/OFF 비, 문턱 전압, 및 S값은 조성에 따라서 변화되는 것으로 확인되었으며, 따라서, 그 각각은 In 비율의 측면에서 40 원자%의 영역에서 피크를 갖는 것을 발견하였다. 도 9는 40 원자%의 In 비율에서 TFT의 전달 특성을 나타낸다. 이동도, 전류 ON/OFF 비, S값, 및 문턱 적압은 각각 16.5 ㎠/Vs, 109, 0.16 V/decade, 및 2 V 이었다. 따라서, In-Ga-Zn-O TFT 중에서 특히 우수한 특성을 갖는 TFT 소자를 얻을 수 있다.
다음, In-Zn-O 막 형성 분위기 중 산소 유량이 변화하는 동안 야기되는 TFT 특성의 변화를 조사하였다. 그 결과는 도 15의 (A) 내지 (D)에 도시되어 있으며, 여기서, 30 원자%, 50 원자%, 및 60 원자%의 In 비율의 데이터가 작도되었다. 이동도, ON/OFF 비, S값, 및 문턱 전압의 TFT 특성은 산소 유량에 크게 의존하는 것이 확인되었다. 특히, S값은 In 비율이 35 원자% 이상 55 원자% 이하의 범위인 것이 바람직하며, 40 내지 50 원자%의 In 비율 범위에서 더 바람직하였다.
전술한 바와 같이, 0.8 sccm의 산소 유량의 조건하에서 채널층이 형성된 경우, In 비율이 40 원자%인 조성 비율에서 가장 우수한 특성이 얻어졌다. 산소 유량이 변하는 경우라도, 동일한 조성 비율에서 우수한 특성을 보였다. 따라서, 전계 이동도를 포함하는 파라미터들은 도 15에서 실질적으로 일정한 값이라는 것을 발견하였다. 실시예 1에서 설명한 바와 같이, In-Ga-Zn-O 산화물 반도체 TFT는 양호한 특성을 보이는 In-Ga-Zn 조성 비율이 막 형성 분위기 중의 산소 유량의 미세한 변화에 크게 변화되는 문제점을 갖는다. 본 예에서는, 상기 조성 비율을 갖는 TFT 활성층으로서 In-Zn-O 막이 사용되어, 공정 마진을 넓히고, 소자들 간의 변동과 로트들 간의 변동을 줄이는 것을 나타낸다.
In 비율이 40 원자% 로서 가장 우수한 특성을 보이는 조성은 In-Zn-O 막의 저항률의 피크가 존재하는 조성과 일치한다. 따라서, In-Zn-O 계의 경우에도 활성층의 저항률과 TFT의 특성 사이의 상호 상관은 크다는 것을 발견하였다. 다음, In-Zn-O 막의 저항률의 값은, 막을 대기 중에 놓아 둔 것만으로도 변하는 것이 명확하였다. 예를 들어, 반년 동안 대기 중에 In-Zn-O 막을 놓아 둔 경우, 어떤 경우는, 대략 3 자릿수의 크기까지 저항률이 감소되었다. 그러나, 저항률의 경시적 변화 정도는 In-Zn 조성에 따라서 변화된다는 것을 발견하였으며, 어떠한 조성에서는 경시적 변화가 거의 일어나지 않음이 명확하였다. 도 19는 상이한 In-Zn 조성에서 In-Zn-O 막의 저항률의 경시적 변화를 나타낸다. 여기서, 특히 주의할 점으로, 24 시간 동안 대기 중에 놓아 둔 동안, 우수한 TFT 특성을 보이는 40 원자%의 In 비율을 갖는 In-Zn-O 막의 저항률이 다소 감소되어도, 그 후에는 수 십 Ω㎝의 값이 안정적으로 얻어졌다. 또한, 그 조성을 갖는 In-Zn-O 막을 이용하여 TFT를 제작하고, 제작 직후 및 반년 동안 대기 중에 놓아 둔 후 얻은 TFT 특성을 비교 평가하였다. 이 결과가 도 20에 도시되어 있다. 그 결과, 양쪽 TFT의 특성 사이의 임의의 차이가 거의 발견되지 않는다. 따라서, In 비율이 40 원자% 인 조성을 갖는 In-Zn-O 막이 TFT의 활성층에 적용되는 경우, 비교적 안정한 TFT를 실현할 수 있다는 것을 발견하였다.
전술한 바와 같이, 본 예에 있어서, In-Zn-O 막이 활성층으로서 사용된다. 따라서, 이동도, 전류 ON/OFF 비, S값, 및 문턱 전압을 포함하는 우수한 특성을 갖는 TFT를 얻을 수가 있다. 특히, In:Zn의 원자수 비율이 40:60인 경우, 넓은 공정 마진과 작은 경시적 변화를 갖는 TFT를 실현할 수 있다. 도 16은 본 예에서 얻어진 결과에 기초하여 In, Ga, 및 Zn의 3원 상도 상에 요약된, 양호한 TFT 특성이 얻어지는 조성 영역을 나타낸다. 전술한 바와 같이, S값의 측면에서 Ga 비율은 5 원자% 이내인 것이 더 바람직하다.
다음, 반년 동안 대기 중에 놓아 둔 TFT가 DC 바이어스 스트레스 시험을 거쳤다. 구체적으로, 400 초 동안, 게이트 전극에 12 V의 DC 전압 스트레스가 인가되었으며, 소오스 전극과 드레인 전극 사이에 12 V의 DC 전압 스트레스가 인가되었다. 따라서, TFT 특성의 변화가 평가되었다. 그 결과, DC 스트레스에 의한 특성의 변동은 종래의 In-Ga-Zn-O 막의 경우보다 훨씬 작은 것이 발견되었다. 또한, 양호한 TFT 특성을 보이는 In:Zn의 원자수 비율이 40:60인 조성의 경우라도, 문턱치 시프트는 대략 0.7 V이었다. 그러므로, 양호한 DC 스트레스 저항이 얻어진다는 것을 발견하였다. 도 25는 상기 조성에서 DC 스트레스 전후에 얻어진 전달 특성을 나타낸다.
표 7은 본 실시예에서 얻어진 TFT 중의 각각의 금속 조성 비율과 관련된 전계 효과 이동도, S값, 및 DC 스트레스에 의한 문턱치 시프트의 요약을 나타낸다. 표 7에서, 이동도와 S값의 부분에 "-" 가 표시된 것은, 해당 원자 조성 비율에서 전류 ON/OFF 비가 작기 때문에, 양호한 스위칭 동작이 얻어지지 않음을 나타낸다.
Figure 112008027172405-PCT00007
(실시예 4)
실시예 3에서 설명한 바와 같이, 활성층에 대하여 산화물 반도체를 이용한 TFT의 특성은 대기 중에 TFT를 놓아 둔 것만으로도 그 조성에 따라서 변화된다. 따라서, 경시적 안정성이 향상되는 것으로 기대된다. In:Zn의 원자수 비가 40:60인 조성을 갖는 In-Zn-O 막의 경우일지라도, 저항률에서 미세한 경시적 변동이 존재한다. 따라서, 경시적 안정성을 더욱 향상시키는 것이 바람직하다.
실시예 4에서는 금속의 합에 대한 Ga의 비율이 1 내지 10 원자%인 조성을 갖는 In-Ga-Zn-O 산화물 반도체가 TFT 활성층에 사용되는 예를 도시한다. 따라서, 우수한 경시적 안정성과 양호한 특성을 갖는 TFT가 얻어질 수 있다. 그 반도체를 TFT 활성층에 사용하면, 소자간 변동 및 로트간 변동이 감소하고, 그 결과, 재현성이 우수한 TFT 어레이를 실현할 수 있다.
실시예 1에서와 같이 3원 경사 입사 스퍼터링 장치를 이용하여 In-Ga-Zn-O 막이 형성되었다. 이하의 표는 막 형성 조건을 나타낸다.
Figure 112008027172405-PCT00008
본 실시예에서, 3개의 타겟, In2O3, ZnO, 및 InGaZnO4 를 이용하여 산화물 막이 형성되었다. 따라서, 하나의 기판 상에서 Ga 비율이 1 내지 10 원자% 인 조성 분포를 갖는, 높은 막두께 균일성을 갖는 In-Ga-Zn-O 박막을 얻을 수 있다. 이 때, In-Zn 조성 경사에 직교한 방향으로 Ga 농도 분포가 형성된다. 형성된 막의 물리적 성질을 X선 형광 분석, 스펙트럼 타원분광법, X선 회절, 및 4점 탐침 측정에 의해 평가하였다. n-형 채널층으로서 In-Ga-Zn-O 조성 경사막을 이용한 하부 게이트 상부 컨택트형 TFT의 시제품을 제작하였으며, 그 TFT 특성을 실온에서 평가하였다.
In-Ga-Zn-O 막의 저항률을 측정하였다. Ga 비율을 고정하여 비교하였다. 그 결과, In-Zn 조성 비율에 따라서 야기되는 저항률의 거동의 경향이 In-Zn-O 막(Ga less 막)의 경우와 일치하는 것을 발견하였다. In 원자수 비가 40 원자% 이상인 조성 영역에서는, 저항값이 In-Zn-O 막의 경우보다 다소 높았다. 그 결과, TFT 활성층에 적합한 저항률(1 Ω㎝ 내지 1 kΩ㎝)을 보이는 조성 범위가 넓어진 것을 발견하였다.
다음, n-형 채널층으로서 Ga 비율이 1 내지 10 원자% 인 조성 분포를 갖는 In-Ga-Zn-O 막을 이용하여 TFT를 제작하고, 그 TFT 특성과 그 조성 의존도를 조사하였다. TFT의 구조 및 그 평가 방법은 실시예 1의 것과 같았다.
In-Ga-Zn 조성 비율에 따라서 야기되는 TFT 특성의 변화를 관측하였다. 비교를 위하여 Ga 비율을 소정의 값으로 유지하는 경우, In-Zn-O 막을 이용한 TFT와 동일한 경향을 보이는 것을 확인하였다. 특히, In:Zn의 원자 비율이 20:80 내지 70: 30인 영역에서 높은 재현성으로 TFT 동작이 수행되었다. In 비율이 30 원자% 이상인 조성 범위에서, 이동도가 13 ㎠/Vs 이상의 높은 값을 일정하게 보였다. 반면, 조성에 따라서 전류 ON/OFF 비, 문턱 전압, 및 S값이 변하는 것을 확인하였으며, 따라서, 그 각각은 In-Zn 원자 비율 40:60(In:Ga:Zn = 38:5:57)에서 피크를 갖는 것을 발견하였다. 이 때, TFT의 이동도, 그 전류 ON/OFF 비, 그 S값, 및 그 문턱 전압은 각각 15 ㎠/Vs, 109, 0.2 V/decade, 및 3 V 이었다. 따라서, 우수한 특성을 갖는 TFT 소자를 얻을 수 있다.
다음, In-Ga-Zn-O 막의 경시적 안정성을 조사하기 위하여, 박막을 대기 중에 놓아 두어, 저항률의 경시적 변화를 측정하였다. 그 결과, Ga 량에 따라서 야기되는 저항률의 경시적 변화가 관측되었다. 따라서, Ga 조성 비율이 5 원자% 이상인 산화물 반도체막의 저항률은, 상이한 In-Zn 비율에서, 막을 형성한 직후의 상태와 막을 대기 중에서 반년간 놓아 둔 후의 상태와의 사이에 거의 변화가 없다는 것을 발견하였다. 이는 막에 적절한 량의 Ga를 첨가함으로써 경시적 안정성이 향상됨을 나타낸다. 도 21은 In-Zn 원자 무게 비율이 40:60인 경우 저항률의 경시적 변화를 나타낸다. In:Ga:Zn의 원자 비율이 38:5:57인 In-Ga-Zn-O 막을 이용하여 TFT를 실제로 제작하고, TFT를 제작한 직후 및 TFT를 반년 동안 대기 중에 놓아 둔 후에 얻은 TFT의 특성을 평가하였다. 그 결과, 양쪽 TFT의 특성 사이의 차이는 거의 관측되지 않았다. 따라서, 우수한 특성을 항상 안정적으로 보이는 것을 확인하였다. 도 22는 상기 TFT 특성의 평가에 의해 얻어진 결과를 나타낸다.
그 후, 게이트 전압이 인가되지 않을 시에는 전류가 흐르지 않는, 소위 "노멀리-오프 특성을 보이는 높은 저항률의 In-Ga-Zn-O 막을 제작하여, 그 경시적 안정성을 평가하였다. 이 결과가 도 23에 도시되어 있다. 상기의 경우에와 같이, Ga 량에 따라서 야기되는 저항률의 경시적 변화가 관측되었다. 그러나, Ga 조성 비율이 5 원자% 이상인 산화물 반도체막의 저항률은, 막을 대기 중에 24 시간 놓아 둔 후 그 초기값의 대략 1/3로 감소된다는 것을 발견하였다. 반면, Ga 조성 비율이 10 원자%인 막의 저항률의 변화는 거의 관측되지 않았다. 전술한 바와 같이, 본 실시예에서는, Ga 비율이 1 내지 10 원자% 인 조성을 갖는 In-Ga-Zn-O 막이 TFT 활성층에 적용된다. 따라서, 소자간 변동 및 로트간 변동이 작고, 특성이 양호한 TFT 소자를 얻을 수 있다. 특히, In:Ga:Zn의 원자 조성 비율이 38:5:57인 조성을 갖는 In-Ga-Zn-O 막이 TFT 활성층에 적용되는 경우, 경시적 안정성과 특성이 우수한 TFT를 실현할 수 있다.
도 17은 양호한 TFT 특성이 얻어지는 조성 영역을 나타내며, 이는 본 실시예에 기초하여 In, Ga, 및 Zn의 3원 상도 상에 요약되어 있다.
다음, 반년 동안 대기 중에 놓아 둔 TFT가 DC 바이어스 스트레스 시험을 거쳤다. 구체적으로, 400 초 동안, 게이트 전극에 12V의 DC 전압 스트레스가 인가되었으며, 소오스 전극과 드레인 전극 사이에 12 V의 DC 전압 스트레스가 인가되었다. 따라서, TFT 특성의 변화가 평가되었다. 그 결과, DC 스트레스에 의해 야기되는 특성의 변동이 종래의 In-Ga-Zn-O 막의 경우보다 훨씬 작다는 것을 발견했다.
표 9는 본 실시예에서 얻어진 TFT에서의 각각의 금속 조성 비율에 관련된, 전계 효과 이동도, S값, 및 DC 스트레스에 의한 문턱치 시프트의 요약을 나타낸다. 표 9에서, 이동도 및 S값을 나타내는 부분에 "-"가 표시된 것은, 작은 전류 ON/OFF 비로 인하여 해당하는 조성 비율에서 양호한 TFT 동작이 얻어지지 않은 것을 나타낸다.
Figure 112008027172405-PCT00009
도 5는 실시예 1 내지 4에 기초하여 In, Ga, 및 Zn의 3원 상도에 요약된 TFT 캐리어 이동도를 나타낸다.
이하, 실시예 1 내지 4에서 얻어진 TFT 평가 결과에 대하여 도 18을 이용하여 요약한다.
도 18의 상도 상에서 점 (1), (2), (8), 및 (7)을 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막을 채널층에 사용하는 경우, 종래의 것보다 더 높은 전계 효과 이동도를 갖는 트랜지스터를 제공할 수 있다. 구체적으로, 전계 효과 이동도가 7 ㎠/Vs 이상인 트랜지스터가 제공될 수 있다.
또한, 상기 조성 영역 내에서, 특히, 도 18의 상도 상의 점 (1), (2), (6), 및 (5)를 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층으로서 사용되는 경우, 종래의 것과 비교하여 우수한 트랜지스터 특성과 양호한 DC 바이어스 스트레스 저항을 갖는 트랜지스터를 제공할 수 있다. 구체적으로, 전계 효과 이동도가 12 ㎠/Vs 이상, S값이 1 V/decade 이하, DC 바이어스 스트레스에 의한 문턱치 시프트가 1V 이하인 트랜지스터가 제공될 수 있다.
또한, 상기 조성 영역 내에서, 특히, 도 18의 상도 상에서 점 (1), (2), (4), 및 (3)을 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층에 사용되는 경우, 그 전계 효과 이동도가 크고, S값이 극히 작은 트랜지스터를 제공할 수 있다. 구체적으로, 전계 효과 이동도가 15 ㎠/Vs 이상이며, S값이 0.5 V/decade 이하인 트랜지스터가 제공될 수 있다.
또한, 상기 조성 영역 내에서, 특히, 도 18의 상도 상에서 점 (3), (4), (6), 및 (5)를 연결한 선분으로 둘러싸인 조성 영역 내의 조성을 갖는 In-Ga-Zn-O 박막이 채널층으로서 사용되는 경우, 종래의 것보다 우수한 트랜지스터 특성을 가지며, 경시적 안정성이 우수하며, 종래의 경우보다 높은 DC 바이어스 스트레스 저항을 갖는 트랜지스터를 제공할 수 있다.
본 발명을 예시적인 실시예를 참조하여 설명하였지만, 본 발명은 개시된 실시예들에 한하지 않는다는 것을 이해할 것이다. 이하의 청구항의 범주는 이러한 모든 변경예와 균등 구조 및 기능을 포괄하도록 최광의로 해석되어야 한다.
본 출원서는 일본 특허출원 제2005-271118호(2005년 9월 16일자), 제2006-075054호(2005년 3월 17일자), 제2006-224309호(2006년 8월 21일자)의 우선권의 이익을 주장하며, 그 개시 전체가 본 명세서에 참조로서 포함되어 있다.

Claims (9)

  1. In과 Zn을 포함하는 산화물 반도체 재료로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서,
    In/(In+Zn)으로 표현되는 원자 조성 비율은 35 원자% 이상 55 원자% 이하이며,
    상기 산화물 반도체 재료에는 Ga이 포함되어 있지 않고, 혹은 Ga이 포함되어 있는 경우에는, Ga/(In+Zn+Ga)로 표현되는 원자 조성 비율은 30 원자% 이하인 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    Ga/(In+Zn+Ga)로 표현되는 상기 원자 조성 비율은 15 원자% 이하인 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    Ga/(In+Zn+Ga)로 표현되는 상기 원자 조성 비율은 5 원자% 이하인 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    Ga/(In+Zn+Ga)로 표현되는 상기 원자 조성 비율은 5 원자% 이상 15 원자% 이 하인 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    In/(In+Zn)으로 표현되는 상기 원자 조성 비율은 40 원자% 이상인 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    In/(In+Zn)으로 표현되는 상기 원자 조성 비율은 50 원자% 이하인 전계 효과 트랜지스터.
  7. In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서,
    상기 산화물 반도체는 아래의 표 1에 도시된 Y, h, i, 및 k로 둘러싸인 영역 내의 조성을 갖는 전계 효과 트랜지스터.
    표 1
    Figure 112008027172405-PCT00010
  8. In과 Zn을 포함하는 산화물 반도체로 이루어진 채널을 구비하는 전계 효과 트랜지스터로서,
    상기 산화물 반도체는 In, Zn, 및 Ga에 대하여 아래의 표 1에 도시된 a, f, i, 및 k로 둘러싸인 영역 내의 조성을 가지며, 또한 Sn이 첨가되어 있는 전계 효과 트랜지스터.
    표 1:
    Figure 112008027172405-PCT00011
  9. 제8항에 있어서,
    Sn/(Sn+In+Zn)으로 표현되는 원자 조성 비율은 0.1 원자% 이상 20 원자% 이하인 전계 효과 트랜지스터.
KR1020087009155A 2005-09-16 2006-09-05 인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는채널을 갖는 전계 효과 트랜지스터 KR100973124B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00271118 2005-09-16
JP2005271118 2005-09-16
JPJP-P-2006-00075054 2006-03-17
JP2006075054 2006-03-17
JP2006224309A JP5006598B2 (ja) 2005-09-16 2006-08-21 電界効果型トランジスタ
JPJP-P-2006-00224309 2006-08-21

Publications (2)

Publication Number Publication Date
KR20080058406A true KR20080058406A (ko) 2008-06-25
KR100973124B1 KR100973124B1 (ko) 2010-07-29

Family

ID=37450818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087009155A KR100973124B1 (ko) 2005-09-16 2006-09-05 인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는채널을 갖는 전계 효과 트랜지스터

Country Status (8)

Country Link
US (2) US20090189153A1 (ko)
EP (3) EP2149910B1 (ko)
JP (1) JP5006598B2 (ko)
KR (1) KR100973124B1 (ko)
CN (2) CN101263605B (ko)
BR (1) BRPI0615942A2 (ko)
TW (1) TWI323926B (ko)
WO (1) WO2007032294A1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101487256B1 (ko) * 2008-07-22 2015-01-29 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR20150018414A (ko) * 2013-08-09 2015-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20180041264A (ko) * 2009-09-04 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
JP2018207106A (ja) * 2017-05-31 2018-12-27 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置
KR20190069058A (ko) * 2017-12-11 2019-06-19 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
JP2019216260A (ja) * 2012-04-13 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
US11201248B2 (en) 2017-06-27 2021-12-14 Lg Display Co., Ltd. Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same

Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
TWI487118B (zh) * 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP5393058B2 (ja) * 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
US7982216B2 (en) * 2007-11-15 2011-07-19 Fujifilm Corporation Thin film field effect transistor with amorphous oxide active layer and display using the same
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP5213429B2 (ja) * 2007-12-13 2013-06-19 キヤノン株式会社 電界効果型トランジスタ
KR101518091B1 (ko) * 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5219529B2 (ja) * 2008-01-23 2013-06-26 キヤノン株式会社 電界効果型トランジスタ及び、該電界効果型トランジスタを備えた表示装置
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
TWI532862B (zh) * 2008-05-22 2016-05-11 Idemitsu Kosan Co A sputtering target, a method for forming an amorphous oxide film using the same, and a method for manufacturing a thin film transistor
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI518800B (zh) 2008-08-08 2016-01-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
TWI511299B (zh) * 2008-09-01 2015-12-01 Semiconductor Energy Lab 半導體裝置的製造方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5258475B2 (ja) * 2008-09-22 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5606682B2 (ja) * 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
JP5552440B2 (ja) * 2009-02-13 2014-07-16 株式会社アルバック トランジスタの製造方法
JP5328414B2 (ja) * 2009-02-25 2013-10-30 富士フイルム株式会社 トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
US20120037901A1 (en) * 2009-04-24 2012-02-16 Cambridge Enterprise Ltd. Oxide semiconductor
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4571221B1 (ja) * 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JPWO2011001715A1 (ja) 2009-06-29 2012-12-13 シャープ株式会社 酸化物半導体、薄膜トランジスタアレイ基板及びその製造方法、並びに、表示装置
KR20120031026A (ko) * 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101004736B1 (ko) 2009-07-17 2011-01-04 재단법인대구경북과학기술원 비휘발성 저항 메모리소자 및 이의 제조방법
JP2011066375A (ja) 2009-08-18 2011-03-31 Fujifilm Corp 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置
DE102009038589B4 (de) * 2009-08-26 2014-11-20 Heraeus Materials Technology Gmbh & Co. Kg TFT-Struktur mit Cu-Elektroden
US8829513B2 (en) 2009-08-31 2014-09-09 Sharp Kabushiki Kaisha Oxide semiconductor including Ga, In, Zn, and O and A thin film transistor and a display with the oxide semiconductor including Ga, In, Zn, and O
CN102511082B (zh) * 2009-09-16 2016-04-27 株式会社半导体能源研究所 半导体器件及其制造方法
CN102598248B (zh) * 2009-10-21 2015-09-23 株式会社半导体能源研究所 半导体器件
SG179111A1 (en) 2009-10-29 2012-05-30 Semiconductor Energy Lab Semiconductor device
CN102576708B (zh) 2009-10-30 2015-09-23 株式会社半导体能源研究所 半导体装置
KR102334468B1 (ko) * 2009-10-30 2021-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101629194B1 (ko) 2009-10-30 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
EP2494597A4 (en) * 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR102148664B1 (ko) * 2009-11-06 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5690063B2 (ja) * 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
JP4843083B2 (ja) 2009-11-19 2011-12-21 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物スパッタリングターゲット
JP4891381B2 (ja) 2009-11-19 2012-03-07 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系焼結体、及びスパッタリングターゲット
WO2011062068A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180133548A (ko) 2009-11-20 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101943051B1 (ko) 2009-11-27 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
WO2011065243A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101780218B1 (ko) * 2009-12-25 2017-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5844030B2 (ja) * 2010-01-14 2016-01-13 富士フイルム株式会社 電界効果型トランジスタの製造方法、表示装置の製造方法、ｘ線撮像装置の製造方法及び光センサの製造方法
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP2011155061A (ja) 2010-01-26 2011-08-11 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、電子機器
CN102834922B (zh) * 2010-04-02 2016-04-13 株式会社半导体能源研究所 半导体装置
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
JP5714973B2 (ja) 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
JP5627929B2 (ja) * 2010-05-28 2014-11-19 富士フイルム株式会社 非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2012017844A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN102110718B (zh) * 2010-10-20 2012-08-08 华南理工大学 用于薄膜晶体管的氧化物半导体薄膜及其制备方法
JP2012164963A (ja) * 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5908263B2 (ja) * 2010-12-03 2016-04-26 株式会社半導体エネルギー研究所 Ｄｃ−ｄｃコンバータ
KR102368949B1 (ko) * 2010-12-17 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
TWI492368B (zh) 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI458110B (zh) * 2011-04-15 2014-10-21 E Ink Holdings Inc 光電二極體、光感測元件及其製備方法
JP5767015B2 (ja) 2011-05-10 2015-08-19 出光興産株式会社 薄膜トランジスタ
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP5679933B2 (ja) * 2011-08-12 2015-03-04 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
WO2013027391A1 (ja) * 2011-08-22 2013-02-28 出光興産株式会社 Ｉｎ－Ｇａ－Ｓｎ系酸化物焼結体
KR101891650B1 (ko) 2011-09-22 2018-08-27 삼성디스플레이 주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터, 및 박막 트랜지스터 표시판
KR20130049620A (ko) 2011-11-04 2013-05-14 삼성디스플레이 주식회사 표시 장치
WO2013081128A1 (ja) * 2011-12-02 2013-06-06 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物薄膜、薄膜トランジスタおよび表示装置
US9196741B2 (en) * 2012-02-03 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130111873A (ko) 2012-04-02 2013-10-11 단국대학교 산학협력단 박막 트랜지스터 표시판 제조 방법
KR20130111874A (ko) 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR20130129674A (ko) 2012-05-21 2013-11-29 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 표시판
JP5674707B2 (ja) * 2012-05-22 2015-02-25 株式会社東芝 表示装置
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6103854B2 (ja) 2012-08-10 2017-03-29 三菱電機株式会社 薄膜トランジスタ基板
JP2014225626A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6329779B2 (ja) * 2013-02-25 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
KR20140106977A (ko) * 2013-02-27 2014-09-04 삼성전자주식회사 고성능 금속 산화물 반도체 박막 트랜지스터 및 그 제조방법
JP6124668B2 (ja) 2013-04-26 2017-05-10 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US10416504B2 (en) 2013-05-21 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6238712B2 (ja) 2013-12-05 2017-11-29 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP2014060451A (ja) * 2013-12-18 2014-04-03 Semiconductor Energy Lab Co Ltd 発光装置
CN104867981B (zh) 2014-02-21 2020-04-21 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
TWI553880B (zh) * 2014-05-22 2016-10-11 群創光電股份有限公司 薄膜電晶體基板及其製作方法及顯示器
JP6494184B2 (ja) 2014-06-12 2019-04-03 三菱電機株式会社 薄膜トランジスタ、アクティブマトリックス基板、薄膜トランジスタの製造方法およびアクティブマトリックス基板の製造方法
US9991393B2 (en) * 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
JP6422310B2 (ja) 2014-11-12 2018-11-14 三菱電機株式会社 薄膜トランジスタ基板、その製造方法、及び、液晶表示装置
JP6501514B2 (ja) 2014-12-24 2019-04-17 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2016128854A1 (en) 2015-02-12 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
WO2017073097A1 (ja) 2015-10-29 2017-05-04 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
JP6811084B2 (ja) * 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
CN108780818B (zh) 2016-03-04 2023-01-31 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法以及包括该半导体装置的显示装置
JP6689108B2 (ja) 2016-03-22 2020-04-28 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP6775325B2 (ja) 2016-05-13 2020-10-28 三菱電機株式会社 薄膜トランジスタ基板および液晶表示装置
CN106158978B (zh) * 2016-07-08 2019-05-21 武汉华星光电技术有限公司 薄膜晶体管、阵列基板及其制备方法
US10205008B2 (en) * 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6768462B2 (ja) 2016-11-17 2020-10-14 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタの製造方法
JP6779109B2 (ja) 2016-11-21 2020-11-04 三菱電機株式会社 薄膜トランジスタ基板及びその製造方法、並びに、表示装置
US10381220B2 (en) 2017-03-01 2019-08-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Reduction in the annealing temperature of an IGZO layer obtained by sol gel
FR3063572B1 (fr) * 2017-03-01 2019-04-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Diminution de la temperature de recuit de couche igzo obtenue par sol gel
WO2019081996A1 (en) * 2017-10-26 2019-05-02 Sabic Global Technologies B.V. LOW TEMPERATURE TRANSISTOR PROCESSING
JP2019169660A (ja) 2018-03-26 2019-10-03 三菱電機株式会社 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法
JP7063712B2 (ja) * 2018-05-09 2022-05-09 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
JP7462438B2 (ja) 2019-06-11 2024-04-05 株式会社神戸製鋼所 酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲット

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN100490205C (zh) * 2003-07-10 2009-05-20 国际商业机器公司 淀积金属硫族化物膜的方法和制备场效应晶体管的方法
JP4438049B2 (ja) * 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) * 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118812B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP4738931B2 (ja) * 2005-07-29 2011-08-03 富士フイルム株式会社 ナノ粒子分散液、それを用いた半導体デバイスの製造方法及び半導体デバイス
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101487256B1 (ko) * 2008-07-22 2015-01-29 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR20180041264A (ko) * 2009-09-04 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
US11626521B2 (en) 2009-09-04 2023-04-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US10672915B2 (en) 2009-09-04 2020-06-02 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US11024747B2 (en) 2009-09-04 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US11355645B2 (en) 2012-04-13 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising stacked oxide semiconductor layers
JP2019216260A (ja) * 2012-04-13 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
US10872981B2 (en) 2012-04-13 2020-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US11929437B2 (en) 2012-04-13 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising various thin-film transistors
KR20150018414A (ko) * 2013-08-09 2015-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2018207106A (ja) * 2017-05-31 2018-12-27 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置
US11417774B2 (en) 2017-05-31 2022-08-16 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the gate driver
US11791418B2 (en) 2017-05-31 2023-10-17 Lg Display Co., Ltd. Method for manufacturing thin film transistor, and electronic device
US11201248B2 (en) 2017-06-27 2021-12-14 Lg Display Co., Ltd. Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same
KR20190069058A (ko) * 2017-12-11 2019-06-19 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
KR20220131881A (ko) * 2017-12-11 2022-09-29 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치

Also Published As

Publication number Publication date
EP2149910A3 (en) 2012-07-25
CN104659105A (zh) 2015-05-27
EP2149911A3 (en) 2012-07-25
JP5006598B2 (ja) 2012-08-22
TWI323926B (en) 2010-04-21
BRPI0615942A2 (pt) 2012-12-18
JP2007281409A (ja) 2007-10-25
CN104659105B (zh) 2018-11-23
US20140070211A1 (en) 2014-03-13
EP2149911A2 (en) 2010-02-03
CN101263605B (zh) 2014-08-06
EP2149910B1 (en) 2019-04-10
EP1925034A1 (en) 2008-05-28
WO2007032294A1 (en) 2007-03-22
EP2149910A2 (en) 2010-02-03
TW200731465A (en) 2007-08-16
US20090189153A1 (en) 2009-07-30
KR100973124B1 (ko) 2010-07-29
CN101263605A (zh) 2008-09-10

Similar Documents

Publication Publication Date Title
KR100973124B1 (ko) 인듐과 아연을 포함하는 산화물 반도체 재료를 구비하는채널을 갖는 전계 효과 트랜지스터
JP5710041B2 (ja) 液晶表示装置
JP4560502B2 (ja) 電界効果型トランジスタ
JP5241143B2 (ja) 電界効果型トランジスタ
JP5213429B2 (ja) 電界効果型トランジスタ
US7906780B2 (en) Field effect transistor
JP5393058B2 (ja) 電界効果型トランジスタ
CN101960571B (zh) 半导体元件的处理方法
US8314425B2 (en) Field-effect transistor using amorphouse oxide
Lee et al. High‐Performance Amorphous Multilayered ZnO‐SnO2 Heterostructure Thin‐Film Transistors: Fabrication and Characteristics
Kim et al. New approach for passivation of Ga 2 O 3-In 2 O 3-ZnO thin film transistors
Hong Fabrication and characterization of thin-film transistor materials and devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130626

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140625

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150625

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160627

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 10