CN109599362B - 薄膜晶体管基板的制造方法和薄膜晶体管基板 - Google Patents

薄膜晶体管基板的制造方法和薄膜晶体管基板 Download PDF

Info

Publication number
CN109599362B
CN109599362B CN201811125993.XA CN201811125993A CN109599362B CN 109599362 B CN109599362 B CN 109599362B CN 201811125993 A CN201811125993 A CN 201811125993A CN 109599362 B CN109599362 B CN 109599362B
Authority
CN
China
Prior art keywords
film
metal film
electrode
forming step
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811125993.XA
Other languages
English (en)
Other versions
CN109599362A (zh
Inventor
菊池哲郎
大东彻
今井元
铃木正彦
西宫节治
上田辉幸
原健吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN109599362A publication Critical patent/CN109599362A/zh
Application granted granted Critical
Publication of CN109599362B publication Critical patent/CN109599362B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Human Computer Interaction (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种薄膜晶体管基板的制造方法和薄膜晶体管基板，提高开口率并且缓和台阶。阵列基板的制造方法具备：第1金属膜形成工序；栅极绝缘膜形成工序；半导体膜形成工序；第2金属膜形成工序；光致抗蚀剂膜形成工序，使用半色调掩模将形成在第2金属膜的上层侧的光致抗蚀剂膜图案化；第1蚀刻工序，将第2金属膜中的与光致抗蚀剂膜不重叠的部分选择性地除去；低电阻化工序，将半导体膜中的与光致抗蚀剂膜不重叠的像素电极构成部选择性地进行低电阻化处理而形成像素电极；第2膜厚部除去工序，将光致抗蚀剂膜的第2膜厚部选择性地除去；以及第2蚀刻工序，将与光致抗蚀剂膜的第1膜厚部不重叠的第2金属膜的电极间部选择性地除去。

Description

薄膜晶体管基板的制造方法和薄膜晶体管基板
技术领域
本发明涉及薄膜晶体管基板的制造方法和薄膜晶体管基板。
背景技术
以往，作为液晶显示装置所具备的薄膜晶体管基板的制造方法的一个例子，已知下述专利文献1所记载的制造方法。该专利文献1所记载的薄膜晶体管基板的制造方法包含：第1工序，在基板之上形成栅极电极；第2工序，在栅极电极之上形成第一绝缘层，在第一绝缘层之上形成包括氧化物半导体的氧化物半导体层，在氧化物半导体层之上形成电极层；第3工序，在电极层之上形成光致抗蚀剂，使用半色调掩模对光致抗蚀剂进行曝光、显影，形成具有厚度大的第一区域和厚度小的第二区域的抗蚀剂图案，将抗蚀剂图案作为掩模对电极层和氧化物半导体层进行蚀刻；第4工序，除去第二区域的抗蚀剂图案而形成非覆盖区域后，将残存的第一区域的抗蚀剂图案作为掩模对电极层进行蚀刻；第5工序，在形成第二绝缘层后，将第二绝缘层图案化；以及第6工序，将非覆盖区域的氧化物半导体层低电阻化。
现有技术文献
专利文献
专利文献1：特许第5599026号公报
发明内容
发明要解决的问题
在上述的专利文献1所记载的薄膜晶体管基板的制造方法中，利用在第二绝缘层形成的开口进行氧化物半导体层的低电阻化处理。因此，氧化物半导体层中的与第二绝缘层的开口缘重叠的部分不被进行低电阻化处理，因此有可能氧化物半导体层的低电阻化范围变窄并且像素电极的形成范围变窄，不能得到足够高的开口率。除此以外，若在第二绝缘层形成有开口，则在其上层侧形成有其它膜的情况下，存在在该膜产生由第二绝缘层的开口导致的台阶的问题。
本发明是基于上述情况而完成的，其目的在于提高开口率并且缓和台阶。
用于解决问题的方案
本发明的薄膜晶体管基板的制造方法是形成薄膜晶体管和像素电极的薄膜晶体管基板的制造方法，具备：第1金属膜形成工序，形成第1金属膜并将其图案化，由此形成薄膜晶体管的栅极电极；第1绝缘膜形成工序，在上述第1金属膜的上层侧形成第1绝缘膜；半导体膜形成工序，在上述第1绝缘膜的上层侧形成半导体膜，将上述半导体膜图案化，使得上述半导体膜至少包含沟道部和像素电极构成部，上述沟道部构成上述薄膜晶体管，与上述栅极电极的至少一部分重叠，上述像素电极构成部成为像素电极，上述像素电极是上述薄膜晶体管的连接对象；第2金属膜形成工序，在上述半导体膜的上层侧形成第2金属膜；光致抗蚀剂膜形成工序，在上述第2金属膜的上层侧形成光致抗蚀剂膜，使用包含透射区域和半透射区域的半色调掩模或灰色调掩模作为光掩模将上述光致抗蚀剂膜曝光后进行显影，由此将上述光致抗蚀剂膜图案化，使得上述光致抗蚀剂膜包含第1膜厚部和第2膜厚部并且与上述像素电极构成部不重叠，其中，上述第1膜厚部与上述第2金属膜中的构成上述薄膜晶体管的源极电极和漏极电极重叠，上述第2膜厚部由于经由上述半透射区域被曝光而比上述第1膜厚部薄，与上述第2金属膜中的配置在上述源极电极与上述漏极电极之间的电极间部重叠；第1蚀刻工序，将上述第2金属膜中的与上述光致抗蚀剂膜不重叠的部分选择性地蚀刻而除去；低电阻化工序，将上述半导体膜中的与上述光致抗蚀剂膜和上述第2金属膜不重叠的上述像素电极构成部选择性地进行低电阻化处理而形成上述像素电极；第2膜厚部除去工序，在上述低电阻化工序之后进行，或在上述第1蚀刻工序与上述低电阻化工序之间进行，将上述光致抗蚀剂膜中的上述第2膜厚部选择性地除去；以及第2蚀刻工序，将上述第2金属膜中的与上述光致抗蚀剂膜的上述第1膜厚部不重叠的上述电极间部选择性地蚀刻而除去。
即，在第1金属膜形成工序中形成包括第1金属膜的栅极电极，在第1绝缘膜形成工序中在第1金属膜的上层侧形成第1绝缘膜。在半导体膜形成工序中，在第1绝缘膜的上层侧形成半导体膜并将其图案化。其结果是，半导体膜至少包含与栅极电极的至少一部分重叠的沟道部和成为像素电极的像素电极构成部。在经过第2金属膜形成工序而在半导体膜的上层侧形成第2金属膜后，在光致抗蚀剂膜形成工序中，在第2金属膜的上层侧形成光致抗蚀剂膜并将其图案化。在光致抗蚀剂膜的图案化时，使用包含透射区域和半透射区域的半色调掩模或灰色调掩模作为光掩模将光致抗蚀剂膜曝光后进行显影。其结果是，在光致抗蚀剂膜中包含第1膜厚部和第2膜厚部，其中，第1膜厚部由于不被曝光或经由透射区域被曝光而与第2金属膜中的源极电极和漏极电极重叠，第2膜厚部由于经由半透射区域被曝光而比第1膜厚部薄，与第2金属膜中的配置在源极电极和漏极电极之间的电极间部重叠。该光致抗蚀剂膜与像素电极构成部不重叠。
在第1蚀刻工序中，将第2金属膜中的与光致抗蚀剂膜中的第1膜厚部和第2膜厚部不重叠的部分选择性地蚀刻而除去。其结果是，形成包括第2金属膜的源极电极、漏极电极以及电极间部，并且半导体膜中的像素电极构成部露出。在低电阻化工序中，将半导体膜中的与光致抗蚀剂膜和第2金属膜不重叠的像素电极构成部选择性地进行低电阻化处理而形成像素电极。第2膜厚部除去工序在上述的低电阻化工序之后进行，或在第1蚀刻工序与低电阻化工序之间进行。在第2膜厚部除去工序中，将光致抗蚀剂膜中的第2膜厚部选择性地除去。其结果是，包括第2金属膜的源极电极、漏极电极以及电极间部中的电极间部选择性地露出。在第2蚀刻工序中，将第2金属膜中的与光致抗蚀剂膜的第1膜厚部不重叠的电极间部选择性地蚀刻而除去。其结果是，包括第2金属膜的源极电极和漏极电极被分离。这样得到的薄膜晶体管在伴随着栅极电极被通电而被驱动时，电荷经由包括半导体膜的沟道部在源极电极与漏极电极之间移动。并且，将半导体膜的像素电极构成部低电阻化而成的像素电极被充电。
如以上所示，利用用于将第2金属膜选择性地蚀刻的光致抗蚀剂膜将半导体膜的一部分低电阻化。因此，若与如以往那样利用在第二绝缘层形成的开口进行氧化物半导体层的低电阻化处理时，与氧化物半导体层中的与第二绝缘层的开口缘重叠的部分不会被进行低电阻化处理的情况相比，半导体膜的低电阻化范围变大并且像素电极的形成范围变大。从而在实现开口率的提高方面是优选的。而且，由于避免了如以往那样在第二绝缘层形成用于进行低电阻化处理的开口，因此，即使在第2金属膜的上层侧形成其它膜的情况下，该膜可能产生的台阶也得到缓和。另外，若与为了形成像素电极而形成透明电极膜并将其图案化的情况相比，能削减光掩模的使用个数。由此，能实现制造成本的降低。
发明效果
根据本发明，能提高开口率并且缓和台阶。
附图说明
图1是示出本发明的实施方式1的安装有驱动器的液晶面板、柔性基板以及控制电路基板的连接构成的概略俯视图。
图2是概略性地示出构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图3是图2的A-A线截面图。
图4是示出液晶面板的配置在柔性基板的安装区域的端子部的俯视图。
图5是图4的B-B线截面图。
图6是图4的C-C线截面图。
图7是构成液晶面板的阵列基板的非显示区域中的源极配线与源极引出配线的连接部位附近的俯视图。
图8是图7的D-D线截面图。
图9是示出在阵列基板的制造方法的第1金属膜形成工序中形成包括第1金属膜的栅极电极的状态的截面图。
图10是示出在阵列基板的制造方法的栅极绝缘膜形成工序和半导体膜形成工序中形成栅极绝缘膜并将形成在其上层侧的半导体膜进行了图案化的状态的截面图。
图11是示出在阵列基板的制造方法的第2金属膜形成工序和光致抗蚀剂膜形成工序中形成第2金属膜并使用半色调掩模将形成在其上层侧的光致抗蚀剂膜进行了曝光的状态的截面图。
图12是示出在阵列基板的制造方法的光致抗蚀剂膜形成工序中将光致抗蚀剂膜进行了显影的状态的截面图。
图13是示出在阵列基板的制造方法的第1蚀刻工序中使用光致抗蚀剂膜将第2金属膜进行了蚀刻的状态的截面图。
图14是示出在阵列基板的制造方法的低电阻化工序中将从光致抗蚀剂膜露出的半导体膜的像素电极构成部进行了低电阻化处理的状态的截面图。
图15是示出在阵列基板的制造方法的第2膜厚部除去工序中将光致抗蚀剂膜中的第2膜厚部选择性地除去的状态的截面图。
图16是示出在阵列基板的制造方法的第2蚀刻工序中使用光致抗蚀剂膜将第2金属膜进行了蚀刻的状态的截面图。
图17是示出在阵列基板的制造方法的光致抗蚀剂膜剥离工序中将光致抗蚀剂膜进行了剥离的状态的截面图。
图18是示出在阵列基板的制造方法的层间绝缘膜形成工序和透明电极膜形成工序中形成层间绝缘膜并将形成在其上层侧的透明电极膜进行了图案化的状态的截面图。
图19是示出在本发明的实施方式2的阵列基板的制造方法的第1蚀刻工序之后进行的第2膜厚部除去工序中将光致抗蚀剂膜中的第2膜厚部选择性地除去的状态的截面图。
图20是示出在阵列基板的制造方法的低电阻化工序中将从光致抗蚀剂膜露出的半导体膜的像素电极构成部进行了低电阻化处理的状态的截面图。
图21是概略性地示出本发明的实施方式3的阵列基板的显示区域的平面构成的俯视图。
图22是图21的A-A线截面图。
图23是本发明的实施方式4的阵列基板的非显示区域中的源极配线与源极引出配线的连接部位附近的俯视图。
图24是图23的E-E线截面图。
图25是液晶面板的端子部的截面图。
图26是示出本发明的实施方式5的液晶面板所具备的位置检测电极和位置检测配线的平面配置的俯视图。
图27是概略性地示出阵列基板的显示区域的平面构成的俯视图。
图28是图27的F-F线截面图。
附图标记说明
11B、211B、311B、411B…阵列基板(薄膜晶体管基板)；16、216…TFT(薄膜晶体管)；16A…栅极电极；16B、216B…源极电极；16C、216C…漏极电极；16D…沟道部；17、117、217、417…像素电极；20、420…共用电极；25、325…第1金属膜；26、326…栅极绝缘膜(第1绝缘膜)；27、127、227…半导体膜(氧化物半导体膜)；28、128、228、328、428…第2金属膜；29、329、429…层间绝缘膜(第2绝缘膜)；30、330…透明电极膜；31…第1端子部；32…第2端子部；33…第1端子保护部；34…第1端子用接触孔；35…第2端子保护部；36…第2端子用接触孔；38、338…第1接触部；39、339…第2接触部；40…第1接触孔；41…第2接触孔；42…连接部；43…像素电极构成部；44、144…光致抗蚀剂膜；44A、144A…第1膜厚部；44B…第2膜厚部；45、145…电极间部；46…接触孔；47…第1重叠端子部(第1端子部)；48…第2重叠端子部(第2端子部)；50…端子保护部；50…第1重叠端子用接触孔(第1端子用接触孔)；51…第2重叠端子用接触孔(第2端子用接触孔)；52…触摸电极(位置检测电极)；90…半色调掩模(光掩模)；HTA…半透射区域；TA…透射区域。
具体实施方式
＜实施方式1＞
根据图1至图18说明本发明的实施方式1。在本实施方式中，例示液晶显示装置10所具备的液晶面板(显示面板)11。此外，在各附图的一部分示出X轴、Y轴以及Z轴，各轴方向以成为在各附图中示出的方向的方式进行描述。另外，以图3、图5、图6、图8至图18的上侧为表侧，下侧为里侧。
如图1所示，液晶显示装置10具有能显示图像的液晶面板11。液晶显示装置10具有驱动液晶面板11的驱动器(面板驱动部、驱动电路部)12。液晶显示装置10具有从外部向驱动器12供应各种输入信号的控制电路基板(外部的信号供应源)13。液晶显示装置10具有将液晶面板11和外部的控制电路基板13电连接的柔性基板(外部连接部件)14。液晶显示装置10具有相对于液晶面板11配置在里侧并且作为对液晶面板11照射用于显示的光的外部光源的背光源装置(未图示)。驱动器12和柔性基板14隔着ACF(Anisotropic ConductiveFilm：各向异性导电膜)安装到液晶面板11。
如图1所示，液晶面板11整体上呈纵长的方形(矩形状)。在液晶面板11的板面中的中央侧，配置有能显示图像的显示区域(有源区域)AA。在液晶面板11的板面中的外周侧，以包围显示区域AA的形式配置有俯视时呈框状(边框状)的非显示区域(非有源区域)NAA。液晶面板11的短边方向与各附图的X轴方向一致，长边方向与各附图的Y轴方向一致，而且板厚方向与Z轴方向一致。此外，在图1中，单点划线表示显示区域AA的外形，比该单点划线靠外侧的区域为非显示区域NAA。液晶面板11至少具有：一对基板11A、11B；以及未图示的液晶层，其被夹持在两基板11A、11B间，包含作为随着电场的施加而光学特性发生变化的物质的液晶分子。一对基板11A、11B中的表侧(正面侧)为CF基板(相对基板)11A，里侧(背面侧)为阵列基板(薄膜晶体管基板、有源矩阵基板、TFT基板)11B。此外，在两基板11A、11B的外面侧，分别贴附有未图示的偏振板。
如图2所示，在阵列基板11B的显示区域AA的内面侧、即与CF基板11A的相对面侧，作为开关元件的TFT(薄膜晶体管)16和像素电极17按矩阵状(行列状)排列设置有多个。呈格子状的栅极配线(扫描线)18和源极配线(数据线、信号线)19以包围的方式配设在TFT16和像素电极17的周围。栅极配线18和源极配线19分别连接到TFT16的栅极电极16A和源极电极16B，像素电极17连接到TFT16的漏极电极16C。并且，TFT16基于分别供应给栅极配线18和源极配线19的各种信号而被驱动，伴随着TFT16的驱动，电位向像素电极17的供应受到控制。像素电极17配置在由栅极配线18和源极配线19包围的方形的区域。在阵列基板11B的显示区域AA的内面侧，以与像素电极17重叠的形式形成有大致满面状的共用电极20。在该共用电极20中的与像素电极17重叠的位置，形成有沿着像素电极17的长边方向延伸的多个(图2中为3个)狭缝20A。另外，在共用电极20中的与TFT16重叠的位置，形成有呈横长形状的方形的TFT开口部20B。当在相互重叠的像素电极17与共用电极20之间产生了电位差时，会在狭缝20A附近对液晶层11C施加不仅包含沿着阵列基板11B的板面的成分还包含相对于阵列基板11B的板面的法线方向的成分的边缘电场(倾斜电场)。也就是说，本实施方式的液晶面板11的动作模式是FFS(Fringe Field Switching：边缘场开关)模式。此外，在本实施方式中，在各附图中，栅极配线18的延伸方向与X轴方向一致，源极配线19的延伸方向与Y轴方向一致。
更详细地说，如图2所示，TFT16相对于作为连接对象的像素电极17在Y轴方向上相邻地配置在图2所示的下侧。TFT16具有包括栅极配线18的一部分的栅极电极16A。TFT16具有从源极配线19分支而成的源极电极16B。源极电极16B相对于源极配线19中的与栅极配线18交叉的部分在Y轴方向上配置在与作为连接对象的像素电极17侧相反的一侧。源极电极16B在俯视时呈L字型，其顶端部与栅极电极16A重叠。传输给源极配线19的图像信号被供应到源极电极16B。TFT16具有相对于源极电极16B在Y轴方向上空开间隔配置的漏极电极16C。漏极电极16C的一端侧与源极电极16B呈相对状并且与栅极电极16A重叠，而另一端侧与像素电极17重叠并连接。TFT16具有隔着后述的栅极绝缘膜26与栅极电极16A重叠并且连接到源极电极16B和漏极电极16C的沟道部16D。沟道部16D与栅极电极16A重叠并且沿着Y轴方向延伸，其一端侧连接到源极电极16B，另一端侧连接到漏极电极16C。并且，当基于供应到栅极电极16A的扫描信号而TFT16被驱动时，供应到源极配线19的图像信号(电荷)会从源极电极16B经由沟道部16D向漏极电极16C供应。其结果是，像素电极17被充电到基于图像信号的电位。
另一方面，在CF基板11A的显示区域AA的内面侧，在与阵列基板11B侧的各像素电极17呈相对状的位置按矩阵状排列设置有多个彩色滤光片(未图示)。彩色滤光片是R(红色)、G(绿色)、B(蓝色)三色按规定的顺序反复排列配置而成的。另外，虽然省略了图示，但是在各彩色滤光片间形成有用于防止混色的遮光膜(黑矩阵)。
图3是阵列基板11B的图2的A-A线截面图。作为位于两基板11A、11B中的最内侧(靠近液晶层)并与液晶层接触的层，如图3所示，分别形成有用于使液晶层所包含的液晶分子取向的取向膜24。此外，省略CF基板11A侧的取向膜的图示。两取向膜24分别例如包括聚酰亚胺，在两基板11A、11B的板面内形成为大致满面状。优选两取向膜24为例如通过被照射特定的波长区域的光(例如紫外线等)而能使液晶分子沿着该光的照射方向取向的光取向膜。
CF基板11A和阵列基板11B均是在玻璃基板(基板)的内面侧层叠形成各种膜而成的。接下来，使用图3说明在阵列基板11B的内面侧层叠形成的各种膜。如图3所示，在阵列基板11B，从下层侧(玻璃基板侧、远离液晶层的一侧)起按顺序层叠形成有第1金属膜(栅极金属膜)25、栅极绝缘膜(第1绝缘膜)26、半导体膜27、第2金属膜(源极金属膜)28、层间绝缘膜(第2绝缘膜)29、透明电极膜30、取向膜24。
第1金属膜25是包括不同种类的金属材料的多个层叠金属膜或包括1种金属材料的单层膜，如图3所示，构成栅极配线18、TFT16的栅极电极16A等。栅极绝缘膜26包括SiO2(氧化硅)、SiNx(氮化硅)等无机绝缘材料(无机树脂材料)。半导体膜27例如是使用氧化物半导体作为材料的氧化物半导体膜。半导体膜27在TFT16中构成连接到源极电极16B和漏极电极16C的沟道部16D、像素电极17等。作为半导体膜(氧化物半导体膜)27的具体材料，例如，可列举In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)不作特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等，但不是必须限定于此。In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质，在结晶质的情况下，优选c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系的半导体。第2金属膜28包括包含不同种类的金属材料的多个层叠金属膜(未图示)，构成源极配线19、TFT16的源极电极16B以及漏极电极16C等。具体地说，第2金属膜28是配置在下层侧并且包括Ti(钛)的第1层叠金属膜和配置在上层侧并且包括Cu(铜)的第2层叠金属膜的2层结构。其中的第1层叠金属膜能与下层侧的半导体膜27直接接触。除此以外，第2金属膜28例如也可以是配置在最下层并且包括Ti的第1层叠金属膜、配置在中间层并且包括Al(铝)的第2层叠金属膜以及配置在最上层并且包括Mo的第3层叠金属膜的3层结构。层间绝缘膜29与栅极绝缘膜26同样包括无机绝缘材料，其厚度也与栅极绝缘膜26是同等的。透明电极膜30例如包括(Indium Tin Oxide：氧化铟锡)等透明电极材料，构成共用电极20。取向膜24为如上所述。
此外，如图2和图3所示，本实施方式的阵列基板11B所具备的像素电极17是在制造过程中使半导体膜27的一部分低电阻化而成的。像素电极17(半导体膜27的低电阻化区域)与半导体膜27的非低电阻化区域(沟道部16D)相比，电阻率极低，例如为1/10000000000～1/100程度，作为导电体发挥功能。包含低电阻化区域的半导体膜27是大致透明的透光性材料，充分地确保了像素电极17的透明性/透光性。另外，半导体膜27中的位于与漏极电极16C重叠的部分和像素电极17之间的部分为与像素电极17(低电阻化区域)相比电阻率较高但是与半导体膜27的非低电阻化区域相比电阻率较低的过渡区域。半导体膜27中的非低电阻化区域仅在特定的条件下(向栅极电极16A供应了扫描信号的情况下)能进行电荷的移动，但是过渡区域能始终进行电荷的移动而大致作为导电体发挥功能。此外，在图2和图3中，用相对浓的阴影状图示出半导体膜27的低电阻化区域，另外用相对淡的阴影状图示出半导体膜27的过渡区域。
在本实施方式中，构成第2金属膜28并且与半导体膜27接触的第1层叠金属膜包括Ti，Ti与Mo(钼)、IZO(Indium Zinc Oxide：氧化铟锌)相比，易于从作为氧化物半导体膜的半导体膜27夺取氧而氧化。半导体膜27中的与第2金属膜28中的源极电极16B和漏极电极16C重叠的部分随着被第1层叠金属膜所包含的Ti夺走氧而随着时间的流逝被低电阻化，成为低电阻化区域。因此，电荷易于在源极电极16B及漏极电极16C与沟道部16D之间、漏极电极16C与像素电极17之间移动，从而TFT16的导通电流变高。
并且，如图3所示，层间绝缘膜29至少在与像素电极17重叠的范围中不形成开口。也就是说，层间绝缘膜29从上层侧覆盖像素电极17的整个区域，除此以外也从上层侧覆盖TFT16的整个区域。这样，通过将半导体膜27的一部分低电阻化而形成像素电极17，配置在半导体膜27和第2金属膜28的上层侧的层间绝缘膜29至少在与像素电极17重叠的范围中是不形成开口的。因此，若与如以往那样利用在第二绝缘层形成的开口进行氧化物半导体层的低电阻化处理时，氧化物半导体层中的与第二绝缘层的开口缘重叠的部分(像素电极的外周端部)不会被进行低电阻化处理的情况相比，半导体膜27的低电阻化范围变大并且像素电极17的形成范围变大。从而在实现开口率的提高方面是优选的。而且，由于在层间绝缘膜29中的至少与像素电极17重叠的范围中不形成开口，因而在包括配置在层间绝缘膜29的上层侧的透明电极膜30的共用电极20中可能产生的台阶被缓和。从而能得到涂敷到共用电极20的表面的取向膜24的濡湿性被改善等效果。另外，若与为了形成像素电极17而独立于构成共用电极20的透明电极膜30地另外形成透明电极膜并将其图案化的情况相比，能削减光掩模的使用个数。由此，能实现制造成本的降低。
如图4所示，在液晶面板11的驱动器12和柔性基板14的安装区域，设置有利用ACF与驱动器12以及柔性基板14侧的各端子部电连接的端子部15。使用图4至图6说明端子部15的构成。图4是示出在液晶面板11中的配置在柔性基板14的安装区域的端子部15的俯视图，图5是图4的B-B线截面图，图6是图4的C-C线截面图。在图4中，以配置在柔性基板14的安装区域的端子部15为代表进行图示，由双点划线图示出柔性基板14的外形。如图4所示，多个端子部15在构成液晶面板11的阵列基板11B中的驱动器12和柔性基板14的安装区域中沿着X轴方向空开间隔地排列配置。端子部15的平面形状为纵长的方形。端子部15是使用阵列基板11B所具备的第1金属膜25和第2金属膜28形成的。具体地说，如图5所示，端子部15包含：包括第1金属膜25的第1端子部31。第1端子部31由包括透明电极膜30的第1端子保护部33覆盖。在介于第1金属膜25与透明电极膜30之间的栅极绝缘膜26和层间绝缘膜29中的与第1端子部31及第1端子保护部33重叠的位置，贯通形成有第1端子用接触孔34。因此，第1端子保护部33通过第1端子用接触孔34连接到第1端子部31。如图6所示，端子部15包含：包括第2金属膜28的第2端子部32。第2端子部32由包括透明电极膜30的第2端子保护部35覆盖。在介于第2金属膜28与透明电极膜30之间的层间绝缘膜29中的与第2端子部32及第2端子保护部35重叠的位置，贯通形成有第2端子用接触孔36。因此，第2端子保护部35通过第2端子用接触孔36连接到第2端子部32。
接下来，使用图7和图8说明阵列基板11B中的将配置在驱动器12的安装区域的端子部15和源极配线19连接的源极引出配线37。图7是阵列基板11B的非显示区域NAA中的源极配线19与源极引出配线37的连接部位附近的俯视图，图8是图7的D-D线截面图。源极引出配线37在阵列基板11B的非显示区域NAA中配置在显示区域AA与驱动器12的安装区域之间，一端侧连接到源极配线19，另一端侧连接到配置在驱动器12的安装区域的端子部15。源极配线19的端部(第2接触部39)从显示区域AA侧向非显示区域NAA中的驱动器12的安装区域侧引出。如图7和图8所示，源极引出配线37是使用第1金属膜25形成的，其端部为第1接触部38。另一方面，包括第2金属膜28的源极配线19的源极引出配线37侧的端部为第2接触部39。第2接触部39为与第1接触部38不重叠的配置。在栅极绝缘膜26和层间绝缘膜29中的与第1接触部38重叠的位置，贯通形成有第1接触孔40。在层间绝缘膜29中的与第2接触部39重叠的位置，贯通形成有第2接触孔41。并且，在第1接触部38和第2接触部39连接有包括透明电极膜30的连接部42。以横跨第1接触孔40和第2接触孔41的方式延伸配置的连接部42的一端侧通过第1接触孔40连接到第1接触部38，另一端侧通过第2接触孔41连接到第2接触部39。
本实施方式的液晶面板11是以上的结构，接下来说明其制造方法。本实施方式的液晶面板11是通过将分别单独制造的CF基板11A和阵列基板11B贴合而制造的。以下，详细说明构成液晶面板11的阵列基板11B的制造方法。
阵列基板11B的制造方法具备：第1金属膜形成工序，形成第1金属膜25并将其图案化；栅极绝缘膜形成工序(第1绝缘膜形成工序)，形成栅极绝缘膜26；半导体膜形成工序，形成半导体膜27并将其图案化；第2金属膜形成工序，形成第2金属膜28；光致抗蚀剂膜形成工序，形成光致抗蚀剂膜44并将光致抗蚀剂膜44图案化；第1蚀刻工序，使用光致抗蚀剂膜44对第2金属膜28进行蚀刻；低电阻化工序，将半导体膜27中的从光致抗蚀剂膜44露出的部分进行低电阻化处理；第2膜厚部除去工序，将光致抗蚀剂膜44中的第2膜厚部44B选择性地除去；第2蚀刻工序，使用除去第2膜厚部44B后的光致抗蚀剂膜44对第2金属膜28进行蚀刻；光致抗蚀剂膜剥离工序，将光致抗蚀剂膜44剥离；层间绝缘膜形成工序(第2绝缘膜形成工序)，形成层间绝缘膜29并将其图案化；以及透明电极膜形成工序，形成透明电极膜30并将其图案化。以下，使用图9至图18详细说明各工序。
在第1金属膜形成工序中，如图9所示，在构成阵列基板11B的玻璃基板的表面形成第1金属膜25，使用具有规定的图案的光掩模(未图示)将第1金属膜25图案化，由此形成栅极电极16A等。在第1金属膜形成工序中，除了形成栅极电极16A以外还形成第1端子部31(参照图5)、源极引出配线37(参照图8)。在栅极绝缘膜形成工序中，在玻璃基板的表面和第1金属膜25的上层侧形成栅极绝缘膜。在半导体膜形成工序中，如图10所示，在栅极绝缘膜26的上层侧形成半导体膜27，使用具有规定的图案的光掩模(未图示)将半导体膜27图案化。其结果是，半导体膜27成为如下构成：至少包含与栅极电极16A的至少一部分重叠的沟道部16D和经过之后的低电阻化工序成为像素电极17的像素电极构成部43。在第2金属膜形成工序中，在栅极绝缘膜26和半导体膜27的上层侧形成第2金属膜28(参照图11)。在该第2金属膜形成工序中，形成多个层叠金属膜作为第2金属膜28，其中的与半导体膜27接触的第1层叠金属膜包括Ti。
在光致抗蚀剂膜形成工序中，如图11所示，在第2金属膜28的上层侧形成包括正型的感光性材料的光致抗蚀剂膜44并将其图案化。在光致抗蚀剂膜44的图案化时，使用包含透射区域TA和半透射区域HTA的半色调掩模90作为光掩模将光致抗蚀剂膜44曝光后进行显影。在此，说明半色调掩模90的构成。半色调掩模90具有透明的玻璃基材91。半色调掩模90具有形成在玻璃基材91的板面并且遮挡来自曝光装置的光源的曝光用光的遮光膜92。半色调掩模90具有以相对于遮光膜92层叠在与玻璃基材91侧相反的一侧的形式配置并且以规定的透射率使来自上述光源的曝光用光透射过的半透射膜93。在遮光膜92中，曝光用光的透射率为大致0％，而在半透射膜93中，曝光用光的透射率比遮光膜92中的该透射率高，例如为10％～70％程度。在遮光膜92设置有：不配置半透射膜93的第1开口部92A；以及配置半透射膜93的第2开口部92B。第1开口部92A是曝光用光的透射率为大致100％的透射区域TA。与此相对，第2开口部92B是曝光用光的透射率比上述的透射区域TA的该透射率低例如为10％～70％程度的半透射区域HTA。另外，遮光膜92的形成范围为曝光用光的透射率为大致0％的遮光区域。遮光膜92配置为与第2金属膜28中的源极配线19、源极电极16B以及漏极电极16C等的预定形成范围重叠。第1开口部92A配置为与半导体膜27中的像素电极构成部43(像素电极17的预定形成范围)重叠。第2开口部92B配置为与第2金属膜28中的配置在源极电极16B和漏极电极16C之间的电极间部45的预定形成范围重叠。电极间部45是仅在制造过程中存在的结构物。经由这种构成的半色调掩模90对光致抗蚀剂膜44进行曝光并进行显影。这样，如图12所示，光致抗蚀剂膜44包含第1膜厚部44A，第1膜厚部44A通过经由透射区域TA被曝光而与第2金属膜28中的源极电极16B和漏极电极16C的预定形成范围重叠。光致抗蚀剂膜44包含第2膜厚部44B，第2膜厚部44B由于经由半透射区域HTA被曝光而膜厚比第1膜厚部44A小(薄)并且与第2金属膜28中的电极间部45的预定形成范围重叠。因此，光致抗蚀剂膜44与半导体膜27中的像素电极构成部43不重叠。此外，虽然省略了图示，但是光致抗蚀剂膜44为与第1膜厚部44A同等的膜厚(厚度)，具有与源极配线19的预定形成范围重叠的源极配线重叠部。
在第1蚀刻工序中，如图13所示，将第2金属膜28中的从光致抗蚀剂膜44露出的部分即与源极配线重叠部、第1膜厚部44A以及第2膜厚部44B不重叠的部分选择性地蚀刻而除去。其结果是，形成包括第2金属膜28的源极配线19、源极电极16B、漏极电极16C以及电极间部45。随之，半导体膜27中的像素电极构成部43成为不被光致抗蚀剂膜44覆盖而选择性地露出的状态。并且，在低电阻化工序中，如图14所示，将半导体膜27中的与光致抗蚀剂膜44的源极配线重叠部、第1膜厚部44A和第2膜厚部44B、第2金属膜28不重叠的像素电极构成部43选择性地进行低电阻化处理。作为该低电阻化处理，例如优选使用了NH3、H2、N2、He等气体的等离子体处理。这样，像素电极构成部43成为低电阻化区域而形成像素电极17。在第2膜厚部除去工序中，如图15所示，对光致抗蚀剂膜44进行灰化处理，将光致抗蚀剂膜44中的膜厚小的第2膜厚部44B选择性地除去。该灰化处理会影响光致抗蚀剂膜44的整体，因此膜厚大的源极配线重叠部和第1膜厚部44A的膜厚和形成范围分别变小。其结果是，包括第2金属膜28的源极配线19被源极配线重叠部覆盖。包括第2金属膜28的源极电极16B和漏极电极16C被第1膜厚部44A覆盖。与此相对，包括第2金属膜28的电极间部45成为不被光致抗蚀剂膜44覆盖而选择性地露出的状态。该第2膜厚部除去工序是在低电阻化工序之后进行的，因此在进行低电阻化工序的期间，包括第2金属膜28的电极间部45为被第2膜厚部44B覆盖的状态。由此，能避免电极间部45受到低电阻化处理的影响，因此避免了与电极间部45相邻的源极电极16B和漏极电极16C也受到低电阻化处理的影响。
在第2蚀刻工序中，如图16所示，将第2金属膜28中的与光致抗蚀剂膜44的第1膜厚部44A不重叠的电极间部45选择性地蚀刻而除去。其结果是，形成相互分离的状态的源极电极16B和漏极电极16C。在此，构成第2金属膜28的多个层叠金属膜中的与半导体膜27接触的层叠金属膜包括Ti，因此在第1蚀刻工序和第2蚀刻工序中，使用干式蚀刻法将包括Ti的层叠金属膜进行了蚀刻。由此，源极电极16B和漏极电极16C的端部形状的完成精度变高。此外，当包括Ti的层叠金属膜与半导体膜27接触时，有通过从半导体膜27夺走氧而半导体膜27被低电阻化的趋势。然而，在制造阵列基板11B的过程中Ti所致的半导体膜27的低电阻化几乎不会有进展，因此与电极间部45重叠的沟道部16D成为非低电阻化区域。
在光致抗蚀剂膜剥离工序中，如图17所示，将光致抗蚀剂膜44剥离。这样，包括第2金属膜28的源极电极16B和漏极电极16C成为露出的状态。在层间绝缘膜形成工序中，在半导体膜27和第2金属膜28的上层侧形成层间绝缘膜29，使用具有规定的图案的光掩模(未图示)将层间绝缘膜29图案化。这样，形成各接触孔34、36、40、41(参照图5、图6以及图8)。此时，在与第2端子用接触孔36和第2接触孔41重叠的位置，配置包括第2金属膜28的第2端子部32和第2接触部39。因此，这些接触孔36、41成为仅贯通层间绝缘膜29的形态(参照图6和图8)。与此相对，在与第1端子用接触孔34和第1接触孔40重叠的位置，配置有包括第1金属膜25的第1端子部31和第1接触部38。因此，这些接触孔34、40成为贯通层间绝缘膜29和栅极绝缘膜26的形态(参照图5和图8)。根据以上，在栅极绝缘膜形成工序中不需要将栅极绝缘膜26图案化，因此在栅极绝缘膜形成工序中不需要光掩模。由此，在实现制造成本的降低方面是优选的。在透明电极膜形成工序中，如图18所示，在层间绝缘膜29的上层侧形成透明电极膜30并将其图案化。这样，不仅形成共用电极20还形成各端子保护部33、35和连接部42(参照图5、图6以及图8)。
＜实施方式2＞
根据图19或图20说明本发明的实施方式2。在该实施方式2中，示出使第2膜厚部除去工序和低电阻化工序的顺序相反的情况。此外，对与上述的实施方式1同样的结构、作用以及效果省略重复的说明。
在本实施方式的阵列基板的制造方法中，第2膜厚部除去工序在第1蚀刻工序与低电阻化工序之间进行。也就是说，在结束第1蚀刻工序(参照图13)后，在进行低电阻化工序前进行第2膜厚部除去工序。当进行了第2膜厚部除去工序时，如图19所示，会将光致抗蚀剂膜144中的膜厚小的第2膜厚部144B选择性地除去。然而，此时进行的灰化处理会影响光致抗蚀剂膜144的整体，因此膜厚大的源极配线重叠部和第1膜厚部144A的膜厚和形成范围分别变小。此外，在图19和图20中用双点划线图示出进行第2膜厚部除去工序前的光致抗蚀剂膜144的外形。在第2膜厚部除去工序之后进行的低电阻化工序中，如图20所示，半导体膜127中的从光致抗蚀剂膜144和第2金属膜128露出的部分、即与第1膜厚部144A和电极间部145不重叠的像素电极构成部143被选择性地进行低电阻化处理。此时，在半导体膜127中被低电阻化的范围以如下的量扩大：第1膜厚部144A的形成范围由于上述的第2膜厚部除去工序中的灰化处理而缩小的量。由此，通过低电阻化处理形成的像素电极117的形成范围变大，从而能实现开口率的进一步提高。此外，在像素电极117和漏极电极116C的边界位置不会产生过渡区域，因此能实现在像素电极117与漏极电极116C之间流动的电流的增加。
＜实施方式3＞
根据图21或图22说明本发明的实施方式3。在该实施方式3中，示出从上述的实施方式2变更了第2金属膜228的构成的实施方式。此外，对与上述的实施方式2同样的结构、作用以及效果省略重复的说明。
在本实施方式的第2金属膜228中，多个层叠金属膜中的与半导体膜227(氧化物半导体膜)接触的层叠金属膜包括Mo(钼)或IZO(Indium Zinc Oxide：氧化铟锌)。具体地说，第2金属膜228例如是配置在下层侧并且包括Mo的第1层叠金属膜和配置在上层侧并且包括Cu的第2层叠金属膜的2层结构。除此以外，第2金属膜228例如也可以是配置在最下层并且包括Mo或IZO的第1层叠金属膜、配置在中间层并且包括Al(铝)或Cu的第2层叠金属膜以及配置在最上层并且包括Mo或IZO的第3层叠金属膜的3层结构。构成与半导体膜227接触的第1层叠金属膜的Mo或IZO几乎不会如Ti、Al那样从半导体膜227夺取氧。因此，如图21和图22所示，半导体膜227中的与第2金属膜228中的源极电极216B和漏极电极216C重叠的部分几乎不会被Mo或IZO低电阻化。这些部分成为非低电阻化区域。因此，半导体膜227中低电阻化区域(像素电极217)与非低电阻化区域的边界会沿着漏极电极216C中的与像素电极217重叠的部分的端部延伸。此外，在图21和图22中，用相对浓的阴影状图示出半导体膜227中的低电阻化区域，另外用相对淡的阴影状图示出半导体膜227中的过渡区域。
在阵列基板211B的制造方法所包含的第2金属膜形成工序中，形成多个层叠金属膜作为第2金属膜228，其中的与半导体膜227接触的第1层叠金属膜包括Mo或IZO。该包括Mo或IZO的第1层叠金属膜在第1蚀刻工序和第2蚀刻工序中专门使用湿式蚀刻法被图案化，因此制造成本低。但另一方面，源极电极216B和漏极电极216C的端部形状的完成精度变低。而且，与半导体膜227接触的第1层叠金属膜所包含的Mo或IZO几乎不会如Ti、Al那样从半导体膜227夺取氧，因此半导体膜227中的与第2金属膜228中的源极电极216B和漏极电极216C重叠的部分几乎不会被包含Mo或IZO的第1层叠金属膜低电阻化。因此，TFT216的导通电流往往会变低。关于这一点，在低电阻化工序中，如在上述的实施方式2中说明的那样，半导体膜227中被低电阻化的范围扩大，而通过低电阻化处理形成的像素电极217的形成范围变大(参照图20)。因此，电荷易于从漏极电极216C向像素电极217移动。由此，即使源极电极216B和漏极电极216C的端部形状的完成精度变低，另外即使半导体膜227没有被包含Mo或IZO的第1层叠金属膜低电阻化，也能将导通电流稳定地保持为较高。
＜实施方式4＞
根据图23至图25说明本发明的实施方式4。在该实施方式4中，示出从上述的实施方式1变更了源极配线319与源极引出配线337的连接结构、端子部315的结构。此外，对与上述的实施方式1同样的结构、作用以及效果省略重复的说明。
如图23和图24所示，本实施方式的源极引出配线337的第1接触部338和源极配线319的第2接触部339为相互重叠的配置。并且，在层间绝缘膜329中的与第1接触部338和第2接触部339重叠的位置贯通形成有接触孔46。第1接触部338与第2接触部339通过接触孔46直接连接。因此，若与如上述的实施方式1那样第1接触部38与第2接触部39以不重叠的方式配置并且它们经由包括透明电极膜30的连接部42连接的情况(参照图8)相比，能使第1接触部338和第2接触部339的连接结构小型化。另外，与连接相关的电阻变低。
另一方面，如图25所示，端子部315具有包括第1金属膜325的第1重叠端子部(第1端子部)47。端子部315具有包括第2金属膜328并且与第1重叠端子部重叠的第2重叠端子部(第2端子部)48。端子部315是将第1重叠端子部和第2重叠端子部48相互连接而成的。在栅极绝缘膜326中的与第1重叠端子部47和第2重叠端子部48重叠的位置，贯通形成有用于将它们连接的第1重叠端子用接触孔(第1端子用接触孔)50。在层间绝缘膜329中的与第2重叠端子部48和端子保护部49重叠的位置，贯通形成有用于将它们连接的第2重叠端子用接触孔(第2端子用接触孔)51。通过第1重叠端子用接触孔50相互连接的第1重叠端子部47和第2重叠端子部48是由端子保护部49实现了对它们的保护。
在阵列基板311B的制造方法所包含的第1金属膜形成工序中，形成包括第1金属膜325的第1接触部338和第1重叠端子部47。在栅极绝缘膜形成工序中，在与第1接触部338和第1重叠端子部47重叠的位置形成将栅极绝缘膜326贯通的接触孔46和第1重叠端子用接触孔50。在第2金属膜形成工序中，形成包括第2金属膜328的第2接触部339和第2重叠端子部48。第2接触部339通过接触孔46连接到第1接触部338，第2重叠端子部48通过第1重叠端子用接触孔50连接到第1重叠端子部47。之后，在层间绝缘膜形成工序中，在与第2接触部339和第2重叠端子部48重叠的位置形成将层间绝缘膜329贯通的第2重叠端子用接触孔51。在透明电极膜形成工序中，形成包括透明电极膜330的端子保护部49。端子保护部49通过第2重叠端子用接触孔51连接到第2重叠端子部48。
＜实施方式5＞
根据图26至图28说明本发明的实施方式5。在该实施方式5中，是具备触摸面板功能(位置输入功能)的液晶面板411，这一点与上述的实施方式1不同。此外，对与上述的实施方式1同样的结构、作用以及效果省略重复的说明。
如图26所示，本实施方式的液晶面板411兼有显示图像的显示功能和检测使用者基于显示的图像输入的位置(输入位置)的触摸面板功能(位置输入功能)。液晶面板411将用于发挥触摸面板功能的触摸面板图案进行了一体化(内嵌化)。该触摸面板图案是所谓的投影型静电电容方式，其检测方式是自电容方式。触摸面板图案专门设置于阵列基板411B，包括按矩阵状排列配置在阵列基板411B的板面内的多个触摸电极(位置检测电极)52。触摸电极52配置在阵列基板411B的显示区域AA。因此，液晶面板411中的显示区域AA与能检测输入位置的触摸区域(位置输入区域)大致一致，非显示区域NAA与不能检测输入位置的非触摸区域(非位置输入区域)大致一致。并且，当使用者想要基于视觉识别的液晶面板411的显示区域AA的图像进行位置输入而使作为导电体的未图示的手指(位置输入体)接近液晶面板411的表面(显示面)时，会在该手指与触摸电极52之间形成静电电容。由此，由位于手指的附近的触摸电极52检测的静电电容伴随着手指的接近而产生变化，变得与远离手指的触摸电极52不同，因此能基于此检测输入位置。
并且，如图26所示，该触摸电极52包括设置于阵列基板411B的共用电极420。共用电极420不仅具有已述的狭缝420A和TFT开口部420B，还具有将相邻的触摸电极52之间分隔开的分隔开口部(分隔狭缝)20C。分隔开口部20C包括沿着X轴方向横穿共用电极420的整个长度的部分和大致沿着Y轴方向纵穿共用电极420的整个长度的部分，整体上俯视时呈大致格子状。共用电极420由分隔开口部20C分割为俯视来看为棋盘格状而包括相互电独立的多个触摸电极52。由分隔开口部20C将共用电极420分隔而成的触摸电极52在显示区域AA中沿着X轴方向和Y轴方向各排列多个而配置为矩阵状。触摸电极52俯视时呈方形，一边的尺寸为几mm(例如约2～5mm)程度。因此，触摸电极52俯视时的大小远比像素电极417大，配置于在X轴方向和Y轴方向上各横跨多个像素电极417的范围。多个触摸电极52选择性地连接有设置于阵列基板411B的多个触摸配线(位置检测配线)53。触摸配线53在阵列基板411B中沿着Y轴方向延伸，选择性地连接到沿着Y轴方向排列的多个触摸电极52中的特定的触摸电极52。而且，触摸配线53与未图示的检测电路连接。检测电路可以设置在驱动器412中，但是也可以经由柔性基板414设置在液晶面板411的外部。触摸配线53将显示功能所涉及的基准电位信号和触摸功能所涉及的触摸信号(位置检测信号)以不同的定时供应到触摸电极52。其中的基准电位信号以相同的定时传输给全部的触摸配线53，由此全部的触摸电极52成为基准电位而作为共用电极420发挥功能。此外，图26示意性地表示出触摸电极52的排列，触摸电极52的具体的设置数量、配置除了图示以外也能适当变更。
如图27所示，触摸配线53相对于源极配线419在X轴方向上相邻地配置在与作为连接对象的像素电极417相反的一侧，与源极配线419并行。如图28所示，触摸配线53与源极配线419包括同一第2金属膜428。并且，在层间绝缘膜429中的与触摸电极52和触摸配线53重叠的位置，贯通设置有触摸配线用接触孔54。因此，触摸配线53通过触摸配线用接触孔54连接到作为连接对象的触摸电极52。触摸配线用接触孔54是在阵列基板411B的制造方法所包含的层间绝缘膜形成工序中与其它接触孔34、36、40、41(参照图5、图6以及图8)一起形成的。此外，如图26所示，触摸配线53以横穿全部的触摸电极52的形式大致沿着Y轴方向延伸，但是根据触摸配线用接触孔54的平面配置，而仅选择性地连接到特定的触摸电极52。因此，作为连接对象的触摸配线53和作为非连接对象的触摸配线53隔着层间绝缘膜429分别与触摸电极52重叠配置。在图26中，用黑圆点图示出触摸配线用接触孔54。
＜其它实施方式＞
本发明不限定于根据上述记载和附图说明的实施方式，例如以下的实施方式也包含在本发明的技术范围中。
(1)在上述的各实施方式(除了实施方式3)中，示出了构成第2金属膜的第1层叠金属膜包括Ti的情况，但是也可以是构成第2金属膜的第1层叠金属膜包括Al。另外，构成第2金属膜的第1层叠金属膜也可以是含有Ti或Al的合金。
(2)在上述的实施方式3中，示出了构成第2金属膜的第1层叠金属膜包括Mo或IZO的情况，但是构成第2金属膜的第1层叠金属膜也可以是含有Mo或IZO的合金。
(3)除了上述的各实施方式以外，构成第2金属膜的多个层叠金属膜的数量、层叠顺序、金属材料的种类等也能适当变更。例如，在实施方式1、2中能使用Mo、IZO作为第2金属膜的材料。另外，也能将第2金属膜设为单层膜。
(4)在上述的各实施方式中，示出了在低电阻化工序中进行等离子体处理作为低电阻化处理的情况，但是也可以例如进行真空退火处理作为低电阻化处理。
(5)在上述的各实施方式中，示出了在光致抗蚀剂膜形成工序中使用半色调掩模作为光掩模的情况，但是也能使用具有与半色调掩模同样的透射区域和半透射区域的灰色调掩模作为光掩模。
(6)在上述的各实施方式中，示出了光致抗蚀剂膜包括正型的感光性材料的情况，但是能将光致抗蚀剂膜设为负型的感光性材料。在该情况下，只要使上述的实施方式1所记载的半色调掩模(光掩模)的透射区域与遮光区域颠倒过来即可。
(7)在上述的实施方式1中，示出了端子部包括第1端子部和第2端子部的情况，但是也能是端子部仅包括第1端子部，或端子部仅包括第2端子部。
(8)在上述的各实施方式中，示出了源极配线和源极配线引出配线的连接结构，但是同样也能应用到将源极配线以外的配线连接到引出配线的结构。
(9)在上述的实施方式3中，示出了以实施方式2为前提，构成第2金属膜的第1层叠金属膜设为包括Mo或IZO的构成的情况，但是也能以实施方式1为前提。
(10)在上述的实施方式5中，示出了触摸面板图案是自电容方式的情况，但是触摸面板图案也可以是互电容方式。
(11)在上述的各实施方式中，示出了驱动器以COG方式安装到液晶面板的阵列基板的情况，但是也可以是驱动器以COF(Chip On Film：薄膜上芯片)方式安装到柔性基板的构成。
(12)在上述的各实施方式中，例示了透射型的液晶面板，但是本发明也能应用到反射型的液晶面板、半透射型的液晶面板中。
(13)在上述的各实施方式中，示出了液晶显示装置(液晶面板、背光源装置)的平面形状是纵长的长方形的情况，但是液晶显示装置的平面形状也可以是横长的长方形、正方形、圆形、半圆形、长圆形、椭圆形、梯形等。
(14)在上述的实施方式1中，示出了通过连接部连接的第1接触部和第2接触部为相互不重叠的配置的构成，但是也可以是第1接触部的一部分与第2接触部的一部分或整个区域重叠的构成。具体地说，例如能使第1接触部延长，使该延长部分与第2接触部的整个区域重叠。除此以外，例如也能使第2接触部为露出于第1接触孔的配置并且使其一部分与第1接触部的一部分重叠。在该情况下，两个接触部露出于第1接触孔，连接部通过第1接触孔连接到两个接触部，因此能省略第2接触孔。而且，能以成为露出于第1接触孔的配置的方式设置包括半导体膜的半导体部，并使第2接触部与半导体部重叠并露出于第1接触孔且使其一部分与第1接触部的一部分重叠。在该情况下，两个接触部和半导体部也露出于第1接触孔，连接部通过第1接触孔连接到两个接触部和半导体部，因此能省略第2接触孔。

Claims (9)

1.一种薄膜晶体管基板的制造方法，
是形成薄膜晶体管和像素电极的薄膜晶体管基板的制造方法，其特征在于，具备：
第1金属膜形成工序，形成第1金属膜并将其图案化，由此形成薄膜晶体管的栅极电极；
第1绝缘膜形成工序，在上述第1金属膜的上层侧形成第1绝缘膜；
半导体膜形成工序，在上述第1绝缘膜的上层侧形成半导体膜，将上述半导体膜图案化，使得上述半导体膜至少包含沟道部和像素电极构成部，上述沟道部构成上述薄膜晶体管，与上述栅极电极的至少一部分重叠，上述像素电极构成部成为像素电极，上述像素电极是上述薄膜晶体管的连接对象；
第2金属膜形成工序，在上述半导体膜的上层侧形成第2金属膜；
光致抗蚀剂膜形成工序，在上述第2金属膜的上层侧形成光致抗蚀剂膜，使用包含透射区域和半透射区域的半色调掩模或灰色调掩模作为光掩模将上述光致抗蚀剂膜曝光后进行显影，由此将上述光致抗蚀剂膜图案化，使得上述光致抗蚀剂膜包含第1膜厚部和第2膜厚部并且与上述像素电极构成部不重叠，其中，上述第1膜厚部与上述第2金属膜中的构成上述薄膜晶体管的源极电极和漏极电极重叠，上述第2膜厚部由于经由上述半透射区域被曝光而比上述第1膜厚部薄，与上述第2金属膜中的配置在上述源极电极与上述漏极电极之间的电极间部重叠；
第1蚀刻工序，将上述第2金属膜中的与上述光致抗蚀剂膜不重叠的部分选择性地蚀刻而除去；
低电阻化工序，将上述半导体膜中的与上述光致抗蚀剂膜和上述第2金属膜不重叠的上述像素电极构成部选择性地进行低电阻化处理而形成上述像素电极；
第2膜厚部除去工序，在上述低电阻化工序之后进行，或在上述第1蚀刻工序与上述低电阻化工序之间进行，将上述光致抗蚀剂膜中的上述第2膜厚部选择性地除去；以及
第2蚀刻工序，将上述第2金属膜中的与上述光致抗蚀剂膜的上述第1膜厚部不重叠的上述电极间部选择性地蚀刻而除去。
2.根据权利要求1所述的薄膜晶体管基板的制造方法，
上述第2膜厚部除去工序在上述低电阻化工序之后进行。
3.根据权利要求2所述的薄膜晶体管基板的制造方法，
在上述半导体膜形成工序中，形成氧化物半导体膜作为上述半导体膜，
在上述第2金属膜形成工序中，形成多个层叠金属膜作为上述第2金属膜，使其中的与上述氧化物半导体膜接触的上述层叠金属膜至少包含Ti或Al。
4.根据权利要求1所述的薄膜晶体管基板的制造方法，
上述第2膜厚部除去工序在上述第1蚀刻工序与上述低电阻化工序之间进行。
5.根据权利要求4所述的薄膜晶体管基板的制造方法，
在上述半导体膜形成工序中，形成氧化物半导体膜作为上述半导体膜，
在上述第2金属膜形成工序中，形成多个层叠金属膜作为上述第2金属膜，使其中的与上述氧化物半导体膜接触的上述层叠金属膜至少包含Mo或IZO。
6.根据权利要求1至权利要求5中的任一项所述的薄膜晶体管基板的制造方法，具备：
光致抗蚀剂膜剥离工序，在上述第2蚀刻工序之后进行，将上述光致抗蚀剂膜剥离；
第2绝缘膜形成工序，在上述半导体膜和上述第2金属膜的上层侧形成第2绝缘膜；以及
透明电极膜形成工序，在上述第2绝缘膜的上层侧形成透明电极膜并将其图案化，由此形成至少一部分与上述像素电极重叠的共用电极，
在上述第1金属膜形成工序中，形成包括上述第1金属膜的第1接触部，在上述第2金属膜形成工序中，形成包括上述第2金属膜并且以与上述第1接触部不重叠的方式配置的第2接触部，在上述第2绝缘膜形成工序中，在与上述第1接触部重叠的位置形成将上述第1绝缘膜和上述第2绝缘膜贯通的第1接触孔，在与上述第2接触部重叠的位置形成将上述第2绝缘膜贯通的第2接触孔，在上述透明电极膜形成工序中，形成连接部，上述连接部包括上述透明电极膜，以横跨上述第1接触孔和上述第2接触孔的方式延伸，连接到上述第1接触部和上述第2接触部。
7.根据权利要求1至权利要求5中的任一项所述的薄膜晶体管基板的制造方法，具备：
光致抗蚀剂膜剥离工序，在上述第2蚀刻工序之后进行，将上述光致抗蚀剂膜剥离；
第2绝缘膜形成工序，在上述半导体膜和上述第2金属膜的上层侧形成第2绝缘膜；以及
透明电极膜形成工序，在上述第2绝缘膜的上层侧形成透明电极膜并将其图案化，由此形成至少一部分与上述像素电极重叠的共用电极，
在上述第1金属膜形成工序中，形成包括上述第1金属膜的第1接触部，在上述第1绝缘膜形成工序中，在与上述第1接触部重叠的位置形成将上述第1绝缘膜贯通的接触孔，在上述第2金属膜形成工序中，形成包括上述第2金属膜并且以与上述接触孔重叠的方式配置的第2接触部。
8.根据权利要求1至权利要求5中的任一项所述的薄膜晶体管基板的制造方法，具备：
光致抗蚀剂膜剥离工序，在上述第2蚀刻工序之后进行，将上述光致抗蚀剂膜剥离；
第2绝缘膜形成工序，在上述半导体膜和上述第2金属膜的上层侧形成第2绝缘膜；以及
透明电极膜形成工序，在上述第2绝缘膜的上层侧形成透明电极膜并将其图案化，由此形成至少一部分与上述像素电极重叠的共用电极，
在上述第1金属膜形成工序中，形成包括上述第1金属膜的第1端子部，在上述第2金属膜形成工序中，形成包括上述第2金属膜并且以与上述第1端子部不重叠的方式配置的第2端子部，在上述第2绝缘膜形成工序中，在与上述第1端子部重叠的位置形成将上述第1绝缘膜和上述第2绝缘膜贯通的第1端子用接触孔，在与上述第2端子部重叠的位置形成将上述第2绝缘膜贯通的第2端子用接触孔，在上述透明电极膜形成工序中，形成第1端子保护部和第2端子保护部，上述第1端子保护部包括上述透明电极膜，以与上述第1端子用接触孔重叠的方式配置，连接到上述第1端子部，上述第2端子保护部包括上述透明电极膜，以与上述第2端子用接触孔重叠的方式配置，连接到上述第2端子部。
9.根据权利要求1至权利要求5中的任一项所述的薄膜晶体管基板的制造方法，具备：
光致抗蚀剂膜剥离工序，在上述第2蚀刻工序之后进行，将上述光致抗蚀剂膜剥离；
第2绝缘膜形成工序，在上述半导体膜和上述第2金属膜的上层侧形成第2绝缘膜；以及
透明电极膜形成工序，在上述第2绝缘膜的上层侧形成透明电极膜并将其图案化，由此形成至少一部分与上述像素电极重叠的共用电极，
在上述第1金属膜形成工序中，形成包括上述第1金属膜的第1端子部，在上述第1绝缘膜形成工序中，在与上述第1端子部重叠的位置形成将上述第1绝缘膜贯通的第1端子用接触孔，在上述第2金属膜形成工序中，形成包括上述第2金属膜并且以与上述第1端子用接触孔重叠的方式配置的第2端子部，在上述第2绝缘膜形成工序中，在与上述第2端子部重叠的位置形成将上述第2绝缘膜贯通的第2端子用接触孔，在上述透明电极膜形成工序中，形成端子保护部，上述端子保护部包括上述透明电极膜，以与上述第2端子用接触孔重叠的方式配置，连接到上述第2端子部。
CN201811125993.XA 2017-09-29 2018-09-26 薄膜晶体管基板的制造方法和薄膜晶体管基板 Active CN109599362B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-191556 2017-09-29
JP2017191556A JP2019067906A (ja) 2017-09-29 2017-09-29 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板

Publications (2)

Publication Number Publication Date
CN109599362A CN109599362A (zh) 2019-04-09
CN109599362B true CN109599362B (zh) 2023-04-21

Family

ID=65898037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811125993.XA Active CN109599362B (zh) 2017-09-29 2018-09-26 薄膜晶体管基板的制造方法和薄膜晶体管基板

Country Status (3)

Country Link
US (1) US10797082B2 (zh)
JP (1) JP2019067906A (zh)
CN (1) CN109599362B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497724B2 (en) * 2017-12-28 2019-12-03 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of a thin film transistor and manufacturing method of an array substrate
CN112213894B (zh) * 2019-07-12 2023-08-22 夏普株式会社 显示面板用阵列基板的制造方法
CN110797411A (zh) * 2019-10-09 2020-02-14 南京中电熊猫平板显示科技有限公司 一种薄膜晶体管及其制造方法、阵列基板
US11625114B2 (en) * 2020-10-30 2023-04-11 Sharp Kabushiki Kaisha Array substrate and display device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100271564A1 (en) * 2007-12-20 2010-10-28 Yukinobu Nakata Active matrix substrate, liquid crystal display device having the substrate, and manufacturing method for the active matrix substrate
JP5599026B2 (ja) 2009-10-23 2014-10-01 キヤノン株式会社 薄膜トランジスタの製造方法
US20150129865A1 (en) * 2012-03-12 2015-05-14 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
US9639193B2 (en) * 2013-04-25 2017-05-02 Beijing Boe Optoelectronics Technology Co., Ltd. Touch-control pixel driving circuit, touch-control pixel driving method, array substrate and liquid crystal display (LCD) device
CN103235457B (zh) * 2013-04-25 2014-11-19 北京京东方光电科技有限公司 触控像素驱动电路、方法、阵列基板和液晶显示装置

Also Published As

Publication number Publication date
US20190103421A1 (en) 2019-04-04
CN109599362A (zh) 2019-04-09
JP2019067906A (ja) 2019-04-25
US10797082B2 (en) 2020-10-06

Similar Documents

Publication Publication Date Title
US10083881B2 (en) Array substrate for display device and manufacturing method thereof
CN109599362B (zh) 薄膜晶体管基板的制造方法和薄膜晶体管基板
JP4173851B2 (ja) 表示素子用の薄膜トランジスタ基板及び製造方法
CN108352138B (zh) 显示基板以及显示装置
US20150062451A1 (en) Liquid crystal display device
JP6510067B2 (ja) 表示基板、表示装置及び表示基板の製造方法
KR101137861B1 (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법
US20200333652A1 (en) Display device
JP2002277889A (ja) アクティブマトリクス型液晶表示装置
CN109427661B (zh) 带对准标记的基板的制造方法
JP2004199049A (ja) 液晶表示装置用アレイ基板とその製造方法
JPH1020298A (ja) 液晶表示装置
US20150028340A1 (en) Thin film transistor array substrate and manufacturing method thereof, and liquid crystal display device and manufacturing method thereof
WO2017077997A1 (ja) 表示基板及び表示装置
KR101799032B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
CN107436517B (zh) 液晶显示设备及其制造方法
CN110867453A (zh) 半导体装置、显示装置以及半导体装置的制造方法
CN108701432B (zh) 显示面板用基板的制造方法
CN110783344B (zh) 薄膜晶体管基板和薄膜晶体管基板的制造方法
US10007153B2 (en) Liquid crystal display and method for fabricating the same
KR102516634B1 (ko) 박막 트랜지스터 기판
KR102335404B1 (ko) 액정표시장치
KR20160001875A (ko) 프린지 필드형 액정표시장치 및 그 제조방법
JP2003295220A (ja) 液晶用マトリクス基板、ならびに液晶用マトリクス基板の製造方法および電子回路基板の接続部形成方法
KR101234212B1 (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant