JP2009301002A - 液晶表示装置用アレイ基板及びその製造方法 - Google Patents

液晶表示装置用アレイ基板及びその製造方法 Download PDF

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Abstract

【課題】画素設計の変更によって高開口率の液晶表示装置用アレイ基板及びその製造方法を提供すること。
【解決手段】
本発明の液晶表示装置用アレイ基板は、基板と、基板上に第１方向に形成された第１及び第２ゲート配線と、第２方向に形成されて、第１及び第２ゲート配線と交差して第１及び第２画素領域を定義する第１、第２、第３データ配線と、第２ゲート配線及び第１データ配線の交差地点と第２ゲート配線及び第２データ配線の交差地点にそれぞれ対応された第１薄膜トランジスタ及び第２薄膜トランジスタと、第１及び第２画素領域にそれぞれ位置し、第１及び第２薄膜トランジスタとそれぞれ連結された第１及び第２画素電極と、第１及び第２ゲート配線間に位置して第１及び第２画素電極とそれぞれ重なり、第２データ配線下部で互いに接触して第１及び第２ゲート配線間に位置する第２データ配線部分を覆う第１及び第２共通配線を含む。
【選択図】図４

Description

本発明は液晶表示装置に係り、さらに詳細には高開口率の液晶表示装置用アレイ基板及びその製造方法に関する。
一般的に、液晶表示装置の駆動原理は、液晶の光学的異方性と分極性質を利用する。液晶は構造が細くて長いため分子の配列に方向性をもっており、人為的に液晶に電界を印加して分子配列の方向を制御することができる。
したがって、液晶の分子配列方向を任意に調節すると、液晶の分子配列が変わるようになって、光学的異方性により液晶の分子配列方向に光が屈折して画像情報を表現することができる。
また液晶表示装置は、共通電極が形成されたカラーフィルター基板と画素電極が形成されたアレイ基板と、両基板間に充填された液晶で構成され、このような液晶表示装置は共通電極と画素電極との間に上下にかかる垂直電界により駆動させる方式であり透過率と開口率等の特性に優れる。
一般的にアレイ基板の画素電極は、カラーフィルター基板の共通電極と共に液晶キャパシタを形成するが、液晶キャパシタに印加された電圧は次の信号が入る時まで維持することができず漏れて消える。したがって、印加された電圧を維持するためにはストレージキャパシタを液晶キャパシタに連結して用いなければならない。
通常、ストレージキャパシタは、２種の方法で形成されることができるが、ストレージキャパシタ用電極を別途に形成して共通電極と連結して用いる方式と、ｎ−１番目ゲート配線の一部をｎ番目画素のストレージキャパシタの電極で用いる方式がある。
前者をストレージオンコモン(storage on common)方式または独立ストレージキャパシタ方式と言って、後者をストレージオンゲート(storage on gate)または前段ゲート(previous gate)方式と言う。
ストレージオンゲート方式は、ゲート配線を利用してストレージ信号の印加を受けるようになるので外部ストレージ配線が要らなくなる長所があるが、ゲート信号とのカップリング(coupling)による干渉を受けるようになる短所がある。
これとは対照的に、ストレージオンコモン方式(以下、「ＳＯＣ方式」と略称する)は、ゲート信号に対する干渉がなく十分なストレージ容量を確保できる長所がある。尚、ストレージ配線をさらに形成するようになっており、これにより開口率を減少させる短所がある。
以下、添付した図面を参照して従来のＳＯＣ方式液晶表示装置に対して説明する。
図１は、従来技術によるＳＯＣ方式液晶表示装置用アレイ基板を示した平面図である。
図示したように、基板１０の上部面にはスキャン信号の印加を受ける第１及び第２ゲート配線２０ａ、２０ｂと、第１及び第２ゲート配線２０ａ、２０ｂと垂直交差して第１及び第２画素領域Ｐ１、Ｐ２を定義し、データ信号の印加を受ける第１、第２、第３データ配線３０ａ、３０ｂ、３０ｃがマトリックス状で構成される。
また、第１ゲート配線２０ａ及び第２ゲート配線２０ｂ間の空間に“Ｈ”字状の第１及び第２共通配線５０、５１が構成される。
第１共通配線５０は、第１及び第２ゲート配線２０ａ、２０ｂ間の第１画素領域Ｐ１に対応された水平部５０ａと、水平部５０ａで第１及び第２データ配線３０ａ、３０ｂに沿ってそれぞれ分岐した第１及び第２垂直部５０ｂ、５０ｃを含む。
第２共通配線５１は、第１及び第２ゲート配線２０ａ、２０ｂ間の第２画素領域Ｐ２に対応された水平部５１ａと、水平部５１ａで第２及び第３データ配線３０ｂ、３０ｃにそれぞれ分岐した第１及び第２垂直部５１ｂ、５１ｃを含む。
第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂは、第１及び第２共通ブリッジライン５３、５４を介して連結される。このような第１及び第２共通ブリッジライン５３、５４は隣接した画素領域に反復設計される。言い換えると、第１及び第２画素領域Ｐ１、Ｐ２に対してだけ言及したが、基板１０の全ての画素領域に拡張して説明するならば、このような第１及び第２共通ブリッジライン５３、５４は隣接した画素領域間の全ての共通配線を導通させる機能をすることができるので、基板１０内の全ての共通配線に図示していない共通電圧発生部からの共通信号の印加を受けるようになる。
第２ゲート配線２０ｂと第１データ配線３０ａの交差地点には第１薄膜トランジスタＴ１が、第２ゲート配線２０ｂと第２データ配線３０ｂの交差地点には第２薄膜トランジスタＴ２がそれぞれ構成される。
第１薄膜トランジスタＴ１は、第２ゲート配線２０ｂから第１画素領域Ｐ１方向に延長された第１ゲート電極２５ａと、第１ゲート電極２５ａと重なった上部に位置する第１半導体層(図示せず）と、第１データ配線３０ａから延長されて第１半導体層と接触した上部に位置する第１ソース電極３２ａと、第１ソース電極３２ａと離隔された第１ドレイン電極３４ａを含む。
また、第２薄膜トランジスタＴ２は、第２ゲート配線２０ｂから第２画素領域Ｐ２方向に延長された第２ゲート電極２５ｂと、第２ゲート電極２５ｂと重なった上部に位置する第２半導体層(図示せず）と、第２データ配線３０ｂから延長されて第２半導体層と接触した上部に位置する第２ソース電極３２ｂと、第２ソース電極３２ｂと離隔された第２ドレイン電極３４ｂを含む。
第１及び第２半導体層(図示せず）は、純粋非晶質シリコーン(ａ−Ｓｉ:Ｈ)で構成された第１及び第２アクティブ層４０ａ、４０ｂと、不純物を含む非晶質シリコーン(ｎ＋ａ−Ｓｉ:Ｈ)で構成された第１及び第２オーミックコンタクト層(図示せず）をそれぞれ含む。
第１及び第２ドレイン電極３４ａ、３４ｂをそれぞれ露出する第１及び第２ドレインコンタクトホールＣＨ１、ＣＨ２を介して第１及び第２ドレイン電極３４ａ、３４ｂと接触した第１及び第２画素電極７０ａ、７０ｂが第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ対応して構成される。第１及び第２画素電極７０ａ、７０ｂは、インジウム−スズ−オキサイド(ＩＴＯ)またはインジウム−ジンク−オキサイド(ＩＺＯ)を含む透明な導電性物質グループのうちから選択された一つで構成される。
以下、添付した図面を参照して従来によるＳＯＣ方式液晶表示装置に対してさらに詳細に説明する。
図２は、図１のII−II'線に沿って切断して示した断面図である。
図示したように、基板１０上には第１及び第２画素領域Ｐ１、Ｐ２、第１スイッチング領域Ｓ１、第１及び第２共通領域Ｃ１、Ｃ２、第２データ領域Ｄ２がそれぞれ定義される。複数の領域Ｐ１、Ｐ２、Ｓ１、Ｃ１、Ｃ２、Ｄ２が定義された基板１０上部面には第２ゲート配線(図１の２０ｂ)から延長された第１ゲート電極２５ａが構成される。
また、第１及び第２共通領域Ｃ１、Ｃ２にそれぞれ対応して第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂが構成される。第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂの間に第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂを電気的に導通させる第２共通ブリッジライン５４が構成される。
第１ゲート電極２５ａ、第１共通配線５０の第２垂直部５０ｃ、第２共通配線５１の第１垂直部５１ｂ及び第２共通ブリッジライン５４の上部全面には酸化シリコーン(ＳｉＯ２）と窒化シリコン(ＳｉＮｘ）を含む無機絶縁物質グループのうちから選択された一つでゲート絶縁膜４５が構成される。
第１ゲート電極２５ａと重なったゲート絶縁膜４５上部面には純粋非晶質シリコーン(ａ−Ｓｉ:Ｈ)と不純物を含む非晶質シリコーン(ｎ＋ａ−Ｓｉ:Ｈ)で構成された第１アクティブ層４０ａと第１オーミックコンタクト層４１ａが島状に積層構成される。第１アクティブ層４０ａと第１オーミックコンタクト層４１ａを含んで第１半導体層４２ａを形成する。
第１半導体層４２ａ上部面には第１データ配線(図１の３０ａ)から延長された第１ソース電極３２ａと、第１ソース電極３２ａと離隔された第１ドレイン電極３４ａが構成される。また、第２データ領域Ｄ２に対応して第２共通ブリッジライン５４と重なった上部に第２データ配線３０ｂが構成される。
第１ソース及びドレイン電極３２ａ、３４ａと第２データ配線３０ｂの上部全面には第１ドレイン電極３４ａを露出する第１ドレインコンタクトホールＣＨ１を含む保護膜５５が構成される。
保護膜５５上には第１ドレインコンタクトホールＣＨ１を介して第１ドレイン電極３４ａと連結した第１画素電極７０ａが第１画素領域Ｐ１に対応して構成され、第２ドレインコンタクトホール(図１のＣＨ２）を介して第２ドレイン電極(図１の３４ｂ）と連結した第２画素電極７０ｂが第２画素領域Ｐ２に対応して構成される。
前述した構成で、第１共通配線５０の第２垂直部５０ｃ及び第２共通配線５１の第１垂直部５１ｂを第２データ配線３０ｂと最大限密着構成して、第２共通ブリッジライン５４として隣接した画素領域間に位置する第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂを互いに連結する。このような第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ対応された全面に第１画素電極７０ａと第２画素電極７０ｂを構成する。
ここで、第１共通配線５０の第２垂直部５０ｃ及び第２共通配線５１の第１垂直部５１ｂと重なった上部に第１画素電極７０ａと第２画素電極７０ｂを重畳設計しているが、このような画素設計では開口率を向上させることが限界に至った状況である。
図３は、図１のIII−III'線に沿って切断して示した断面図であって、アレイ基板とカラーフィルター基板が対向合着された状態を示したものであって、これを参照しながら詳細に説明する。
図示したように、表示領域ＡＡと非表示領域ＮＡＡにそれぞれ区分したカラーフィルター基板５とアレイ基板１０が対向合着しており、カラーフィルター基板５とアレイ基板１０の離隔された間の空間に液晶層１５が一定なセルギャップｇを有して介在される。カラーフィルター基板５及びアレイ基板１０と液晶層１５を含んで液晶パネル３０を形成する。アレイ基板１０の背面には光源の役割をするバックライトユニット９０が位置する。
図面で詳細に提示しなかったが、カラーフィルター基板５とアレイ基板１０は最外廓縁に沿って熱硬化性樹脂で構成されたシールパターン(図示せず)により封止される。
カラーフィルター基板５の透明基板１下部面には非表示領域ＮＡＡに入射される光を遮断するためのブラックマトリックス１２と、ブラックマトリックス１２の下部面に色相を具現するために順次にパターニングされた赤(Ｒ)、緑(Ｇ)、青(Ｂ)のサブカラーフィルター(１６ａ、１６ｂ、図示せず)を含むカラーフィルター層１６と、カラーフィルター層１６下部のオーバーコート層１４と、オーバーコート層１４下部の透明導電性物質からなる共通電極８０が順に位置する。
また、アレイ基板１０の透明基板２上部面には第２データ領域Ｄ２を間に置いて両側に離隔構成された第１共通配線５０の第２垂直部５０ｃ及び第２共通配線５１の第１垂直部５１ｂと、第１共通配線５０の第２垂直部５０ｃ及び第２共通配線５１の第１垂直部５１ｂの上部を覆うゲート絶縁膜４５と、ゲート絶縁膜４５上の第２データ領域Ｄ２に対応された第２データ配線３０ｂと、第２データ配線３０ｂを覆う保護膜５５と、保護膜５５上の第２データ配線３０ｂを間に置いて第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ構成された第１及び第２画素電極７０ａ、７０ｂが順に位置する。
ここで、第２データ配線３０ｂの下部に位置する第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂを設計することを介して第１画素電極７０ａと第２画素電極７０ｂを第２データ配線３０ｂと密着する設計をしても第１及び第２画素電極７０ａ、７０ｂと第２データ配線３０ｂ間の寄生静電容量によるデータ信号の歪み問題によるクロストルクのような画質不良問題が生じないという長所があるが、第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂを離隔する設計をすることによる開口率低下問題が台頭している。
特に、カラーフィルター基板５の透明基板１下部面の非表示領域ＮＡＡに対応して構成されるブラックマトリックス１２は、カラーフィルター基板５とアレイ基板１０の合着工程の合着誤差を勘案して左右両側に２μｍ程度の合着マージンを与えて第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂを遮蔽するように設計しなければならないので、それだけ開口率はさらに減少するようになる。
特に、１０インチ以下の小型モデルとして量産中であるＳＯＣ構造の液晶表示装置では液晶パネル３０の開口率を高めてバックライトユニット９０の光学シートを除去することによって全体的な単価を低めようという試みが進行中である。
しかし、第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂは、第２データ配線３０ｂと重なった上部に対応された第１及び第２共通ブリッジライン(図１の５３、５４）を介して互いに連結している。ここで、第１及び第２共通ブリッジラインを除いた部分では第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂをパターニングして両側に分離形成しているが、露光装備の解像度の限界で第１共通配線５０の第２垂直部５０ｃと第２共通配線５１の第１垂直部５１ｂとの間の離隔距離を縮小設計することが限界に至った状況であって、それだけ開口率を増大させることに難しさが伴っている。
本発明は、前述した問題を解決するために案出したものであって、画素設計の変更を介して高開口率の液晶表示装置用アレイ基板を提供することを目的とする。
本発明の液晶表示装置用アレイ基板は基板と、前記基板上に第１方向に形成された第１及び第２ゲート配線と、第２方向に形成されて、前記第１及び第２ゲート配線と交差して第１及び第２画素領域を定義する第１、第２、第３データ配線と、前記第２ゲート配線及び第１データ配線の交差地点と前記第２ゲート配線及び第２データ配線の交差地点にそれぞれ対応された第１薄膜トランジスタ及び第２薄膜トランジスタと、前記第１及び第２画素領域にそれぞれ位置し、前記第１及び第２薄膜トランジスタとそれぞれ連結された第１及び第２画素電極と、前記第１及び第２ゲート配線間に位置して前記第１及び第２画素電極とそれぞれ重なり、前記第２データ配線下部で互いに接触して前記第１及び第２ゲート配線間に位置する前記第２データ配線部分を覆う第１及び第２共通配線を含む。
前記第１及び第２共通配線のそれぞれは、前記第１方向に沿って形成された水平部と、前記水平部から前記第２方向に沿って分岐した第１及び第２垂直部を含んで、前記第１共通配線の第１及び第２垂直部は前記第１及び第２データ配線と重なり、前記第２共通配線の第１及び第２垂直部は前記第２及び第３データ配線と重なる。
前記第１共通配線の第２垂直部は、前記第２データ配線の下部で前記第２共通配線の第１垂直部と接触する。
前記第１共通配線の水平部と第１及び第２垂直部を第１電極として、前記第１画素電極を第２電極とし、前記第１共通配線と前記第１画素電極間に介在された絶縁膜を誘電体層とする第１ストレージキャパシタが構成される。
前記第２共通配線の水平部と第１及び第２垂直部を第１電極として、前記第２画素電極を第２電極とし、前記第２共通配線と前記第２画素電極間に介在された絶縁膜を誘電体層とする第２ストレージキャパシタが構成される。
本発明の液晶表示装置用アレイ基板の製造方法は、基板上に第１及び第２スイッチング領域と第１及び第２画素領域と第１及び第２共通領域と第１、第２、第３データ領域を定義する段階と、前記複数の領域が定義された基板上に第１方向に沿って延長された第１及び第２ゲート配線と、前記第２ゲート配線と連結された第１及び第２ゲート電極と、前記第１及び第２共通領域に対応する第１及び第２共通配線を形成する段階と、前記第１及び第２ゲート配線と前記第１及び第２ゲート電極と前記第１及び第２共通配線が形成された基板上にゲート絶縁膜を形成する段階と、前記第１及び第２ゲート電極上部の前記ゲート絶縁膜上に第１及び第２半導体層を形成する段階と、前記第１及び第２半導体層上に前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義する第１、第２、第３データ配線と、前記第１半導体層の上部から離隔されている第１ソース及び第１ドレイン電極と、前記第２半導体層の上部から離隔されている第２ソース及び第２ドレイン電極を形成する段階と、前記第１、第２、第３データ配線と、第１ソース及び第１ドレイン電極と、前記第２ソース及び第２ドレイン電極が形成された基板上に、前記第１及び第２ドレイン電極をそれぞれ露出する第１及び第２コンタクトホールを含む保護膜を形成する段階と、前記保護膜上に前記第１及び第２ドレイン電極とそれぞれ連結された第１及び第２画素電極を形成する段階を含み、前記第１及び第２共通配線は前記第１及び第２画素電極とそれぞれ重なり、前記第２データ配線下部で相互に連結されて前記第１及び第２ゲート配線間の前記第２データ配線部分を覆う。
前記第１及び第２半導体層を形成する段階は、前記第１、第２、第３データ配線と、前記第１ソース及び第１ドレイン電極と、前記第２ソース及び第２ドレイン電極を形成する段階と同一工程で形成される。
本発明のまた他の液晶表示装置用アレイ基板は基板と、前記基板上に第１方向に形成されたゲート配線と、第２方向に形成されて前記ゲート配線と交差して画素領域を定義するデータ配線と、前記ゲート配線及び前記データ配線の交差地点に位置する薄膜トランジスタと、前記画素領域に位置して前記薄膜トランジスタに連結される画素電極と、隣接した両ゲート配線間に位置して前記画素電極と重なり、前記第１方向の水平部と前記第２方向の第１及び第２垂直部を含む共通配線を含んで、前記共通配線の第１垂直部は前記データ配線下部で隣接する画素領域の共通配線の第２垂直部と接触して、前記隣接した両ゲート配線間の前記データ配線部分を覆う。
本発明ではデータ配線を間に置いて隣接した画素領域にそれぞれ対応された複数の共通配線をデータ配線と重なった部分にパターンがなく互いに連結構成することを介して開口率を向上させることができる。
［実施形態］
本発明ではゲート配線及びデータ配線の交差地点と薄膜トランジスタを除いてデータ配線と重なった下部で、データ配線を全て遮るように共通配線を設計したことを特徴とする。
以下、添付した図面を参照して本発明による液晶表示装置について説明する。
図４は、本発明によるＳＯＣ方式の液晶表示装置用アレイ基板を示した平面図である。
図示したように、基板１１０の上部面にはスキャン信号の印加を受ける第１及び第２ゲート配線１２０ａ、１２０ｂと、第１及び第２ゲート配線１２０ａ、１２０ｂと垂直交差して第１及び第２画素領域Ｐ１、Ｐ２を定義し、データ信号の印加を受ける第１、第２、第３データ配線１３０ａ、１３０ｂ、１３０ｃがマトリックス状で構成される。
また、第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂと平行に離隔された間の空間に“Ｈ”字状の第１及び第２共通配線１５０、１５１を構成する。
第１共通配線１５０は、第１及び第２ゲート配線１２０ａ、１２０ｂと平行に離隔された第１画素領域Ｐ１の間の空間に対応された水平部１５０ａと、水平部１５０ａで第１及び第２データ配線１３０ａ、１３０ｂに沿ってそれぞれ分岐した第１及び第２垂直部１５０ｂ、１５０ｃを含む。
第２共通配線１５１は、第１及び第２ゲート配線１２０ａ、１２０ｂと平行に離隔された第２画素領域Ｐ２の間の空間に対応された水平部１５１ａと、水平部１５１ａで第２及び第３データ配線１３０ｂ、１３０ｃに沿ってそれぞれ分岐した第１及び第２垂直部１５１ｂ、１５１ｃを含む。
ここで、第１共通配線１５０の第２垂直部１５０ｃと第２共通配線１５１の第１垂直部１５１ｂは第２データ配線１３０ｂと重なった下部、すなわち、第１ゲート配線１２０ａと第２データ配線１３０ｂとが交差する部分と、第２ゲート配線１２０ｂと第２データ配線１３０ｂとが交差する部分とを除いた第２データ配線１３０ｂの全部分を遮るようにパターニングされたことを特徴とする。
言い換えると、第１及び第２画素領域Ｐ１、Ｐ２に対してだけ言及したが、基板１１０の全ての画素領域に拡張して説明するならば、このような第１及び第２共通配線１５０、１５１は、従来とは違い、隣接した画素領域間の共通配線を連結する共通ブリッジラインを構成する必要がなく、各画素領域の薄膜トランジスタが位置する部分を除いた第１、第２、第３データ配線１３０ａ、１３０ｂ、１３０ｃの全面を遮るように設計することによって、図示していない共通電圧発生部からの共通信号の印加を安定的に受けることができるようになる。
第２ゲート配線１２０ｂと第１データ配線１３０ａの交差地点には第１薄膜トランジスタＴ１が、第２ゲート配線１２０ｂと第２データ配線１３０ｂの交差地点には第２薄膜トランジスタＴ２がそれぞれ構成される。
第１薄膜トランジスタＴ１は、第２ゲート配線１２０ｂから第１画素領域Ｐ１方向に延長された第１ゲート電極１２５ａと、前記第１ゲート電極１２５ａと重なった上部に位置する第１半導体層(図示せず）と、第１データ配線１３０ａから延長されて第１半導体層と接触した上部に位置する第１ソース電極１３２ａと、第１ソース電極１３２ａと離隔された第１ドレイン電極１３４ａを含む。
また、第２薄膜トランジスタＴ２は、第２ゲート配線１２０ｂから第２画素領域Ｐ２方向に延長された第２ゲート電極１２５ｂと、第２ゲート電極１２５ｂと重なった上部に位置する第２半導体層(図示せず）と、第２データ配線１３０ｂから延長されて第２半導体層と接触した上部に位置する第２ソース電極１３２ｂと、第２ソース電極１３２ｂと離隔された第２ドレイン電極１３４ｂを含む。
第１及び第２半導体層(図示せず）は、純粋非晶質シリコーン(ａ−Ｓｉ:Ｈ)で構成された第１及び第２アクティブ層１４０ａ、１４０ｂと、不純物を含む非晶質シリコーン(ｎ＋ａ−Ｓｉ:Ｈ)で構成された第１及び第２オーミックコンタクト層(図示せず）をそれぞれ含む。第１及び第２アクティブ層１４０ａ、１４０ｂと第１及び第２オーミックコンタクト層と同一パターンで第１、第２、第３純粋非晶質パターン１７１ａ、１７１ｂ、１７１ｃと第１、第２、第３不純物非晶質パターン(図示せず)が構成される。
第１、第２、第３純粋非晶質パターン１７１ａ、１７１ｂ、１７１ｃは第１、第２、第３データ配線１３０ａ、１３０ｂ、１３０ｃより広い幅で構成されるので、その一部が外部にそれぞれ露出される。
第１及び第２ドレイン電極１３４ａ、１３４ｂをそれぞれ露出する第１及び第２ドレインコンタクトホールＣＨ１、ＣＨ２を介して第１及び第２ドレイン電極１３４ａ、１３４ｂと接触した第１及び第２画素電極１７０ａ、１７０ｂが第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ対応して構成される。第１及び第２画素電極１７０ａ、１７０ｂは、インジウム−スズ−オキサイド(ＩＴＯ)とインジウム−ジンク−オキサイド(ＩＺＯ)を含む透明な導電性物質グループのうちから選択された一つで構成される。
ここで、第１共通配線１５０の水平部１５０ａと第１及び第２垂直部１５０ｂ、１５０ｃを第１電極とし、第１電極と重なった第１画素電極１７０ａを第２電極とし、第１電極と第２電極の重なった間の空間に介在された絶縁膜(図示せず）を誘電体層とする第１ストレージキャパシタＣｓｔ１が形成される。
また、第２共通配線１５１の水平部１５１ａと第１及び第２垂直部１５１ｂ、１５１ｃを第１電極とし、第１電極と重なった第２画素電極１７０ｂを第２電極とし、第１電極と第２電極の重なった間の空間に介在された絶縁膜（図示せず）を誘電体層とする第２ストレージキャパシタＣｓｔ２が形成される。
以下、添付した図面を参照して本発明によるＳＯＣ方式の液晶表示装置用アレイ基板の製造方法について説明する。
図５Ａ〜図５Ｈは、図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。
図５Ａは、第１マスク工程段階を示した工程の断面図である。
図５Ａに示したように、基板１１０上に第１スイッチング領域Ｓ１、第１及び第２画素領域Ｐ１、Ｐ２、第１及び第２共通領域Ｃ１、Ｃ２、第１ゲート領域Ｇ１と第２データ領域Ｄ２を定義する段階を行う。複数の領域Ｓ１、Ｐ１、Ｐ２、Ｃ１、Ｃ２、Ｇ１、Ｄ２が定義された基板１１０上に銅(Ｃｕ)、モリブデン(Ｍｏ)、モリブデン合金(ＭｏＮｄ)、アルミニウム(Ａｌ）及びアルミニウム合金(ＡｌＮｄ)を含む導電性金属物質グループのうちから選択された一つでゲート金属層(図示せず）を形成し、これをパターニングして一方向に平行に離隔された第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂと、第２ゲート配線１２０ｂから延長された第１ゲート電極１２５ａと第２ゲート電極(図４の１２５ｂ）を形成する。ここで、第１ゲート配線１２０ａから延長されたゲート電極(図示せず)も形成される。また、第１及び第２共通領域Ｃ１、Ｃ２にそれぞれ対応して第１共通配線１５０と第２共通配線１５１を形成する。
第１共通配線１５０は、第１及び第２ゲート配線１２０ａ、１２０ｂ間の第１画素領域Ｐ１に対応された水平部１５０ａと、水平部１５０ａから第１データ領域(図示せず)及び第２データ領域Ｄ２にそれぞれ分岐した第１垂直部(図４の１５０ｂ)及び第２垂直部１５０ｃを含む。
第２共通配線１５１は、第１及び第２ゲート配線１２０ａ、１２０ｂ間の第２画素領域Ｐ２に対応された水平部(図４の１５１ａ)と、水平部から第２データ領域Ｄ２及び第３データ領域(図示せず)にそれぞれ分岐した第１垂直部１５１ｂ及び第２垂直部(図４の１５１ｃ)を含む。
このような第１共通配線１５０の第２垂直部１５０ｃと第２共通配線１５１の第１垂直部１５１ｂは、第１ゲート配線１２０ａと以後に形成される第２データ配線とがが交差する部分と、第２ゲート配線１２０ｂと以後に形成される第２データ配線とがが交差する部分、すなわち、第１スイッチング領域Ｓ１及び他のスイッチング領域(図示せず）を除いた第２データ領域Ｄ２の全面を遮るように形成し、第１共通配線１５０の第２垂直部１５０ｃと第２共通配線１５１の第１垂直部１５１ｂとを第２データ領域Ｄ２と重なった下部で互いに触れ合うように設計したことを特徴とする。
したがって、第１及び第２共通配線１５０、１５１と、第１及び第２共通配線１５０、１５１と隣接した画素領域に延長された共通配線は全て電気的に連結されるので、図示していない共通電圧発生部からの共通信号の印加を安定的に受けることができる。
次に、第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂ、第１ゲート電極１２５ａ及び第２ゲート電極１２５ｂと、第１共通配線１５０及び第２共通配線１５１とが形成された基板１１０上部全面に、窒化シリコン(ＳｉＮｘ）と酸化シリコーン(ＳｉＯ２）を含む無機絶縁物質グループのうちから選択された一つでゲート絶縁膜１４５を形成する。
図５Ｂ〜図５Ｈは、第２マスク工程段階を示した工程の断面図である。
図５Ｂに示したように、ゲート絶縁膜１４５が形成された基板１１０上に純粋非晶質シリコーン(ａ−Ｓｉ:Ｈ)で構成された純粋非晶質シリコン層１４０と、不純物を含む非晶質シリコーン(ｎ＋ａ−Ｓｉ:Ｈ)で構成された不純物非晶質シリコン層１４１を順に積層形成する。
純粋及び不純物非晶質シリコン層１４０、１４１が形成された基板１１０上に銅(Ｃｕ)、モリブデン(Ｍｏ)、モリブデン合金(ＭｏＮｄ)、アルミニウム(Ａｌ）及びアルミニウム合金(ＡｌＮｄ)を含む導電性金属物質グループのうちから選択された一つを蒸着してソース及びドレイン金属層１７５を形成する。前述した蒸着工程を介して、ゲート絶縁膜１４５上には純粋及び不純物非晶質シリコン層１４０、１４１とソース及びドレイン金属層１７５が連続的に積層形成された状態である。
次に、純粋及び不純物非晶質シリコン層１４０、１４１とソース及びドレイン金属層１７５が形成された基板１１０上にフォトレジストを塗布して感光層１９０を形成した後、感光層１９０と離隔された上部に透過部Ｍ１、半透過部Ｍ２及び遮断部Ｍ３で構成されたマスク(ＨＴＭ)を整列する段階を行う。
マスク(ＨＴＭ）は、半透過部Ｍ２に半透明膜を形成して光の強度を低めたり光の透過量を低めて感光層１９０を不完全露光させることができるように機能する。このようなマスク(ＨＴＭ）はハーフトーンマスク(half tone mask)と呼ばれることもある。尚、マスク(ＨＴＭ）は半透過部Ｍ２にスリットを含んで光の透過量を調節するスリットマスクであってもよい。
また、遮断部Ｍ３は、光を完全に遮断するよう機能して、透過部Ｍ１は光を透過させて光に露出した感光層１９０に化学的変化を起こして完全露光させることができるように機能する。
ここで、第１スイッチング領域Ｓ１には両側の遮断部Ｍ３間に半透過部Ｍ２、第２データ領域Ｄ２には遮断部Ｍ３、そして、これを除いた全領域は透過部Ｍ１が位置するようにする。第２スイッチング領域(図示せず)には第１スイッチング領域Ｓ１と、第１、第３データ領域(図示せず)には第２データ領域Ｄ２と同じ方式でマスク(ＨＴＭ)が位置するようにする。このような第２スイッチング領域及び第１、第３データ領域についての説明は省略する。
図５Ｃに示したように、前述したマスク(図５ＢのＨＴＭ)と離隔された上部で露光及び現像する工程を行うと、第１スイッチング領域Ｓ１の両遮断部(図５ＢのＭ３)では高さの変化がない第１及び第２感光パターン１９１、１９２、両遮断部間の半透過部(図５ＢのＭ２)では高さが半分程度に低くなった第３感光パターン１９３がそれぞれ形成される。また、第２データ領域Ｄ２では高さ変化がない第４感光パターン１９４が形成され、これを除いた全領域の感光層(図５Ｂの１９０）は全て除去されてその下部のソース及びドレイン金属層１７５が外部に露出される。
図５Ｄに示したように、第１、第２、第３、第４感光パターン１９１、１９２、１９３、１９４をマスクとして利用して露出したソース及びドレイン金属層(図５Ｃの１７５）をパターニングすると、第１スイッチング領域Ｓ１には第１ソース及びドレイン金属パターン１７４ａ、第２データ領域Ｄ２には第２ゲート配線１２０ａと垂直交差する方向に第２データ配線１３０ｂが形成される。
ここで、第１ソース及びドレイン金属パターン１７４ａ及び第２データ配線１３０ｂを除いた全領域のソース及びドレイン金属層が全て制御されて不純物非晶質シリコン層(図５Ｃの１４１)が外部に露出される。
次に、露出した不純物非晶質シリコン層とその下部の純粋非晶質シリコン層(図５Ｃの１４０)を乾式エッチングで順にパターニングすると、第１スイッチング領域Ｓ１に対応された第１ソース及びドレイン金属パターン１７４ａと等しい幅で第１アクティブ層１４０ａ及び第１オーミックコンタクト層１４１ａが形成されて、第２データ領域Ｄ２に対応された第２データ配線１３０ｂと等しい幅で第２純粋非晶質パターン１７１ｂと第２不純物非晶質パターン１７２ｂがそれぞれ形成される。
第１アクティブ層１４０ａと第１オーミックコンタクト層１４１ａを含んで第１半導体層１４２ａとし、第２データ配線１３０ｂの下部にそれぞれ延長された第２純粋非晶質パターン１７１ｂと第２不純物非晶質パターン１７２ｂを含んで第２半導体パターン１７３ｂとする。図４に示したように第１データ配線１３０ａと第３データ配線１３０ｃの下部に第１半導体パターンと第３半導体パターンがそれぞれ形成される。ここで、第１半導体層１４２ａと第２半導体パターン１７３ｂを除いた全領域の純粋及び不純物非晶質シリコン層(図５Ｃの１４０、１４１)は全て除去される。
図５Ｅに示したように、第１、第２、第３、第４感光パターン(図５Ｄの１９１、１９２、１９３、１９４）を灰化(ashing)する段階を行うと、第１、第２、第４感光パターン１９１、１９２、１９４の厚さは半分程度に低くなって、第３感光パターン(図５Ｄの１９３）は全て制御されて第１及び第２感光パターン１９１、１９２の離隔された間に位置する第１ソース及びドレイン金属パターン１７４ａが外部に露出される。
前述した灰化工程を行なう過程で、第１、第２、第４感光パターン１９１、１９２、１９４の縁部分が除去されて、第１ソース及びドレイン電極金属パターン１７４ａと第２データ配線の縁部分Ｆが露出される。
図５Ｆに示したように、第１、第２、第４感光パターン(図５Ｅの１９１、１９２、１９４）をマスクとして利用して、第１ソース及びドレイン金属パターン(図５Ｅの１７４ａ)を湿式エッチングでパターニングして、両側に分離された第１ソース電極１３２ａと第１ドレイン電極１３４ａを形成する。
次に、第１ソース電極１３２ａ及び第１ドレイン電極１３４ａをマスクとして利用して乾式エッチングで第１ソース電極１３２ａ及び第１ドレイン電極１３４ａの離隔された間の空間に位置する第１オーミックコンタクト層１４１ａをパターニングして両側に分離させ、分離させた第１オーミックコンタクト層１４１ａの間から露出した第１アクティブ層１４０ａをオーバーエッチングしてこの部分を第１チャネルｃｈ１とする。
ここで、第１オーミックコンタクト層１４１ａと図５ＥのＦ部分に対応された第１不純物非晶質パターン１７２ａが共に除去されてその下部の第１アクティブ層１４０ａと第１純粋非晶質パターン１７１ｂが第１ソース電極１３２ａ及び第１ドレイン電極１３４ａと第２データ配線１３０ｂの外部にそれぞれ露出される。第１ゲート電極１２５ａと第１半導体層１４２ａと第１ソース電極１３２ａ及び第１ドレイン電極１３４ａを含んで第１薄膜トランジスタＴ１とする。
次に、残された第１、第２、第４感光パターン(図５Ｅの１９１、１９２、１９４）をストリップ工程で除去することによって第２マスク工程段階が最終的に完了される。
図５Ｇは、第３マスク工程段階を示した工程の断面図である。
図５Ｇに示したように、第２データ配線１３０ｂ及び第１薄膜トランジスタＴ１などが形成された基板１１０上部全面に窒化シリコン(ＳｉＮｘ）と酸化シリコーン(ＳｉＯ２）を含む無機絶縁物質グループやベンゾシクロブテン(benzocyclobutene:ＢＣＢ）とフォトアクリル(photoacryl)を含む有機絶縁物質グループのうちから選択された一つで保護膜１５５を形成する。
次に、第１ドレイン電極１３４ａと第２ドレイン電極(図４の１３４ｂ)に対応された保護膜１５５を選択的にパターニングして、第１ドレイン電極１３４ａと第２ドレイン電極をそれぞれ露出する第１ドレインコンタクトホールＣＨ１と第２ドレインコンタクトホール(図４のＣＨ２）を形成する。
図５Ｈは、第４マスク工程段階を示した工程の断面図である。
図５Ｈに示したように、第１ドレインコンタクトホールＣＨ１と第２ドレインコンタクトホールを含む保護膜１５５上にインジウム−スズ−オキサイド(ＩＴＯ；Indium-Tin-Oxide)とインジウム−ジンク−オキサイド(ＩＺＯ；Indium-Zinc-Oxide)を含む透明な導電性金属物質グループのうちから選択された一つで透明金属層(図示せず）を形成してこれをパターニングして、第１ドレイン電極１３４ａと連結した第１画素電極１７０ａと、第２ドレイン電極と連結した第２画素電極１７０ｂを第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ対応して形成する。
ここで、図４と図５Ｈに示したように、第１共通配線１５０の水平部１５０ａと第１及び第２垂直部１５０ｂ、１５０ｃを第１電極とし、第１電極と重なった第１画素電極１７０ａを第２電極とし、第１電極と第２電極の重なった間の空間に介在されたゲート絶縁膜１４５と保護膜１５５を誘電体層とする第１ストレージキャパシタＣｓｔ１が形成される。
また、第２共通配線１５１の水平部１５１ａと第１及び第２垂直部１５１ｂ、１５１ｃを第１電極とし、第１電極と重なった第２画素電極１７０ｂを第２電極とし、第１電極と第２電極の重なった間の空間に介在されたゲート絶縁膜１４５と保護膜１５５を誘電体層とする第２ストレージキャパシタＣｓｔ２が形成される。
以上で、本発明によるＳＯＣ方式の液晶表示装置用アレイ基板を４マスク工程で製作することができる。
図６は、図４のVI−VI'線に沿って切断した断面図である。アレイ基板とカラーフィルター基板が対向合着された状態を示したものであって、これを参照しながら詳細に説明する。
図示したように、表示領域ＡＡと非表示領域ＮＡＡにそれぞれ区分したカラーフィルター基板１０５とアレイ基板１１０が対向合着しており、カラーフィルター基板１０５とアレイ基板１１０の離隔された間の空間に液晶層１１５が一定なセルギャップｇを有して介在される。カラーフィルター基板１０５及びアレイ基板１１０と液晶層１１５を含んで液晶パネル１３０を形成する。アレイ基板１１０の背面には光源の役割をするバックライトユニット１９０が位置する。
図面では詳細に示さなかったが、カラーフィルター基板１０５とアレイ基板１１０は最外廓縁に沿って熱硬化性樹脂で構成されたシールパターン(図示せず)により封止される。
カラーフィルター基板１０５の透明基板１０１下部面には非表示領域ＮＡＡに入射される光を遮断するためのブラックマトリックス１１２と、ブラックマトリックス１１２の下部面に色相を具現するために順にパターニングされた赤(Ｒ)、緑(Ｇ)、青(Ｂ)のサブカラーフィルター（１１６ａ、１１６ｂ、図示せず)を含むカラーフィルター層１１６と、カラーフィルター層１１６下部のオーバーコート層１１４と、オーバーコート層１１４下部の透明導電性物質からなった共通電極１８０が順に位置する。
また、アレイ基板１１０の透明基板１０２上部面には第２データ領域Ｄ２の全面に対応して互いに触れ合うように構成された第１共通配線１５０の第２垂直部１５０ｃ及び第２共通配線１５１の第１垂直部１５１ｂと、第１共通配線１５０の第２垂直部１５０ｃ及び第２共通配線１５１の第１垂直部１５１ｂの上部を覆うゲート絶縁膜１４５と、ゲート絶縁膜１４５上の第２データ領域Ｄ２に対応された第２データ配線１３０ｂと、第２データ配線１３０ｂを覆う保護膜１５５と、保護膜１５５上の第２データ配線１３０ｂを間に置いて、第１及び第２画素領域Ｐ１、Ｐ２にそれぞれ構成された第１及び第２画素電極１７０ａ、１７０ｂが順に位置する。
ここで、本発明では第２データ配線１３０ｂの下部全面に第１共通配線１５０の第２垂直部１５０ｃと第２共通配線１５１の第１垂直部１５１ｂを互いに触れ合うように設計することによって既存の共通ブリッジラインを形成する必要がなくなる。
すなわち、図３に示して上記で説明したように、従来では第１共通配線５０の第２垂直部５０ｃ、第２共通配線５１の第１垂直部５１ｂ及び第２データ配線３０ｂ間の重なる面積を最小化するために両側に離隔されるように設計したが、本発明のように第２データ配線１３０ｂと重なった下部で第１共通配線１５０の第２垂直部１５０ｃと第２共通配線１５１の第１垂直部１５１ｂを互いに触れ合うように設計することによって第１共通配線(図４の１５０）と第２共通配線(図４の１５１）が第１及び第２画素領域Ｐ１、Ｐ２で占める面積を縮小して設計することができる。
したがって、従来と違い本発明では第１画素電極１７０ａと第２画素電極１７０ｂを第２データ配線１３０ｂと隣接した位置に密着する設計をすることができるようになって結論的に第１及び第２画素領域Ｐ１、Ｐ２で透明な導電性物質からなった第１及び第２画素電極１７０ａ、１７０ｂが占める面積が増加されるため、合着マージンを考慮してもブラックマトリックス１１２の線幅は従来に比べて明確に縮小して設計されるので、それだけ開口率が向上したことが分かる。
特に、このような本発明によるＳＯＣ方式の液晶表示装置の場合、１０インチ以下の小型モデルに適用する場合に卓越した効果を発揮することができる。
表１は、従来と本発明によるＳＯＣ方式の液晶表示装置の開口率と透過率をそれぞれ測定した結果を示したものであって、測定試料として７インチモデルを利用した。
Figure 2009301002
表１に示したように、従来と本発明によるＳＯＣ方式の液晶表示装置の開口率をそれぞれ測定した値を示している。ここで、Ｌ１とＬ２は液晶パネル自体にバックライトユニットから入射される内部光をそれぞれ照射した時の開口率を百分率で示したものである。Ｌ１の場合には従来と本発明との開口率偏差の最大値を示したものであって、本発明の開口率が１８．４％上昇したことが分かる。また、Ｌ２では従来と本発明による開口率の平均値を示したものであって、本発明の開口率が１６．４％上昇したことが分かる。
また、Ｌ３は液晶パネルを光学部材と偏光板を付着した液晶表示装置モジュール状態における透過率の平均値を百分率で示したものであって、本発明の透過率が２．３２％上昇したことが分かる。
したがって、本発明ではデータ配線と重なった下部にパターンがなく第１共通配線と第２共通配線を互いに触れ合うように設計することによってＳＯＣ方式の液晶表示装置で開口率を極大化することができる長所がある。
しかし、本発明は上記実施形態に限られるものではなく、本発明の精神及び思想を外れない限度内で多様に変更及び変形することができるということは自明な事実である。
従来技術によるＳＯＣ方式の液晶表示装置用アレイ基板を示した平面図である。 図１のII−II'線に沿って切断した断面図である。 図１のIII−III'線に沿って切断した断面図である。 本発明によるＳＯＣ方式の液晶表示装置用アレイ基板を示した平面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図４のＶ−Ｖ'線に沿って切断して工程順序により示した工程の断面図である。 図５のVI−VI'線に沿って切断した断面図である。
符号の説明
１１０:基板
１２０ａ、１２０ｂ:第１、第２ゲート配線
１２５ａ、１２５ｂ:第１、第２ゲート電極
１３０ａ、１３０ｂ、１３０ｃ:第１、第２、第３データ配線
１３２ａ、１３２ｂ:第１、第２ソース電極
１３４ａ、１３４ｂ:第１、第２ドレイン電極
１４０ａ、１４０ｂ:第１、第２アクティブ層
１５０、１５１:第１、第２共通配線
１７０ａ、１７０ｂ:第１、第２画素電極
１７１、１７２:第１、第２純粋非晶質パターン
Ｔ１、Ｔ２:第１、第２薄膜トランジスタ
ＣＨ１、ＣＨ２:第１、第２ドレインコンタクトホール
Ｐ１、Ｐ２:第１、第２画素領域

Claims (11)

  1. 基板と、
    前記基板上に第１方向に形成された第１及び第２ゲート配線と、
    第２方向に形成されて、前記第１及び第２ゲート配線と交差して第１及び第２画素領域を定義する第１、第２、第３データ配線と、
    前記第２ゲート配線及び第１データ配線の交差地点と前記第２ゲート配線及び第２データ配線の交差地点にそれぞれ対応された第１薄膜トランジスタ及び第２薄膜トランジスタと、
    前記第１及び第２画素領域にそれぞれ位置し、前記第１及び第２薄膜トランジスタとそれぞれ連結された第１及び第２画素電極と、
    前記第１及び第２ゲート配線間に位置して前記第１及び第２画素電極とそれぞれ重なり、前記第２データ配線下部で互いに接触して前記第１及び第２ゲート配線間に位置する前記第２データ配線部分を覆う第１及び第２共通配線と
    を含む液晶表示装置用アレイ基板。
  2. 前記第１及び第２共通配線のそれぞれは、前記第１方向に沿って形成された水平部と、前記水平部から前記第２方向に沿って分岐した第１及び第２垂直部を含んで、前記第１共通配線の第１及び第２垂直部は前記第１及び第２データ配線と重なり、前記第２共通配線の第１及び第２垂直部は前記第２及び第３データ配線と重なることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
  3. 前記第１共通配線の第２垂直部は、前記第２データ配線の下部で前記第２共通配線の第１垂直部と接触することを特徴とする請求項２に記載の液晶表示装置用アレイ基板。
  4. 前記第１共通配線の水平部と第１及び第２垂直部を第１電極とし、前記第１画素電極を第２電極とし、前記第１共通配線と前記第１画素電極との間に介在された絶縁膜を誘電体層とする第１ストレージキャパシタが構成されたことを特徴とする請求項２に記載の液晶表示装置用アレイ基板。
  5. 前記第２共通配線の水平部と第１及び第２垂直部を第１電極として、前記第２画素電極を第２電極とし、前記第２共通配線と前記第２画素電極との間に介在された絶縁膜を誘電体層とする第２ストレージキャパシタが構成されたことを特徴とする請求項４に記載の液晶表示装置用アレイ基板。
  6. 基板上に第１及び第２スイッチング領域と第１及び第２画素領域と第１及び第２共通領域と第１、第２、第３データ領域を定義する段階と、
    前記複数の領域が定義された基板上に第１方向に沿って延長された第１及び第２ゲート配線と、前記第２ゲート配線と連結された第１及び第２ゲート電極と、前記第１及び第２共通領域に対応する第１及び第２共通配線とを形成する段階と、
    前記第１及び第２ゲート配線と前記第１及び第２ゲート電極と前記第１及び第２共通配線が形成された基板上にゲート絶縁膜を形成する段階と、
    前記第１及び第２ゲート電極上部の前記ゲート絶縁膜上に第１及び第２半導体層を形成する段階と、
    前記第１及び第２半導体層上に前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義する第１、第２、第３データ配線と、前記第１半導体層の上部から離隔されている第１ソース及び第１ドレイン電極と、前記第２半導体層の上部から離隔されている第２ソース及び第２ドレイン電極を形成する段階と、
    前記第１、第２、第３データ配線と、第１ソース及び第１ドレイン電極と、前記第２ソース及び第２ドレイン電極が形成された基板上に、前記第１及び第２ドレイン電極をそれぞれ露出する第１及び第２コンタクトホールを含む保護膜とを形成する段階と、
    前記保護膜上に前記第１及び第２ドレイン電極とそれぞれ連結された第１及び第２画素電極を形成する段階とを含み、
    前記第１及び第２共通配線は前記第１及び第２画素電極とそれぞれ重なり、前記第２データ配線下部で相互に連結されて前記第１及び第２ゲート配線間の前記第２データ配線部分を覆うことを特徴とする液晶表示装置用アレイ基板の製造方法。
  7. 前記第１及び第２共通配線のそれぞれは、前記第１方向に沿って形成された水平部と、前記水平部から前記第２方向に沿って分岐した第１及び第２垂直部を含んで、前記第１共通配線の第１及び第２垂直部は前記第１及び第２データ配線と重なり、前記第２共通配線の第１及び第２垂直部は前記第２及び第３データ配線と重なることを特徴とする請求項６に記載の液晶表示装置用アレイ基板の製造方法。
  8. 前記第１共通配線の水平部と第１及び第２垂直部を第１電極とし、前記第１画素電極を第２電極とし、前記第１共通配線と前記第１画素電極との間に介在された絶縁膜を誘電体層とする第１ストレージキャパシタが構成されたことを特徴とする請求項７に記載の液晶表示装置用アレイ基板の製造方法。
  9. 前記第２共通配線の水平部と第１及び第２垂直部を第１電極として、前記第２画素電極を第２電極とし、前記第２共通配線と前記第２画素電極との間に介在された絶縁膜を誘電体層とする第２ストレージキャパシタが構成されたことを特徴とする請求項８に記載の液晶表示装置用アレイ基板の製造方法。
  10. 前記第１及び第２半導体層を形成する段階は、前記第１、第２、第３データ配線と、前記第１ソース及び第１ドレイン電極と、前記第２ソース及び第２ドレイン電極とを形成する段階と同一工程で形成されることを特徴とする請求項６に記載の液晶表示装置用アレイ基板の製造方法。
  11. 基板と、
    前記基板上に第１方向に形成されたゲート配線と、
    第２方向に形成されて前記ゲート配線と交差して画素領域を定義するデータ配線と、
    前記ゲート配線及び前記データ配線の交差地点に位置する薄膜トランジスタと、
    前記画素領域に位置して前記薄膜トランジスタに連結される画素電極と、
    隣接した両ゲート配線間に位置して前記画素電極と重なり、前記第１方向の水平部と前記第２方向の第１及び第２垂直部を含む共通配線とを含んで、
    前記共通配線の第１垂直部は前記データ配線下部で隣接する画素領域の共通配線の第２垂直部と接触して、前記隣接した両ゲート配線間の前記データ配線部分を覆うことを特徴とする液晶表示装置用アレイ基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101908514B1 (ko) 2012-08-22 2018-10-17 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101668380B1 (ko) * 2009-05-19 2016-10-24 삼성디스플레이 주식회사 액정 표시 장치
KR101213494B1 (ko) * 2010-05-12 2012-12-20 삼성디스플레이 주식회사 입체형 표시장치, 플렉서블 표시장치 및 상기 표시장치들의 제조방법
CN102929060B (zh) * 2012-11-16 2015-06-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR20150033404A (ko) * 2013-09-24 2015-04-01 하이디스 테크놀로지 주식회사 액정표시장치
CN103760727B (zh) * 2013-12-31 2016-07-06 深圳市华星光电技术有限公司 薄膜晶体管阵列基板、液晶显示面板及液晶显示面板的修复方法
KR102228900B1 (ko) 2014-07-25 2021-03-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN204462602U (zh) * 2015-03-27 2015-07-08 京东方科技集团股份有限公司 阵列基板及显示装置
KR102378551B1 (ko) * 2015-06-25 2022-03-25 삼성디스플레이 주식회사 표시 장치
CN105093708A (zh) * 2015-09-02 2015-11-25 深圳市华星光电技术有限公司 液晶显示面板
KR20170029681A (ko) * 2015-09-07 2017-03-16 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
CN106684101B (zh) * 2017-02-15 2019-12-20 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
US10600820B2 (en) * 2018-05-08 2020-03-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate, liquid crystal display and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10170937A (ja) * 1996-12-06 1998-06-26 Casio Comput Co Ltd 液晶表示装置
JP2000284328A (ja) * 1999-03-31 2000-10-13 Casio Comput Co Ltd 液晶表示素子
JP2002151699A (ja) * 2000-11-15 2002-05-24 Casio Comput Co Ltd アクティブマトリクス型液晶表示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508000B1 (ko) * 2002-08-27 2005-08-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100682358B1 (ko) * 2003-11-10 2007-02-15 엘지.필립스 엘시디 주식회사 액정 표시 패널 및 제조 방법
KR101030545B1 (ko) * 2004-03-30 2011-04-21 엘지디스플레이 주식회사 액정표시소자
TWI349803B (en) * 2006-10-14 2011-10-01 Chimei Innolux Corp Pixel structure, pixel array substrate and liquid crystal display
TWI333694B (en) * 2007-06-29 2010-11-21 Au Optronics Corp Pixel structure and fabrication method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10170937A (ja) * 1996-12-06 1998-06-26 Casio Comput Co Ltd 液晶表示装置
JP2000284328A (ja) * 1999-03-31 2000-10-13 Casio Comput Co Ltd 液晶表示素子
JP2002151699A (ja) * 2000-11-15 2002-05-24 Casio Comput Co Ltd アクティブマトリクス型液晶表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101908514B1 (ko) 2012-08-22 2018-10-17 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

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