KR102228900B1 - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 기판; 상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선; 상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있는 제1 보호막; 상기 제1 보호막 위에 형성되어 있는 공통 전극; 상기 공통 전극 위에 형성되어 있는 제2 보호막; 및 상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며, 상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 것을 특징으로 하여, 개구율과 투과율을 향상시킬 수 있다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치에서, 게이트 도전체가 존재하는 영역은 블랙 매트릭스에 의해 차광된다. 이는 액정 표시 장치의 투과율에 직접적으로 영향을 미친다. 따라서 액정 표시 장치의 투과율을 높이기 위해서는 상기 게이트 도전체가 형성된 영역의 크기를 감소시키는 것이 중요하다.
본 발명이 이루고자 하는 기술적 과제는 공통 전압선과 공통 전극을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 형성함으로써, 투과율을 개선한 박막 트랜지스터 표시판 및 이의 제조방법을 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판; 상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선; 상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있는 제1 보호막; 상기 제1 보호막 위에 형성되어 있는 공통 전극; 상기 공통 전극 위에 형성되어 있는 제2 보호막; 및 상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며, 상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성되면서 상기 공통 전압선과 공통 전극을 연결한다.
상기 화소 전극은 제1 접촉 구멍을 통해서 박막 트랜지스터의 드레인 전극과 접촉되고, 상기 연결 부재는 제2 접촉 구멍을 통해서 상기 공통 전압선과 접촉되고, 제3 접촉 구멍을 통해서 상기 공통 전극과 접촉될 수 있다.
상기 제1 접촉 구멍은 상기 제1 및 제2 보호막에 형성되고, 상기 제2 접촉 구멍은 상기 게이트 절연막, 제1 보호막, 및 제2 보호막에 형성되고, 상기 제3 접촉 구멍은 상기 제2 보호막에 형성될 수 있다.
상기 공통 전극은 개구영역을 포함하고, 상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성될 수 있다.
상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 평행하면서 나란하게 위치할 수 있다.
상기 제1 보호막과 상기 공통 전극 사이에 형성된 유기막을 포함할 수 있다.
상기 유기막은 상기 제1 접촉 구멍을 둘러싸는 제1 개구부와 상기 제2 접촉 구멍을 둘러싸는 제2 개구부를 가질 수 있다.
상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성될 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선, 게이트 전극, 및 공통 전압선을 포함하는 게이트 도전체를 형성하는 단계; 상기 게이트 도전체 상부에 게이트 절연막을 적층하고, 상기 게이트 절연막 상부에 반도체 및 데이터선, 소스 전극, 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계; 상기 데이터 도전체 상부에 제1 보호막 및 유기막을 적층하고, 상기 유기막을 노광하여 제1 보호막 일부를 노출시키는 제1 개구부와 제2 개구부를 형성하는 단계; 상기 유기막 위에 개구영역을 포함하는 공통 전극을 형성하는 단계; 상기 제1 보호막, 유기막, 및 공통 전극 상부에 제2 보호막을 적층하는 단계; 상기 제1 보호막과 제2 보호막을 식각하여 상기 드레인 전극의 일부를 노출시키는 제1 접촉 구멍과, 상기 게이트 절연막, 제1 보호막, 및 제2 보호막을 식각하여 공통 전압선의 일부를 노출하는 제2 접촉 구멍과, 제2 보호막을 식각하여 공통 전극의 일부를 노출하는 제3 접촉 구멍을 형성하는 단계; 및 상기 제2 보호막, 공통 전압선, 및 공통 전극 위에 연결 부재를 형성하는 단계를 포함한다.
상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성될 수 있다.
상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성될 수 있다.
상기 제1 개구부는 상기 제1 접촉 구멍을 둘러싸고, 상기 제2 개구부는 상기 제2 접촉 구멍을 둘러쌀 수 있다.
상기 제2 보호막 및 드레인 전극 위에 화소 전극을 형성하는 단계를 포함할 수 있다.
상기 화소 전극은 상기 연결부재와 전기적으로 분리되면서 동시에 형성될 수 있다.
상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성될 수 있다.
이상과 같이 본 발명의 박막 트랜지스터 표시판 및 이의 제조 방법은 공통 전극과 공통 전압선을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 길게 형성함으로써, 차광영역의 폭을 줄여 개구율을 향상시킬 수 있고, 화소 전극의 크기를 증가시켜 투과율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 박막 트랜지스터 표시판의 A 영역을 확대하여 도시한 도면이다.
도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 5는 도 4의 박막 트랜지스터 표시판의 B 영역을 확대하여 도시한 도면이다.
도 6은 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅵ-Ⅵ 선을 따라 잘라 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 개략적인 제조 공정 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고하여 상세히 설명한다.
먼저 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 내지 도 3을 참고하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 표시판의 A 영역을 확대하여 도시한 도면이고, 도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121) 및 공통 전압선(131)을 포함하는 게이트 도전체가 형성되어 있다.
게이트선(121)은 게이트 전극(124) 및 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 도전체(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
특히, 후술하는 반도체(154)가 비정질 규소로 만들어진 경우에는 게이트 절연막(140)은 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 게이트 절연막(140)은 질화규소(SiNx)와 산화규소(SiOx)가 차례로 적층되어 형성될 수 있다.
이때, 게이트 절연막(140)에는 제2 접촉 구멍(183b)이 형성되어 있다.
공통 전압선(131)은 게이트선(121)과 평행할 수 있으며, 게이트선(121)과 동일 물질로 이루어질 수 있다. 공통 전압선(131)은 일정한 공통 전압을 전달하고, 공통 전극(270)과의 접속을 위한 확장부를 포함한다.
게이트 절연막(140) 위에는 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체(154)가 형성되어 있다. 반도체(154)는 산화물 반도체를 포함할 수 있다.
반도체(154) 위에는 저항성 접촉 부재(154a)가 형성되어 있다. 저항성 접촉 부재는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(154a)는 쌍을 이루어 반도체(154) 위에 배치될 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(154a)는 생략 가능하다.
저항성 접촉 부재(154a) 및 게이트 절연막(140) 위에는 데이터 도전체가 형성되어 있다. 데이터 도전체는 소스 전극(173)을 포함하는 데이터선(171)과, 드레인 전극(175)을 포함한다.
데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.
이 때, 데이터선(171)은 액정 표시 장치의 최대 투과율을 얻기 위해서 굽어진 형상을 갖는 제1 굴곡부를 가질 수 있으며, 굴곡부는 화소 영역의 중간 영역에서 서로 만나 V자 형태를 이룰 수 있다. 화소 영역의 중간 영역에는 제1 굴곡부와 소정의 각도를 이루도록 굽어진 제2 굴곡부를 더 포함할 수 있다.
데이터선(171)의 제1 굴곡부는 게이트선(121)이 뻗어 있는 방향(x 방향)과 90도를 이루는 세로 기준선(y, y방향으로 뻗어 있는 기준선)과 약 7°정도 이루도록 굽어 있을 수 있다. 화소 영역의 중간 영역에 배치되어 있는 제2 굴곡부는 제1 굴곡부와 약 7° 내지 약 15°정도 이루도록 더 굽어 있을 수 있다.
소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선(171)과 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있으며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171)과 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 데이터선(171)의 폭은 약 3.5㎛±0.75 정도일 수 있다.
데이터 도전체(171, 173, 175), 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에는 제1 보호막(180n)이 배치되어 있다. 제1 보호막(180n)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
특히, 반도체(154)가 비정질 규소로 만들어진 경우에는 제1 보호막(180n)은 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 제1 보호막(180n)은 산화규소(SiOx)와 질화규소(SiNx)가 차례로 적층되어 형성될 수 있다.
이때, 제1 보호막(180n)에는 제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)이 형성되어 있다.
제1 보호막(180n) 위에는 유기막(180q)이 배치되어 있다.
유기막(180q)은 제1 접촉 구멍(183a)을 둘러싸는 제1 개구부(185a)와 제2 접촉 구멍(183b)을 둘러싸는 제2 개구부(185b)를 가지고 있다. 제1 개구부(185a)는 제1 접촉 구멍(183a)을 둘러싸기 위해서 제1 접촉 구멍(183a)의 폭보다 더 넓게 형성되고, 제2 개구부(185b)는 제2 접촉 구멍(183b)을 둘러싸기 위해서 제2 접촉 구멍(183b)의 폭보다 더 넓게 형성되어 있다.
유기막(180q) 위에는 공통 전극(common electrode)(270)이 형성되어 있다.
공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있으며, 드레인 전극(175) 주변에 대응하는 영역에 배치되어 있는 개구영역(OA)을 갖는다.
공통 전극(270)에 포함된 개구영역(OA)은 직사각형 형태를 하고 있다.
공통 전극(270) 위에는 제2 보호막(180z)이 형성되어 있다.
제2 보호막(180z)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제2 보호막(180z)에는 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)이 형성되어 있다.
제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)은 공통 전극(270)의 개구영역(OA) 내에 위치하고, 제3 접촉 구멍(183c)은 공통 전극(270)의 개구영역(OA) 외에 위치한다. 또한, 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)는 게이트선(121)과 평행하면서 나란하게 위치하고 있다.
제2 보호막(180z) 위에는 화소 전극(191)과 연결 부재(193)가 전기적으로 분리되어 형성되어 있다. 화소 전극(191)과 연결 부재(193)는 동일한 물질로 이루어질 수 있으며, 동시 공정으로 형성될 수 있다.
화소 전극(191)은 데이터선(171)의 제1 굴곡부 및 제2 굴곡부와 거의 나란한 굴곡변(curved edge)을 포함한다. 화소 전극(191)은 복수의 제1 절개부를 가지며, 복수의 제1 절개부에 의해 정의되는 복수의 제1 가지 전극(192)을 포함한다.
이때, 화소 전극(191)은 제1 접촉 구멍(183a)을 통해서 박막 트랜지스터의 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)로부터 전압을 인가 받는다.
연결 부재(193)는 제2 보호막(180z) 위에서 공통 전극(270)과 공통 전압선(131)을 전기적으로 연결한다.
보다 구체적으로, 연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되어 있고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되어 있다.
즉, 공통 전극(270)은 연결 부재(193)를 통해서 공통 전압선(131)으로부터 일정한 크기의 공통 전압을 전달 받을 수 있다.
이때, 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성됨으로써, 블랙 매트릭스(미도시)에 의해 차광되는 영역의 폭(L1)을 줄여 개구율을 향상시킬 수 있다.
또한, 공통 전극(270)과 공통 전압선(131)을 연결하는 연결 부재(193)가 수직 방향으로 형성되지 않고 수평 방향으로 길게 형성됨으로써, 화소 전극(191)을 게이트선(121)과 일부 중첩(P)되게 형성하여 화소 전극(191)의 크기를 증가시킬 수 있고, 이로 인해 투과율을 향상시킬 수 있다.
이하에서는 도 4 내지 6를 참고하여 본 발명 비교예에 따른 박막 트랜지스터를 설명한다. 특히, 도 1 내지 3에 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판과의 차이점에 대해 설명하고, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 4는 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 단면도이고, 도 5는 도 4의 박막 트랜지스터 표시판의 B 영역을 확대하여 도시한 도면이고, 도 6은 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅵ-Ⅵ 선을 따라 잘라 도시한 단면도이다.
도 4 내지 도 6을 참조하면, 공통 전압선(131)과 공통 전극(270)이 연결 부재(193)을 통해서 전기적으로 연결되어 있다.
보다 구체적으로, 공통 전압선(131)과 연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 접촉되어 있고, 공통 전극(270)과 연결 부재(193)는 제3 접촉 구멍(183c)을 통해서 접촉되어 있다.
이때, 제2 접촉 구멍(183b)과 제3 접촉 구멍(183c)은 데이터선(171)과 평행하면서 나란하게 위치하고 있다. 즉, 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되는 연결 부재(193)는 데이터선(171)과 평행한 수직 방향으로 길게 형성되어 있다.
즉, 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 연결 부재(193)가 데이터선(171)과 평행한 수직 방향으로 길게 형성되기 때문에 게이트 도전체 및 박막 트랜지스터 등이 위치하면서 블랙 매트릭스에 의해 차광되는 영역의 폭(L2)을 줄이는데 한계가 있다.
반면에, 앞에서 설명하였듯이, 도 1 내지 도 3에 의해 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제2 접촉 구멍(183b)과 제3 접촉 구멍(183c)은 게이트선(121)과 평행하면서 나란하게 위치하고 있다. 즉, 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되는 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성되어 있다.
이로 인해, 비교예에 따른 박막 트랜지스터 표시판에 포함된 차광 영역의 폭(L2)에 비하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 차광 영역의 폭(L1)을 줄일 수 있어 투과율을 향상시킬 수 있다.
또한, 화소 전극(191)은 도전체로 이루어진 연결 부재(193)와 일정 거리를 두고 형성해야 하는데, 본 발명의 비교예에 따른 박막 트랜지스터 표시판은 연결 부재(193)가 데이터선(171)과 평행한 수직 방향으로 길게 형성되기 때문에 화소 전극(191)의 크기를 증가시키는데 한계가 있다.
이에 반하여, 도 1 내지 도 3에 의해 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 포함된 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성됨으로써, 즉 세로 변이 짧게 형성되므로 화소 전극(191)을 게이트선(121)과 일부 중첩(P)되게 형성하여 화소 전극(191)의 크기를 증가시킬 수 있고, 이로 인해 투과율을 향상시킬 수 있다.
이하에서는, 도 7 내지 도 11을 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 1 내지 도 3에 따른 박막 트랜지스터 표시판의 제조 공정에 관한 것이다.
도 7을 참고하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 및 공통 전압선(131)을 포함하는 게이트 도전체를 형성한다.
게이트 도전체는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위일 수 있다.
다음으로, 상기 게이트 도전체 상부에 게이트 절연막(140)을 적층하고, 상기 게이트 절연막(140) 상부에 반도체(154), 데이터선(171), 소스 전극(173), 드레인 전극(175)을 포함하는 데이터 도전체를 형성한다.
이때, 게이트 절연막(140)은 반도체(154)가 비정질 규소로 만들어진 경우에는 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 질화규소(SiNx)와 산화규소(SiOx)가 차례로 적층되어 형성될 수 있다.
반도체(154)는 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있고, 산화물 반도체로 형성될 수 있다. 산화물 반도체로는 인듐 갈륨 아연 산화물(In-Ga-Zn-O), 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 등을 그 예로 들 수 있다.
반도체(154) 위에는 저항성 접촉 부재(154a)가 형성될 수 있고, 반도체(154)가 산화물 반도체인 경우에는 저항성 접촉 부재(154a)는 생략 가능하다.
데이터 도전체는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위일 수 있다.
다음으로, 도 8을 참조하면, 데이터 도전체 상부에 제1 보호막(180n) 및 유기막(180q)을 차례로 적층하고, 유기막(180q)을 노광하여 제1 보호막(180n) 일부를 노출시키는 제1 개구부(185a)와 제2 개구부(185b)를 형성한다.
제1 보호막(180n)은 반도체(154)가 비정질 규소로 만들어진 경우에는 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 산화규소(SiOx)와 질화규소(SiNx)가 차례로 적층되어 형성될 수 있다.
유기막(180q)은 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 형성될 수 있다.
다음으로, 도 1 및 도 9를 참조하면, 유기막(180q) 위에 개구영역(OA)을 포함하는 공통 전극(270)을 형성한다.
이때, 공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있으며, 개구영역(OA)은 드레인 전극(175) 주변에 대응하는 영역에 배치되어 직사각형 형태를 하고 있다.
다음으로, 제1 보호막(180n), 유기막(180q), 및 공통 전극(270) 상부에 제2 보호막(180z)을 적층한다.
다음으로, 도 1 및 도 10을 참조하면, 제2 보호막(180z)에 포함된 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)를 형성한다.
제1 접촉 구멍(183a)은 제1 보호막(180n)과 제2 보호막(180z)을 식각하여 드레인 전극(175)의 일부를 노출시키고, 제2 접촉 구멍(183b)는 게이트 절연막(140), 제1 보호막(180n), 및 제2 보호막(180z)을 식각하여 공통 전압선(131)의 일부를 노출시키고, 제3 접촉 구멍(183c)는 제2 보호막(180z)을 식각하여 공통 전극(270)의 일부를 노출시킨다.
여기서, 제1 접촉 구멍(183a)는 제1 개구부(185a)에 둘러싸여 있고, 제2 접촉 구멍(183b)는 제2 개구부(185b)에 둘러싸여 있다. 즉, 제1 개구부(185a)는 제1 접촉 구멍(183a)보다 더 크게 형성되고, 제2 개구부(185b)는 제2 접촉 구멍(185b)보다 더 크게 형성된다.
이때, 제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)은 개구영역(OA) 내에 형성되고, 제3 접촉 구멍(183c)은 개구영역(OA) 외에 형성된다.
또한, 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)은 게이트선(121)과 평행하면서 나란하게 위치하도록 형성된다.
다음으로, 도 1 및 도 11을 참조하면, 제2 보호막(180z), 공통 전압선(131), 및 공통 전극(270) 위에 연결 부재(193)를 형성하고, 제2 보호막(180z) 및 드레인 전극(175) 위에 화소 전극(191)을 형성한다. 연결 부재(193)와 화소 전극(191)은 전기적으로 분리되면서 동시에 형성될 수 있다.
연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉하고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉한다. 즉, 공통 전극(270)은 연결 부재(193)를 통해서 공통 전압선(131)과 연결됨으로써, 공통 전압선(131)으로부터 공통 전압을 전달 받을 수 있다.
이때, 연결 부재(193)는 게이트선(121)과 평행하면서 수평 방향으로 길게 형성된다.
화소 전극(191)은 제1 접촉 구멍(183a)을 통해서 드레인 전극(175)와 접촉한다. 또한, 화소 전극(191)은 게이트선(121)과 일부 중첩되도록 형성될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 이의 제조 방법은 공통 전극과 공통 전압선을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 길게 형성함으로써, 차광영역의 폭을 줄여 개구율을 향상시킬 수 있고, 화소 전극의 크기를 증가시켜 투과율을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 공통 전압선
140: 게이트 절연막 154: 반도체
154a: 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180n: 제1 보호막 180q: 유기막
180z: 제2 보호막 183a: 제1 접촉 구멍
183b: 제2 접촉 구멍 183c: 제3 접촉 구멍
185a: 제1 개구부 185b: 제2 개구부
191: 화소 전극 193: 연결 부재
270: 공통 전극 OA: 개구영역
L1, L2: 차광 영역의 폭

Claims (15)

  1. 기판;
    상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선;
    상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막;
    상기 게이트 절연막 위에 형성되어 있는 제1 보호막;
    상기 제1 보호막 위에 형성되어 있는 공통 전극;
    상기 공통 전극 위에 형성되어 있는 제2 보호막; 및
    상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며,
    상기 연결 부재는 상기 게이트선과 평행한 방향으로 길게 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 박막 트랜지스터 표시판.
  2. 제1항에 있어서,
    상기 화소 전극은 제1 접촉 구멍을 통해서 박막 트랜지스터의 드레인 전극과 접촉되고,
    상기 연결 부재는 제2 접촉 구멍을 통해서 상기 공통 전압선과 접촉되고, 제3 접촉 구멍을 통해서 상기 공통 전극과 접촉되는 박막 트랜지스터 표시판.
  3. 제2항에 있어서,
    상기 제1 접촉 구멍은 상기 제1 및 제2 보호막에 형성되어 있고,
    상기 제2 접촉 구멍은 상기 게이트 절연막, 제1 보호막, 및 제2 보호막에 형성되어 있고,
    상기 제3 접촉 구멍은 상기 제2 보호막에 형성되어 있는 박막 트랜지스터 표시판.
  4. 제3항에 있어서,
    상기 공통 전극은 개구영역을 포함하고,
    상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성되는 박막 트랜지스터 표시판.
  5. 제4항에 있어서,
    상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 상기 공통 전압선 사이에 위치하고, 상기 게이트선의 연장 방향과 나란한 방향으로 배열되어 있는 박막 트랜지스터 표시판.
  6. 제2항에 있어서,
    상기 제1 보호막과 상기 공통 전극 사이에 형성된 유기막을 포함하는 박막 트랜지스터 표시판.
  7. 제6항에 있어서,
    상기 유기막은 상기 제1 접촉 구멍을 둘러싸는 제1 개구부와 상기 제2 접촉 구멍을 둘러싸는 제2 개구부를 가지는 박막 트랜지스터 표시판.
  8. 제1항에 있어서,
    상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성되는 박막 트랜지스터 표시판.
  9. 기판 위에 게이트선, 게이트 전극, 및 공통 전압선을 포함하는 게이트 도전체를 형성하는 단계;
    상기 게이트 도전체 상부에 게이트 절연막을 적층하고, 상기 게이트 절연막 상부에 반도체 및 데이터선, 소스 전극, 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계;
    상기 데이터 도전체 상부에 제1 보호막 및 유기막을 적층하고, 상기 유기막을 노광하여 제1 보호막 일부를 노출시키는 제1 개구부와 제2 개구부를 형성하는 단계;
    상기 유기막 위에 개구영역을 포함하는 공통 전극을 형성하는 단계;
    상기 제1 보호막, 유기막, 및 공통 전극 상부에 제2 보호막을 적층하는 단계;
    상기 제1 보호막과 제2 보호막을 식각하여 상기 드레인 전극의 일부를 노출시키는 제1 접촉 구멍과, 상기 게이트 절연막, 제1 보호막, 및 제2 보호막을 식각하여 공통 전압선의 일부를 노출하는 제2 접촉 구멍과, 제2 보호막을 식각하여 공통 전극의 일부를 노출하는 제3 접촉 구멍을 형성하는 단계; 및
    상기 제2 보호막, 공통 전압선, 및 공통 전극 위에 연결 부재를 형성하는 단계를 포함하고,
    상기 연결 부재는 상기 게이트선과 평행한 방향으로 길게 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 상기 공통 전압선 사이에 위치하고, 상기 게이트선의 연장 방향과 나란한 방향으로 배열되어 있는 박막 트랜지스터 표시판의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성되는 박막 트랜지스터 표시판의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 개구부는 상기 제1 접촉 구멍을 둘러싸고, 상기 제2 개구부는 상기 제2 접촉 구멍을 둘러싸는 박막 트랜지스터 표시판의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 보호막 및 드레인 전극 위에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에 있어서,
    상기 화소 전극은 상기 연결부재와 전기적으로 분리되면서 동시에 형성되는 박막 트랜지스터 표시판의 제조 방법.
  15. 제13항에 있어서,
    상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성되는 박막 트랜지스터 표시판의 제조 방법.
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KR20130011856A (ko) * 2011-07-22 2013-01-30 삼성디스플레이 주식회사 표시기판 및 그 제조방법
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