KR102228900B1 - Thin film transistor array panel and manufacturing method thereof - Google Patents

Thin film transistor array panel and manufacturing method thereof Download PDF

Info

Publication number
KR102228900B1
KR102228900B1 KR1020140095095A KR20140095095A KR102228900B1 KR 102228900 B1 KR102228900 B1 KR 102228900B1 KR 1020140095095 A KR1020140095095 A KR 1020140095095A KR 20140095095 A KR20140095095 A KR 20140095095A KR 102228900 B1 KR102228900 B1 KR 102228900B1
Authority
KR
South Korea
Prior art keywords
contact hole
electrode
passivation layer
gate
line
Prior art date
Application number
KR1020140095095A
Other languages
Korean (ko)
Other versions
KR20160013487A (en
Inventor
안정욱
손승석
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140095095A priority Critical patent/KR102228900B1/en
Priority to US14/552,619 priority patent/US9496289B2/en
Publication of KR20160013487A publication Critical patent/KR20160013487A/en
Application granted granted Critical
Publication of KR102228900B1 publication Critical patent/KR102228900B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 기판; 상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선; 상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있는 제1 보호막; 상기 제1 보호막 위에 형성되어 있는 공통 전극; 상기 공통 전극 위에 형성되어 있는 제2 보호막; 및 상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며, 상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 것을 특징으로 하여, 개구율과 투과율을 향상시킬 수 있다.The thin film transistor display panel according to the present invention includes a substrate; A gate line and a common voltage line electrically separated on the substrate and formed parallel to each other; A gate insulating layer formed on the gate line and the common voltage line; A first passivation layer formed on the gate insulating layer; A common electrode formed on the first passivation layer; A second protective layer formed on the common electrode; And a pixel electrode and a connection member formed on the second passivation layer and electrically separated, wherein the connection member connects the common voltage line and the common electrode while being formed in a horizontal direction parallel to the gate line. Thus, the aperture ratio and transmittance can be improved.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}Thin film transistor display panel and manufacturing method thereof TECHNICAL FIELD [THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor display panel and a method of manufacturing the same.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.A liquid crystal display is one of the most widely used flat panel displays, and includes two display panels on which field generating electrodes such as a pixel electrode and a common electrode are formed, and a liquid crystal layer interposed therebetween. The liquid crystal display displays an image by applying a voltage to an electric field generating electrode to generate an electric field in the liquid crystal layer, determining directions of liquid crystal molecules in the liquid crystal layer through this, and controlling polarization of incident light.

액정 표시 장치에서, 게이트 도전체가 존재하는 영역은 블랙 매트릭스에 의해 차광된다. 이는 액정 표시 장치의 투과율에 직접적으로 영향을 미친다. 따라서 액정 표시 장치의 투과율을 높이기 위해서는 상기 게이트 도전체가 형성된 영역의 크기를 감소시키는 것이 중요하다.In a liquid crystal display device, a region where a gate conductor is present is shielded from light by a black matrix. This directly affects the transmittance of the liquid crystal display. Therefore, in order to increase the transmittance of the liquid crystal display, it is important to reduce the size of the region in which the gate conductor is formed.

본 발명이 이루고자 하는 기술적 과제는 공통 전압선과 공통 전극을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 형성함으로써, 투과율을 개선한 박막 트랜지스터 표시판 및 이의 제조방법을 제공하는 것이다.An object of the present invention is to provide a thin film transistor display panel having improved transmittance and a method of manufacturing the same by forming a connection member connecting a common voltage line and a common electrode in a horizontal direction parallel to a gate line.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판; 상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선; 상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막; 상기 게이트 절연막 위에 형성되어 있는 제1 보호막; 상기 제1 보호막 위에 형성되어 있는 공통 전극; 상기 공통 전극 위에 형성되어 있는 제2 보호막; 및 상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며, 상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성되면서 상기 공통 전압선과 공통 전극을 연결한다.In order to solve this problem, a thin film transistor display panel according to an exemplary embodiment of the present invention includes a substrate; A gate line and a common voltage line electrically separated on the substrate and formed parallel to each other; A gate insulating layer formed on the gate line and the common voltage line; A first passivation layer formed on the gate insulating layer; A common electrode formed on the first passivation layer; A second protective layer formed on the common electrode; And a pixel electrode and a connection member formed on the second passivation layer and electrically separated, wherein the connection member is formed in a horizontal direction parallel to the gate line and connects the common voltage line and the common electrode.

상기 화소 전극은 제1 접촉 구멍을 통해서 박막 트랜지스터의 드레인 전극과 접촉되고, 상기 연결 부재는 제2 접촉 구멍을 통해서 상기 공통 전압선과 접촉되고, 제3 접촉 구멍을 통해서 상기 공통 전극과 접촉될 수 있다.The pixel electrode may contact the drain electrode of the thin film transistor through a first contact hole, and the connection member may contact the common voltage line through a second contact hole, and may contact the common electrode through a third contact hole. .

상기 제1 접촉 구멍은 상기 제1 및 제2 보호막에 형성되고, 상기 제2 접촉 구멍은 상기 게이트 절연막, 제1 보호막, 및 제2 보호막에 형성되고, 상기 제3 접촉 구멍은 상기 제2 보호막에 형성될 수 있다.The first contact hole is formed in the first and second protective layers, the second contact hole is formed in the gate insulating layer, the first protective layer, and the second protective layer, and the third contact hole is formed in the second protective layer. Can be formed.

상기 공통 전극은 개구영역을 포함하고, 상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성될 수 있다.The common electrode may include an opening region, the first and second contact holes may be formed in the opening region, and the third contact hole may be formed outside the opening region.

상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 평행하면서 나란하게 위치할 수 있다.The first contact hole, the second contact hole, and the third contact hole may be positioned in parallel and parallel to the gate line.

상기 제1 보호막과 상기 공통 전극 사이에 형성된 유기막을 포함할 수 있다.It may include an organic layer formed between the first passivation layer and the common electrode.

상기 유기막은 상기 제1 접촉 구멍을 둘러싸는 제1 개구부와 상기 제2 접촉 구멍을 둘러싸는 제2 개구부를 가질 수 있다.The organic layer may have a first opening surrounding the first contact hole and a second opening surrounding the second contact hole.

상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성될 수 있다.The pixel electrode may be formed to partially overlap the gate line.

본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선, 게이트 전극, 및 공통 전압선을 포함하는 게이트 도전체를 형성하는 단계; 상기 게이트 도전체 상부에 게이트 절연막을 적층하고, 상기 게이트 절연막 상부에 반도체 및 데이터선, 소스 전극, 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계; 상기 데이터 도전체 상부에 제1 보호막 및 유기막을 적층하고, 상기 유기막을 노광하여 제1 보호막 일부를 노출시키는 제1 개구부와 제2 개구부를 형성하는 단계; 상기 유기막 위에 개구영역을 포함하는 공통 전극을 형성하는 단계; 상기 제1 보호막, 유기막, 및 공통 전극 상부에 제2 보호막을 적층하는 단계; 상기 제1 보호막과 제2 보호막을 식각하여 상기 드레인 전극의 일부를 노출시키는 제1 접촉 구멍과, 상기 게이트 절연막, 제1 보호막, 및 제2 보호막을 식각하여 공통 전압선의 일부를 노출하는 제2 접촉 구멍과, 제2 보호막을 식각하여 공통 전극의 일부를 노출하는 제3 접촉 구멍을 형성하는 단계; 및 상기 제2 보호막, 공통 전압선, 및 공통 전극 위에 연결 부재를 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor display panel according to an exemplary embodiment of the present invention includes forming a gate conductor including a gate line, a gate electrode, and a common voltage line on a substrate; Stacking a gate insulating layer on the gate conductor and forming a data conductor including a semiconductor and a data line, a source electrode, and a drain electrode on the gate insulating layer; Stacking a first passivation layer and an organic layer on the data conductor, and exposing the organic layer to expose a portion of the first passivation layer to form a first opening and a second opening; Forming a common electrode including an opening area on the organic layer; Laminating a second passivation layer over the first passivation layer, the organic layer, and the common electrode; A first contact hole exposing a portion of the drain electrode by etching the first and second protective layers, and a second contact exposing a portion of a common voltage line by etching the gate insulating layer, the first protective layer, and the second protective layer Forming a third contact hole exposing a portion of the common electrode by etching the hole and the second passivation layer; And forming a connection member on the second passivation layer, the common voltage line, and the common electrode.

상기 연결 부재는 상기 게이트선과 평행한 수평 방향으로 형성될 수 있다.The connection member may be formed in a horizontal direction parallel to the gate line.

상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성될 수 있다.The first and second contact holes may be formed in the opening area, and the third contact hole may be formed outside the opening area.

상기 제1 개구부는 상기 제1 접촉 구멍을 둘러싸고, 상기 제2 개구부는 상기 제2 접촉 구멍을 둘러쌀 수 있다.The first opening may surround the first contact hole, and the second opening may surround the second contact hole.

상기 제2 보호막 및 드레인 전극 위에 화소 전극을 형성하는 단계를 포함할 수 있다.It may include forming a pixel electrode on the second passivation layer and the drain electrode.

상기 화소 전극은 상기 연결부재와 전기적으로 분리되면서 동시에 형성될 수 있다.The pixel electrode may be formed simultaneously while being electrically separated from the connection member.

상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성될 수 있다.The pixel electrode may be formed to partially overlap the gate line.

이상과 같이 본 발명의 박막 트랜지스터 표시판 및 이의 제조 방법은 공통 전극과 공통 전압선을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 길게 형성함으로써, 차광영역의 폭을 줄여 개구율을 향상시킬 수 있고, 화소 전극의 크기를 증가시켜 투과율을 향상시킬 수 있다.As described above, in the thin film transistor display panel and the method of manufacturing the same, the connection member connecting the common electrode and the common voltage line is formed long in a horizontal direction parallel to the gate line, thereby reducing the width of the light-shielding area and improving the aperture ratio. Transmittance can be improved by increasing the size of the electrode.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 박막 트랜지스터 표시판의 A 영역을 확대하여 도시한 도면이다.
도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 5는 도 4의 박막 트랜지스터 표시판의 B 영역을 확대하여 도시한 도면이다.
도 6은 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅵ-Ⅵ 선을 따라 잘라 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 개략적인 제조 공정 단면도이다.1 is a plan view of a thin film transistor panel according to an exemplary embodiment of the present invention.
FIG. 2 is an enlarged view illustrating a region A of the thin film transistor display panel of FIG. 1.
3 is a cross-sectional view of the thin film transistor display panel according to the embodiment illustrated in FIG. 1 taken along line III-III.
4 is a cross-sectional view of a thin film transistor panel according to a comparative example of the present invention.
5 is an enlarged view illustrating a region B of the thin film transistor display panel of FIG. 4.
6 is a cross-sectional view of the thin film transistor display panel according to the embodiment illustrated in FIG. 5 taken along the line VI-VI.
7 to 11 are schematic cross-sectional views of a manufacturing process of a thin film transistor panel according to an exemplary embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.With reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art can easily implement the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thicknesses are enlarged to clearly express various layers and regions. Like reference numerals are attached to similar parts throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where there is another part in the middle. Conversely, when one part is "directly above" another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고하여 상세히 설명한다.Now, a thin film transistor panel according to an exemplary embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the drawings.

먼저 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 내지 도 3을 참고하여 설명한다.First, a thin film transistor panel according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 3.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 표시판의 A 영역을 확대하여 도시한 도면이고, 도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이다.1 is a plan view of a thin film transistor panel according to an exemplary embodiment of the present invention, FIG. 2 is an enlarged view of a region A of the thin film transistor panel of FIG. 1, and FIG. 3 is A cross-sectional view of the thin film transistor display panel cut along the line III-III.

도 1 내지 도 3을 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121) 및 공통 전압선(131)을 포함하는 게이트 도전체가 형성되어 있다.1 to 3, a gate conductor including a gate line 121 and a common voltage line 131 is formed on an insulating substrate 110 made of transparent glass or plastic.

게이트선(121)은 게이트 전극(124) 및 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다.The gate line 121 includes a gate electrode 124 and a wide end portion (not shown) for connection with another layer or an external driving circuit.

게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.The gate line 121 is an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, a copper-based metal such as copper (Cu) or a copper alloy, and a molybdenum (Mo) or molybdenum alloy, etc. It may be made of molybdenum-based metal, chromium (Cr), tantalum (Ta), and titanium (Ti). However, the gate line 121 may have a multilayer structure including at least two conductive layers having different physical properties.

게이트 도전체(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.A gate insulating film 140 made of silicon nitride (SiNx) or silicon oxide (SiOx) is formed on the gate conductor 121. The gate insulating layer 140 may have a multilayer structure including at least two insulating layers having different physical properties.

특히, 후술하는 반도체(154)가 비정질 규소로 만들어진 경우에는 게이트 절연막(140)은 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 게이트 절연막(140)은 질화규소(SiNx)와 산화규소(SiOx)가 차례로 적층되어 형성될 수 있다.In particular, when the semiconductor 154 to be described later is made of amorphous silicon, the gate insulating layer 140 is formed of silicon nitride (SiNx), and when the semiconductor 154 is an oxide semiconductor, the gate insulating layer 140 is formed of silicon nitride (SiNx) and Silicon oxide (SiOx) may be sequentially stacked to be formed.

이때, 게이트 절연막(140)에는 제2 접촉 구멍(183b)이 형성되어 있다.At this time, a second contact hole 183b is formed in the gate insulating layer 140.

공통 전압선(131)은 게이트선(121)과 평행할 수 있으며, 게이트선(121)과 동일 물질로 이루어질 수 있다. 공통 전압선(131)은 일정한 공통 전압을 전달하고, 공통 전극(270)과의 접속을 위한 확장부를 포함한다.The common voltage line 131 may be parallel to the gate line 121 and may be made of the same material as the gate line 121. The common voltage line 131 transmits a constant common voltage and includes an extension part for connection with the common electrode 270.

게이트 절연막(140) 위에는 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체(154)가 형성되어 있다. 반도체(154)는 산화물 반도체를 포함할 수 있다.A semiconductor 154 made of amorphous silicon or polycrystalline silicon is formed on the gate insulating layer 140. The semiconductor 154 may include an oxide semiconductor.

반도체(154) 위에는 저항성 접촉 부재(154a)가 형성되어 있다. 저항성 접촉 부재는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(154a)는 쌍을 이루어 반도체(154) 위에 배치될 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(154a)는 생략 가능하다.An ohmic contact member 154a is formed on the semiconductor 154. The ohmic contact member may be made of a material such as n+ hydrogenated amorphous silicon doped with an n-type impurity such as phosphorus at a high concentration, or may be made of a silicide. The ohmic contact members 154a may form a pair and be disposed on the semiconductor 154. When the semiconductor 154 is an oxide semiconductor, the ohmic contact member 154a may be omitted.

저항성 접촉 부재(154a) 및 게이트 절연막(140) 위에는 데이터 도전체가 형성되어 있다. 데이터 도전체는 소스 전극(173)을 포함하는 데이터선(171)과, 드레인 전극(175)을 포함한다.A data conductor is formed on the ohmic contact member 154a and the gate insulating layer 140. The data conductor includes a data line 171 including a source electrode 173 and a drain electrode 175.

데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.The data line 171 includes a wide end portion (not shown) for connection with another layer or an external driving circuit. The data line 171 transmits a data signal and mainly extends in a vertical direction to cross the gate line 121.

이 때, 데이터선(171)은 액정 표시 장치의 최대 투과율을 얻기 위해서 굽어진 형상을 갖는 제1 굴곡부를 가질 수 있으며, 굴곡부는 화소 영역의 중간 영역에서 서로 만나 V자 형태를 이룰 수 있다. 화소 영역의 중간 영역에는 제1 굴곡부와 소정의 각도를 이루도록 굽어진 제2 굴곡부를 더 포함할 수 있다.In this case, the data line 171 may have a first curved portion having a curved shape in order to obtain a maximum transmittance of the liquid crystal display, and the curved portions may meet each other in an intermediate region of the pixel area to form a V-shape. The middle region of the pixel area may further include a second bent portion bent to form a predetermined angle with the first bent portion.

데이터선(171)의 제1 굴곡부는 게이트선(121)이 뻗어 있는 방향(x 방향)과 90도를 이루는 세로 기준선(y, y방향으로 뻗어 있는 기준선)과 약 7°정도 이루도록 굽어 있을 수 있다. 화소 영역의 중간 영역에 배치되어 있는 제2 굴곡부는 제1 굴곡부와 약 7° 내지 약 15°정도 이루도록 더 굽어 있을 수 있다.The first bent portion of the data line 171 may be bent to form about 7° with a vertical reference line (reference line extending in the y and y directions) 90 degrees to the direction in which the gate line 121 extends (x direction). . The second bent portion disposed in the middle area of the pixel area may be further bent to form about 7° to about 15° with the first bent portion.

소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다.The source electrode 173 is a part of the data line 171 and is disposed on the same line as the data line 171. The drain electrode 175 is formed to extend parallel to the source electrode 173. Accordingly, the drain electrode 175 is parallel to a part of the data line 171.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.The gate electrode 124, the source electrode 173, and the drain electrode 175 form one thin film transistor (TFT) together with the semiconductor 154, and a channel of the thin film transistor is a source electrode 173 ) Is formed in the semiconductor 154 between the drain electrode 175.

데이터선(171)과 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있으며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171)과 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 데이터선(171)의 폭은 약 3.5㎛±0.75 정도일 수 있다.The data line 171 and the drain electrode 175 may be made of a refractory metal such as molybdenum, chromium, tantalum, and titanium, or an alloy thereof, and a refractory metal film (not shown) and a low-resistance conductive film ( (Not shown) may have a multilayer structure. Examples of the multilayer structure include a double layer of a lower layer of chromium or molybdenum (alloy) and an upper layer of aluminum (alloy), a triple layer of a lower layer of molybdenum (alloy) and an intermediate layer of aluminum (alloy) and an upper layer of molybdenum (alloy). However, the data line 171 and the drain electrode 175 may be made of various other metals or conductors. The width of the data line 171 may be about 3.5 μm±0.75.

데이터 도전체(171, 173, 175), 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에는 제1 보호막(180n)이 배치되어 있다. 제1 보호막(180n)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.A first passivation layer 180n is disposed on the exposed portions of the data conductors 171, 173, and 175, the gate insulating layer 140, and the semiconductor 154. The first passivation layer 180n may be made of an organic insulating material or an inorganic insulating material.

특히, 반도체(154)가 비정질 규소로 만들어진 경우에는 제1 보호막(180n)은 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 제1 보호막(180n)은 산화규소(SiOx)와 질화규소(SiNx)가 차례로 적층되어 형성될 수 있다.In particular, when the semiconductor 154 is made of amorphous silicon, the first passivation layer 180n is formed of silicon nitride (SiNx), and when the semiconductor 154 is an oxide semiconductor, the first passivation layer 180n is silicon oxide (SiOx). And silicon nitride (SiNx) may be sequentially stacked to be formed.

이때, 제1 보호막(180n)에는 제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)이 형성되어 있다.In this case, a first contact hole 183a and a second contact hole 183b are formed in the first passivation layer 180n.

제1 보호막(180n) 위에는 유기막(180q)이 배치되어 있다.An organic layer 180q is disposed on the first passivation layer 180n.

유기막(180q)은 제1 접촉 구멍(183a)을 둘러싸는 제1 개구부(185a)와 제2 접촉 구멍(183b)을 둘러싸는 제2 개구부(185b)를 가지고 있다. 제1 개구부(185a)는 제1 접촉 구멍(183a)을 둘러싸기 위해서 제1 접촉 구멍(183a)의 폭보다 더 넓게 형성되고, 제2 개구부(185b)는 제2 접촉 구멍(183b)을 둘러싸기 위해서 제2 접촉 구멍(183b)의 폭보다 더 넓게 형성되어 있다.The organic layer 180q has a first opening 185a surrounding the first contact hole 183a and a second opening 185b surrounding the second contact hole 183b. The first opening 185a is formed wider than the width of the first contact hole 183a to surround the first contact hole 183a, and the second opening 185b surrounds the second contact hole 183b. For this reason, it is formed wider than the width of the second contact hole 183b.

유기막(180q) 위에는 공통 전극(common electrode)(270)이 형성되어 있다.A common electrode 270 is formed on the organic layer 180q.

공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있으며, 드레인 전극(175) 주변에 대응하는 영역에 배치되어 있는 개구영역(OA)을 갖는다.The common electrode 270 has a planar shape and is formed as a plate over the entire surface of the substrate 110 and has an opening area OA disposed in a region corresponding to the periphery of the drain electrode 175.

공통 전극(270)에 포함된 개구영역(OA)은 직사각형 형태를 하고 있다.The opening area OA included in the common electrode 270 has a rectangular shape.

공통 전극(270) 위에는 제2 보호막(180z)이 형성되어 있다.A second passivation layer 180z is formed on the common electrode 270.

제2 보호막(180z)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.The second passivation layer 180z may be made of an organic insulating material or an inorganic insulating material.

제2 보호막(180z)에는 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)이 형성되어 있다.A first contact hole 183a, a second contact hole 183b, and a third contact hole 183c are formed in the second passivation layer 180z.

제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)은 공통 전극(270)의 개구영역(OA) 내에 위치하고, 제3 접촉 구멍(183c)은 공통 전극(270)의 개구영역(OA) 외에 위치한다. 또한, 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)는 게이트선(121)과 평행하면서 나란하게 위치하고 있다. The first contact hole 183a and the second contact hole 183b are located in the open area OA of the common electrode 270, and the third contact hole 183c is in addition to the open area OA of the common electrode 270. Located. Further, the first contact hole 183a, the second contact hole 183b, and the third contact hole 183c are positioned in parallel and parallel to the gate line 121.

제2 보호막(180z) 위에는 화소 전극(191)과 연결 부재(193)가 전기적으로 분리되어 형성되어 있다. 화소 전극(191)과 연결 부재(193)는 동일한 물질로 이루어질 수 있으며, 동시 공정으로 형성될 수 있다.The pixel electrode 191 and the connection member 193 are formed on the second passivation layer 180z by being electrically separated from each other. The pixel electrode 191 and the connection member 193 may be made of the same material, and may be formed through a simultaneous process.

화소 전극(191)은 데이터선(171)의 제1 굴곡부 및 제2 굴곡부와 거의 나란한 굴곡변(curved edge)을 포함한다. 화소 전극(191)은 복수의 제1 절개부를 가지며, 복수의 제1 절개부에 의해 정의되는 복수의 제1 가지 전극(192)을 포함한다.The pixel electrode 191 includes curved edges substantially parallel to the first and second curved portions of the data line 171. The pixel electrode 191 has a plurality of first cutouts, and includes a plurality of first branch electrodes 192 defined by the plurality of first cutouts.

이때, 화소 전극(191)은 제1 접촉 구멍(183a)을 통해서 박막 트랜지스터의 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)로부터 전압을 인가 받는다.In this case, the pixel electrode 191 is physically and electrically connected to the drain electrode 175 of the thin film transistor through the first contact hole 183a and receives a voltage from the drain electrode 175.

연결 부재(193)는 제2 보호막(180z) 위에서 공통 전극(270)과 공통 전압선(131)을 전기적으로 연결한다.The connection member 193 electrically connects the common electrode 270 and the common voltage line 131 on the second passivation layer 180z.

보다 구체적으로, 연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되어 있고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되어 있다.More specifically, the connection member 193 is in contact with the common voltage line 131 through the second contact hole 183b and the common electrode 270 through the third contact hole 183c.

즉, 공통 전극(270)은 연결 부재(193)를 통해서 공통 전압선(131)으로부터 일정한 크기의 공통 전압을 전달 받을 수 있다.That is, the common electrode 270 may receive a common voltage of a predetermined size from the common voltage line 131 through the connection member 193.

이때, 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성됨으로써, 블랙 매트릭스(미도시)에 의해 차광되는 영역의 폭(L1)을 줄여 개구율을 향상시킬 수 있다.In this case, since the connection member 193 is formed to be elongated in a horizontal direction parallel to the gate line 121, the width L1 of a region shielded from light by a black matrix (not shown) can be reduced to improve the aperture ratio.

또한, 공통 전극(270)과 공통 전압선(131)을 연결하는 연결 부재(193)가 수직 방향으로 형성되지 않고 수평 방향으로 길게 형성됨으로써, 화소 전극(191)을 게이트선(121)과 일부 중첩(P)되게 형성하여 화소 전극(191)의 크기를 증가시킬 수 있고, 이로 인해 투과율을 향상시킬 수 있다.
In addition, since the connection member 193 connecting the common electrode 270 and the common voltage line 131 is not formed in a vertical direction but is elongated in a horizontal direction, the pixel electrode 191 is partially overlapped with the gate line 121 ( By forming P), the size of the pixel electrode 191 can be increased, and thus transmittance can be improved.

이하에서는 도 4 내지 6를 참고하여 본 발명 비교예에 따른 박막 트랜지스터를 설명한다. 특히, 도 1 내지 3에 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판과의 차이점에 대해 설명하고, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.Hereinafter, a thin film transistor according to a comparative example of the present invention will be described with reference to FIGS. 4 to 6. In particular, differences from the TFT panel according to the exemplary embodiment of the present invention illustrated in FIGS. 1 to 3 will be described, and the same reference numerals are assigned to the same configurations, and repeated descriptions of the same configurations will be omitted.

도 4는 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 단면도이고, 도 5는 도 4의 박막 트랜지스터 표시판의 B 영역을 확대하여 도시한 도면이고, 도 6은 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판을 Ⅵ-Ⅵ 선을 따라 잘라 도시한 단면도이다. 4 is a cross-sectional view of a thin film transistor display panel according to a comparative example of the present invention, FIG. 5 is an enlarged view of a region B of the thin film transistor display panel of FIG. 4, and FIG. 6 is a thin film according to the embodiment shown in FIG. 5. A cross-sectional view of the transistor panel cut along the line VI-VI.

도 4 내지 도 6을 참조하면, 공통 전압선(131)과 공통 전극(270)이 연결 부재(193)을 통해서 전기적으로 연결되어 있다.4 to 6, a common voltage line 131 and a common electrode 270 are electrically connected through a connection member 193.

보다 구체적으로, 공통 전압선(131)과 연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 접촉되어 있고, 공통 전극(270)과 연결 부재(193)는 제3 접촉 구멍(183c)을 통해서 접촉되어 있다.More specifically, the common voltage line 131 and the connection member 193 are in contact with each other through the second contact hole 183b, and the common electrode 270 and the connection member 193 are in contact with the third contact hole 183c. Are in contact.

이때, 제2 접촉 구멍(183b)과 제3 접촉 구멍(183c)은 데이터선(171)과 평행하면서 나란하게 위치하고 있다. 즉, 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되는 연결 부재(193)는 데이터선(171)과 평행한 수직 방향으로 길게 형성되어 있다.In this case, the second contact hole 183b and the third contact hole 183c are positioned parallel and parallel to the data line 171. That is, the connection member 193 in contact with the common voltage line 131 through the second contact hole 183b and the common electrode 270 through the third contact hole 183c is parallel to the data line 171. It is formed long in one vertical direction.

즉, 본 발명의 비교예에 따른 박막 트랜지스터 표시판의 연결 부재(193)가 데이터선(171)과 평행한 수직 방향으로 길게 형성되기 때문에 게이트 도전체 및 박막 트랜지스터 등이 위치하면서 블랙 매트릭스에 의해 차광되는 영역의 폭(L2)을 줄이는데 한계가 있다.That is, since the connection member 193 of the thin film transistor display panel according to the comparative example of the present invention is formed to be elongated in a vertical direction parallel to the data line 171, the gate conductor and the thin film transistor are positioned and shielded from light by the black matrix. There is a limit to reducing the width L2 of the region.

반면에, 앞에서 설명하였듯이, 도 1 내지 도 3에 의해 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제2 접촉 구멍(183b)과 제3 접촉 구멍(183c)은 게이트선(121)과 평행하면서 나란하게 위치하고 있다. 즉, 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉되고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉되는 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성되어 있다.On the other hand, as described above, the second contact hole 183b and the third contact hole 183c of the thin film transistor display panel according to the embodiment of the present invention illustrated by FIGS. 1 to 3 are parallel to the gate line 121. And are located side by side. That is, the connection member 193 in contact with the common voltage line 131 through the second contact hole 183b and the common electrode 270 through the third contact hole 183c is parallel to the gate line 121 It is formed long in one horizontal direction.

이로 인해, 비교예에 따른 박막 트랜지스터 표시판에 포함된 차광 영역의 폭(L2)에 비하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 차광 영역의 폭(L1)을 줄일 수 있어 투과율을 향상시킬 수 있다.Accordingly, compared to the width L2 of the light-shielding region included in the thin film transistor display panel according to the comparative example, the thin film transistor display panel according to the present embodiment can reduce the width L1 of the light-shielding region, thereby improving transmittance. I can.

또한, 화소 전극(191)은 도전체로 이루어진 연결 부재(193)와 일정 거리를 두고 형성해야 하는데, 본 발명의 비교예에 따른 박막 트랜지스터 표시판은 연결 부재(193)가 데이터선(171)과 평행한 수직 방향으로 길게 형성되기 때문에 화소 전극(191)의 크기를 증가시키는데 한계가 있다.In addition, the pixel electrode 191 should be formed at a predetermined distance from the connection member 193 made of a conductor. In the thin film transistor display panel according to the comparative example of the present invention, the connection member 193 is parallel to the data line 171. Since it is formed long in the vertical direction, there is a limit to increasing the size of the pixel electrode 191.

이에 반하여, 도 1 내지 도 3에 의해 도시한 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 포함된 연결 부재(193)는 게이트선(121)과 평행한 수평 방향으로 길게 형성됨으로써, 즉 세로 변이 짧게 형성되므로 화소 전극(191)을 게이트선(121)과 일부 중첩(P)되게 형성하여 화소 전극(191)의 크기를 증가시킬 수 있고, 이로 인해 투과율을 향상시킬 수 있다.
On the other hand, the connection member 193 included in the thin film transistor display panel according to the embodiment of the present invention illustrated by FIGS. Since it is formed, the pixel electrode 191 may be partially overlapped (P) with the gate line 121 to increase the size of the pixel electrode 191, thereby improving transmittance.

이하에서는, 도 7 내지 도 11을 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.Hereinafter, a method of manufacturing a thin film transistor panel according to an exemplary embodiment will be described with reference to FIGS. 7 to 11.

도 7 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 1 내지 도 3에 따른 박막 트랜지스터 표시판의 제조 공정에 관한 것이다. 7 to 11 are schematic cross-sectional views of a manufacturing process of the thin film transistor panel according to an exemplary embodiment of the present invention, which are related to the manufacturing process of the thin film transistor panel according to FIGS. 1 to 3 described above.

도 7을 참고하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 및 공통 전압선(131)을 포함하는 게이트 도전체를 형성한다.Referring to FIG. 7, a gate conductor including a gate line 121, a gate electrode 124, and a common voltage line 131 is formed on an insulating substrate 110 made of transparent glass or plastic.

게이트 도전체는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위일 수 있다.Gate conductors are aluminum-based metals such as aluminum (Al) or aluminum alloys, silver-based metals such as silver (Ag) or silver alloys, copper-based metals such as copper (Cu) or copper alloys, and molybdenum-based metals such as molybdenum (Mo) or molybdenum alloys. It may be metal, chromium (Cr), tantalum (Ta), and titanium (Ti).

다음으로, 상기 게이트 도전체 상부에 게이트 절연막(140)을 적층하고, 상기 게이트 절연막(140) 상부에 반도체(154), 데이터선(171), 소스 전극(173), 드레인 전극(175)을 포함하는 데이터 도전체를 형성한다.Next, a gate insulating layer 140 is stacked on the gate conductor, and a semiconductor 154, a data line 171, a source electrode 173, and a drain electrode 175 are included on the gate insulating layer 140. To form a data conductor.

이때, 게이트 절연막(140)은 반도체(154)가 비정질 규소로 만들어진 경우에는 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 질화규소(SiNx)와 산화규소(SiOx)가 차례로 적층되어 형성될 수 있다.At this time, the gate insulating layer 140 is formed of silicon nitride (SiNx) when the semiconductor 154 is made of amorphous silicon, and silicon nitride (SiNx) and silicon oxide (SiOx) are sequentially stacked when the semiconductor 154 is an oxide semiconductor. Can be formed.

반도체(154)는 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있고, 산화물 반도체로 형성될 수 있다. 산화물 반도체로는 인듐 갈륨 아연 산화물(In-Ga-Zn-O), 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 등을 그 예로 들 수 있다.The semiconductor 154 may be made of amorphous silicon or polycrystalline silicon, and may be formed of an oxide semiconductor. Examples of the oxide semiconductor include indium gallium zinc oxide (In-Ga-Zn-O), zinc oxide (ZnO), and indium zinc oxide (InZnO).

반도체(154) 위에는 저항성 접촉 부재(154a)가 형성될 수 있고, 반도체(154)가 산화물 반도체인 경우에는 저항성 접촉 부재(154a)는 생략 가능하다.The ohmic contact member 154a may be formed on the semiconductor 154, and when the semiconductor 154 is an oxide semiconductor, the ohmic contact member 154a may be omitted.

데이터 도전체는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위일 수 있다.Data conductors are aluminum-based metals such as aluminum (Al) or aluminum alloys, silver-based metals such as silver (Ag) or silver alloys, copper-based metals such as copper (Cu) or copper alloys, and molybdenum-based metals such as molybdenum (Mo) or molybdenum alloys. It may be metal, chromium (Cr), tantalum (Ta), and titanium (Ti).

다음으로, 도 8을 참조하면, 데이터 도전체 상부에 제1 보호막(180n) 및 유기막(180q)을 차례로 적층하고, 유기막(180q)을 노광하여 제1 보호막(180n) 일부를 노출시키는 제1 개구부(185a)와 제2 개구부(185b)를 형성한다.Next, referring to FIG. 8, a first passivation layer 180n and an organic layer 180q are sequentially stacked on the data conductor, and a portion of the first passivation layer 180n is exposed by exposing the organic layer 180q. A first opening 185a and a second opening 185b are formed.

제1 보호막(180n)은 반도체(154)가 비정질 규소로 만들어진 경우에는 질화규소(SiNx)로 형성되고, 반도체(154)가 산화물 반도체인 경우에는 산화규소(SiOx)와 질화규소(SiNx)가 차례로 적층되어 형성될 수 있다.The first passivation layer 180n is formed of silicon nitride (SiNx) when the semiconductor 154 is made of amorphous silicon, and silicon oxide (SiOx) and silicon nitride (SiNx) are sequentially stacked when the semiconductor 154 is an oxide semiconductor. Can be formed.

유기막(180q)은 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 형성될 수 있다.The organic layer 180q may be formed of an organic insulating material such as photo acryl or benzocyclobutene (BCB).

다음으로, 도 1 및 도 9를 참조하면, 유기막(180q) 위에 개구영역(OA)을 포함하는 공통 전극(270)을 형성한다.Next, referring to FIGS. 1 and 9, a common electrode 270 including an opening area OA is formed on the organic layer 180q.

이때, 공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있으며, 개구영역(OA)은 드레인 전극(175) 주변에 대응하는 영역에 배치되어 직사각형 형태를 하고 있다.In this case, the common electrode 270 has a planar shape and is formed as a plate over the entire surface of the substrate 110, and the opening area OA is disposed in a region corresponding to the periphery of the drain electrode 175 to have a rectangular shape.

다음으로, 제1 보호막(180n), 유기막(180q), 및 공통 전극(270) 상부에 제2 보호막(180z)을 적층한다.Next, a second passivation layer 180z is stacked on the first passivation layer 180n, the organic layer 180q, and the common electrode 270.

다음으로, 도 1 및 도 10을 참조하면, 제2 보호막(180z)에 포함된 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)를 형성한다.Next, referring to FIGS. 1 and 10, a first contact hole 183a, a second contact hole 183b, and a third contact hole 183c included in the second passivation layer 180z are formed.

제1 접촉 구멍(183a)은 제1 보호막(180n)과 제2 보호막(180z)을 식각하여 드레인 전극(175)의 일부를 노출시키고, 제2 접촉 구멍(183b)는 게이트 절연막(140), 제1 보호막(180n), 및 제2 보호막(180z)을 식각하여 공통 전압선(131)의 일부를 노출시키고, 제3 접촉 구멍(183c)는 제2 보호막(180z)을 식각하여 공통 전극(270)의 일부를 노출시킨다.The first contact hole 183a exposes a part of the drain electrode 175 by etching the first passivation layer 180n and the second passivation layer 180z, and the second contact hole 183b includes the gate insulating layer 140 and the second passivation layer 180z. The first passivation layer 180n and the second passivation layer 180z are etched to expose a part of the common voltage line 131, and the third contact hole 183c is formed by etching the second passivation layer 180z. Expose some.

여기서, 제1 접촉 구멍(183a)는 제1 개구부(185a)에 둘러싸여 있고, 제2 접촉 구멍(183b)는 제2 개구부(185b)에 둘러싸여 있다. 즉, 제1 개구부(185a)는 제1 접촉 구멍(183a)보다 더 크게 형성되고, 제2 개구부(185b)는 제2 접촉 구멍(185b)보다 더 크게 형성된다.Here, the first contact hole 183a is surrounded by the first opening 185a, and the second contact hole 183b is surrounded by the second opening 185b. That is, the first opening 185a is formed larger than the first contact hole 183a, and the second opening 185b is formed larger than the second contact hole 185b.

이때, 제1 접촉 구멍(183a)과 제2 접촉 구멍(183b)은 개구영역(OA) 내에 형성되고, 제3 접촉 구멍(183c)은 개구영역(OA) 외에 형성된다.At this time, the first contact hole 183a and the second contact hole 183b are formed in the opening area OA, and the third contact hole 183c is formed outside the opening area OA.

또한, 제1 접촉 구멍(183a), 제2 접촉 구멍(183b), 및 제3 접촉 구멍(183c)은 게이트선(121)과 평행하면서 나란하게 위치하도록 형성된다.In addition, the first contact hole 183a, the second contact hole 183b, and the third contact hole 183c are formed to be parallel and parallel to the gate line 121.

다음으로, 도 1 및 도 11을 참조하면, 제2 보호막(180z), 공통 전압선(131), 및 공통 전극(270) 위에 연결 부재(193)를 형성하고, 제2 보호막(180z) 및 드레인 전극(175) 위에 화소 전극(191)을 형성한다. 연결 부재(193)와 화소 전극(191)은 전기적으로 분리되면서 동시에 형성될 수 있다.Next, referring to FIGS. 1 and 11, a connection member 193 is formed on the second passivation layer 180z, the common voltage line 131, and the common electrode 270, and the second passivation layer 180z and the drain electrode are A pixel electrode 191 is formed on the 175. The connection member 193 and the pixel electrode 191 may be formed simultaneously while being electrically separated.

연결 부재(193)는 제2 접촉 구멍(183b)을 통해서 공통 전압선(131)과 접촉하고, 제3 접촉 구멍(183c)을 통해서 공통 전극(270)과 접촉한다. 즉, 공통 전극(270)은 연결 부재(193)를 통해서 공통 전압선(131)과 연결됨으로써, 공통 전압선(131)으로부터 공통 전압을 전달 받을 수 있다.The connection member 193 contacts the common voltage line 131 through the second contact hole 183b and the common electrode 270 through the third contact hole 183c. That is, the common electrode 270 is connected to the common voltage line 131 through the connection member 193, so that the common voltage may be transmitted from the common voltage line 131.

이때, 연결 부재(193)는 게이트선(121)과 평행하면서 수평 방향으로 길게 형성된다.In this case, the connection member 193 is formed to be long in a horizontal direction while being parallel to the gate line 121.

화소 전극(191)은 제1 접촉 구멍(183a)을 통해서 드레인 전극(175)와 접촉한다. 또한, 화소 전극(191)은 게이트선(121)과 일부 중첩되도록 형성될 수 있다.The pixel electrode 191 contacts the drain electrode 175 through the first contact hole 183a. Also, the pixel electrode 191 may be formed to partially overlap the gate line 121.

이와 같이 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 이의 제조 방법은 공통 전극과 공통 전압선을 연결하는 연결 부재를 게이트선과 평행한 수평 방향으로 길게 형성함으로써, 차광영역의 폭을 줄여 개구율을 향상시킬 수 있고, 화소 전극의 크기를 증가시켜 투과율을 향상시킬 수 있다.As described above, in the thin film transistor display panel and the method of manufacturing the same according to an embodiment of the present invention, the connection member connecting the common electrode and the common voltage line is formed to be long in a horizontal direction parallel to the gate line, thereby reducing the width of the light-shielding area and improving the aperture ratio. In addition, the transmittance may be improved by increasing the size of the pixel electrode.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention defined in the following claims are also present. It belongs to the scope of rights of

110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 공통 전압선
140: 게이트 절연막 154: 반도체
154a: 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180n: 제1 보호막 180q: 유기막
180z: 제2 보호막 183a: 제1 접촉 구멍
183b: 제2 접촉 구멍 183c: 제3 접촉 구멍
185a: 제1 개구부 185b: 제2 개구부
191: 화소 전극 193: 연결 부재
270: 공통 전극 OA: 개구영역
L1, L2: 차광 영역의 폭110: insulating substrate 121: gate line
124: gate electrode 131: common voltage line
140: gate insulating film 154: semiconductor
154a: ohmic contact member 171: data line
173: source electrode 175: drain electrode
180n: first passivation layer 180q: organic layer
180z: second protective film 183a: first contact hole
183b: second contact hole 183c: third contact hole
185a: first opening 185b: second opening
191: pixel electrode 193: connecting member
270: common electrode OA: open area
L1, L2: width of the shading area

Claims (15)

기판;
상기 기판 상부에 전기적으로 분리되면서 서로 평행하게 형성되어 있는 게이트선 및 공통 전압선;
상기 게이트선과 공통 전압선 위에 형성되어 있는 게이트 절연막;
상기 게이트 절연막 위에 형성되어 있는 제1 보호막;
상기 제1 보호막 위에 형성되어 있는 공통 전극;
상기 공통 전극 위에 형성되어 있는 제2 보호막; 및
상기 제2 보호막 위에 형성되어 있으며, 전기적으로 분리되어 있는 화소 전극 및 연결 부재를 포함하며,
상기 연결 부재는 상기 게이트선과 평행한 방향으로 길게 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 박막 트랜지스터 표시판.Board;
A gate line and a common voltage line electrically separated on the substrate and formed parallel to each other;
A gate insulating layer formed on the gate line and the common voltage line;
A first passivation layer formed on the gate insulating layer;
A common electrode formed on the first passivation layer;
A second protective layer formed on the common electrode; And
A pixel electrode and a connection member formed on the second passivation layer and electrically separated,
The connection member is formed to be elongated in a direction parallel to the gate line and connects the common voltage line and the common electrode. 제1항에 있어서,
상기 화소 전극은 제1 접촉 구멍을 통해서 박막 트랜지스터의 드레인 전극과 접촉되고,
상기 연결 부재는 제2 접촉 구멍을 통해서 상기 공통 전압선과 접촉되고, 제3 접촉 구멍을 통해서 상기 공통 전극과 접촉되는 박막 트랜지스터 표시판.The method of claim 1,
The pixel electrode is in contact with the drain electrode of the thin film transistor through the first contact hole,
The connection member is in contact with the common voltage line through a second contact hole and the common electrode through a third contact hole. 제2항에 있어서,
상기 제1 접촉 구멍은 상기 제1 및 제2 보호막에 형성되어 있고,
상기 제2 접촉 구멍은 상기 게이트 절연막, 제1 보호막, 및 제2 보호막에 형성되어 있고,
상기 제3 접촉 구멍은 상기 제2 보호막에 형성되어 있는 박막 트랜지스터 표시판.The method of claim 2,
The first contact hole is formed in the first and second protective films,
The second contact hole is formed in the gate insulating film, the first protective film, and the second protective film,
The third contact hole is formed in the second passivation layer. 제3항에 있어서,
상기 공통 전극은 개구영역을 포함하고,
상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성되는 박막 트랜지스터 표시판.The method of claim 3,
The common electrode includes an open area,
The first and second contact holes are formed in the opening area, and the third contact hole is formed outside the opening area. 제4항에 있어서,
상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 상기 공통 전압선 사이에 위치하고, 상기 게이트선의 연장 방향과 나란한 방향으로 배열되어 있는 박막 트랜지스터 표시판.The method of claim 4,
The first contact hole, the second contact hole, and the third contact hole are positioned between the gate line and the common voltage line, and are arranged in a direction parallel to an extension direction of the gate line. 제2항에 있어서,
상기 제1 보호막과 상기 공통 전극 사이에 형성된 유기막을 포함하는 박막 트랜지스터 표시판.The method of claim 2,
A thin film transistor panel including an organic layer formed between the first passivation layer and the common electrode. 제6항에 있어서,
상기 유기막은 상기 제1 접촉 구멍을 둘러싸는 제1 개구부와 상기 제2 접촉 구멍을 둘러싸는 제2 개구부를 가지는 박막 트랜지스터 표시판.The method of claim 6,
The organic layer has a first opening surrounding the first contact hole and a second opening surrounding the second contact hole. 제1항에 있어서,
상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성되는 박막 트랜지스터 표시판.The method of claim 1,
The pixel electrode is formed to partially overlap the gate line. 기판 위에 게이트선, 게이트 전극, 및 공통 전압선을 포함하는 게이트 도전체를 형성하는 단계;
상기 게이트 도전체 상부에 게이트 절연막을 적층하고, 상기 게이트 절연막 상부에 반도체 및 데이터선, 소스 전극, 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계;
상기 데이터 도전체 상부에 제1 보호막 및 유기막을 적층하고, 상기 유기막을 노광하여 제1 보호막 일부를 노출시키는 제1 개구부와 제2 개구부를 형성하는 단계;
상기 유기막 위에 개구영역을 포함하는 공통 전극을 형성하는 단계;
상기 제1 보호막, 유기막, 및 공통 전극 상부에 제2 보호막을 적층하는 단계;
상기 제1 보호막과 제2 보호막을 식각하여 상기 드레인 전극의 일부를 노출시키는 제1 접촉 구멍과, 상기 게이트 절연막, 제1 보호막, 및 제2 보호막을 식각하여 공통 전압선의 일부를 노출하는 제2 접촉 구멍과, 제2 보호막을 식각하여 공통 전극의 일부를 노출하는 제3 접촉 구멍을 형성하는 단계; 및
상기 제2 보호막, 공통 전압선, 및 공통 전극 위에 연결 부재를 형성하는 단계를 포함하고,
상기 연결 부재는 상기 게이트선과 평행한 방향으로 길게 형성되면서 상기 공통 전압선과 공통 전극을 연결하는 박막 트랜지스터 표시판의 제조 방법.Forming a gate conductor including a gate line, a gate electrode, and a common voltage line on the substrate;
Stacking a gate insulating layer on the gate conductor and forming a data conductor including a semiconductor and a data line, a source electrode, and a drain electrode on the gate insulating layer;
Stacking a first passivation layer and an organic layer on the data conductor, and exposing the organic layer to expose a portion of the first passivation layer to form a first opening and a second opening;
Forming a common electrode including an opening area on the organic layer;
Laminating a second passivation layer over the first passivation layer, the organic layer, and the common electrode;
A first contact hole exposing a portion of the drain electrode by etching the first and second protective layers, and a second contact exposing a portion of the common voltage line by etching the gate insulating layer, the first protective layer, and the second protective layer Forming a third contact hole exposing a portion of the common electrode by etching the hole and the second passivation layer; And
Forming a connection member on the second passivation layer, the common voltage line, and the common electrode,
The method of manufacturing a thin film transistor display panel in which the connection member is formed to extend in a direction parallel to the gate line and connects the common voltage line and the common electrode. 제9항에 있어서,
상기 제1 접촉 구멍, 제2 접촉 구멍, 및 제3 접촉 구멍은 상기 게이트선과 상기 공통 전압선 사이에 위치하고, 상기 게이트선의 연장 방향과 나란한 방향으로 배열되어 있는 박막 트랜지스터 표시판의 제조 방법.The method of claim 9,
The first contact hole, the second contact hole, and the third contact hole are positioned between the gate line and the common voltage line, and are arranged in a direction parallel to an extension direction of the gate line. 제9항에 있어서,
상기 제1 및 제2 접촉 구멍은 상기 개구영역 내에 형성되고, 상기 제3 접촉 구멍은 상기 개구영역 외에 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 9,
The first and second contact holes are formed in the opening area, and the third contact hole is formed outside the opening area. 제9항에 있어서,
상기 제1 개구부는 상기 제1 접촉 구멍을 둘러싸고, 상기 제2 개구부는 상기 제2 접촉 구멍을 둘러싸는 박막 트랜지스터 표시판의 제조 방법.The method of claim 9,
The first opening surrounds the first contact hole, and the second opening surrounds the second contact hole. 제9항에 있어서,
상기 제2 보호막 및 드레인 전극 위에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.The method of claim 9,
And forming a pixel electrode on the second passivation layer and the drain electrode. 제13항에 있어서,
상기 화소 전극은 상기 연결부재와 전기적으로 분리되면서 동시에 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 13,
The method of manufacturing a thin film transistor display panel wherein the pixel electrode is electrically separated from the connection member and formed at the same time. 제13항에 있어서,
상기 화소 전극은 상기 게이트선과 일부 중첩되게 형성되는 박막 트랜지스터 표시판의 제조 방법.The method of claim 13,
The method of manufacturing a thin film transistor panel in which the pixel electrode partially overlaps the gate line.
KR1020140095095A 2014-07-25 2014-07-25 Thin film transistor array panel and manufacturing method thereof KR102228900B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140095095A KR102228900B1 (en) 2014-07-25 2014-07-25 Thin film transistor array panel and manufacturing method thereof
US14/552,619 US9496289B2 (en) 2014-07-25 2014-11-25 Thin film transistor array panel and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140095095A KR102228900B1 (en) 2014-07-25 2014-07-25 Thin film transistor array panel and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20160013487A KR20160013487A (en) 2016-02-04
KR102228900B1 true KR102228900B1 (en) 2021-03-17

Family

ID=55167342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140095095A KR102228900B1 (en) 2014-07-25 2014-07-25 Thin film transistor array panel and manufacturing method thereof

Country Status (2)

Country Link
US (1) US9496289B2 (en)
KR (1) KR102228900B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735763A (en) * 2018-05-29 2018-11-02 深圳市华星光电技术有限公司 A kind of tft array substrate, display panel

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101273632B1 (en) 2008-06-12 2013-06-11 엘지디스플레이 주식회사 Array Substrate of Liquid Crystal Display Device and method for fabricating the same
KR20100031977A (en) 2008-09-17 2010-03-25 삼성전자주식회사 Display subsrate and liquid crystal display device having the display subsrate
JP4911215B2 (en) 2009-03-13 2012-04-04 セイコーエプソン株式会社 Thin film semiconductor device, electro-optical device, and electronic apparatus
KR20120002048A (en) 2010-06-30 2012-01-05 엘지디스플레이 주식회사 Liquid crystal display device and manufacturing method of the same
KR20120090366A (en) * 2011-02-07 2012-08-17 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof
KR101878481B1 (en) 2011-05-20 2018-07-13 엘지디스플레이 주식회사 High light transmittance thin film transistor substrate having color filter layer and manufacturing the same
KR20130011856A (en) * 2011-07-22 2013-01-30 삼성디스플레이 주식회사 Display panel and fabrication method thereof
KR101885642B1 (en) 2011-09-27 2018-08-07 엘지디스플레이 주식회사 Liquid crystal display device and method for manufacturing the same
KR101994971B1 (en) * 2012-05-16 2019-07-02 삼성디스플레이 주식회사 Display device
KR102017204B1 (en) 2012-11-01 2019-09-03 삼성디스플레이 주식회사 Thin film trannsistor array panel and manufacturing method thereof
KR102011274B1 (en) 2012-12-10 2019-08-19 삼성디스플레이 주식회사 Method of manufacturing display substrate
KR102106006B1 (en) 2013-08-14 2020-05-04 삼성디스플레이 주식회사 Thin film transistor panel and manufacturing method thereof

Also Published As

Publication number Publication date
KR20160013487A (en) 2016-02-04
US9496289B2 (en) 2016-11-15
US20160027802A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
KR101189275B1 (en) Thin film transistor array panel and method for manufacturing the same
KR101492106B1 (en) Liquid crystal display device and manufacturing method thereof
KR102295477B1 (en) Thin film transistor array panel
KR102074424B1 (en) Liquid crystal display and manufacturing method thereof
KR20070063969A (en) Thin film transistor array panel and method for manufacturing the same
KR101987985B1 (en) Thin film transistor array panel and method for manufacturing the same
KR102261760B1 (en) Thin film transistor array panel and manufacturing method thereof
KR102140644B1 (en) Thin film transistor substrate and manufacturing method of thin film transistor substrate
KR20160128518A (en) Display device and manufacturing method thereof
KR20090111123A (en) Array substrate having high aperture ratio, liquid crystal display, and method of manufacturing the same
KR102262431B1 (en) Liquid crystal display
KR102422555B1 (en) Display device
US9496063B2 (en) Liquid crystal display and method of fabricating the same
KR20130085859A (en) Liguif crystal display and manufacturing method thereof
KR20160093178A (en) Display device
KR20160125598A (en) Thin film transistor array substrate and method of manufacturing thereof and display device having the thin film transistor array substrate
KR102228900B1 (en) Thin film transistor array panel and manufacturing method thereof
KR20160089938A (en) Liquid crystal display
KR101219050B1 (en) Thin film transistor array panel and method for manufacturing the same
KR102175819B1 (en) Liquid crystal display
KR102329388B1 (en) Display device
KR20160066580A (en) Display device
KR102329294B1 (en) Thin film transistor array panel and manufacturing method thereof
KR102233865B1 (en) Liquid crystal display
TWI632671B (en) Liquid crystal display and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant