KR102297088B1 - 유기전계 발광소자 - Google Patents

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KR102297088B1
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Abstract

본 발명은 화소영역 내에서의 쇼트 발생 시 리페어가 가능한 구조를 이루며, 나아가 구성요소 간 중첩 형성되는 부분을 최소화함으로서 개구율을 향상시킬 수 있는 유기전계 발광소자에 관한 것으로, 4개의 부화소영역이 하나의 화소영역을 이루며, 상기 4개의 부화소영역이 상기 화소영역 내에 2행2열 배치된 기판과, 상기 기판 상의 제 1 열 및 제 2 열 부화소영역 각각의 좌측 및 우측에 구비되며 제 1 방향으로 연장하는 제 1, 2, 3, 4 데이터 배선과, 상기 제 1 및 제 4 데이터 배선과 인접하여 나란하게 배치된 전원배선과, 상기 제 2 및 제 3 데이터 배선 사이에 배치된 제 1 보조배선과, 상기 제 1 방향과 교차하는 제 2 방향으로 배치되며 상기 제 1, 2, 3, 4 데이터 배선과 전원배선 및 제 1 보조배선과 교차하는 부분에서는 분기하여 2중 중첩되도록 하는 제 1 및 제 2 홀이 구비된 게이트 배선과, 상기 각 부화소영역에 구비되며 상기 게이트 배선 및 제 1, 2, 3, 4 데이터 배선 중 어느 하나와 연결된 스위칭 박막트랜지스터와, 상기 각 부화소영역에 구비되며 상기 스위칭 박막트랜지스터와 연결된 구동 박막트랜지스터와, 상기 각 부화소영역에 구비되며 상기 제 1 홀을 포획하는 게이트 배선 부분을 게이트 전극으로 하여 상기 제 1 홀 주변에 배치된 센스 박막트랜지스터와, 상기 구동 박막트랜지스터와 연결된 유기전계 발광 다이오드를 포함하는 유기전계 발광소자를 제공한다.

Description

유기전계 발광소자{Organic electro luminescent device}
본 발명은 유기전계 발광소자(organic electro luminescent device)에 관한 것으로, 특히 화소영역 내에서의 쇼트 발생 시 리페어가 가능한 구조를 이루며, 나아가 구성요소 간 중첩 형성되는 부분을 최소화함으로서 개구율을 향상시킬 수 있는 유기전계 발광소자에 관한 것이다.
평판 디스플레이(FPD ; Flat Panel Display)중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다.
또한, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5V 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
따라서 전술한 바와 같은 장점을 갖는 유기전계 발광소자는 최근에는 TV, 모니터, 핸드폰 등 다양한 IT기기에 이용되고 있다.
이러한 유기전계 발광소자의 기본적인 구조 및 동작특성에 대해서 도면을 참조하여 상세히 설명한다.
도 1은 하나의 스위칭 박막트랜지스터와 하나의 구동 박막트랜지스터를 구비한 기본적인 유기전계 발광소자의 하나의 부화소영역에 대한 회로도이다.
도시한 바와 같이 하나의 스위칭 박막트랜지스터(STr)와 하나의 구동 박막트랜지스터(DTr)를 구비한 유기전계 발광소자(ELD1)에 있어 하나의 부화소영역(SP)에는 스위칭 박막트랜지스터(STr)와 구동 박막트랜지스터(DTr), 스토리지 커패시터(StgC), 그리고 유기전계 발광 다이오드(E)가 구성되고 있다.
즉, 제 1 방향으로 게이트 배선(GL)이 형성되어 있고, 상기 제 1 방향과 교차되는 제 2 방향으로 데이터 배선(DL)이 형성되어 있으며, 상기 데이터 배선(DL)과 이격하며 전원전압(VDD)을 인가하기 위한 전원배선(PL)이 형성되어 있다.
또한, 상기 데이터 배선(DL)과 게이트 배선(GL)이 교차하는 부분에는 스위칭 박막트랜지스터(STr)가 형성되어 있으며, 상기 스위칭 박막트랜지스터(STr)와 전기적으로 연결된 구동 박막트랜지스터(DTr)가 형성되어 있다.
상기 유기전계 발광 다이오드(E)의 일측 단자인 제 1 전극은 상기 구동 박막트랜지스터(DTr)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 접지되고 있으며, 상기 구동 박막트랜지스터(DTr)의 소스 전극은 상기 전원배선(PL)과 연결되고 있으며, 따라서 상기 전원배선(PL)은 전원전압(VDD)을 상기 유기전계 발광 다이오드(E)로 전달하게 된다.
그리고 상기 구동 박막트랜지스터(DTr)의 게이트 전극과 소스 전극 사이에는 스토리지 커패시터(StgC)가 형성되고 있다.
따라서 상기 게이트 배선(GL)을 통해 신호가 인가되면 스위칭 박막트랜지스터(STr)가 온(on) 되고, 상기 데이터 배선(DL)의 신호가 구동 박막트랜지스터(DTr)의 게이트 전극에 전달되어 상기 구동 박막트랜지스터(DTr)가 온(on) 되므로 유기전계발광 다이오드(E)를 통해 빛이 출력된다.
이때, 상기 구동 박막트랜지스터(DTr)가 온(on) 상태가 되면, 전원배선(PL)으로부터 유기전계발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 상기 유기전계발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 되며, 상기 스토리지 커패시터(StgC)는 스위칭 박막트랜지스터(STr)가 오프(off) 되었을 때, 상기 구동 박막트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 박막트랜지스터(STr)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기전계발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
이러한 구성을 갖는 유기전계 발광소자(ELD1)는 가장 기본적인 것으로 각 부화소영역(SP)에 하나의 스위칭 박막트랜지스터(STr)와 하나의 구동 박막트랜지스터(DTr)가 구비된 것을 보이고 있다.
하지만, 유기전계 발광소자는 상기 구동 박막트랜지스터(DTr)는 이의 안정적인 구동, 또는 표시영역 내 부화소영역(SP)의 위치를 고려하여 휘도 특성을 신뢰성 있게 안정적으로 구현하기 위해 다수의 보조 박막트랜지스터가 더 구비될 수 있으며, 이 경우 이러한 다수의 보조 박막트랜지스터(미도시)와 구동 박막트랜지스터(DTr)간의 연결과 상기 다수의 보조 박막트랜지스터(미도시)와 스위칭 박막트랜지스터(STr) 또는 전원배선(PL)과의 연결이 다양하게 변형될 수 있다.
즉, 상기 어레이 소자는 상기 스위칭 박막트랜지스터(STr) 및 구동 박막트랜지스터(DTr) 이외에 선택적으로 화질 향상 및 구동 안정성을 위해 보조 박막트랜지스터(미도시)를 더 포함할 수도 있다.
한편, 유기전계 발광소자는 하나의 화소영역이 풀 컬러를 구현하기 위해 혼색에 의해 모든 컬러 구현이 가능한 적, 녹, 청색을 발광하는 3개 부화소영역 혹은 적, 녹, 청색과 더불어 화이트를 발광하는 4개의 부화소영역이 하나의 화소영역을 이루고 있다.
도 2는 종래의 4개의 부화소영역을 하나의 화소영역으로 하는 유기전계 발광소자의 하나의 화소영역에 대한 평면도이다. 이때, 편의를 위해 각 부화소영역에 동일하게 형성되는 구성요소인 스위칭, 구동 및 센스 박막트랜지스터는 하나의 부화소영역에 대해서만 도면 부호를 부여하였다.
도시한 바와같이, 종래의 유기전계 발광소자(1)는 일 방향(좌우방향)으로 연속하는 4개의 부화소영역(SP1, SP2, SP3, SP4)이 하나의 화소영역(P)을 이루고 있으며, 각 화소영역(P) 내에서 각 부화소영역(SP)은 소정간격 이격하여 1열 배치되고 있다.
이러한 하나의 화소영역(P) 내부에는 제 1 방향으로 연장하며 제 1 및 제 2 부화소영역(SP1, SP2)의 경계에 서로 이격하며 하나의 쌍으로 이루어진 제 1 및 제 2 데이터 배선(DL1, Dl2)이 배치되고 있으며, 제 3 및 제 4 부화소영역(SP3, SP4)의 경계에 서로 이격하며 하나의 쌍으로 이루어진 제 3 및 제 4 데이터 배선(DL3, DL4)이 배치되고 있다. 이후, 설명의 편의를 위해 이러한 화소영역(P) 내에 구비되는 제 1, 2, 3, 4 데이터 배선(DL1, DL2, DL3, DL4)을 데이터 배선(DL(DL1, DL2, DL3, DL4))이라 통칭한다.
그리고 각 화소영역(P)의 좌측 및 우측 더욱 정확히는 서로 좌우로 이웃하는 화소영역(P)간 경계에는 상기 제 1 방향으로 연장하며, 전원전압(VDD) 인가를 위한 전원배선(PL)이 구비되고 있으며, 각 화소영역(P)에 있어 제 2 및 제 3 부화소영역(SP2, SP4)의 경계에는 공통전압 인가를 위한 Vref 배선(Vref)이 배치되고 있다.
또한, 각 화소영역(P)의 상하로 이웃하는 경계에는 상기 데이터 배선(DL1, DL2, DL3, DL4))과 전원배선(PL) 및 Vref 배선(Vref)과 교차하며 제 2 방향으로 연장하는 게이트 배선(GL)이 구비되고 있으며, 상기 게이트 배선(GL)과 이격하여 각 화소영역(P) 내부에는 각 화소영역(P) 별로 상기 제 2 방향으로 그 장축이 배치되며 상기 Vref 배선(Vref)과 연결된 하나의 제 1 보조패턴(AP1) 및 전원배선(PL)과 연결된 제 2 보조패턴(AP2)이 구비되고 있다.
이때, 상기 제 2 보조패턴(AP2)은 각 화소영역(P)에 2개가 형성된 것처럼 도시되고 있지만, 이러한 제 2 보조패턴(AP2)은 서로 이웃하는 2개의 화소영역(P) 관통하며 형성되어 그 길이의 반은 좌측 화소영역(P)에 나머지 반은 우측 화소영역(P)에 형성됨으로서 실질적으로는 하나의 화소영역(P)에 대응하여 하나씩 형성되고 있는 것이다.
한편, 각 부화소영역(SP)에는 각각 상기 게이트 배선(GL)과 데이터 배선(DL1, DL2, DL3, DL4)과 연결된 스위칭 박막트랜지스터(STr)와, 전원배선(PL) 및 유기전계 발광 다이오드(미도시)와 연결된 구동 박막트랜지스터(DTr)와, Vref 배선(Vref)과 게이트 배선(GL) 및 구동 박막트랜지스터(DTr)와 연결된 센스 박막트랜지스터(SeTr)가 구비되고 있다.
이때, 상기 게이트 배선(GL)은 이와 교차하는 배선, 즉 전원배선(PL)과 데이터 배선(DL1, DL2, DL3, DL4) 및 Vref 배선(Vref)에 대해서는 이중 교차하도록 상기 교차하는 배선(PL, DL1, DL2, DL3, DL4, Vref)에 대응하여 홀(hl)이 구비된 형태를 이루며, 상기 Vref 배선(Vref)과 연결된 제 1 보조패턴(AP1)도 상기 게이트 배선(GL)과 유사하게 이와 교차하는 배선 즉, 데이터 배선(DL1, DL2, DL3, Dl4)에 대응하여 이와 중첩하는 부분에 홀(hl)이 구비되어 이중 중첩된 형태를 이루고 있다.
즉, 상기 게이트 배선(GL)과 제 1 보조패턴(AP1)이 상기 제 1 방향으로 연장하는 데이터 배선(DL1, DL2, DL3, Dl4)과 Vref 배선(Vref) 및 전원배선(PL)과 중첩하는 영역을 기준으로 이들 제 1 방향으로 연장하는 배선(PL, DL1, DL2, DL3, DL4, Vref)과 중첩 전에 분기하여 이중 배선 구조를 이루며 이들 제 1 방향으로 연장하는 배선(PL, DL1, DL2, DL3, DL4, Vref)을 지난 후에는 상기 이중 배선이 다시 합쳐 하나의 배선 구조를 이루도록 형성되고 있다. 이때, 상기 게이트 배선(GL) 및 제 1 보조패턴(AP1)에 구비된 홀(hl)은 상기 제 1 방향으로 연장하는 각 배선(PL, DL1, DL2, DL3, DL4, Vref)별로 각각 형성되는 것이 아니라 상기 제 1 방향으로 연장하는 배선(PL, DL1, DL2, DL3, DL4, Vref)이 서로 인접하여 배치되는 경우 인접하여 배치된 배선((DL1, DL2), (DL3, DL4))을 하나의 그룹으로 하여 그룹별로 하나의 홀(hl)이 형성되고 있다.
이렇게 게이트 배선(GL)과 제 1 보조패턴(AP1)에 대해 이와 중첩하는 제 1 방향으로 연장하는 배선(PL, DL1, DL2, DL3, DL4, Vref)들에 대응하여 분기하여 이중으로 중첩되도록 한 형태를 이루도록 한 것은 중첩되는 부분에서 공정상 문제로 인해 절연이 깨져 쇼트 불량이 발생하는 경우, 상기 쇼트된 부분을 사이에 두고 절단시키더라도 다른 중첩되는 부분을 통해 전류가 흐르도록 하여 쇼트 불량을 제거하는 리페어 공정을 진행할 수 있도록 하기 위함이다.
하지만 전술한 구성을 갖는 종래의 유기전계 발광소자(1)는 4개의 부화소영역(SP1, SP2, SP3, SP4)이 각 화소영역(P) 내에서 동일 선상에 1열 배치됨으로서 각 화소영역(P) 내에서 4개의 부화소영역(SP1, SP2, SP3, SP4) 간에는 3개의 경계 영역이 존재하며, 쇼트 불량 발생 시 이의 치유를 위한 리페어 공정이 가능한 구조를 이루기 위해 각 화소영역(P) 내에서는 각 구성요소가 중첩되는 제 1 방향으로 연장하는 배선(PL, DL1, DL2, DL3, DL4, Vref)과 제 2 방향으로 연장하는 게이트 배선(GL) 및 제 1 및 제 2 보조패턴(AP1, AP2) 간에 중첩 영역이 증가됨으로서 개구율이 저하되는 문제가 발생되고 있는 실정이다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 화소영역 내에서 부화소영역 간의 이격 영역을 최소화하는 동시에 쇼트 불량 발생 시 리퍼어 가능한 형태를 이루면서도 중첩 부분을 최소화함으로서 개구율을 향상시킬 수 있는 유기전계 발광소자를 제공하는 것을 그 목적으로 하고 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 유기전계 발광소자는, 4개의 부화소영역이 하나의 화소영역을 이루며, 상기 4개의 부화소영역이 상기 화소영역 내에 2행2열 배치된 기판과, 상기 기판 상의 제 1 열 및 제 2 열 부화소영역 각각의 좌측 및 우측에 구비되며 제 1 방향으로 연장하는 제 1, 2, 3, 4 데이터 배선과, 상기 제 1 및 제 4 데이터 배선과 인접하여 나란하게 배치된 전원배선과, 상기 제 2 및 제 3 데이터 배선 사이에 배치된 제 1 보조배선과, 상기 제 1 방향과 교차하는 제 2 방향으로 배치되며 상기 제 1, 2, 3, 4 데이터 배선과 전원배선 및 제 1 보조배선과 교차하는 부분에서는 분기하여 2중 중첩되도록 하는 제 1 및 제 2 홀이 구비된 게이트 배선과, 상기 각 부화소영역에 구비되며 상기 게이트 배선 및 제 1, 2, 3, 4 데이터 배선 중 어느 하나와 연결된 스위칭 박막트랜지스터와, 상기 각 부화소영역에 구비되며 상기 스위칭 박막트랜지스터와 연결된 구동 박막트랜지스터와, 상기 각 부화소영역에 구비되며 상기 제 1 홀을 포획하는 게이트 배선 부분을 게이트 전극으로 하여 상기 제 1 홀 주변에 배치된 센스 박막트랜지스터와, 상기 구동 박막트랜지스터와 연결된 유기전계 발광 다이오드를 포함한다.
이때, 상기 제 2 홀 내부에 구비되며 상기 제 1 보조배선과 접촉하는 제 1 보조패턴이 구비되며, 상기 제 1 보조패턴에는 상기 제 2 및 제 3 데이터 배선과 중첩되는 부분에 대응하여 각각 홀이 구비되어 상기 제 2 및 제 3 데이터 배선과 2중 중첩하는 구성을 이루는 것이 특징이다.
또한, 상기 제 2 홀은 상기 전원배선과 이와 나란하게 인접하여 배치된 상기 제 1 및 제 4 데이터 배선에 대응하여 구비된다.
그리고 서로 좌우로 이웃하는 2개의 화소영역에는 상기 전원배선과 접촉하며 이의 양측에 위치하는 상기 제 1 및 제 4 데이터 배선과 중첩하며 상기 각 부화영역에 구비된 구동 박막트랜지스터의 소스 전극과 접촉하는 제 2 보조패턴이 구비될 수 있으며, 이 경우 상기 게이트 배선과 제 1 보조패턴 및 제 2 보조패턴은 동일한 층에 구성된다.
또한, 상기 제 1, 2 부화소영역은 상기 화소영역 내에서 상측에 위치하며 상기 제 3, 4 부화소영역은 상기 화소영역 내에서 하측에 위치하며, 상기 제 3, 4 부화소영역에 구비되는 스위칭 박막트랜지스터 각각은 상기 게이트 배선 중 상기 제 1 홀을 포획하는 부분에서 분기한 부분이 상기 스위칭 박막트랜지스터의 게이트 전극을 이루는 것이 특징이다.
본 발명의 실시예에 따른 유기전계 발광소자는 4개의 부화소영역이 각 화소영역 내에서 2행2열 배치 구성을 이루고, 더불어 게이트 배선의 제 1 홀 및 제 2 홀을 갖는 구성과 상기 제 2 홀 내부에 Vref 배선과 연결된 제 1 보조패턴이 삽입된 구성 및 센스 박막트랜지스터가 상기 제 2 홀 주위로 각 화소영역의 중앙부에 집중 배치된 구성을 통해 화소영역의 개구율을 향상시키는 동시에 서로 교차하는 배선 간의 쇼트 발생 시 리페어가 가능한 구조를 이룸으로서 쇼트 불량을 방지하는 효과를 갖는다.
나아가 본 발명의 실시예에 따른 유기전계 발광소자는 각 화소영역 내에서 서로 교차하는 배선 간 및 서로 교차하는 제 1 보조패턴과 데이터 배선간의 중첩 부분 및 제 2 보조패턴과 데이터 배선간의 중첩부분이 최소화됨으로써 서로 중첩되는 부분에서의 쇼트 불량 발생을 더욱 억제하는 동시에 중첩 영역 저감에 의한 화소영역의 개구율을 더욱더 향상시키는 효과를 갖는다.
도 1은 하나의 스위칭 박막트랜지스터와 하나의 구동 박막트랜지스터를 구비한 기본적인 유기전계 발광소자의 하나의 부화소영역에 대한 회로도.
도 2는 종래의 4개의 부화소영역을 하나의 화소영역으로 하는 유기전계 발광소자의 하나의 화소영역에 대한 평면도.
도 3은 본 발명의 실시예에 따른 유기전계 발광소자의 하나의 화소영역에 대한 평면도로서, 적, 청, 화이트 및 녹색를 발광하는 4개의 부화소영역을 하나의 화소영역으로 하며, 각 부화소영역에는 하나의 스위칭 박막트랜지스터와 하나의 구동 박막트랜지스터 및 보조 박막트랜지스터로서 하나의 센스 박막트랜지스터를 구비한 것을 도시한 도면.
도 4는 본 발명의 실시예에 따른 유기전계 발광소자의 하나의 부화소영역에 대한 회로도.
도 5는 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 화소영역 내에서 서로 교차하는 배선간의 중첩 영역과 제 1 보조패턴과 데이터 배선 간의 중첩 영역을 표시한 도면.
도 6은 비교예로서 종래의 유기전계 발광소자에 있어 하나의 화소영역 내에서 서로 교차하는 배선간의 중첩 영역과 제 1 보조패턴과 데이터 배선 간의 중첩 영역을 표시한 도면.
도 7은 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역 내의 제 2 보조패턴 및 구동 박막트랜지스터가 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.
도 8은 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역 내의 스위칭 박막트랜지스터 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도.
도 9는 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역 내의 제 1 보조패턴 및 센스 박막트랜지스터가 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅸ-Ⅸ을 따라 절단한 부분에 대한 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 유기전계 발광소자의 하나의 화소영역에 대한 평면도로서, 적, 청, 화이트 및 녹색를 발광하는 4개의 부화소영역을 하나의 화소영역으로 하며, 각 부화소영역에는 하나의 스위칭 박막트랜지스터와 하나의 구동 박막트랜지스터 및 보조 박막트랜지스터로서 하나의 센스 박막트랜지스터를 구비한 것을 도시한 도면이며, 도 4는 본 발명의 실시예에 따른 유기전계 발광소자의 하나의 부화소영역에 대한 회로도이다.
이때, 설명의 편의를 위해 각 화소영역(P) 내에서 상측에 위치하는 부화소영역을 각각 제 1 및 제 2 부화소영역(SP1, SP2), 하측에 위치하는 부화소영역을 제 3 및 제 4 부화소영역(SP3, SP4)으로 정의하며, 제 1 및 제 3 부화소영역(SP1, SP3)이 화소영역(P) 내에서 좌측에 위치하며 제 2 및 제 4 부화소영역(SP2, SP4)이 우측에 위치하는 것으로 정의하였다. 또한, 제 1, 2, 3, 4 부화소영역(SP1, SP2, SP3, SP4)은 각각 적, 청, 화이트, 녹색을 발광하는 것을 일례로 나타내었지만, 이러한 제 1, 2, 3, 4 부화소영역(SP1, SP2, SP3, SP4)에 대해 적, 청, 화이트 및 녹색의 발광의 배치는 다양하게 변경이 가능하다.
도시한 바와같이, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 가장 특징적인 구성중 하나로서 각 화소영역(P)은 적, 녹, 청 및 화이트를 발광하는 4개의 부화소영역(SP1, SP2, SP3, SP4)이 상하좌우로 배치됨으로서 부화소영역(SP1, SP2, SP3, SP4)이 화소영역(P) 내에서 2행 2열 배치 구조를 이루는 것이 특징이다.
이러한 부화소영역(SP1, SP2, SP3, SP4)의 배치 구조에 의해 화소영역 내부에서는 부화소영역(SP1, SP2, SP3, SP4)간의 이격영역은 종래의 유기전계 발광소자(도 2의 1)의 4개의 부화소영역(도 2의 SP1, SP2, SP3, SP4)이 1열 배치된 구성 대비 줄어들게 됨으로서 각 화소영역(P) 자체의 개구율이 향상되는 효과를 이룬다.
즉, 화소영역(P) 내에 4개의 부화소영역(도 2의 SP1, SP2, SP3, SP4)이 1열 배치된 구성을 갖는 종래의 유기전계 발광소자(도 2의 1)의 경우 3개의 부화소영역 간의 이격영역(경계영역)을 필요로 하고 있다.
반면, 본 발명의 실시예에 따른 유기전계 발광소자(101)의 경우, 상측에 위치하는 부화소영역(SP1, SP2)과 하측에 위치하는 부화소영역(Sp3, SP4)간 하나의 이격영역과, 좌측에 위치하는 부화소영역(SP1, SP3)과 우측에 위치하는 부화소영역(SP2, SP4) 간 하나의 이격영역의 총 2개의 이격영역만을 필요로 하고 있다.
따라서 종래의 유기전계 발광소자(도 2의 1) 대비 1개의 부화소영역간 이격영역이 줄어들게 됨으로서 화소영역(P)의 개구율이 1차적으로 향상되는 것이다.
또한, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 구성요소의 배치적 특징에 의해 특히 Vref 배선(Vref)과 연결된 제 1 보조패턴(AP1)이 연장 거리가 종래의 유기전계 발광소자(도 2의 1) 대비 최소화됨으로서 더욱더 화소영역(P)의 개구율을 향상시키는 효과를 갖는다.
종래의 유기전계 발광소자(도 2의 1)의 경우, 각 화소영역(도 2의 P) 내에서 상기 제 1 보조패턴(도 2의 AP1)은 화소영역(도 2의 1)의 중앙부를 기준으로 좌측으로는 제 2 및 제 1 부화소영역(도 2의 SP2, SP1)까지 연장하고 동시에 우측으로는 제 3 및 제 4 부화소영역(도 2의 SP3, SP4)까지 연장되도록 형성되어야 했다. 따라서 상기 제 1 보조패턴(도 2의 AP1)은 일렬 배치된 제 1, 2, 3, 4 부화소영역(도 2의 SP1, SP2, SP3, SP4)에 대해 모두 배치될 수 있도록 길게 제 2 방향으로 연장하여 형성되어야 했다.
하지만 본 발명의 실시예에 따른 유기전계 발광소자(101)의 경우, 각 화소영역(P)의 정 중앙부를 기준으로 좌상, 우상, 좌하 및 우하 방향으로 모두 인접하여 제 1, 2, 3 및 4 부화소영역(SP1, SP2, SP3, SP4)이 배치됨으로서 각 부화소영역(SP1, SP2, SP3, SP4)의 상하 방향의 경계에 하나의 부화소영역(SP1, SP2, SP3, SP4)의 폭보다도 짧은 소정 길이만이 연장되도록 형성되고 있으며, 이에 의해 상기 제 1 보조패턴(AP1)의 화소영역(P)에서의 점유 면적을 최소화함에 의해 화소영역(P)의 개구율을 향상시키는데 기여할 수 있는 것이다.
더욱이 상기 제 1 보조패턴(AP1)의 전술한 바와 같은 배치 구성적 특징에 의해 상기 제 1 보조패턴(AP1)은 제 1 방향으로 연장 형성되는 배선 중 제 2 및 제 3 데이터 배선(DL2, DL3)과만 중첩하게 되는 바, 중첩되는 부분을 최소화함에 의해 쇼트 불량 억제 및 화소영역의 개구율을 더욱 향상시키는 효과를 갖는다.
또한, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 보조 박막트랜지스터인 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)가 각 화소영역(P)의 중앙부에 집중적으로 배치되는 구성을 이룸으로서 이러한 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)를 이루는 구성요소의 불필요한 화소영역 내에서의 연장을 억제함으로서 콤팩트 되어 개구율을 향상시키는데 일조하고 있으며, 타 구성요소와의 중첩되는 부분 또한 최소화하는 효과를 구현하는 것이 또 다른 특징이다.
이러한 구성을 갖는 본 발명의 실시예에 따른 유기전계 발광소자(101)의 하나의 화소영역(P)에서의 각 구성요소의 배치 및 구조 특성에 대해 조금 더 상세히 설명한다.
우선, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역의 경계에 세로방향인 제 1 방향으로 연장하며 VDD 전압을 인가하기 위한 전원배선(PL)이 구비되고 있으며, 이러한 전원배선(PL)과 이격하여 부화소영역(SP1, SP2)과 상기 전원배선(PL) 대비 더 인접하여 데이터 배선(DL1, DL4)이 구비되고 있다.
이때, 상기 전원배선(PL)과 인접하여 구비되는 데이터 배선(DL)은 제 1 및 제 3 부화소영역(SP1, SP3)과 인접해서는 제 1 데이터 배선(DL1)이 되며, 제 2 및 제 4 부화소영역(SP2, SP4)과 인접해서는 제 4 데이터 배선(DL4)이 되고 있다.
그리고 각 화소영역(P)의 중앙부 더욱 정확히는 좌측에 위치하는 제 1 및 제 3 부화소영역(SP1, SP3)과 우측에 위치하는 제 2 및 제 4 부화소영역(SP2, SP4) 사이 경계의 중앙에는 기준 전압인 Vref 전압 인가를 위한 Vref 배선(Vref)이 상기 제 1 방향으로 연장하며 구비되고 있으며, 더욱이 좌측에 위치하는 제 1 및 제 3 부화소영역(SP1, SP3)과 우측에 위치하는 제 2 및 제 4 부화소영역(SP2, SP4) 사이 경계의 상기 Vref 배선(Vref)의 좌측 및 우측에는 각각 상기 제 1 및 제 3 부화소영역(SP1, SP3)과 인접하여 제 2 데이터 배선(DL2)이 구비되며, 제 2 및 제 4 부화소영역(SP2, SP4)과 인접하여 제 3 데이터 배선(DL3)이 구비되고 있다.
편의를 위해 상기 제 1, 2, 3, 4 데이터 배선(DL1, DL2, DL3, DL4)을 통합하여 데이터 배선(DL)이라 칭한다.
다음, 상기 각 화소영역(P)의 중앙부 더욱 정확히는 상측에 위치하는 제 1 및 제 2 부화소영역(SP1, SP2)과 하측에 위치하는 제 3 및 제 4 부화소영역(SP3, SP4) 사이에는 상기 데이터 배선(DL1, DL2, DL3, DL4)들과 Vref 배선(Vref)과 교차하며 제 2 방향으로 연장하는 게이트 배선(GL)이 구비되고 있다.
이때, 상기 각 게이트 배선(GL)은 화소영역(P)의 경계에 서로 인접하여 배치된 전원배선(PL)과 이의 양측에 위치하는 제 1 데이터 배선(DL1) 및 제 4 데이터 배선(DL4)에 대응해서는 하나의 제 1 홀(hl1)이 구비되고 있으며, 나아가 각 화소영역(P)의 중앙부에 대해서는 상기 제 1 홀(hl1)보다 더 큰 면적으로 가져 상기 제 1 보조패턴(AP1)을 포획하는 제 2 홀(hl2)이 구비되고 있는 것이 특징이다.
이렇게 상기 게이트 배선(GL)에 제 1 홀(hl1) 및 제 2 홀(hl2)을 형성한 것은 상기 게이트 배선(GL)이 하나의 배선에서 2개의 배선이 되도록 분기한 후 다시 분기된 두 배선이 하나의 배선으로 합쳐지는 형태를 이루어 쇼트 불량이 발생되더라도 리페어가 가능하도록 하기 위함이다.
이때, 상기 게이트 배선(GL)에 있어 상기 제 1 및 제 2 홀(hl1, hl2)이 구비된 부분은 타 영역 대비 더 큰 폭을 가지며, 더 큰 폭에 대해 상기 제 1 및 제 2 홀(hl1, hl2)이 구비됨으로서 상기 제 1 및 제 2 홀(hl1, hl2)이 구비된 부분에서는 2개의 배선으로 분기된 형태를 이루는 것이다.
설명의 편의를 위해 상기 게이트 배선(GL)에 있어 제 1 홀(hl1)을 기준으로 분기하여 상기 제 1 홀(hl1)의 상측 및 하측에 위치하는 게이트 배선 부분을 각각 제 1 및 제 2 부분 배선(GLA1, GLA2)이라 정의하며, 상기 제 2 홀(hl2)을 기준으로 분기하여 상기 제 2 홀(hl2)의 상측 및 하측에 위치하는 게이트 배선 부분을 각각 제 3 및 제 4 부분 배선(GLA3, GLA4)이라 정의한다.
그리고 상기 게이트 배선(GL)의 제 3 부분 배선(GLA3)은 그 자체로서 각각 상기 제 1 부화소영역(SP1)에 인접하는 부분은 상기 제 1 부화소영역(SP1)의 센스 박막트랜지스터(SeTr1)의 게이트 전극(115c)이 되고 있으며, 상기 제 2 부화소영역(SP2)에 인접하는 부분은 상기 제 2 부화소영역(SP2)의 센스 박막트랜지스터(SeTr2)의 게이트 전극(115c)이 되고 있다.
또한, 상기 게이트 배선(GL) 중 제 4 부분 배선(GLA4)은 그 자체로서 각각 상기 제 3 부화소영역(SP3)에 인접하는 부분은 상기 제 3 부화소영역(SP3)의 센스 박막트랜지스터(SeTr3)의 게이트 전극(115c)이 되고 있으며, 상기 제 4 부화소영역(SP4)에 인접하는 부분은 상기 제 4 부화소영역(SP4)의 센스 박막트랜지스터(SeTr4)의 게이트 전극(115c)이 되고 있다.
한편, 상기 게이트 배선(GL) 중 단일 배선 형태를 이루는 부분 중 제 1 부화소화소영역(SP1)에 인접하는 부분에서는 상기 제 1 부화소영역(SP1)으로 분기함으로서 제 1 부화소영역(SP)의 스위칭 박막트랜지스터(STr1)의 게이트 전극(115a)을 이루고 있으며, 제 2 부화소영역(SP2) 영역에 인접하는 부분에서는 상기 제 2 부화소영역(SP2)으로 분기함으로서 제 2 부화소영역(SP2)의 스위칭 박막트랜지스터(STr2)의 게이트 전극(115a)을 이루고 있다.
또한, 상기 제 4 부분 배선(GLA4)에 있어서는 각각 제 3 및 제 4 부화소영역(SP3, SP4)으로 각각 분기하는 형태로 제 5 및 제 6 부분 배선이 구비되고 있으며, 이들 제 5 및 제 6 부분 배선은 각각 제 3 및 제 4 부화소영역(SP3, SP4)에 구비되는 스위칭 박막트랜지스터(STr3, STr4)의 게이트 전극(115a)을 이룬다.
이때, 상기 제 1, 2, 3, 4 부화소영역(SP1, SP2, SP3, SP4)에 구비되는 각 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4) 각각에는 상기 각 화소영역(P)의 중앙부에 상기 Vref 배선(Vref)과 전기적으로 연결된 상기 제 1 보조패턴(AP1)의 끝단과 콘택홀(chl)을 통해 접촉하는 각 센스 소스 전극(133a)이 구비되고 있으며, 더불어 유기전계 발광 다이오드의 제 1 전극(160) 및 각 구동 박막트랜지스터(DTr1, DTr2, DTr3, DTr4)의 각 드레인 전극(136b)과 각각 연결된 센스 드레인 전극(136c)이 구비되고 있다.
한편, 상기 제 1 보조패턴(AP1)은 상기 Vref 배선(Vref)과 그 중앙부가 콘택홀(chl)을 통해 전기적으로 연결되고 있으며, 상기 Vref 배선(Vref)의 양측에 각각 위치하는 제 2 및 제 3 데이터 배선(DL2, DL3)에 대응해서는 각각 제 3 홀(hl3) 및 제 4 홀(hl4)이 구비되어 상기 제 2 및 제 3 데이터 배선(DL2, DL3)과 각각 2군데에서 중첩하는 구성을 이룸으로서 쇼트 불량 발생 시 리페어가 가능한 구조가 되고 있다.
그리고 상기 제 1 보조패턴(AP1)의 양 끝단에는 콘택홀(chl)이 구비되고 있으며, 앞서 설명한대로 상기 제 1 보조패턴(AP1)의 양 끝단은 각 부화소영역(SP1, SP2, SP3, SP4)에 구비된 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)의 센스 소스 전극(133c)과 상기 콘택홀(chl)을 통해 연결되고 있다.
또한, 각 부화소영역(SP1, SP2, SP3, SP4)에 구비된 상기 스위칭 박막트랜지스터(STr1, STr2, STr3, STr4)에는 전술한 게이트 배선(GL)의 단일 배선 부분에서 분기되거나 또는 제 4 부분 배선(GLA4)에서 분기하여 이루어진 각 스위칭 게이트 전극(115a)이 구비되고 있으며, 제 1, 2, 3 및 제 4 데이터 배선(DL1, DL2, DL3, DL4)에서 각각 분기한 형태로 각 스위칭 소스 전극(133a)이 구비되고 있으며, 상기 각 스위칭 소스 전극(133a)과 이격하여 각 스위칭 드레인 전극(136a)이 구비되고 있다.
다음, 각 부화소영역(SP1, SP2, SP3, SP4)에는 전술한 스위칭 박막트랜지스터(STr1, STr2, STr3, STr4) 및 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4) 이외에 구동 박막트랜지스터(DTr1, DTr2, DTr3, DTr4)가 더욱 구비되고 있다.
이러한 구동 박막트랜지스터(DTr1, DTr2, DTr3, DTr4) 각각은 상기 전원배선(PL)과 제 2 보조패턴(AP2)을 매개로 하여 전기적으로 연결된 구동 소스 전극(133b)과 상기 스위칭 박막트랜지스터(STr1, STr2, STr3, STr4)의 스위칭 드레인 전극(136a)과 연결된 구동 게이트 전극(115b)과 상기 유기전계 발광 다이오드의 제 1 전극(160) 및 상기 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)의 센스 드레인 전극(136c)과 연결된 구동 드레인 전극(136b)을 포함하여 구성되고 있다.
이때, 각 부화소영역(SP1, SP2, SP3, SP4) 내에 구비된 상기 각 스위칭 박막트랜지스터(STr1, STr2, STr3, STr4)의 스위칭 드레인 전극(136a)과 각 구동 박막트랜지스터(DTr1, DTr2, DTr3, DTr4)의 구동 드레인 전극(136b)은 절연층 즉, 게이트 절연막(미도시)과 층간절연막(미도시)을 사이에 두고 서로 중첩하며 구비됨으로서 스토리지 커패시터(StgC)를 이루고 있다.
또한, 도면에 나타나지는 않았지만, 각 부화소영역(SP1, SP2, SP3, SP4)에는 상기 구동 박막트랜지스터(DTr1, DTr2, DTr3, DTr4)의 구동 드레인 전극(136b)과 연결된 제 1 전극(160)과 유기 발광층(미도시) 및 표시영역 전면에 구비된 제 2 전극(미도시)으로 이루어진 유기전계 발광 다이오드(미도시)가 구비되고 있다.
이러한 구성을 포함하는 본 발명의 실시예에 따른 유기전계 발광소자(101)는 제 1, 2, 3, 및 4 부화소영역(SP1, SP2, SP3, SP4)이 각 화소영역(P) 내에서 2행2열 배치 구성을 이루고, 더불어 게이트 배선(GL)의 제 1 홀(hl1) 및 제 2 홀(hl2)을 갖는 구성과 상기 제 2 홀(hl2) 내부에 Vref 배선(Vref)와 연결된 제 1 보조패턴(AP1)이 삽입된 구성 및 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)가 상기 제 2 홀(hl2) 주위로 각 화소영역(P)의 중앙부에 집중 배치된 구성을 통해 화소영역(P)의 개구율을 향상시키는 동시에 서로 교차하는 배선 간 및 제 1 및 제 2 보조패턴과 이와 교차하는 배선간의 쇼트 발생 시 리페어가 가능한 구조를 이룸으로서 쇼트 불량을 방지하는 효과를 갖는다.
4개의 부화소영역(도 2의 SP1, SP2, SP3, SP4)이 1열 배치된 화소영역(도 2의 P)이 구비된 종래의 유기전계 발광소자(도 2의 P)의 경우 각 화소영역(도 2의 P)에서 부화소영역(도 2의 SP1, SP2, SP3, SP4)간의 이격영역의 상대적으로 비율이 높아 나아의 약 42.7%의 개구율이 되고 있지만, 하나의 화소영역(P) 내에 2행2열의 부화소영역(SP1, SP2, SP3, SP4) 배치구조를 갖는 본 발명의 실시예에 따른 유기전계 발광소자(101)의 경우, 52.3%의 개구율이 됨으로서 종래 대비 약 10%정도의 개구율 향상이 이루어졌음을 알 수 있다.
나아가 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 게이트 배선(GL)과 교차하는 배선(PL, DL1, DL2, DL3, DL4, Vref)간의 중첩부분과 서로 교차하는 제 1 보조패턴(AP1)과 데이터 배선(DL2, DL3)간의 중첩 부분 및 서로 교차하는 제 2 보조패턴(AP2)과 데이터 배선(DL1, DL4)간의 중첩부분이 최소화됨으로써 서로 중첩되는 부분에서의 쇼트 불량 발생을 더욱 억제하는 동시에 중첩 영역 저감에 의한 화소영역(P)의 개구율을 더욱더 향상시키는 효과를 갖는다.
도 5는 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 화소영역 내에서 서로 교차하는 배선간의 중첩 영역과 제 1 보조패턴과 데이터 배선 간의 중첩 영역을 표시한 도면이며, 도 6은 비교예로서 종래의 유기전계 발광소자에 있어 하나의 화소영역 내에서 서로 교차하는 배선간의 중첩 영역과 제 1 보조패턴과 데이터 배선 간의 중첩 영역을 표시한 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내부에 4개의 부화소영역(SP1, SP2, SP3, SP4)의 2행2열 배치 및 센스 박막트랜지스터(SeTr1, SeTr2, SeTr3, SeTr4)가 중앙부에 집중 배치되는 구조적 특징에 의해 하나의 화소영역(P) 내에서 게이트 배선(GL)과 교차하는 배선(PL, DL1, DL2, DL3, DL4, Vref) 간과 제 1 보조패턴(AP1)과 데이터 배선(DL2, DL3) 간 및 제 2 보조패턴(AP2)과 데이터 배선(DL1, DL4) 간의 중첩영역은 총 18 군데가 되고 있음을 알 수 있다.
즉, 본 발명의 실시예에 따른 유기전계 발광소자(101)에 있어 하나의 화소영역(P)에는 게이트 배선(GL)과 전원배선(PL)간의 중첩되는 2개 부분과, 게이트 배선(GL)과 데이터 배선(DL1, DL2, DL3, DL4)간의 중첩되는 8개 부분, 게이트 배선(GL)과 Vref 배선(Vref)간의 중첩되는 2개 부분과, 제 1 보조패턴(AP1)과 데이터 배선(DL2, DL3)간의 중첩되는 4개 부분 및 제 2 보조패턴(AP2)과 데이터 배선(DL1, DL4)간의 중첩되는 2개 부분이 존재함으로서 총 18개의 중첩부분이 발생됨을 알 수 있다.
반면, 도 6을 참조하면 비교예인 종래의 유기전계 발광소자(1)는 4개의 부화소영역(SP1, SP2, SP3, SP4)이 1열 배치 구조적 특성에 의해 Vref배선(Vref)과 전기적으로 연결되는 제 1 보조패턴(AP1)이 상대적으로 길게 연장 구성됨으로서 4개의 제 1, 2, 3, 4 데이터 배선(DL1, DL2, DL3, DL4)과 모두 중첩됨으로서 8개의 중첩부분이 발생되며, 게이트 배선(GL)과 전원배선(PL)간에는 2개의 중첩부분이 발생되며, 게이트 배선(GL)과 데이터 배선(DL1, DL2, DL3, DL4)간에는 8개의 중첩부분이 발생되며, 게이트 배선(GL)과 Vref 배선(Vref)간에는 2개의 중첩부분이 발생되며, 제 2 보조패턴(AP2)과 데이터 배선(DL1, DL2, DL3, DL4)간에는 4개의 중첩부분이 발생됨으로서 총 24군데의 중첩부분이 존재함을 알 수 있다.
따라서 도 5를 참조하면, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 게이트 배선(GL)과 이와 교차하는 배선(PL, DL1, DL2, DL3, DL4, Vref)간, 제 1 및 제 2 보조패턴(AP1, AP2)과 이와 교차하는 배선(DL2, DL3, DL1, Dl4)간의 서로 중첩되는 부분이 종래의 유기전계 발광소자(도 5의 1) 대비 6개 더 적게 형성됨을 알 수 있으며, 이는 25%의 중첩 영역 감소를 의미하며, 나아가 이러한 중첩 부분의 저감에 의해 쇼트 불량의 발생을 저감시키는 효과 및 개구율 향상의 효과를 가짐을 알 수 있다.
이후에는 전술한 평면 구조를 갖는 본 발명의 실시예에 따른 유기전계 발광소자의 단면 구조에 대해 설명한다.
도 7은 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역(SP) 내의 제 2 보조패턴 및 구동 박막트랜지스터가 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이며, 도 8은 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역 내의 스위칭 박막트랜지스터 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도이며, 도 9는 본 발명의 실시예에 따른 유기전계 발광소자에 있어 하나의 부화소영역 내의 제 1 보조패턴 및 센스 박막트랜지스터가 형성된 부분에 대한 단면도로도 도 3을 절단선 Ⅸ-Ⅸ을 따라 절단한 부분에 대한 단면도이다.
이때, 도 7, 8, 9는 모두 제 1 부화소영역(SP1) 및 이의 경계 및 주변에 구비된 구성요소에 대해서만 나타내었으므로 각 부화소영역(SP) 별로 제 1, 2, 3, 4 를 부여하여 별도 명칭하던 구성요소는 모두 통칭하여 제 1, 2, 3, 4 없이 기재하였다. 일례로 제 1 부화소영역(SPa)과 관련된 데이터 배선은 제 1 데이터 배선이지만 이를 제 1 없이 데이터 배선이라 칭하였다.
또한, 각 부화소영역을 구동하기 위한 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)는 모두 동일한 단면 구성을 가지므로 대표적으로 구동 박막트랜지스터(DTr1)의 단면 구성에 대해서만 설명하며, 설명의 편의를 위해 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)를 구성하는 구성요소 중 이들 각 박막트랜지스터(STr1, DTr1, SeTr1)에 대응해서만 형성되는 구성요소 즉, 게이트 전극(115)과 반도체층(120)과 서로 이격하는 소스 전극(133) 및 드레인 전극(136)에 대해서는 동일한 숫자의 도면부호를 부여함과 동시에 스위칭, 구동 및 센스 박막트랜지스터(STr1, DTr1, SeTr1) 순으로 각 숫자의 도면부호 끝에 a, b, c를 함께 부여하였으며, 게이트 절연막(118)과 층간절연막(123) 및 보호막(140)은 표시영역에 전면에 걸쳐 서로 연결된 상태로 형성되는 구성요소이므로 동일한 숫자의 도면부호만을 부여하였다.
도시한 바와 같이, 본 발명의 실시예에 따른 유기전계 발광소자(101)에 있어 각 부화소영역(SP1)에는 다수의 박막트랜지스터(STr1, SeTr1, DTr1)와 유기전계 발광 다이오드(E)가 구비된 제 1 기판(110)과, 이와 대향하여 상기 유기전계 발광 다이오드(E)를 보호하고 외부로부터의 습기 또는 산소 유입을 방지하는 인캡슐레이션을 위한 제 2 기판(170)을 포함하여 구성되고 있다.
이때, 도면에 나타내지 않았지만 상기 제 1 기판(110)에 있어 표시영역 외측의 비표시영역에는 구동을 위한 구동회로(미도시) 등이 구비된 인쇄회로기판(미도시)이 실장되고 있다.
한편, 상기 제 2 기판(170)은 본 발명의 실시예에 따른 유기전계 발광소자(101)에 있어서 상기 제 1 기판(110)과 마주하여 이격하는 형태로 구비된 것을 나타내고 있지만, 상기 제 2 기판(170)은 점착층을 포함하는 필름 형태로 상기 제 1 기판(110)의 최상층에 구비된 상기 제 2 전극(168)과 접촉하도록 구성될 수도 있으며, 또는 상기 제 2 전극(168) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 그 자체로 인캡슐레이션 막(미도시)으로 이용됨으로서 생략할 수도 있다.
본 발명의 실시예에 따른 유기전계 발광소자(101)는 제 1 기판(110)에 구성적 특징이 있으므로 이후 제 1 기판(110)의 구성을 위주로 하여 설명한다.
상기 제 1 기판(110)에는 각 화소영역(P) 내의 각 부화소영역(SP) 내부 또는 이의 경계 혹은 주변에 스위칭, 구동 및 센스 박막트랜지스터(STr1, DTr1, SeTr1)의 3개의 박막트랜지스터가 구비되고 있으며, 상기 구동 박막트랜지스터(DTr1)와 연결되며 유기전계 발광 다이오드(E)가 구비되고 있다.
그리고 상기 스위칭 박막트랜지스터(미도시)와 연결되며 서로 교차하는 게이트 배선(GL) 및 데이터 배선(DL1)이 구비되고 있으며, 상기 게이트 배선(GL)과 교차하며 상기 데이터 배선(DL1)과 나란하게 이격하며 전원배선(PL)이 구비되고 있고, 또한 각 화소영역(P)의 중앙부를 세로방향인 제 1 방향으로 관통하며 상기 데이터 배선(DL1)과 나란하게 Vref 배선(Vref)이 구비되고 있다.
또한, 상기 게이트 배선(GL)에 구비된 제 2 홀(hl2) 내부에 제 1 보조패턴(AP1)이 구비되고 있으며, 각 화소영역(P) 내부 및 경계에 상기 전원배선(PL)과 연결되며 상기 게이트 배선(GL)과 나란하게 제 2 보조패턴(AP2)이 구비되고 있다.
이때, 상기 게이트 배선(GL)에는 서로 이웃하여 배치되는 전원배선(PL), 제 1 및 제 4 데이터 배선(DL1, DL4)과 교차하는 부분에 대응하여 제 1 홀(hl1)이 구비되고 있으며, 제 2 데이터 배선(DL2)과 Vref배선(Vref) 및 제 3 데이터 배선(DL3)과 교차하는 부분에 대응해서는 제 2 홀(hl2)이 구비되고 있다.
또한, 상기 제 1 보조패턴(Ap1)에는 이와 교차하는 제 2 및 제 3 데이터 배선(DL2, DL3)에 대응하여 제 3 및 4 홀(hl3, hl4)이 구비되고 있다. 이러한 제 1 내지 제 4 홀(hl1, hl2m hl3m hl4)이 구비되는 게이트 배선(GL) 및 제 1 보조패턴(AP1)의 평면 형태에 대해서는 도 3을 통해 상세히 설명하였으므로 생략한다.
한편, 상기 구동 박막트랜지스터(DTr1)는 상기 스위칭 박막트랜지스터(STr1) 및 센스 박막트랜지스터(SeTr1)와 연결되는 동시에 상기 전원배선(PL) 및 유기전계 발광 다이오드(E)와 연결되고 있으며, 상기 센스 박막트랜지스터(SeTr1)는 상기 구동 박막트랜지스터(DTr1)와 더불어 상기 Vref 배선(Vref)과 상기 제 1 보조패턴(AP1)을 매개로 하여 연결되고 있다.
상기 구동 박막트랜지스터(DTr1)는 상기 제 1 기판(110) 상에 구동 게이트 전극(115b)과, 게이트 절연막(118)과, 산화물 반도체층(120b)과, 반도체층 콘택홀(sch)이 구비된 층간절연막(123)과, 상기 층간절연막(123) 상에서 서로 이격하며 각각 상기 반도체층 콘택홀(sch)을 통해 상기 산화물 반도체층(120b)과 각각 접촉하는 소스 전극(133b) 및 드레인 전극(136b)이 순차 적층된 형태로 구성되고 있다.
이때, 상기 스위칭 박막트랜지스터(STr1)와 센스 박막트랜지스터(SeTr1) 또한 상기 구동 박막트랜지스터(DTr1)와 동일한 적층 구조를 이루고 있다.
상기 구동 박막트랜지스터(DTr1)의 소스 전극(133b)은 상기 전원배선(PL)과 제 2 보조패턴(AP2)을 매개로 하여 연결되고 있다.
한편, 상기 구동 박막트랜지스터(DTr)의 구동 게이트 전극(115b)이 형성된 동일한 층 즉, 제 1 기판(1410) 상에는 상기 구동 게이트 전극(115b)과 동일한 금속물질로 이루어지며 상기 게이트 배선(GL)과 이와 이격하며 제 2 보조패턴(AP2)이 형성되고 있으며, 동시에 상기 게이트 배선(GL)의 제 2 홀(hl2) 내부에 제 3 및 제 4 홀(hl3, hl4)을 갖는 제 1 보조패턴(AP1)이 형성되고 있으며, 각 부화소영역(SP1)에는 구동 박막트랜지스터(DTr1)의 구동 게이트 전극(115b)이 연장 형성됨으로 스토리지 커패시터(StgC)의 제 1 전극(116)을 이루고 있다.
이때, 상기 게이트 배선(GL)이 형성된 층에 서로 다른 2개의 구성요소와 동시에 접촉하여 이들 두 구성요소를 전기적으로 연결시키는 역할을 하는 상기 제 1 및 제 2 보조패턴(AP1, AP2)을 형성한 것은 이들 제 1 및 제 2 보조패턴 형성(AP1, AP2)을 위한 별도의 추가적인 마스크 공정 진행을 억제하기 위함이다.
또한, 상기 구동 박막트랜지스터(DTr1)의 구동 소스 및 드레인 전극(133b, 136b)이 형성된 동일한 층 즉, 층간절연막(123) 상에는 상기 구동 소스 및 드레인 전극(133b, 136b)과 동일한 금속물질로 이루어지며 상기 게이트 배선(GL)과 교차하는 제 1 방향으로 연장하며 상기 데이터 배선(DL1, DL2)이 형성되고 있으며, 제 1 및 제 4 데이터 배선과 각각 인접하여 이격하며 전원배선(PL)이 형성되고 있으며, 나아가 화소영역(P)의 중앙부에 Vref 배선(Vref)이 형성되고 있으며, 상기 제 1 스토리지 전극(116)과 일부 중첩하며 제 2 스토리지 전극(137)이 형성되고 있다. 이때, 상기 제 2 스토리지 전극(137)은 구동 박막트랜지스터(DTr1)의 구동 드레인 전극(136b)과 및 센스 박막트랜지스터(SeTr)의 센스 드레인 전극(136c)과 연결되고 있다.
한편, 상기 스위칭 박막트랜지스터(STr1)의 스위칭 게이트 전극(115a)은 상기 게이트 배선(GL) 혹은 게이트 배선(GL)의 제 4 배선 부분(GLA4)에서 분기한 부분이 되고 있으며, 상기 스위칭 박막트랜지스터(STr1)의 스위칭 소스 전극(133a)은 상기 데이터 배선(DL1)과 연결되고 있다.
그리고 상기 게이트 배선(GL) 더욱 정확히는 상기 게이터 배선(GL)에서 분기 형성된 제 3 배선 부분(GLA3) 및 제 4 배선 부분(GLA4)은 그 차제로서 상기 센스 박막트랜지스터(SeTr1)의 센스 게이트 전극(115c)을 이루고 있으며, 상기 Vref 배선(Vref)과 연결된 상기 제 1 보조패턴(AP1)은 상기 센스 박막트랜지스터(SeTr1)의 센스 소스 전극(133c)과 연결되고 있으며, 상기 전원배선(PL)은 상기 제 2 보조패턴(AP2)을 매개로 상기 구동 박막트랜지스터(DTr1)의 구동 소스 전극(133b)과 연결되고 있다.
한편, 상기 제 1 보조패턴(AP1)과 센스 박막트랜지스터(SeTr1)의 센스 소스 전극(133c)간에는 이들 두 구성요소 사이에 개재되고 있는 게이트 절연막(118) 및 층간절연막(123)에 콘택홀(chl)이 구비되며 이러한 콘택홀(chl)을 통해 서로 접촉하는 형태를 이루고 있으며, 상기 제 2 보조패턴(AP2)과 전원배선(PL)도 콘택홀(chl)을 통해 서로 접촉하는 구성을 이룬다.
그리고 상기 산화물 반도체층(120a, 120c, 120c)과 소스 전극(133a, 133b, 133c) 및 상기 산화물 반도체층(120a, 120c, 120c)과 드레인 전극(136a, 136b, 136c) 간은 상기 층간절연막(123)에 상기 산화물 반도체층(120a, 120c, 120c)을 노출시키는 반도체층 콘택홀(sch)이 구비됨으로서 이러한 반도체층 콘택홀(sch)을 통해 서로 접촉하는 구성을 이루고 있다.
즉, 층을 달리하서 형성되는 두 구성요소 간에는 이들 두 구성요소 사이에 개재된 절연층 예를들면 게이트 절연막(118) 또는(및) 층간절연막(123)에 콘택홀(chl) 또는 반도체층 콘택홀(sch)이 구비되고 있으며 이러한 콘택홀(chl) 또는 반도체층 콘택홀(sch)을 통해 서로 다른 층에 구비된 두 구성요소는 접촉한 상태를 이룬다.
한편, 도면에 있어서는 상기 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)가 보텀 게이트 구조를 이루는 것을 일례로 나타내었지만, 상기 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)의 적층 구성은 다양하게 변형이 가능함은 자명하다 할 것이다.
일례로, 상기 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)는 폴리실리콘의 반도체층을 가지며 탑 게이트 타입(Top gate type)으로 구성될 수도 있다.
이러한 경우, 상기 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1)는 순수 폴리실리콘의 액티브 영역과 이의 양측에 불순물이 도핑된 폴리실리콘의 소스 및 드레인 영역으로 이루어진 반도체층과, 게이트 절연막과, 상기 액티브영역과 중첩하여 형성된 게이트 전극과, 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막과, 상기 반도체층 콘택홀을 통해 각각 상기 소스 및 드레인 영역과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극을 포함하여 구성된다.
한편, 상기 게이트 전극(115a, 115b, 115c)과 게이트 배선(GL), 데이터 배선(DL1, DL2, DL3)과 전원배선(PL), 소스 및 드레인 전극((133a, 133b, 133c), (136a, 136b, 136c))과, 제 1 및 제 2 보조패턴(AP1, AP2)은 저저항 특성을 갖는 금속물질 예를들면 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질로 이루어짐으로서 단일층 또는 이중층 이상의 다중층 구조를 이루게 된다.
다음, 상기 스위칭 및 구동 박막트랜지스터(STr1, DTr1)와 센스 박막트랜지스터(SeTr1) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 보호막(140)이 형성되어 있으며, 상기 보호막(140) 위로 그 표면이 평탄한 상태의 평탄화층(150)이 표시영역 전면에 대해 형성되고 있다.
이때, 상기 평탄화층(150) 및 상기 보호막(140)에는 상기 구동 박막트랜지스터(DTr1)에 대응하여 이의 구동 드레인 전극(136b)을 노출시키는 드레인 콘택홀(153)이 구비되고 있다.
또한, 상기 평탄화층(150) 위로 각 부화소영역(SP1)별로 상기 드레인 콘택홀(153)을 통해 상기 구동 드레인 전극(136b)과 접촉하는 제 1 전극(160)이 형성되고 있다.
이러한 제 1 전극(160)은 상부발광 방식을 동작하는 유기전계 발광소자(101)의 경우 이중층 구조를 이루는 것이 바람직하며, 상기 제 1 전극(160)의 상부층(160b)은 애노드 전극의 역할을 하며, 그 하부층(160a)은 반사층의 역할을 하도록 형성된다.
즉, 상기 제 1 전극(160)의 상부층(160b)은 애노드 전극의 역할을 하도록 일함수 값이 비교적 큰 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지고 있으며, 상기 제 1 전극(160)의 하부층(160a)은 반사효율이 우수한 금속물질 혹은 합금인 알루미늄(Al), 알루미늄-네오디뮴(AlNd), 은(Ag), 은-팔라듐-구리(APC) 중 어느 하나로 이루어짐으로써 상기 제 1 전극(160) 상부에 형성되는 유기 발광층(165)으로부터 발광된 빛을 상부로 반사시켜 재활용하여 발광효율을 향상시키는 역할을 하게 된다.
하지만 상기 제 1 전극(160)은 반드시 이중층 구조를 이루도록 할 필요가 없으며 하부발광 방식으로 동작하는 경우 애노드 전극의 역할을 하도록 일함수 값이 비교적 큰 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 단일층 구조를 이룰수도 있다.
도면에 있어서는 상기 제 1 전극(160)은 이중층 구조를 이루는 것을 일례로 나타내었다. 일
한편, 상기 제 1 전극(160) 위로 각 부화소영역(SP1)의 경계에는 뱅크(163)가 형성되어 있다.
이때, 상기 뱅크(163)는 각 부화소영역(SP1)을 둘러싸는 형태로 상기 제 1 전극(160)의 가장자리 소정폭과 중첩하며 상기 제 1 전극(160)의 중앙부를 노출시키며 형성되고 있다.
이러한 구성을 갖는 상기 뱅크(163)는 투명한 유기절연물질 예를들면 폴리이미드(poly imide)로 이루어지거나, 또는 블랙을 나타내는 물질 예를들면 블랙수지로 이루어지고 있다.
그리고 상기 각 부화소영역(SP1)의 상기 뱅크(163)로 둘러싸인 제 1 전극(160)의 상부에는 유기 발광층(165)이 형성되어 있다.
또한, 상기 유기 발광층(165)과 상기 뱅크(163) 상부로 표시영역 전면에 대해 캐소드 전극을 역할을 하도록, 일함수 값이 비교적 작은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 섞인 물질로 이루어진 제 2 전극(168)이 형성되고 있다.
한편, 각 부화소영역(SP1)에 있어 상기 제 1, 2 전극(160, 168)과 그 사이에 형성된 상기 유기 발광층(165)은 유기전계 발광 다이오드(E)를 이루게 된다.
도면에 나타나지 않았지만, 상기 제 1 전극(160)과 유기 발광층(165) 사이 및 상기 유기 발광층(165)과 제 2 전극(168) 사이에는 각각 상기 유기 발광층(165)의 발광 효율 향상을 위해 다층 구조의 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)이 더욱 형성될 수도 있다.
이때, 다층의 상기 제 1 발광보상층(미도시)은 상기 제 1 전극(160) 상부로 순차 적층되며 정공주입층(hole injection layer)과 정공수송층(hole transporting layer)으로 이루어질 수 있으며, 상기 제 2 발광보상층(미도시)은 상기 유기 발광층(165)으로부터 순차 적층되며 전자수송층(electron transporting layer)과 전자주입층(electron injection layer)으로 이루어질 수 있다.
한편, 상기 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)은 이중층 구조를 이루는 것을 일례로 나타내었지만, 반드시 이중층 구조를 이룰 필요는 없다. 즉, 상기 제 1 발광보상층(미도시)은 정공주입층 또는 정공수송층이 되어 단일층 구조를 이룰 수도 있고, 상기 제 2 발광보상층(미도시) 또한 전자주입층 또는 전자수송층이 되어 단일층 구조를 이룰 수도 있다.
더불어 상기 제 1 발광보상층(미도시)은 전자블록킹층이 더욱 포함될 수도 있으며, 상기 제 2 발광보상층(미도시)은 정공블록킹층이 더욱 포함될 수도 있다.
그리고 본 발명의 실시예에 따른 유기전계 발광소자(101)는 전술한 구성을 갖는 상기 제 1 기판(110)에 대응하여 상기 유기전계 발광 다이오드(E)의 인캡슐레이션을 위한 제 2 기판(170)이 구비되고 있다.
이 경우, 상기 제 1 기판(110)과 제 2 기판(170)은 그 가장자리를 따라 실란트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 상기 제 1 기판(110)과 제 2 기판(170)이 합착되어 패널상태를 유지하고 있다.
이때, 서로 이격하는 상기 제 1 기판(110)과 제 2 기판(170) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다.
상기 인캡슐레이션을 위한 상기 제 2 기판(170)은 유연한 특성을 갖는 플라스틱으로 이루어질 수도 있으며, 또는 유리기판으로 이루어질 수도 있다.
한편, 본 발명의 실시예에 따른 유기전계 발광소자(101)는 인캡슐레이션을 위한 상기 제 2 기판(170)이 생략된 구성을 이룰 수도 있다.
즉, 상기 제 2 기판(170)은 점착층을 포함하는 필름 형태로 상기 제 1 기판(110)의 최상층에 구비된 상기 제 2 전극(168)과 접촉하도록 구성될 수도 있으며, 또는 상기 제 2 전극(168) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 캡핑막이 형성될 수 있으며, 상기 유기절연막(미도시) 또는 무기절연막(미도시)은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 상기 제 2 기판(170)은 생략된다.
이러한 구성을 갖는 본 발명의 실시예에 따른 유기전계 발광소자(101)는 4개의 부화소영역(도 3의 SP1, SP2, SP3, Sp4)이 각 화소영역(P) 내에서 2행2열 배치 구성을 이루고, 더불어 게이트 배선(GL)의 제 1 홀(hl1) 및 제 2 홀(hl2)을 갖는 구성과 상기 제 2 홀(hl2) 내부에 Vref 배선(Vref)과 연결된 제 1 보조패턴(AP1)이 삽입된 구성 및 센스 박막트랜지스터(SeTr1)가 상기 제 2 홀(hl2) 주위로 각 화소영역(P)의 중앙부에 집중 배치된 구성을 통해 화소영역(P)의 개구율을 향상시키는 동시에 서로 교차하는 배선 간 혹은 서로 교차하는 보조패턴과 배선간의 쇼트 발생 시 리페어가 가능한 구조를 이룸으로서 쇼트 불량을 방지하는 효과를 갖는다.
나아가 본 발명의 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 게이트 배선(GL)과 이와 교차하는 배선(PL, DL1, DL2, DL3, DL4, Vref) 간 및 서로 교차하는 제 1 보조패턴(AP1)과 데이터 배선(DL2, Dl3)간의 중첩 부분 및 제 2 보조패턴(AP2)과 데이터 배선(DL1, DL4)간의 중첩부분이 최소화됨으로써 서로 중첩되는 부분에서의 쇼트 불량 발생을 더욱 억제하는 동시에 중첩 영역 저감에 의한 화소영역의 개구율을 더욱더 향상시키는 효과를 갖는다.
본 발명은 전술한 실시예로 한정되지 않고, 본 발명의 취지 및 사상을 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
101 : 유기전계 발광소자
115a, 115b, 115c : 스위칭, 구동 및 센스 게이트 전극
116 : 제 1 스토리지 전극
120a, 120b, 12c : 스위칭, 구동 및 센스 산화물 반도체층
133a, 133b, 133c : 스위칭, 구동 및 센스 소스 전극
136a, 136b, 136c : 스위칭, 구동 및 센스 드레인 전극
137 : 제 2 스토리지 전극
160 : 제 1 전극
153 : 드레인 콘택홀
AP1, AP2 : 제 1, 2 보조패턴
chl : 콘택홀
DL1, DL2, DL3, DL4 : 제 1, 2, 3, 4 데이터 배선
DTr1, DTr2, DTr3, DTr4 : 구동 박막트랜지스터
GL : 게이트 배선
GLA1, GLA2, GLA3, GLA4 : 9게이트 배선의)제 1, 2, 3, 4 부분 배선
hl1, hl2, hl3, hl4 : 제 1, 2, 3, 4 홀
P : 화소영역
PL : 전원배선
sch : 반도체층 콘택홀
SeTr1, SeTr2, SeTr3, SeTr4 : 센스 박막트랜지스터
SP1, SP2, SP3, SP4 : 제 1, 2, 3, 4 부화소영역
STr1, STr2, STr3, STr4 : 스위칭 박막트랜지스터
Vref : Vref배선

Claims (7)

  1. 4개의 부화소영역이 하나의 화소영역을 이루며, 상기 4개의 부화소영역이 상기 화소영역 내에 2행2열 배치된 기판과;
    상기 기판 상의 제 1 열 및 제 2 열 부화소영역 각각의 좌측 및 우측에 구비되며 제 1 방향으로 연장하는 제 1, 2, 3, 4 데이터 배선과;
    상기 제 1 및 제 4 데이터 배선과 인접하여 나란하게 배치된 전원배선과;
    상기 제 2 및 제 3 데이터 배선 사이에 배치된 제 1 보조배선과;
    상기 제 1 방향과 교차하는 제 2 방향으로 배치되며 상기 제 1, 2, 3, 4 데이터 배선과 전원배선 및 제 1 보조배선과 교차하는 부분에서는 분기하여 2중 중첩되도록 하는 제 1 및 제 2 홀이 구비된 게이트 배선과;
    상기 각 부화소영역에 구비되며 상기 게이트 배선 및 제 1, 2, 3, 4 데이터 배선 중 어느 하나와 연결된 스위칭 박막트랜지스터와;
    상기 각 부화소영역에 구비되며 상기 스위칭 박막트랜지스터와 연결된 구동 박막트랜지스터와;
    상기 각 부화소영역에 구비되며 상기 제 1 홀을 포획하는 게이트 배선 부분을 게이트 전극으로 하여 상기 제 1 홀 주변에 배치된 센스 박막트랜지스터와;
    상기 구동 박막트랜지스터와 연결된 유기전계 발광 다이오드
    를 포함하는 유기전계 발광소자.
  2. 제 1 항에 있어서,
    상기 제 2 홀 내부에 구비되며 상기 제 1 보조배선과 접촉하는 제 1 보조패턴을 포함하는 유기전계 발광소자.
  3. 제 2 항에 있어서,
    상기 제 1 보조패턴에는 상기 제 2 및 제 3 데이터 배선과 중첩되는 부분에 대응하여 각각 홀이 구비되어 상기 제 2 및 제 3 데이터 배선과 2중 중첩하는 구성을 이루는 유기전계 발광소자.
  4. 제 1 항에 있어서,
    상기 제 2 홀은 상기 전원배선과 이와 나란하게 인접하여 배치된 상기 제 1 및 제 4 데이터 배선에 대응하여 구비된 유기전계 발광소자.
  5. 제 1 항에 있어서,
    서로 좌우로 이웃하는 2개의 화소영역에는 상기 전원배선과 접촉하며 이의 양측에 위치하는 상기 제 1 및 제 4 데이터 배선과 중첩하며 상기 각 부화소영역에 구비된 구동 박막트랜지스터의 소스 전극과 접촉하는 제 2 보조패턴이 구비된 유기전계 발광소자.
  6. 제 5 항에 있어서,
    상기 게이트 배선과 제 1 보조패턴 및 제 2 보조패턴은 동일한 층에 구성된 유기전계 발광소자.
  7. 제 1 항에 있어서,
    제 1, 2 부화소영역은 상기 화소영역 내에서 상측에 위치하며 제 3, 4 부화소영역은 상기 화소영역 내에서 하측에 위치하며, 상기 제 3, 4 부화소영역에 구비되는 스위칭 박막트랜지스터 각각은 상기 게이트 배선 중 상기 제 1 홀을 포획하는 부분에서 분기한 부분이 상기 스위칭 박막트랜지스터의 게이트 전극을 이루는 유기전계 발광소자.
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