KR20200111873A - 표시 장치 - Google Patents

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KR20200111873A
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electrode
driving transistor
contact hole
transistor
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KR1020190031354A
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김미해
강현지
김경훈
노재두
방정훈
오경환
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삼성디스플레이 주식회사
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    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Abstract

표시 장치가 제공된다. 표시 장치는, 발광 영역을 포함하는 서브 화소를 구비하고, 서브 화소는, 게이트 전극에 인가된 데이터 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 전류를 제어하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터와, 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 제2 전극에 접속된 발광 소자 및 게이트 전극 상에 배치된 제1 콘택홀 및 제2 콘택홀을 포함하고, 게이트 전극은, 제1 구동 트랜지스터와 두께 방향으로 중첩하는 제1 게이트 전극과, 제2 구동 트랜지스터와 두께 방향으로 중첩하는 제2 게이트 전극을 포함하고, 제1 콘택홀은 상기 제1 게이트 전극 상에 위치하고, 제2 콘택홀은 제2 게이트 전극 상에 위치하되, 1 콘택홀과 제2 콘택홀은 제1 방향으로 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
발광 표시 장치는 복수의 화소들을 포함할 수 있으며, 복수의 화소들 각각은 발광 소자, 게이트 전극의 전압에 따라 발광 소자에 공급되는 구동 전류의 양을 조절하는 구동 트랜지스터, 및 스캔 라인의 스캔 신호에 응답하여 데이터라인의 데이터전압을 구동 트랜지스터의 게이트 전극에 공급하기 위한 스캔 트랜지스터를 포함할 수 있다. 최근에는 발광 표시 장치의 화상의 품질을 향상시키기 위하여 발광 소자의 고휘도 출력이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 화상의 품질을 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는, 발광 영역을 포함하는 서브 화소를 구비하고, 상기 서브 화소는, 게이트 전극에 인가된 데이터 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 전류를 제어하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터와, 상기 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 상기 제2 전극에 접속된 발광 소자 및 상기 게이트 전극 상에 배치된 제1 콘택홀 및 제2 콘택홀을 포함하고, 상기 게이트 전극은, 상기 제1 구동 트랜지스터와 두께 방향으로 중첩하는 제1 게이트 전극과, 상기 제2 구동 트랜지스터와 상기 두께 방향으로 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 콘택홀은 상기 제1 게이트 전극 상에 위치하고, 상기 제2 콘택홀은 상기 제2 게이트 전극 상에 위치하되, 상기 제1 콘택홀과 상기 제2 콘택홀은 제1 방향으로 중첩한다.
상기 제1 구동 트랜지스터는 제1 액티브층을 포함하고, 상기 제2 구동 트랜지스터는 제2 액티브층을 포함하며, 상기 제1 액티브층은 상기 제1 게이트 전극과 상기 두께 방향으로 중첩하고, 상기 제2 액티브층은 상기 제2 게이트 전극과 상기 두께 방향으로 중첩할 수 있다.
상기 제2 게이트 전극은 상기 제1 게이트 전극에서 상기 제1 방향으로 연장될 수 있다.
상기 제1 게이트 전극 상에 배치되되, 상기 제1 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 연결되는 제3 게이트 전극을 더 포함할 수 있다.
상기 제1 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제1 굴곡부를 포함하고, 상기 제2 액티브층은 상기 제1 방향으로 굴곡진 제2 굴곡부를 포함하되, 상기 제1 굴곡부와 상기 제2 굴곡부는 상기 제1 게이트 전극과 상기 제2 게이트 전극의 경계를 기준으로 대칭일 수 있다.
상기 제1 액티브층, 상기 제1 콘택홀, 상기 제2 콘택홀 및 상기 제2 액티브층은 상기 제1 방향으로 순차적으로 배치될 수 있다.
상기 제2 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 연결된 더미 패턴을 더 포함할 수 있다.
제1 구동 전압이 인가되는 제1 구동 전압 라인과 상기 제1 구동 전압 라인과 교차하는 제2 구동 전압 라인을 더 포함하고, 상기 제2 구동 전압 라인은 상기 제2 콘택홀을 통하여 제1 구동 라인과 전기적으로 연결될 수 있다.
상기 제1 방향과 교차하는 제2 방향으로 연장되는 스캔 라인과, 상기 제1 방향으로 연장되는 데이터 라인 및 상기 제2 방향으로 연장되며, 제1 구동 전압이 인가되는 제1 구동 전압 라인을 더 포함할 수 있다.
상기 제1 방향으로 연장되되, 상기 제1 구동 전압 라인과 제3 콘택홀을 통하여 전기적으로 연결되는 제2 구동 전압 라인을 더 구비하고, 상기 제3 콘택홀은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 상기 두께 방향으로 비중첩할 수 있다.
상기 제1 구동 전압 라인은 개구부를 포함하고, 상기 개구부는 상기 제1 콘택홀과 상기 두께 방향으로 중첩할 수 있다.
상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 제2 전극과 상기 제1 구동 전압 라인 사이에 배치되는 적어도 하나의 절연막을 더 구비할 수 있다.
상기 적어도 하나의 절연막은, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 제2 전극 상에 배치되는 게이트 절연막 및 상기 제1 게이트 전극 및 제2 게이트 전극 상에 배치되는 층간 절연막을 포함할 수 있다.
상기 제1 게이트 전극 및 제2 게이트 전극 각각은 상기 게이트 절연막 상에 배치될 수 있다.
상기 제1 구동 전압 라인은 상기 층간 절연막 상에 배치될 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층은 상기 게이트 절연막에 의해 덮일 수 있다.
상기 제1 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제1 굴곡부를 포함하고, 상기 제2 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제2 굴곡부를 포함하되, 상기 제1 굴곡부와 상기 제2 굴곡부는 동일한 형상일 수 있다.
상기 제1 액티브층, 상기 제1 콘택홀, 상기 제2 액티브층 및 상기 제2 콘택홀은 상기 제1 방향으로 순차적으로 배치될 수 있다.
상기 제1 액티브층과 상기 제2 액티브층은 상기 제1 방향과 교차하는 제2 방향으로 연장된 바(bar) 형상일 수 있다.
상기 제1 콘택홀, 상기 제1 액티브층, 상기 제2 콘택홀 및 상기 제2 액티브층은 상기 제1 방향으로 순차적으로 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 발광소자에 공급되는 구동 전류에 증가시켜 고휘도를 구현함과 동시에 구동 트랜지스터들의 특성 편차를 최소화하여 화상의 품질을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 4는 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 5는 도 4의 제k-1 스캔 라인, 제k 스캔 라인, 제k+1 스캔 라인, 및 제k 발광 라인에 인가되는 신호들을 보여주는 파형도이다.
도 6 내지 도 9는 도 5의 제1 내지 제5 기간들 동안 제1 서브 화소의 구동 방법을 설명하기 위한 회로도들이다.
도 10은 일 실시예에 따른 서브 화소를 상세히 보여주는 평면도이다.
도 11은 도 10의 Ⅰ-Ⅰ'을 따라 자른 단면도이다.
도 12는 도 10의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 13은 도 10의 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이다.
도 15는 도 14의 Ⅳ-Ⅳ'을 따라 자른 단면도이다.
도 16은 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이다.
도 17은 도 16의 Ⅴ-Ⅴ'을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이다.
도 19는 도 18의 Ⅵ-Ⅵ'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 내지 도 3을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 라인(SL)들, 발광 라인(ELL)들, 데이터 라인(DL)들, 및 제1 구동 전압 라인(VDDL)이 배치될 수 있다. 스캔 라인(SL)들과 발광 라인(ELL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 제1 구동 전압 라인(VDDL)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성된 제1 구동 전압 라인(VDDL)의 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 발광 라인(ELL)들 중 적어도 하나, 제1 구동 전압 라인(VDDL)에 접속될 수 있다. 도 2에서는 서브 화소(SP)들 각각이 2 개의 스캔 라인(SL)들, 1 개의 데이터 라인(DL), 1 개의 발광 라인(ELL), 및 제1 구동 전압 라인(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 라인(SL)들이 아닌 3 개의 스캔 라인(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되며, 이로 인해 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 또한, 구동 트랜지스터(DT)는 구동 전류의 증가를 위하여, 하나의 서브 화소(SP)에 복수개 배치될 수 있다. 예를 들어, 구동 트랜지스터(DT)는 도 4와 같이 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)로 이루어진 듀얼 트랜지스터일 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(SDC), 및 데이터 라인(DL)들과 표시 구동 회로(200) 사이의 팬 아웃 라인(FL)들, 및 표시 구동 회로(200)에 접속되는 패드(DP)들이 배치될 수 있다. 표시 구동 회로(200)와 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 패드(DP)들은 표시 구동 회로(200)보다 표시 패널(100)의 일 측 가장자리에 인접하게 배치될 수 있다.
스캔 구동 회로(SDC)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 연결될 수 있다. 스캔 구동 회로(SDC)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)로부터 스캔 제어 신호(SCS)와 발광 제어 신호(ECS)를 입력 받을 수 있다.
스캔 구동 회로(SDC)는 도 3과 같이 스캔 구동부(410)와 발광 제어 구동부(420)를 포함할 수 있다.
스캔 구동부(410)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다. 발광 제어 구동부(420)는 발광 제어 신호(ECS)에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 라인(ELL)들에 순차적으로 출력할 수 있다.
스캔 구동 회로(SDC)는 복수의 박막 트랜지스터들을 포함할 수 있다. 스캔 구동 회로(SDC)는 서브 화소(SP)들의 박막 트랜지스터들과 동일한 층에 형성될 수 있다. 도 2에서는 스캔 구동 회로(SDC)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SDC)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(200)는 도 3과 같이 타이밍 제어부(210), 데이터 구동부(220), 및 전원 공급부(230)를 포함할 수 있다.
타이밍 제어부(210)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어부(210)는 타이밍 신호들에 따라 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 생성하고, 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호(ECS)를 생성하며, 데이터 구동부(220)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어부(210)는 복수의 스캔 제어 라인(SCL)을 통해 스캔 제어 신호(SCS)를 스캔 구동부(410)로 출력하고, 발광 제어 신호(ECS)를 발광 제어 구동부(420)로 출력할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)로 출력할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(FL)들을 통해 데이터 라인(DL)들에 출력한다. 스캔 구동 회로(SDC)의 스캔 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
전원 공급부(230)는 제1 구동 전압을 생성하여 제1 구동 전압 라인(VDDL)에 공급할 수 있다. 또한, 전원 공급부(230)는 제2 구동 전압을 생성하여 서브 화소(SP)들 각각의 유기 발광 다이오드의 캐소드 전극에 공급할 수 있다. 제1 구동 전압은 유기 발광 다이오드의 구동을 위한 고전위 전압일 수 있으며, 제2 구동 전압은 유기 발광 다이오드의 구동을 위한 저전위 전압일 수 있다. 즉, 제1 구동 전압은 제2 구동 전압보다 높은 전위를 가질 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 4는 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 4를 참조하면, 서브 화소(SP)는 제k-1(k는 2 이상의 양의 정수) 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 및 제j(j는 양의 정수) 데이터 라인(Dj)에 접속될 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압이 공급되는 제1 구동 전압 라인(VDDL), 초기화 전압(Vini)이 공급되는 초기화 전압 라인(VIL), 및 제2 구동 전압이 공급되는 제2 구동 전압 라인(VSSL)에 접속될 수 있다.
서브 화소(SP)는 제1 구동 트랜지스터(transistor)(DT1), 제2 구동 트랜지스터(DT2), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 커패시터(C) 등을 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)는 게이트 전극에 인가되는 데이터 전압에 따라 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다. 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트-소스 간의 전압 차(Vsg)와 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k'는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
발광 소자(EL)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EL)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 또한, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)는 병렬로 연결될 수 있다. 예를 들어, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극은 서로 연결되고, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극은 서로 연결되며, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극은 서로 연결되고, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2) 각각의 액티브층은 병렬로 위치할 수 있다. 이와 같이, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)가 병렬로 연결된 듀얼 트랜지스터의 경우, 하나의 구동 트랜지스터를 배치한 경우와 비교할 때, 액티브층의 폭이 넓어져 높은 구동 전류(Ids)를 제공할 수 있는 이점이 있다.
발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기발광 다이오드일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EL)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제2 구동 전압 라인(VSSL)에 접속될 수 있다. 발광 소자(EL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극과 제j 데이터 라인(Dj)을 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극에 접속되며, 제2 전극은 데이터 라인(Dj)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제2-1 트랜지스터(ST2-1)와 제2-2 트랜지스터(ST2-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제2-1 트랜지스터(ST2-1)와 제2-2 트랜지스터(ST2-2)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제2 전극을 접속시킨다. 즉, 제2-1 트랜지스터(ST2-1)와 제2-2 트랜지스터(ST2-2)가 턴-온되는 경우, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제2 전극이 접속되므로, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)는 다이오드(diode)로 구동한다. 제2-1 트랜지스터(ST2-1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 제2-2 트랜지스터(ST2-2)의 제2 전극에 접속되며, 제2 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극에 접속될 수 있다. 제2-2 트랜지스터(ST2-1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극에 접속되며, 제2 전극은 제2-2 트랜지스터(ST2-2)의 제1 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)는 제k-1 스캔 라인(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 초기화 전압 라인(VIL)을 접속시킨다. 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압으로 방전될 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극은 제k-1 스캔 라인(Sk-1)에 접속되고, 제1 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극에 접속되며, 제2 전극은 제3-2 트랜지스터(ST3-2)의 제1 전극에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극은 제k-1 스캔 라인(Sk-1)에 접속되고, 제1 전극은 제3-1 트랜지스터(ST3-1)의 제2 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제4 트랜지스터(ST4)는 제k+1 스캔 라인(Sk+1)의 스캔 신호에 의해 턴-온되어 발광 소자(EL)의 애노드 전극과 초기화 전압 라인(VIL)을 접속시킨다. 발광 소자(EL)의 애노드 전극은 초기화 전압으로 방전될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k+1 스캔 라인(Sk+1)에 접속되고, 제1 전극은 발광 소자(EL)의 애노드 전극에 접속되며, 제2 전극은 초기화 전압 라인(Vini)에 접속된다.
제5 트랜지스터(ST5)는 제k 발광 라인(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극과 제1 구동 전압 라인(VDDL)을 접속시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 라인(Ek)에 접속되고, 제1 전극은 제1 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극에 접속된다.
제6 트랜지스터(ST6)는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극과 발광 소자(EL)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(ST6)는 제k 발광 라인(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극과 발광 소자(EL)의 애노드 전극을 접속시킨다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 라인(Ek)에 접속되고, 제1 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극에 접속되며, 제2 전극은 발광 소자(EL)의 애노드 전극에 접속된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(EL)에 공급될 수 있다.
커패시터(C)는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제1 구동 전압 라인(VDDL) 사이에 형성된다. 커패시터(C)의 일 전극은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극에 접속되고, 타 전극은 제1 구동 전압 라인(VDDL)에 접속될 수 있다. 커패시터(C)는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극의 전압을 1 프레임 기간 동안 유지하는 역할을 한다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 4에서는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2)이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터들(DT1, DT2)이 N 타입 MOSFET으로 형성되는 경우, N 타입 MOSFET의 특성에 맞도록 도 5의 타이밍 도는 수정되어야 할 것이다.
제1 구동 전압 라인(VDDL)의 제1 구동 전압, 제2 구동 전압 라인(VSSL)의 제2 구동 전압, 초기화 전압 라인(Vini)의 초기화 전압은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 특성, 발광 소자(EL)의 특성 등을 고려하여 설정될 수 있다. 예를 들어, 초기화 전압과 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 소스 전극에 공급되는 데이터 전압 간의 전압 차는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압보다 작도록 설정될 수 있다.
도 5는 도 4의 제k-1 스캔 라인, 제k 스캔 라인, 제k+1 스캔 라인, 및 제k 발광 라인에 인가되는 신호들을 보여주는 파형도이다.
도 5를 참조하면, 제k-1 스캔 라인(Sk-1)에 인가되는 제k-1 스캔 신호(SCANk-1)는 제3 트랜지스터(ST3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 라인(Sk)에 인가되는 제k 스캔 신호(SCANk)는 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2) 각각의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k+1 스캔 라인(Sk+1)에 인가되는 제k+1 스캔 신호(SCANk+1)는 제4 트랜지스터(ST4)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 발광 신호(EMk)는 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)를 제어하기 위한 신호이다.
제k-1 스캔 신호(SCANk-1), 제k 스캔 신호(SCANk), 제k+1 스캔 신호(SCANk+1), 및 제k 발광 신호(EMk)는 1 프레임 기간을 주기로 발생할 수 있다. 1 프레임 기간은 제1 내지 제4 기간들(t1~t4)로 구분될 수 있다. 제1 기간(t1)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극을 초기화하는 기간이고, 제2 기간(t2)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극에 데이터 전압을 공급하고 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압을 샘플링하는 기간이며, 제3 기간(t3)은 발광 소자(EL)의 애노드 전극을 초기화하는 기간이고, 제4 기간(t4)은 발광 소자(EL)를 발광하는 기간이다.
제k-1 스캔 신호(SCANk-1), 제k 스캔 신호(SCANk), 제k+1 스캔 신호(SCANk+1)는 제1 내지 제3 기간들(t1, t2, t3) 동안 순차적으로 게이트 온 전압(Von)으로 출력될 수 있다. 예를 들어, 제k-1 스캔 신호(SCANk-1)는 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간들 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제k 스캔 신호(SCANk)는 제2 기간(t2) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간들 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제k+1 스캔 신호(SCANk+1)는 제3 기간(t3) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간들 동안 게이트 오프 전압(Voff)을 가질 수 있다. 도 5에서는 제k-1 스캔 신호(SCANk-1)가 게이트 온 전압(Von)을 갖는 기간이 제1 기간(t1)보다 짧은 것을 예시하였으나, 제k-1 스캔 신호(SCANk-1)가 게이트 온 전압(Von)을 갖는 기간은 제1 기간(t1)과 실질적으로 동일할 수 있다. 또한, 도 5에서는 제k 스캔 신호(SCANk)가 게이트 온 전압(Von)을 갖는 기간이 제2 기간(t2)보다 짧은 것을 예시하였으나, 제k 스캔 신호(SCANk)가 게이트 온 전압(Von)을 갖는 기간은 제2 기간(t2)과 실질적으로 동일할 수 있다. 또한, 도 5에서는 제k+1 스캔 신호(SCANk+1)가 게이트 온 전압(Von)을 갖는 기간이 제3 기간(t3)보다 짧은 것을 예시하였으나, 제k+1 스캔 신호(SCANk+1)가 게이트 온 전압(Von)을 갖는 기간은 제3 기간(t3)과 실질적으로 동일할 수 있다.
제k 발광 신호(EMk)는 제4 기간(t4) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간들 동안 게이트 오프 전압(Voff)을 가질 수 있다.
도 5에서는 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 각각이 1 수평 기간인 것으로 예시하였다. 1 수평 기간은 표시 패널(100)의 어느 스캔 라인에 접속된 서브 화소(SP)들 각각에 데이터 전압이 공급되는 기간을 지시하므로, 1 수평 라인 스캔 기간으로 정의될 수 있다. 데이터 전압들은 스캔 신호들 각각의 게이트 온 전압(Von)에 동기화하여 데이터 라인(DL)들에 공급될 수 있다.
게이트 온 전압(Von)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다.
도 6 내지 도 9는 도 5의 제1 내지 제4 기간들 동안 제1 서브 화소의 구동 방법을 설명하기 위한 회로도들이다.
이하에서, 도 5 내지 도 9를 결부하여 제1 내지 제4 기간들(t1~t4) 동안 서브 화소(SP)의 동작을 상세히 설명한다.
첫 번째로, 제1 기간(t1) 동안 제k-1 스캔 라인(Sk-1)에는 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)가 공급된다. 제1 기간(t1) 동안 도 6과 같이 제3 트랜지스터(ST3)는 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)에 의해 턴-온된다. 제3 트랜지스터(ST3)의 턴-온으로 인해, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극은 초기화 전압 라인(VIL)의 초기화 전압(Vini)으로 초기화된다.
두 번째로, 제2 기간(t2) 동안 제k 스캔 라인(Sk)에는 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)가 공급된다. 제2 기간(t2) 동안 도 7과 같이 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2) 각각은 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)에 의해 턴-온된다.
제2 트랜지스터(ST2)의 턴-온으로 인해 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제2 전극이 서로 접속되며, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)는 다이오드로 구동한다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극에는 데이터 전압(Vdata)이 공급된다. 이때, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제1 전극 간의 전압 차(Vsg=Vdata-Vini)가 문턱전압(Vth)보다 크기 때문에, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)는 게이트 전극과 소스 전극 간의 전압 차(Vsg)가 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극과 제2 전극은 제2 기간(t2) 동안 데이터 전압(Vdata)과 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압(Vth)의 차전압(Vdata-Vth)까지 상승한다. 커패시터(C)에는 "Vdata-Vth"가 저장될 수 있다.
세 번째로, 제3 기간(t3) 동안 제k+1 스캔 라인(Sk+1)에는 게이트 온 전압(Von)을 갖는 제k+1 스캔 신호(SCANk+1)가 공급된다. 제3 기간(t3) 동안 도 8과 같이 제4 트랜지스터(ST4)는 게이트 온 전압(Von)을 갖는 제k+1 스캔 신호(SCANk+1)에 의해 턴-온된다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 발광 소자(EL)의 애노드 전극은 초기화 전압 라인(VIL)의 초기화 전압(Vini)으로 초기화된다.
네 번째로, 제4 기간(t4) 동안 제k 발광 라인(Ek)에는 게이트 온 전압(Von)을 갖는 제k 발광 신호(EMk)가 공급된다. 제4 기간(t4) 동안 도 9와 같이 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6) 각각은 게이트 온 전압(Von)을 갖는 제k 발광 신호(EMk)에 의해 턴-온된다.
제5 트랜지스터(ST5)의 턴-온으로 인해, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극은 제1 구동 전압 라인(VDDL)에 접속된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극은 발광 소자(EL)의 애노드 전극에 접속된다.
제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 턴-온되는 경우, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전극의 전압에 따라 흐르는 구동 전류(Ids)가 발광 소자(EL)에 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure pat00002
수학식 2에서, k'는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압, ELVDD는 제1 구동 전압 라인(VDDL)의 제1 구동 전압, Vdata는 데이터 전압을 가리킨다. 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 게이트 전압은 (Vdata-Vth)이고, 제1 전극의 전압은 ELVDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure pat00003
결국, 수학식 3과 같이 구동 전류(Ids)는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 문턱전압(Vth)은 보상된다.
한편, 도 9와 같이 구동 전류(Ids)는 발광 소자(EL)뿐만 아니라 기생 용량(Cel)에 공급된다. 하지만, 구동 트랜지스터들(DT1, DT2)이 병렬로 연결된 듀얼 트랜지스터로 구성되어 높은 구동 전류(Ids)를 제공할 수 있게 되어 발광 소자(EL)를 고휘도로 구동함과 동시에 기생 용량(Cel)의 충전하는 시간을 감소시킬 수 있다.
도 10은 일 실시예에 따른 서브 화소를 상세히 보여주는 평면도이고, 도 11은 도 10의 Ⅰ-Ⅰ'을 따라 자른 단면도이며, 도 12는 도 10의 Ⅱ-Ⅱ'를 따라 자른 단면도이고, 도 13은 도 10의 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 10 내지 도 13을 참조하면, 서브 화소(SP)는 제1 구동 트랜지스터(DT1), 제2 구동 트랜지스터(DT2), 제1 내지 제6 트랜지스터들(ST1~ST6), 및 제 커패시터(C)를 포함할 수 있다.
제1 구동 트랜지스터(DT1)는 제1 액티브층(DT1_ACT), 제1 게이트 전극(DT1_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)은 제1 구동 트랜지스터(DT1)의 제1 게이트 전극(DT1_G)과 중첩할 수 있다. 제1 구동 트랜지스터(DT1)의 제1 게이트 전극(DT1_G)은 제1-1 게이트 전극(DT1_G1)과 제1-2 게이트 전극(DT1_G2)을 포함할 수 있다. 제1-2 게이트 전극(DT1_G2)은 제1-1 게이트 전극(DT1_G1) 상에 배치될 수 있으며, 제1-1 게이트 전극(DT1_G1)과 제1-2 게이트 전극(DT1_G2)은 제1-1 콘택홀(CNT1_1)을 통해 서로 접속될 수 있다. 제1-1 게이트 전극(DT1_G1)은 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 중첩하며, 제1-2 구동 게이트 전극(DT1_G2)은 제2 콘택홀(CNT2)을 통해 제2-1 트랜지스터(ST2-1)의 제2 전극(D2-1)에 접속될 수 있다. 제1 구동 트랜지스터(DT1)의 제1 전극(DT_S)은 제1 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다. 제1 구동 트랜지스터(DT1)의 제2 전극(DT_D)은 제2-2 트랜지스터(ST2-2)의 제1 전극(S2-1)과 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다.
제2 구동 트랜지스터(DT2)는 제2 액티브층(DT2_ACT), 제2 게이트 전극(DT2_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 전술한 바와 같이, 제2 구동 트랜지스터(DT2)의 제1 전극(DT_S) 및 제2 전극(DT_D)은 제1 구동 트랜지스터(DT1)의 제1 전극(DT_S) 및 제2 전극(DT_D)에 연결되는 구조로 이루어질 수 있다. 즉, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)는 제1 전극(DT_S)과 제2 전극(DT_D)을 공유하는 형태일 수 있다.
제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT)은 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)과 중첩할 수 있다. 몇몇 실시예에서 제2 액티브층(DT2_ACT)은 제1 액티브층(DT1_ACT)과 동일한 크기 및 형상을 가지되, 제2 방향(Y축 방향)의 반대 방향으로 제1 액티브층(DT1_ACT)과 대칭되도록 배치될 수 있다. 예시적으로, 제1 액티브층(DT1_ACT)은 제2 방향(Y축 방향)으로 굴곡을 가지며 배치될 수 있고, 제2 액티브층(DT2_ACT)은 제2 방향(Y축 방향)의 반대 방향으로 굴곡을 가지며 배치될 수 있다.
제2 방향(Y축 방향)으로 제2 액티브층(DT2_ACT)과 제1-1 콘택홀(CNT1_1) 사이의 제2 게이트 전극(DT2_G) 상에 제1-2 콘택홀(CNT1_2)이 배치될 수 있다. 예시적으로, 제1-1 콘택홀(CNT1_1)은 제1 액티브층(DT1_ACT)에 인접하여 위치하고 제1-1 게이트 전극(DT1_G1)을 노출시키고, 제1-2 콘택홀(CNT1_2)은 제2 액티브층(DT2_ACT)에 인접하여 위치하고 제2 게이트 전극(DT2_G)을 노출시킬 수 있다.
제2 방향(Y축 방향)의 반대 방향으로 제1 액티브층(DT1_ACT), 제1-1 콘택홀(CNT1_1), 제1-2 콘택홀(CNT1_2) 및 제2 액티브층(DT2_ACT) 이 순차적으로 배치될 수 있다.
제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2) 제1-1 게이트 전극(DT1_G1)과 제2 게이트 전극(DT2_G)의 경계를 기준으로 서로 대칭을 이룰 수 있다. 또한, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)은 제2 방향(Y축 방향)으로 중첩할 수 있다. 이와 같이, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제1-1 게이트 전극(DT1_G1)과 제2 게이트 전극(DT2_G)의 경계를 기준으로 서로 대칭을 이룸으로써, 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT)의 특성 편차를 최소화할 수 있게 된다. 이에 따라, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)의 특성 차이에 따른 화질 저하를 방지할 수 있는 이점이 있다.
몇몇 실시예에서, 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)은 제1 게이트 전극(DT1_G)과 달리 단층 구조로 이루어질 수 있다. 또한, 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)은 제1-1 게이트 전극(DT1_G1)과 연결된 형태일 수 있다. 예를 들어, 제2 게이트 전극(DT2_G)은 제1-1 게이트 전극(DT1_G1)은 일체로 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 게이트 전극(DT2_G)은 제1-1 게이트 전극(DT1_G1)은 이격되되, 연결 패턴을 통하여 전기적으로 연결될 수도 있다. 또한, 제1-2 콘택홀(CNT1_2)에는 더미 패턴(DPT)이 배치되어 제1-2 콘택홀(CNT1_2)에 의해 노출된 제2 게이트 전극(DT2_G)과 접촉할 수 있다. 더미 패턴(DPT)은 제1-2 게이트 전극(DT1_G2)과 동일한 물질로 이루어지며, 동일층에 배치될 수 있다.
제2 게이트 전극(DT2_G)은 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT)과 중첩하고, 제2 구동 트랜지스터(DT2)의 제1 전극(DT_S)은 제1 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다. 제2 구동 트랜지스터(DT2)의 제2 전극(DT_D)은 제2-2 트랜지스터(ST2-2)의 제1 전극(S2-1)과 제6 트랜지스터(ST6)의 제1 전극(S6)에 접속될 수 있다.
제1 트랜지스터(ST1)는 액티브층(ACT1), 게이트 전극(G1), 제1 전극(S1), 및 제2 전극(D1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제k 스캔 라인(Sk, k는 2 이상의 양의 정수)의 일 부분으로, 제1 트랜지스터(ST1)의 액티브층(ACT1)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제1 트랜지스터(ST1)의 제1 전극(S1)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극(DT_S)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제2 전극(D1)은 제3 콘택홀(CNT3)을 통해 제j 데이터 라인(Dj)과 접속될 수 있다.
제2 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 제2 트랜지스터(ST2)는 제2-1 트랜지스터(ST2-1)와 제2-2 트랜지스터(ST2-2)를 포함할 수 있다.
제2-1 트랜지스터(ST2-1)는 액티브층(ACT2-1), 게이트 전극(G2-1), 제1 전극(S2-1), 및 제2 전극(D2-1)을 포함할 수 있다. 제2-1 트랜지스터(ST2-1)의 게이트 전극(G2-1)은 제k 스캔 라인(Sk)의 일 부분으로, 제2-1 트랜지스터(ST2-1)의 액티브층(ACT2-1)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제2-1 트랜지스터(ST2-1)의 제1 전극(S2-1)은 제2-2 트랜지스터(ST2-2)의 제2 전극(S2-2)에 접속될 수 있다. 제2-1 트랜지스터(ST2-1)의 제2 전극(D2-1)은 제2 콘택홀(CNT2)을 통해 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT1_G2)에 접속될 수 있다.
제2-2 트랜지스터(ST2-2)는 액티브층(ACT2-2), 게이트 전극(G2-2), 제1 전극(S2-2), 및 제2 전극(D2-2)을 포함할 수 있다. 제2-2 트랜지스터(ST2-2)의 게이트 전극(G2)은 제k 스캔 라인(Sk)의 일 부분으로, 제2-2 트랜지스터(ST2-2)의 제2 액티브층(ACT2-2)과 제k 스캔 라인(Sk)의 중첩 영역일 수 있다. 제2-2 트랜지스터(ST2-2)의 제1 전극(S2-2)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극(DT_D)에 접속될 수 있다. 제2-2 트랜지스터(ST2-2)의 제2 전극(D2-2)은 제2-1 트랜지스터(ST2-1)의 제1 전극(S2-1)에 접속될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함할 수 있다.
제3-1 트랜지스터(ST3-1)는 액티브층(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제k-1 스캔 라인(Sk-1)의 일 부분으로, 제3-1 트랜지스터(ST3-1)의 액티브층(ACT3-1)과 제k-1 스캔 라인(Sk-1)의 중첩 영역일 수 있다. 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)은 제2 콘택홀(CNT2)을 통해 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT_G2)에 접속될 수 있다. 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)에 접속될 수 있다.
제3-2 트랜지스터(ST3-2)는 액티브층(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제k-1 스캔 라인(Sk-1)의 일 부분으로, 제3-2 트랜지스터(ST3-2)의 액티브층(ACT3-2)과 제k-1 스캔 라인(Sk-1)의 중첩 영역일 수 있다. 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제2 콘택홀(CNT2)을 통해 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT_G2)에 접속될 수 있다. 제3-2 트랜지스터(ST3-2)의 제2 전극(D3)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k+1 스캔 라인(Sk+1)의 일 부분으로, 제4 트랜지스터(ST4)의 액티브층(ACT4)과 제k+1 스캔 라인(Sk+1)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제6 콘택홀(CNT6)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 발광 소자의 애노드 전극(AND)은 애노드 콘택홀(AND_CNT)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다. 초기화 전압 라인(VIL)은 제5 콘택홀(CNT5)을 통해 초기화 연결 전극(VIE)에 접속되고, 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제k-1 스캔 라인(Sk-1)과 교차하도록 배치될 수 있다.
제5 트랜지스터(ST5)는 액티브층(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 제어 라인(Ek)의 일 부분으로, 제5 트랜지스터(ST5)의 액티브층(ACT5)과 제k 발광 제어 라인(Ek)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 제7 콘택홀(CNT7)을 통해 제1-2 구동 전압 라인(VDDL2)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제1 전극(DT_S)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브층(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 발광 제어 라인(Ek)의 일 부분으로, 제6 트랜지스터(ST6)의 액티브층(ACT6)과 제k 발광 제어 라인(Ek)의 중첩 영역일 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 제2 전극(DT_D)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제6 콘택홀(CNT6)을 통해 발광 소자의 애노드 전극(AND)에 접속될 수 있다.
커패시터(C)의 제1 전극은 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT_G1) 및 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)과 실질적으로 동일하며, 커패시터(C)의 제2 전극은 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT_G1) 및 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)과 중첩하는 제1-1 구동 전압 라인(VDDL1)일 수 있다.
도 11 내지 도 13과 도 10을 함께 참조하여 일 실시예에 따른 서브 화소의 단면 구조를 설명하면, 제1 기판(SUB1)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터들(DT1, DT2, ST1, ST2, ST3, ST4, ST5, ST6)과 발광 소자(170)의 유기 발광층(172)을 보호하기 위해 제1 기판(SUB1)의 일면 상에 배치될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(SUB1) 또는 버퍼막(BF) 상에는 액티브층이 배치될 수 있다. 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
액티브층이 다결정 실리콘으로 이루어지는 경우, 액티브층에 이온을 도핑하는 경우, 이온 도핑된 액티브층은 도전성을 가질 수 있다. 이로 인해, 액티브층은 제1 구동 트랜지스터(DT1), 제2 구동 트랜지스터(DT2), 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들(DT1_ACT, DT2_ACT, ACT1~ACT6) 뿐만 아니라 소스 전극들(DT_S, S1, S2-1, S2-2, S3-1, S3-2, S4, S5, S6)과 드레인 전극들(DT_D, D1, D2-1, D2-2, D3-1, D3-2, D4, D5, D6)을 포함할 수 있다.
액티브층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함하여 이루어질 수 있다.
게이트 절연막(130) 상에는 게이트층이 배치될 수 있다. 게이트층은 제1 구동 트랜지스터(DT1), 제2 구동 트랜지스터(DT2), 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 게이트 전극들(DT1_G1, DT2_G, G1~G6) 뿐만 아니라, 스캔 라인들(Sk-1, Sk, Sk+1), 및 발광 제어 라인(Ek)들을 포함할 수 있다. 게이트층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 배치될 수 있다.
게이트층 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함하여 이루어질 수 있다. 또한, 몇몇 실시예에서 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 초기화 전압 라인(VIL)과 제1-1 구동 전압 라인(VDDL1)이 배치될 수 있다. 초기화 전압 라인(VIL)과 제1-1 구동 전압 라인(VDDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 배치될 수 있다.
초기화 전압 라인(VIL)과 제1-1 구동 전압 라인(VDDL1) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함하여 이루어질 수 있다. 또한, 몇몇 실시예에서 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 데이터 금속층이 배치될 수 있다. 데이터 금속층은 데이터 라인(DL)들, 제1-2 구동 전압 라인(VDDL2)들, 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT1_G2), 애노드 연결 전극(ANDE), 및 초기화 연결 전극(VIE)을 포함할 수 있다. 데이터 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 배치될 수 있다.
데이터 금속층 상에는 단차를 평탄하게 하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막을 포함하여 이루어질 수 있다.
몇몇 실시예에서 데이터 금속층과 평탄화막(160) 사이에는 보호막(150)이 추가로 배치될 수도 있다. 보호막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함하여 이루어질 수 있다.
제1 구동 트랜지스터(DT1), 제2 구동 트랜지스터(DT2) 및 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 구동 트랜지스터(DT1), 제2 구동 트랜지스터(DT2) 및 제1 내지 제6 트랜지스터들(ST1~ST6)은 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
도 13과 같이 제1-1 콘택홀(CNT1_1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1)을 노출하는 홀일 수 있다. 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT1_G2)은 제1-1 콘택홀(CNT1_1)을 통해 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1)에 접속될 수 있다. 제1-2 콘택홀(CNT1_2)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)을 노출하는 홀일 수 있다. 터미 패턴(DPT)은 제1-2 콘택홀(CNT1_2)을 통해 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)에 접속될 수 있다. 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)은 제1 액티브층(DT1_ACT)과 제2 액티브층(DT2_ACT)에 제3 방향(Z축 방향)으로 비중첩될 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서 제1-1 콘택홀(CNT1_1)은 제3 방향(Z축 방향)으로 제1 액티브층(DT1_ACT)에 중첩할 수도 있고, 제1-2 콘택홀(CNT1_2)은 제3 방향(Z축 방향)으로 제2 액티브층(DT2_ACT)에 중첩할 수도 있다.
제2 콘택홀(CNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2-1 트랜지스터(ST2-1)의 제2 전극(D2-1)을 노출하는 홀일 수 있다. 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT1_G2)은 제2 콘택홀(CNT2)을 통해 제2-1 트랜지스터(ST2-1)의 제2 전극(D2-1)에 접속될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(ST1)의 제1 전극(S1)을 노출하는 홀일 수 있다. 제j 데이터 라인(Dj)은 제3 콘택홀(CNT3)을 통해 제1 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다.
제4 콘택홀(CNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제3 트랜지스터(ST3)의 제2 전극(D3)과 제4 트랜지스터(ST4)의 제2 전극(D3)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제3 트랜지스터(ST3)의 제2 전극(D3)과 제4 트랜지스터(ST4)의 제2 전극(D3)에 접속될 수 있다.
제5 콘택홀(CNT5)은 제2 층간 절연막(142)을 관통하여 초기화 전압 라인(VIL)을 노출하는 홀일 수 있다. 초기화 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다.
제6 콘택홀(CNT6)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제6 트랜지스터(ST6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 접속될 수 있다.
제7 콘택홀(CNT7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제5 트랜지스터(ST5)의 제1 전극(S5)을 노출하는 홀일 수 있다. 제1-2 구동 전압 라인(VDDL2)은 제7 콘택홀(CNT7)을 통해 제5 트랜지스터(ST5)의 제1 전극(S5)에 접속될 수 있다.
제8 콘택홀(CNT8)은 제2 층간 절연막(142)을 관통하여 제1-1 구동 전압 라인(VDDL1)을 노출하는 홀일 수 있다. 제1-2 구동 전압 라인(VDDL2)은 제8 콘택홀(CNT8)을 통해 제1-1 구동 전압 라인(VDDL1)에 접속될 수 있다.
애노드 콘택홀(AND_CNT)은 보호막(150)과 평탄화막(160)을 관통하여 애노드 연결 전극(ANDE)을 노출하는 홀일 수 있다.
평탄화막(160) 상에는 발광 소자층이 배치될 수 있다. 발광 소자층은 발광 소자(170)들과 화소 정의막(180)을 포함할 수 있다.
발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 배치될 수 있다. 제1 전극(171)은 보호막(150)과 평탄화막(160)을 관통하는 애노드 콘택홀(AND_CNT)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함하여 이루어질 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금을 의미한다.
화소 정의막(180)은 서브 화소(SP)들 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 제1 전극(171)을 구획하도록 배치될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 배치될 수 있으며, 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막을 포함하여 이루어질 수 있다.
서브 화소(SP)들 각각의 발광 영역(EA)은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역으로 정의된다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 배치될 수 있다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다
제2 전극(173)은 유기 발광층(172) 상에 배치된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 배치될 수 있으며, 제2 전극(173)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 또한, 몇몇 실시예에서는 제2 전극(173) 상에는 캡핑층(capping layer)이 배치될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)을 포함하여 이루어질 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
몇몇 실시예에서 발광 소자층(EML) 상에는 봉지층(TFE)을 대신하여 제2 기판이 배치되며, 발광 소자층(EML)과 제2 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
이와 같이, 일 실시예에 따른 표시 장치(10)의 서브 화소(SP)는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)가 병렬로 연결된 듀얼 트랜지스터로 구성되어, 하나의 구동 트랜지스터를 배치한 경우와 비교할 때, 액티브층의 폭이 넓어져 높은 구동 전류(Ids)를 제공할 수 있는 이점이 있다.
또한, 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1) 및 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G) 상에 배치된 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제1-1 게이트 전극(DT1_G1)과 제2 게이트 전극(DT2_G)의 경계를 기준으로 서로 대칭을 이루고, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제2 방향(Y축 방향)으로 중첩되게 배치되어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT)의 특성 편차를 최소화할 수 있게 된다. 이에 따라, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)의 특성 차이에 따른 화질 저하를 방지할 수 있는 이점이 있다.
도 14는 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이고, 도 15는 도 14의 Ⅳ-Ⅳ'을 따라 자른 단면도이다.
도 14 및 도 15의 실시예는 제1-1 구동 전압 라인(VDDL1)과 제1-2 구동 전압 라인(VDDL2_1)이 제1-2 콘택홀(CNT1_2)을 통하여 전기적으로 연결된다는 점에서 도 10 및 도 13의 실시예와 차이점이 있다. 도 10 및 도 13의 실시예와 중복되는 설명은 생략하고, 차이점 위주로 설명한다.
도 14 및 도 15를 참조하면, 제1-2 구동 전압 라인(VDDL2_1)은 제1-2 콘택홀(CNT1_2)이 배치된 영역까지 연장될 수 있다. 예시적으로, 제1-2 구동 전압 라인(VDDL2_1)은 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT) 및 제2 게이트 전극(DT2_G)과 일부 중첩하도록 제1 방향(X축 방향)으로 돌출된 형태일 수 있다. 다만, 이에 한정되는 것은 아니고, 제1-2 구동 전압 라인(VDDL2_1)이 제1-2 콘택홀(CNT1_2)과 제3 방향(Z축 방향)으로 중첩할 수 있는 다양한 구조적 변형도 포함한다.
제1-1 콘택홀(CNT1_1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1)을 노출하는 홀일 수 있다. 제1 구동 트랜지스터(DT1)의 제1-2 게이트 전극(DT1_G2)은 제1-1 콘택홀(CNT1_1)을 통해 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1)에 접속될 수 있다.
제1-2 콘택홀(CNT1_2)은 제2 층간 절연막(142)을 관통하여 제2 게이트 전극(DT2_G) 상에 배치된 제1-1 구동 전압 라인(VDDL1)을 노출하는 홀일 수 있다. 제1-2 구동 전압 라인(VDDL2_1)은 제1-2 콘택홀(CNT1_2)을 통해 제1-1 구동 전압 라인(VDDL1)에 접속될 수 있다.
이와 같이, 다른 실시예는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)가 병렬로 연결된 듀얼 트랜지스터로 구성되어, 하나의 구동 트랜지스터를 배치한 경우와 비교할 때, 액티브층의 폭이 넓어져 높은 구동 전류(Ids)를 제공할 수 있는 이점이 있다.
또한, 제1 구동 트랜지스터(DT1)의 제1-1 게이트 전극(DT1_G1) 및 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G) 상에 배치된 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제1-1 게이트 전극(DT1_G1)과 제2 게이트 전극(DT2_G)의 경계를 기준으로 서로 대칭을 이루고, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제2 방향(Y축 방향)으로 중첩되게 배치되어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT)의 특성 편차를 최소화할 수 있게 된다. 이에 따라, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)의 특성 차이에 따른 화질 저하를 방지할 수 있는 이점이 있다.
나아가, 제1-2 콘택홀(CNT1_2)을 통하여 제1-1 구동 전압 라인(VDDL1)과 제1-2 구동 전압 라인(VDDL2_1)이 전기적으로 연결되어, 제8 콘택홀(CNT8)을 생략할 수 있는 이점이 있다.
도 16은 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이고, 도 17은 도 16의 Ⅴ-Ⅴ'을 따라 자른 단면도이다.
도 16 및 도 17의 실시예는 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT_1)이 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 동일한 방향으로 굴곡진다는 점에서 도 10 및 도 13의 실시예와 차이점이 있다. 도 10 및 도 13의 실시예와 중복되는 설명은 생략하고, 차이점 위주로 설명한다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)은 제1 구동 트랜지스터(DT1)의 제1_1 게이트 전극(DT1_G1)과 제3 방향(Z축 방향)으로 중첩하고, 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT_1)은 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)과 제3 방향(Z축 방향)으로 중첩할 수 있다.
제2 액티브층(DT2_ACT_1)은 제1 액티브층(DT1_ACT)과 동일한 크기 및 형상을 가지되, 제2 방향(Y축 방향)의 반대 방향으로 제1 액티브층(DT1_ACT)과 이격되어 배치될 수 있다. 예시적으로, 제1 액티브층(DT1_ACT)과 액티브층(DT2_ACT_1) 각각은 제2 방향(Y축 방향)으로 굴곡을 가지며 배치될 수 있다.
제2 방향(Y축 방향)으로 제1 액티브층(DT1_ACT)과 제2 액티브층(DT2_ACT_1) 사이에는 제1-1 콘택홀(CNT1_1)이 배치되며, 제1-2 콘택홀(CNT1_2)은 제2 액티브층(DT2_ACT_1)에서 제2 방향(Y축 방향) 반대 방향에 배치될 수 있다. 예를 들어, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)은 제2 방향(Y축 방향)으로 중첩되되, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2) 사이에 제2 액티브층(DT2_ACT_1)이 위치할 수 있다.
이와 같이, 다른 실시예는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)가 병렬로 연결된 듀얼 트랜지스터로 구성되어, 하나의 구동 트랜지스터를 배치한 경우와 비교할 때, 액티브층의 폭이 넓어져 높은 구동 전류(Ids)를 제공할 수 있는 이점이 있다.
또한, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제2 방향(Y축 방향)으로 중첩되게 배치되어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT_1)의 특성 편차를 최소화할 수 있게 된다. 이에 따라, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)의 특성 차이에 따른 화질 저하를 방지할 수 있는 이점이 있다.
도 18은 다른 실시예에 따른 서브 화소를 상세히 보여주는 평면도이고, 도 19는 도 18의 Ⅵ-Ⅵ'을 따라 자른 단면도이다.
도 18 및 도 19의 실시예는 제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2) 각각이 제1 방향(X축 방향)으로 연장된 바(Bar) 형상으로 이루어진다는 점에서 도 10 및 도 13의 실시예와 차이점이 있다. 도 10 및 도 13의 실시예와 중복되는 설명은 생략하고, 차이점 위주로 설명한다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT_1)은 제1 구동 트랜지스터(DT1)의 제1_1 게이트 전극(DT1_G1)과 제3 방향(Z축 방향)으로 중첩하고, 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT_2)은 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(DT2_G)과 제3 방향(Z축 방향)으로 중첩할 수 있다.
제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2)은 골곡 없이 제1 방향(X축 방향)으로 연장되며, 제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2)은 제2 방향(Y축 방향)으로 이격되어 배치될 수 있다.
제1-1 콘택홀(CNT1_1)은 제1 액티브층(DT1_ACT_1)에서 제2 방향(Y축 방향)으로 이격되어 배치되고, 제1-2 콘택홀(CNT1_2)은 제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2) 사이에 배치될 수 있다. 예시적으로, 제2 방향(Y축 방향)의 반대 방향으로 제1-1 콘택홀(CNT1_1), 제1 액티브층(DT1_ACT_1) 제1-2 콘택홀(CNT1_2) 및 제2 액티브층 (DT2_ACT_2)이 순차적으로 배치되되, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)은 제2 방향(Y축 방향)으로 중첩될 수 있다.
이와 같이, 다른 실시예는 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)가 병렬로 연결된 듀얼 트랜지스터로 구성되어, 하나의 구동 트랜지스터를 배치한 경우와 비교할 때, 액티브층의 폭이 넓어져 높은 구동 전류(Ids)를 제공할 수 있는 이점이 있다.
또한, 제1-1 콘택홀(CNT1_1)과 제1-2 콘택홀(CNT1_2)이 제2 방향(Y축 방향)으로 중첩되게 배치되어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(DT1_ACT_1)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(DT2_ACT_2)의 특성 편차를 최소화할 수 있게 된다. 이에 따라, 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2)의 특성 차이에 따른 화질 저하를 방지할 수 있는 이점이 있다.
나아가, 제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2) 각각이 굴곡 없이 제1 방향(X축 방향)으로 연장된 바(Bar) 형상을 가짐으로써, 제1 액티브층(DT1_ACT_1)과 제2 액티브층(DT2_ACT_2)의 길이가 감소되어 더욱 높은 구동 전류(Ids)를 제공할 수 있게 되어, 고휘도 표시 장치(10)를 구현할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 210: 타이밍 제어부
220: 데이터 구동부 230: 전원 공급부
300: 표시 회로 보드 410: 스캔 구동부
420: 발광 제어 구동부

Claims (20)

  1. 발광 영역을 포함하는 서브 화소를 구비하고,
    상기 서브 화소는,
    게이트 전극에 인가된 데이터 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 전류를 제어하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터;
    상기 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 상기 제2 전극에 접속된 발광 소자; 및
    상기 게이트 전극 상에 배치된 제1 콘택홀 및 제2 콘택홀을 포함하고,
    상기 게이트 전극은, 상기 제1 구동 트랜지스터와 두께 방향으로 중첩하는 제1 게이트 전극과, 상기 제2 구동 트랜지스터와 상기 두께 방향으로 중첩하는 제2 게이트 전극을 포함하고,
    상기 제1 콘택홀은 상기 제1 게이트 전극 상에 위치하고, 상기 제2 콘택홀은 상기 제2 게이트 전극 상에 위치하되, 상기 제1 콘택홀과 상기 제2 콘택홀은 제1 방향으로 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 구동 트랜지스터는 제1 액티브층을 포함하고, 상기 제2 구동 트랜지스터는 제2 액티브층을 포함하며, 상기 제1 액티브층은 상기 제1 게이트 전극과 상기 두께 방향으로 중첩하고, 상기 제2 액티브층은 상기 제2 게이트 전극과 상기 두께 방향으로 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극에서 상기 제1 방향으로 연장된 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 게이트 전극 상에 배치되되, 상기 제1 콘택홀을 통하여 상기 제1 게이트 전극과 전기적으로 연결되는 제3 게이트 전극을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제1 굴곡부를 포함하고, 상기 제2 액티브층은 상기 제1 방향으로 굴곡진 제2 굴곡부를 포함하되, 상기 제1 굴곡부와 상기 제2 굴곡부는 상기 제1 게이트 전극과 상기 제2 게이트 전극의 경계를 기준으로 대칭인 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 액티브층, 상기 제1 콘택홀, 상기 제2 콘택홀 및 상기 제2 액티브층은 상기 제1 방향으로 순차적으로 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 콘택홀을 통하여 상기 제2 게이트 전극과 전기적으로 연결된 더미 패턴을 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    제1 구동 전압이 인가되는 제1 구동 전압 라인과 상기 제1 구동 전압 라인과 교차하는 제2 구동 전압 라인을 더 포함하고,
    상기 제2 구동 전압 라인은 상기 제2 콘택홀을 통하여 제1 구동 라인과 전기적으로 연결되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 스캔 라인;
    상기 제1 방향으로 연장되는 데이터 라인; 및
    상기 제2 방향으로 연장되며, 제1 구동 전압이 인가되는 제1 구동 전압 라인을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 방향으로 연장되되, 상기 제1 구동 전압 라인과 제3 콘택홀을 통하여 전기적으로 연결되는 제2 구동 전압 라인을 더 구비하고,
    상기 제3 콘택홀은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 상기 두께 방향으로 비중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 구동 전압 라인은 개구부를 포함하고, 상기 개구부는 상기 제1 콘택홀과 상기 두께 방향으로 중첩하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 제2 전극과 상기 제1 구동 전압 라인 사이에 배치되는 적어도 하나의 절연막을 더 구비하는 표시 장치.
  13. 제12 항에 있어서,
    상기 적어도 하나의 절연막은,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 제2 전극 상에 배치되는 게이트 절연막; 및
    상기 제1 게이트 전극 및 제2 게이트 전극 상에 배치되는 층간 절연막을 포함하는 표시 장치.
  14. 제15 항에 있어서,
    상기 제1 게이트 전극 및 제2 게이트 전극 각각은 상기 게이트 절연막 상에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 구동 전압 라인은 상기 층간 절연막 상에 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 상기 게이트 절연막에 의해 덮인 표시 장치.
  17. 제4 항에 있어서,
    상기 제1 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제1 굴곡부를 포함하고, 상기 제2 액티브층은 상기 제1 방향의 반대 방향으로 굴곡진 제2 굴곡부를 포함하되, 상기 제1 굴곡부와 상기 제2 굴곡부는 동일한 형상인 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 액티브층, 상기 제1 콘택홀, 상기 제2 액티브층 및 상기 제2 콘택홀은 상기 제1 방향으로 순차적으로 배치된 표시 장치.
  19. 제4 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층은 상기 제1 방향과 교차하는 제2 방향으로 연장된 바(bar) 형상인 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 콘택홀, 상기 제1 액티브층, 상기 제2 콘택홀 및 상기 제2 액티브층은 상기 제1 방향으로 순차적으로 배치된 표시 장치.

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