KR102197667B1 - 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 - Google Patents

유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 Download PDF

Info

Publication number
KR102197667B1
KR102197667B1 KR1020140014450A KR20140014450A KR102197667B1 KR 102197667 B1 KR102197667 B1 KR 102197667B1 KR 1020140014450 A KR1020140014450 A KR 1020140014450A KR 20140014450 A KR20140014450 A KR 20140014450A KR 102197667 B1 KR102197667 B1 KR 102197667B1
Authority
KR
South Korea
Prior art keywords
electrode
conductive pattern
dummy conductive
organic light
layer
Prior art date
Application number
KR1020140014450A
Other languages
English (en)
Other versions
KR20150093908A (ko
Inventor
조규식
백민지
서동락
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140014450A priority Critical patent/KR102197667B1/ko
Priority to US14/453,554 priority patent/US9184220B2/en
Priority to CN201510019503.8A priority patent/CN104835828B/zh
Publication of KR20150093908A publication Critical patent/KR20150093908A/ko
Application granted granted Critical
Publication of KR102197667B1 publication Critical patent/KR102197667B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예는 기판, 상기 기판 상에 형성되고 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극, 상기 활성층의 영역 중 상기 게이트 전극과 중첩되는 영역 및 상기 활성층의 영역 중 소스 전극과 드레인 전극 중 상기 제1 전극과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 형성된 더미 도전 패턴, 상기 제1 전극 상에 형성되고 유기 발광층을 구비하는 중간층 및 상기 중간층 상에 형성된 제2 전극을 포함하는 유기 발광 표시 장치를 개시한다.

Description

유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법{Organic light emitting display apparatus and method for manufacturing the same}
본 발명의 실시예들은 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 특히, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
이 중 유기 발광 표시 장치는 자발광형 표시 장치로서 소비 전력 특성, 화질 특성 등이 우수하여 근래에 많은 연구가 진행되고 있다.
유기 발광 표시 장치는 크게 제1 전극, 이와 대향되는 제2 전극 및 제1 전극과 제2 전극의 사이에 배치된 유기 발광층을 구비한다. 유기 발광층은 제1 전극 및 제2 전극에 전압이 인가되면 정공과 전자의 재결합을 통하여 가시 광선을 발생한다.
유기 발광 표시 장치는 제1 전극, 제2 전극 및 유기 발광층의 구동을 위하여 다양한 부재를 구비하고, 이러한 부재들의 전기적 특성에 따라 유기 발광 표시 장치의 전기적 특성 및 화질 특성이 영향을 받는다.
본 발명의 실시예들은 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법을 제공한다.
본 발명의 일 실시예는 기판, 상기 기판 상에 형성되고 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극, 상기 활성층의 영역 중 상기 게이트 전극과 중첩되는 영역 및 상기 활성층의 영역 중 소스 전극과 드레인 전극 중 상기 제1 전극과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 형성된 더미 도전 패턴, 상기 제1 전극 상에 형성되고 유기 발광층을 구비하는 중간층 및 상기 중간층 상에 형성된 제2 전극을 포함하는 유기 발광 표시 장치를 개시한다.
본 실시예에 있어서 상기 더미 도전 패턴 및 상기 더미 도전 패턴과 중첩된 활성층의 영역은 더미 캐패시터를 형성할 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴은 상기 게이트 전극과 이격될 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 이격될 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 중첩되지 않도록 형성될 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴은 아일랜드 패턴으로 형성될 수 있다.
본 실시예에 있어서 상기 제1 전극은 상기 게이트 전극과 동일한 층에 형성 될수 있다.
본 실시예에 있어서 상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막을 더 포함하고, 상기 제1 전극은 상기 게이트 절연막 상에 형성될 수 있다.
본 실시예에 있어서 상기 박막 트랜지스터와 전기적으로 연결될 수 있는 스토리지 캐패시터를 더 포함하고, 상기 더미 도전 패턴은 상기 스토리지 캐패시터를 형성하는 일 전극과 동일한 재료로 형성될 수 있다.
본 실시예에 있어서 상기 스토리지 캐패시터의 하부 전극은 상기 활성층과 동일한 층에 형성되고, 상기 스토리지 캐패시터의 상부 전극은 상기 더미 도전 패턴과 동일한 층에 형성될 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴과 중첩되도록 형성된 상부 더미 도전 패턴을 더 포함할 수 있다.
본 실시예에 있어서 상기 상부 더미 도전 패턴은 상기 소스 전극 및 드레인 전극과 이격될 수 있다.
본 실시예에 있어서 상기 상부 더미 도전 패턴은 아일랜드 패턴을 가질 수 있다.
본 실시예에 있어서 상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성될 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴은 투과형 도전 물질을 함유 할 수 있다.
본 발명의 다른 실시예는 기판 상에 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 활성층의 영역 중 상기 게이트 전극과 중첩되는 영역 및 상기 활성층의 영역 중 소스 전극과 드레인 전극 중 상기 제1 전극과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 더미 도전 패턴을 형성하는 단계, 상기 제1 전극 상에 유기 발광층을 구비하는 중간층을 형성하는 단계 및 상기 중간층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서 상기 박막 트랜지스터와 전기적으로 연결될 수 있는 스토리지 캐패시터를 형성하는 단계를 더 포함하고, 상기 더미 도전 패턴은 상기 스토리지 캐패시터의 일 전극과 동일한 재료로 상기 스토리지 캐패시터의 일 전극과 동시에 형성할 수 있다.
본 실시예에 있어서 상기 더미 도전 패턴과 중첩되도록 상부 더미 도전 패턴을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서 상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 동일한 재료로 상기 소스 전극 또는 드레인 전극과 동시에 형성할 수 있다.본 실시예에 있어서 상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 이격되도록 형성할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 실시예에 관한 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법은 유기 발광 표시 장치의 전기적 특성 및 화질 특성을 용이하게 향상할 수 있다.
도 1은 본 발명의 일 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이다.
도 2는 도 1의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도이다.
도 3은 본 발명의 다른 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이다.
도 4는 도 3의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 일 예이다.
도 5는 도 3의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 다른 예이다.
도 6은 본 발명의 또 다른 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이다.
도 7은 도 6의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 일 예이다.
도 8은 도 6의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 다른 예이다.
도 9a 내지 도 15는 본 발명의 일 실시예에 관한 유기 발광 표시 장치 제조 방법을 도시한 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이고, 도 2는 도 1의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도이다.
도 1을 참조하면 유기 발광 표시 장치(100)는 기판(101), 박막 트랜지스터(TFT), 더미 도전 패턴(120), 제1 전극(131), 제2 전극(132) 및 중간층(133)을 포함한다.
박막 트랜지스터(TFT)는 크게 활성층(111), 게이트 전극(113), 소스 전극(115) 및 드레인 전극(117)을 포함한다.
중간층(133)은 가시 광선을 발광하도록 적어도 유기 발광층을 구비한다.
기판(101)은 SiO2를 주성분으로 하는 유리 재질로 이루어질 수 있다. 기판(101)은 반드시 이에 한정되는 것은 아니며 플라스틱 재질로 형성할 수도 있다. 이 때 기판(101)을 형성하는 플라스틱 재질은 다양한 유기물들 중 선택된 하나 이상일 수 있다.
또한, 선택적 실시예로서 기판(101)은 금속 박막으로 형성할 수도 있다.
기판(101)상에 버퍼층(102)이 형성될 수 있다. 버퍼층(102)은 기판(101)을 통한 불순 원소의 침투를 방지하며 기판(101)상부에 평탄한 면을 제공하는 것으로서, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 버퍼층(102)은 선택적 구성 요소이므로 생략할 수도 있다.
활성층(111)이 버퍼층(102)상에 소정 패턴으로 배치된다. 활성층(111)은 실리콘과 같은 무기 반도체 물질로 형성될 수 있고, 선택적 실시예로서 유기 반도체 물질로 형성될 수 있고, 다른 선택적 실시예로서 산화물 반도체 물질을 함유할 도수 있다.
게이트 절연막(112)이 활성층(111)상부에 형성된다. 게이트 절연막(112)은 다양한 절연물로 형성될 수 있고, 예를들면 산화물 또는 질화물을 이용하여 형성할 수 있다.
게이트 전극(113)이 게이트 절연막(112)의 상부에 활성층(111)의 소정의 영역과 대응되도록 형성된다. 게이트 전극(113)은 도전성이 좋은 재질로 형성할 수 있다. 예를들면 게이트 전극(113)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo를 함유할 수 있고, Al:Nd, Mo:W 합금 등과 같은 합금을 포함할 수 있다. 그러나, 이는 하나의 예시로서 본 실시예는 이에 한정되지 않고 다양한 재질로 형성할 수 있다.
더미 도전 패턴(120)이 게이트 절연막(112)상에 형성된다. 더미 도전 패턴(120)은 활성층(111)의 소정의 영역과 중첩된다. 구체적으로 더미 도전 패턴(120)은 활성층(111)의 영역 중 게이트 전극(113)과 중첩되는 영역과, 활성층(111)의 영역 중 소스 전극(115) 및 드레인 전극(117)중 제1 전극(131)과 전기적으로 연결되는 영역의 사이에 형성된다.
이를 통하여 더미 도전 패턴(120) 및 이와 중첩되는 활성층(111)의 영역은 더미 캐패시터(DC)를 형성한다.
또한 더미 도전 패턴(120)은 게이트 전극(113)과 이격된다. 한편, 더미 도전 패턴(120)은 소스 전극(115) 및 드레인 전극(117)과 중첩되지 않도록 한다.
더미 도전 패턴(120)은 기타 부재, 특히 게이트 전극(113), 소스 전극(115) 및 드레인 전극(117)과 연결되지 않고 아일랜드 패턴으로 형성된다.
더미 도전 패턴(120)은 다양한 도전 물질을 함유할 수 있는데, 일 예로서 투과형 도전 물질을 함유할 수 있다.
층간 절연막(114)이 게이트 전극(113) 및 더미 도전 패턴(120)을 덮도록 형성된다.
소스 전극(115) 및 드레인 전극(117)이 층간 절연막(114)상에 형성된다. 소스 전극(115) 및 드레인 전극(117)은 활성층(111)의 소정의 영역과 접하도록 형성된다.
소스 전극(115) 및 드레인 전극(117)은 더미 도전 패턴(120)과 연결되지 않는다. 또한, 소스 전극(115) 및 드레인 전극(117)은 더미 도전 패턴(120)과 중첩되도록 형성되지 않는다.
패시베이션층(116)이 소스 전극(115) 및 드레인 전극(117)을 덮도록 형성된다. 도시하지 않았으나 패시베이션층(116)상부에 박막 트랜지스터(TFT)의 평탄화를 위하여 별도의 절연막을 더 형성할 수도 있다.
설명의 편의를 위하여 도 2는 도 1의 유기 발광 표시 장치(100)의 개략적 구성만을 도시하였다. 도 2는 도시하지 않았으나, 유기 발광 표시 장치(100)는 추가적으로 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 더 포함할 수 있다.
제1 전극(131)이 패시베이션층(116)상에 형성된다. 제1 전극(131)은 소스 전극(115) 및 드레인 전극(117) 중 하나와 전기적으로 연결된다. 예를들면 제1 전극(131)은 드레인 전극(117)과 연결된다.
화소 정의막(118)이 제1 전극(131)상에 형성되고, 제1 전극(131)의 소정의 영역을 노출하도록 형성된다.
중간층(133)이 제1 전극(131)상에 형성된다. 중간층(133)은 유기 발광층을 구비한다. 선택적 실시예로서, 중간층(133)은 유기 발광층 외에, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나 이상을 더 포함할 수도 있다.
제2 전극(132)은 중간층(133)상에 형성된다. 제2 전극(132)은 중간층(133)상에 형성된다.
본 실시예의 유기 발광 표시 장치(100)는 더미 도전 패턴(120)을 구비한다. 더미 도전 패턴(120)은 활성층(111)의 소정의 영역과 중첩되어 더미 캐패시터(DC)를 형성한다.
더미 도전 패턴(120)은 활성층(111)의 영역 중 게이트 전극(113)과 중첩되는 영역과, 활성층(111)의 영역 중 소스 전극(115) 및 드레인 전극(117)중 제1 전극(131)과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 형성된다. 예를들면 더미 도전 패턴(120)은 활성층(111)의 영역 중 게이트 전극(113)과 중첩되는 영역과 드레인 전극(117) 과 연결되는 영역의 사이에 대응되도록 형성된다.
이를 통하여 유기 발광 표시 장치(100)의 제1 전극(131)를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)에 까지 연결되어 박막 트랜지스터(TFT)가 손상되는 것을 방지한다. 즉, 제1 전극(131)을 통하여 유입된 정전기는 드레인 전극(117)에 전달된 후, 더미 캐패시터(DC)에 저장되고 경우에 따라서는 더미 캐패시터(DC)가 손상될 수 있고, 이를 통하여 박막 트랜지스터(TFT)에 정전기가 유입되는 것을 차단한다.
이를 통하여 유기 발광 표시 장치(100)의 박막 트랜지스터(TFT)의 손상을 용이하게 방지하여 전기적 특성을 향상하고, 유기 발광 표시 장치(100)의 불량을 억제하여 화질 특성을 향상한다.
이 때 더미 도전 패턴(120)을 형성 시 게이트 전극(113)과 이격되고, 소스 전극(115) 및 드레인 전극(117)과 연결되지 않고 아일랜드 패턴으로 형성된다. 이를 통하여 더미 도전 패턴(120) 및 이를 포함하는 더미 캐패시터(DC)가 박막 트랜지스터(TFT)에 전기적 영향을 주는 것을 차단한다.
한편, 더미 도전 패턴(120)은 소스 전극(115) 및 드레인 전극(117)과 중첩되지 않도록 하여 더미 도전 패턴(120)과 소스 전극(115) 및 드레인 전극(117) 사이에 발생할 수 있는 기생 정전 용량을 차단한다.
도 3은 본 발명의 다른 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이고, 도 4는 도 3의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 일 예이다.
도 5는 도 3의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 다른 예이다.
도 3 내지 도 5를 참조하면 유기 발광 표시 장치(200)는 기판(201), 박막 트랜지스터(TFT), 더미 도전 패턴(225), 제1 전극(231), 제2 전극(232) 및 중간층(233)을 포함한다.
박막 트랜지스터(TFT)는 크게 활성층(211), 게이트 전극(213), 소스 전극(215) 및 드레인 전극(217)을 포함한다. 중간층(233)은 가시 광선을 발광하도록 적어도 유기 발광층을 구비한다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
도시하지 않았으나, 선택적 실시예로서 기판(201)상에 버퍼층(미도시)이 형성될 수 있다.
활성층(211)이 기판(201)상에 소정 패턴으로 형성된다. 게이트 절연막(212)이 활성층(211)상부에 형성된다. 게이트 전극(213)이 게이트 절연막(212)의 상부에 활성층(211)의 소정의 영역과 대응되도록 형성된다.
더미 도전 패턴(220)이 게이트 절연막(212)상에 형성된다. 더미 도전 패턴(220)은 활성층(211)의 소정의 영역과 중첩된다. 구체적으로 더미 도전 패턴(220)은 활성층(211)의 영역 중 게이트 전극(213)과 중첩되는 영역과, 활성층(211)의 영역 중 소스 전극(215) 및 드레인 전극(217)중 제1 전극(231)과 전기적으로 연결되는 영역의 사이에 형성된다.
이를 통하여 더미 도전 패턴(220) 및 이와 중첩되는 활성층(211)의 영역은 더미 캐패시터(DC)를 형성한다.
또한 더미 도전 패턴(220)은 게이트 전극(213)과 이격된다. 한편, 더미 도전 패턴(220)은 소스 전극(215) 및 드레인 전극(217)과 중첩되지 않도록 한다.
더미 도전 패턴(220)은 기타 부재, 특히 게이트 전극(213), 소스 전극(215) 및 드레인 전극(217)과 연결되지 않고 아일랜드 패턴으로 형성된다.
층간 절연막(214)이 게이트 전극(213) 및 더미 도전 패턴(220)을 덮도록 형성된다.
소스 전극(215) 및 드레인 전극(217)이 층간 절연막(214)상에 형성된다. 소스 전극(215) 및 드레인 전극(217)은 활성층(211)의 소정의 영역과 접하도록 형성된다.
소스 전극(215) 및 드레인 전극(217)은 더미 도전 패턴(220)과 연결되지 않는다. 또한, 소스 전극(215) 및 드레인 전극(217)은 더미 도전 패턴(220)과 중첩되도록 형성되지 않는다.
도시하지 않았으나 패시베이션층(미도시) 또는 평탄화막(미도시)이 소스 전극(215) 및 드레인 전극(217)을 덮도록 더 형성될 수도 있다.
제1 전극(231)이 소스 전극(215) 및 드레인 전극(217) 중 하나와 전기적으로 연결된다. 예를들면 제1 전극(231)은 드레인 전극(217)과 연결된다. 이 때 제1 전극(231)은 게이트 절연막(212)상에 형성될 수 있다. 이를 위하여 층간 절연막(214)은 제1 전극(231)이 형성될 영역을 위하여 소정의 패턴을 갖도록 형성될 수 있다.
화소 정의막(218)이 제1 전극(231)상에 형성되고, 제1 전극(231)의 소정의 영역을 노출하도록 형성된다.
중간층(233)이 제1 전극(231)상에 형성된다. 중간층(233)은 유기 발광층을 구비한다. 선택적 실시예로서, 중간층(233)은 유기 발광층 외에, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나 이상을 더 포함할 수도 있다.
제2 전극(232)은 중간층(233)상에 형성된다. 제2 전극(232)은 중간층(233)상에 형성된다.
본 실시예의 유기 발광 표시 장치(200)는 더미 도전 패턴(220)을 구비한다. 더미 도전 패턴(220)은 활성층(211)의 소정의 영역과 중첩되어 더미 캐패시터(DC)를 형성한다.
더미 도전 패턴(220)은 활성층(211)의 영역 중 게이트 전극(213)과 중첩되는 영역과, 활성층(211)의 영역 중 소스 전극(215) 및 드레인 전극(217)중 제1 전극(231)과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 형성된다. 예를들면 더미 도전 패턴(220)은 활성층(211)의 영역 중 게이트 전극(213)과 중첩되는 영역과 드레인 전극(217) 과 연결되는 영역의 사이에 대응되도록 형성된다.
이를 통하여 유기 발광 표시 장치(200)의 제1 전극(231)를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)에 까지 연결되어 박막 트랜지스터(TFT)의 손상을 방지한다. 즉, 제1 전극(231)을 통하여 유입된 정전기는 드레인 전극(217)에 전달된 후, 더미 캐패시터(DC)에 저장되고 경우에 따라서는 더미 캐패시터터(DC)만 손상된다.
특히, 본 실시예의 유기 발광 표시 장치(200)는 제1 전극(231)이 기판(201)에 가깝게 배치되어, 박막 트랜지스터(TFT)보다 외부의 정전기가 용이하게 제1 전극(231)에 유입될 수 있는데, 본 실시예의 더미 캐패시터(DC)를 통하여 유기 발광 표시 장치(200)의 박막 트랜지스터(TFT)의 손상을 용이하게 방지한다. 이를 통하여 유기 발광 표시 장치(200)의 전기적 특성을 향상하고, 유기 발광 표시 장치(200)의 불량을 억제하여 화질 특성을 향상한다.
이 때 더미 도전 패턴(220)을 형성 시 게이트 전극(213)과 이격되고, 소스 전극(215) 및 드레인 전극(217)과 연결되지 않고 아일랜드 패턴으로 형성된다. 이를 통하여 더미 도전 패턴(220) 및 이를 포함하는 더미 캐패시터(DC)가 박막 트랜지스터(TFT)에 전기적 영향을 주는 것을 차단한다.
한편, 더미 도전 패턴(220)은 소스 전극(215) 및 드레인 전극(217)과 중첩되지 않도록 하여 더미 도전 패턴(220)과 소스 전극(215) 및 드레인 전극(217) 사이에 발생할 수 있는 기생 정전 용량을 차단한다.
한편, 도 4에 도시하지 않았으나, 유기 발광 표시 장치(200)는 하나 이상의 추가적인 트랜지스터 및 하나 이상의 추가적인 캐패시터를 더 구비할 수 있다. 예를들면 도 5에 도시된 것과 같은 평면 구성을 가질 수 있다.
즉, 도 5에 도시한 것과 같이 유기 발광 표시 장치(200)는 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)을 포함할 수 있다.
박막 트랜지스터(TFT)는 활성층(211'), 게이트 전극(213'), 소스 전극(215') 및 드레인 전극(217')을 포함하는데, 이는 전술한 실시예와 유사하므로 차이점에 대해서만 설명한다. 또한, 더미 도전 패턴(220')의 구성도 전술한 실시예와 동일하므로 구체적인 설명은 생략한다.
추가 트랜지스터(TR1)은 스캔 라인(S) 및 데이터 라인(D)에 전기적으로 연결된다. 스토리지 캐패시터(STR)는 다양한 물질로 형성되는데, 예를들면 활성층(211')과 동일한 물질로 이루어진 층 및 더미 도전 패턴(220')과 동일한 물질로 이루어진층을 구비할 수 있다.
추가 트랜지스터(TR1)은 스캔 라인(S) 및 데이터 라인(D)에 전압 인가 시 스토리지 캐패시터(STR)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(STR)는 박막 트랜지스터(TFT)의 게이트 전극(213')과 전기적으로 연결될 수 있고, 소스 전극(215')은 전원 공급 라인(V)과 연결될 수 있다.
즉, 박막 트랜지스터(TFT)는 구동 트랜지스터일 수 있고, 추가 트랜지스터(TR1)은 스위칭 트랜지스터일 수 있다. 그러나, 이는 선택적인 실시예로서, 본 발명은 이에 한정되지 않고, 다양한 구조, 즉 다양한 기능 및 다양한 위치에 다양한 개수의 추가 박막 트랜지스터를 구비할 수 있고, 스토리지 캐패시터(STR)외에 다양한 개수의 캐패시터를 더 포함할 수 있다.
도 5에 도시한 것과 같이 본 실시예의 유기 발광 표시 장치(200)는 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)과 같은 부재를 포함할 수 있다. 이 경우, 유기 발광 표시 장치(200)의 제1 전극(231')를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)를 통하여 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)에까지 유입되어 박막 트랜지스터(TFT), 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)의 손상이 발생할 수 있다. 본 실시예에서는 더미 캐패시터(DC)를 통하여 박막 트랜지스터(TFT)의 손상을 방지할 뿐만 아니라, 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)의 손상을 용이하게 방지한다.
도 6은 본 발명의 또 다른 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이고, 도 7은 도 6의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 일 예이다.
도 8은 도 6의 유기 발광 표시 장치의 구성을 도시한 개략적인 평면도의 다른 예이다.
도 6 내지 도 8을 참조하면 유기 발광 표시 장치(300)는 기판(301), 박막 트랜지스터(TFT), 더미 도전 패턴(320), 상부 더미 도전 패턴(325), 제1 전극(331), 제2 전극(332) 및 중간층(333)을 포함한다.
박막 트랜지스터(TFT)는 크게 활성층(311), 게이트 전극(313), 소스 전극(315) 및 드레인 전극(317)을 포함한다. 중간층(333)은 가시 광선을 발광하도록 적어도 유기 발광층을 구비한다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
도시하지 않았으나, 선택적 실시예로서 기판(301)상에 버퍼층(미도시)이 형성될 수 있다.
활성층(311)이 기판(301)상에 소정 패턴으로 형성된다. 게이트 절연막(312)이 활성층(311)상부에 형성된다. 게이트 전극(313)이 게이트 절연막(312)의 상부에 활성층(311)의 소정의 영역과 대응되도록 형성된다.
더미 도전 패턴(320)이 게이트 절연막(312)상에 형성된다. 더미 도전 패턴(320)은 활성층(311)의 소정의 영역과 중첩된다. 구체적으로 더미 도전 패턴(320)은 활성층(311)의 영역 중 게이트 전극(313)과 중첩되는 영역과, 활성층(311)의 영역 중 소스 전극(315) 및 드레인 전극(317)중 제1 전극(331)과 전기적으로 연결되는 영역의 사이에 형성된다.
또한 더미 도전 패턴(320)은 게이트 전극(313)과 이격된다. 한편, 더미 도전 패턴(320)은 소스 전극(315) 및 드레인 전극(317)과 중첩되지 않도록 한다.
더미 도전 패턴(320)은 기타 부재, 특히 게이트 전극(313), 소스 전극(315) 및 드레인 전극(317)과 연결되지 않고 아일랜드 패턴으로 형성된다.
층간 절연막(314)이 게이트 전극(313) 및 더미 도전 패턴(320)을 덮도록 형성된다.
소스 전극(315) 및 드레인 전극(317)이 층간 절연막(314)상에 형성된다. 소스 전극(315) 및 드레인 전극(317)은 활성층(311)의 소정의 영역과 접하도록 형성된다.
소스 전극(315) 및 드레인 전극(317)은 더미 도전 패턴(320)과 연결되지 않는다. 또한, 소스 전극(315) 및 드레인 전극(317)은 더미 도전 패턴(320)과 중첩되도록 형성되지 않는다.
상부 더미 도전 패턴(325)은 층간 절연막(314)상에 형성된다. 상부 더미 도전 패턴(325)은 더미 도전 패턴(320)과 중첩되고, 소스 전극(315) 및 드레인 전극(317)과 연결되지 않고 아일랜드 패턴으로 형성된다. 상부 더미 도전 패턴(325)은 소스 전극(315) 및 드레인 전극(317)과 동일한 재질로 형성할 수 있다.
이를 통하여, 더미 도전 패턴(320) 및 이와 중첩되는 활성층(311)의 영역 및 더미 도전 패턴(320) 및 이와 중첩된 상부 더미 도전 패턴(325)은 더미 캐패시터(DC)를 형성한다.
제1 전극(331)이 소스 전극(315) 및 드레인 전극(317) 중 하나와 전기적으로 연결된다. 예를들면 제1 전극(331)은 드레인 전극(317)과 연결된다. 이 때 제1 전극(331)은 게이트 절연막(312)상에 형성될 수 있다. 이를 위하여 층간 절연막(314)은 제1 전극(331)이 형성될 영역을 위하여 소정의 패턴을 갖도록 형성될 수 있다.
화소 정의막(318)이 제1 전극(331)상에 형성되고, 제1 전극(331)의 소정의 영역을 노출하도록 형성된다.
중간층(333)이 제1 전극(331)상에 형성된다. 중간층(333)은 유기 발광층을 구비한다. 선택적 실시예로서, 중간층(333)은 유기 발광층 외에, 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나 이상을 더 포함할 수도 있다.
제2 전극(332)은 중간층(333)상에 형성된다. 제2 전극(332)은 중간층(333)상에 형성된다.
본 실시예의 유기 발광 표시 장치(300)는 더미 도전 패턴(320) 및 상부 더미 도전 패턴(325)을 구비한다. 더미 도전 패턴(320)과 활성층(311)의 소정의 영역이 중첩되어 형성된 일 캐패시터 및 더미 도전 패턴(320)과 상부 더미 도전 패턴(325)이 중첩되어 형성된 다른 일 캐패시터가 연결되어 더미 캐패시터(DC)를 형성한다.
이를 통하여 유기 발광 표시 장치(300)의 제1 전극(331)를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)에 까지 연결되어 박막 트랜지스터(TFT)의 손상을 방지한다. 즉, 제1 전극(331)을 통하여 유입된 정전기는 드레인 전극(317)에 전달된 후, 더미 캐패시터(DC)에 저장되고 경우에 따라서는 더미 캐패시터터(DC)만 손상된다.
특히, 본 실시예의 유기 발광 표시 장치(300)는 제1 전극(331)이 기판(301)에 가깝게 배치되어, 박막 트랜지스터(TFT)보다 외부의 정전기가 용이하게 제1 전극(331)에 유입될 수 있는데, 본 실시예의 더미 캐패시터(DC)를 통하여 유기 발광 표시 장치(300)의 박막 트랜지스터(TFT)의 손상을 용이하게 방지한다. 이를 통하여 유기 발광 표시 장치(300)의 전기적 특성을 향상하고, 유기 발광 표시 장치(300)의 불량을 억제하여 화질 특성을 향상한다.
이 때 더미 도전 패턴(320) 및 상부 더미 도전 패턴(325)을 형성 시 게이트 전극(313)과 이격되고, 소스 전극(315) 및 드레인 전극(317)과 연결되지 않고 아일랜드 패턴으로 형성된다. 이를 통하여 더미 도전 패턴(320) 및 이를 포함하는 더미 캐패시터(DC)가 박막 트랜지스터(TFT)에 전기적 영향을 주는 것을 차단한다.
한편, 더미 도전 패턴(320)은 소스 전극(315) 및 드레인 전극(317)과 중첩되지 않도록 하여 더미 도전 패턴(320)과 소스 전극(315) 및 드레인 전극(317) 사이에 발생할 수 있는 기생 정전 용량을 차단한다.
한편, 도 7에 도시하지 않았으나, 유기 발광 표시 장치(300)는 하나 이상의 추가적인 트랜지스터 및 하나 이상의 추가적인 캐패시터를 더 구비할 수 있다. 예를들면 도 8에 도시된 것과 같은 평면 구성을 가질 수 있다.
즉, 도 8에 도시한 것과 같이 유기 발광 표시 장치(300)는 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)을 포함할 수 있다.
박막 트랜지스터(TFT)는 활성층(311'), 게이트 전극(313'), 소스 전극(315') 및 드레인 전극(317')을 포함하는데, 이는 전술한 실시예와 유사하므로 차이점에 대해서만 설명한다. 또한, 더미 도전 패턴(320') 및 상부 더미 도전 패턴(325')의 구성도 전술한 실시예와 동일하므로 구체적인 설명은 생략한다.
추가 트랜지스터(TR1)은 스캔 라인(S) 및 데이터 라인(D)에 전기적으로 연결된다. 스토리지 캐패시터(STR)는 다양한 물질로 형성되는데, 예를들면 활성층(311')과 동일한 물질로 이루어진 층 및 더미 도전 패턴(320')과 동일한 물질로 이루어진층을 구비할 수 있다.
추가 트랜지스터(TR1)은 스캔 라인(S) 및 데이터 라인(D)에 전압 인가 시 스토리지 캐패시터(STR)와 전기적으로 연결될 수 있다.
스토리지 캐패시터(STR)는 박막 트랜지스터(TFT)의 게이트 전극(320')과 전기적으로 연결될 수 있고, 소스 전극(315')은 전원 공급 라인(V)과 연결될 수 있다.
즉, 박막 트랜지스터(TFT)는 구동 트랜지스터일 수 있고, 추가 트랜지스터(TR1)은 스위칭 트랜지스터일 수 있다. 그러나, 이는 선택적인 실시예로서, 본 발명은 이에 한정되지 않고, 다양한 구조, 즉 다양한 기능 및 다양한 위치에 다양한 개수의 추가 박막 트랜지스터를 구비할 수 있고, 스토리지 캐패시터(STR)외에 다양한 개수의 캐패시터를 더 포함할 수 있다.
도 8에 도시한 것과 같이 본 실시예의 유기 발광 표시 장치(300)는 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)과 같은 부재를 포함할 수 있다. 이 경우, 유기 발광 표시 장치(300)의 제1 전극(331')를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)를 통하여 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)에까지 유입되어 박막 트랜지스터(TFT), 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)의 손상이 발생할 수 있다. 본 실시예에서는 더미 캐패시터(DC)를 통하여 박막 트랜지스터(TFT)의 손상을 방지할 뿐만 아니라, 추가 트랜지스터(TR1) 및 스토리지 캐패시터(STR)의 손상을 용이하게 방지한다.
도 9a 내지 도 15는 본 발명의 일 실시예에 관한 유기 발광 표시 장치 제조 방법을 도시한 도면들이다.
먼저 도 9a 및 도 9b를 참고하면 기판(201)상에 활성층(211)을 형성한다. 이 때 활성층(211)을 형성하기 위한 재료를 이용하여 활성층(211)과 동시에 스토리지 캐패시터를 위한 하부 전극(211a)을 형성할 수 있다. 도 9b는 도 9a의 A-B선을 따라 절취한 단면도이다.
그리고 나서 도 10a 및 도 10b를 참조하면 게이트 절연막(212)을 활성층(211)상부에 형성하고 나서, 더미 도전 패턴(220)을 게이트 절연막(212)상에 형성한다. 도 10b는 도 10a의 A-B선을 따라 절취한 단면도이다.
이 때 더미 도전 패턴(220)을 형성하기 위한 재료를 이용하여 더미 도전 패턴(220)과 동시에 스토리지 캐패시터를 위한 상부 전극(220a)을 형성하여 스토리지 캐패시터(STR)를 형성할 수 있다.
더미 도전 패턴(220) 및 이와 중첩되는 활성층(211)의 영역은 더미 캐패시터(DC)를 형성한다.
그리고 나서 도 11a 및 도 11b을 참조하면 게이트 전극(213)을 게이트 절연막(212)의 상부에 활성층(211)의 소정의 영역과 대응되도록 형성한다. 도 11b은 도 11a의 A-B선을 따라 절취한 단면도이다.
게이트 전극(213)은 더미 도전 패턴(220)과 이격되도록 형성된다. 또한, 게이트 전극(213)은 스캔 라인(S)과 동일한 층에 동일한 재료로 형성된다. 또한, 이 때 스캔 라인(S)은 추가 트랜지스터의 게이트 전극 부분과 연결된다.
게이트 전극(213)을 형성하고 나서, 선택적인 실시예로서 이온 주입 공정을 진행할 수 있다. 즉, 활성층(211)에 대하여 n type 불순물 또는 p type 불순물을 주입할 수 있다.
그리고 나서 도 12a 및 도 12b을 참조하면 게이트 전극(213) 및 더미 도전 패턴(220)을 덮도록 층간 절연막(214)을 형성한다. 도 12b은 도 12a의 A-B선을 따라 절취한 단면도이다.
층간 절연막(214)에는 소정의 콘택홀(CH)을 형성하여 활성층(211)의 소정의 영역이 노출되도록 한다. 또한, 층간 절연막(214)을 패터닝하여 게이트 절연막(212)의 소정의 영역이 노출되도록 한다.
그리고 나서 도 13a 및 도 13b을 참조하면 층간 절연막(214)상에 소스 전극(215) 및 드레인 전극(217)을 형성한다. 도 13b은 도 13a의 A-B선을 따라 절취한 단면도이다. 전술한 콘택홀에 대응되도록 소스 전극(215) 및 드레인 전극(217)을 형성하여 소스 전극(215) 및 드레인 전극(217)은 활성층(211)의 소정의 영역과 연결된다.
소스 전극(215) 및 드레인 전극(217)과 동시에 소스 전극(215) 및 드레인 전극(217)과 동일한 재질로 데이터 라인(D) 및 전원 공급 라인(V)을 형성한다.
드레인 전극(217)은 더미 도전 패턴(220)과 중첩되지 않도록 형성한다.
그리고 나서 도 14a 및 도 14b을 참조하면 제1 전극(231)을 소스 전극(215) 및 드레인 전극(217) 중 하나와 전기적으로 연결되도록 형성한다. 도 14b는 도 14a의 A-B선을 따라 절취한 단면도이다.
구체적으로 제1 전극(231)을 드레인 전극(217)과 연결되도록 형성한다.
제1 전극(231)은 게이트 절연막(212)상에 형성될 수 있다. 즉, 층간 절연막(214)으로 덮이지 않고 노출된 게이트 절연막(212)상에 제1 전극(231)을 형성할 수 있다.
그리고 나서 도 15를 참조하면 화소 정의막(218)을 제1 전극(231)상에 형성하고, 제1 전극(231)의 소정의 영역을 노출하도록 형성한 후, 중간층(233)을 제1 전극(231)상에 형성한다.
또한, 제2 전극(232)을 중간층(233)상에 형성한다. 도시하지 않았으나, 제2 전극(232)상에 봉지 부재(미도시)를 형성할 수 있다.
본 실시예의 제조 방법은 전술한 도 3의 유기 발광 표시 장치(200)의 제조하는 방법의 일 예를 설명한 것이다. 그러나, 본 실시예는 이에 한정되지 않는다. 즉, 도 1의 유기 발광 표시 장치(100) 또는 도 6의 유기 발광 표시 장치(300)를 제조하는 방법에도 본 실시예를 변형 적용할 수 있음은 물론이다.
본 실시예의 유기 발광 표시 장치(200)는 더미 도전 패턴(220)을 구비한다. 더미 도전 패턴(220)은 활성층(211)의 소정의 영역과 중첩되어 더미 캐패시터(DC)를 형성한다.
이를 통하여 유기 발광 표시 장치(200)의 제1 전극(231)를 통하여 외부의 정전기가 유입될 때, 정전기가 박막 트랜지스터(TFT)에 까지 연결되어 박막 트랜지스터(TFT)의 손상을 방지한다. 즉, 제1 전극(231)을 통하여 유입된 정전기는 드레인 전극(217)에 전달된 후, 더미 캐패시터(DC)에 저장되고 경우에 따라서는 더미 캐패시터터(DC)만 손상된다.
이 때 더미 도전 패턴(220)을 형성 시 게이트 전극(213)과 이격되고, 소스 전극(215) 및 드레인 전극(217)과 연결되지 않고 아일랜드 패턴으로 형성된다. 이를 통하여 더미 도전 패턴(220) 및 이를 포함하는 더미 캐패시터(DC)가 박막 트랜지스터(TFT)에 전기적 영향을 주는 것을 차단한다.
한편, 더미 도전 패턴(220)은 소스 전극(215) 및 드레인 전극(217)과 중첩되지 않도록 하여 더미 도전 패턴(220)과 소스 전극(215) 및 드레인 전극(217) 사이에 발생할 수 있는 기생 정전 용량을 차단한다.
이 때, 더미 도전 패턴(220)을 형성 시 스토리지 캐패시터(STR)의 상부 전극과 동시에 형성할 수 있어, 제조상의 편이성을 증대한다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300: 유기 발광 표시 장치
101, 201, 301: 기판
111, 211, 311: 활성층
112, 212, 312: 게이트 절연막
113, 213, 313: 게이트 전극
120, 220, 320: 더미 도전 패턴
DC: 더미 캐패시터
131, 231, 331: 제1 전극
132, 232, 332: 제2 전극
133, 233, 333: 중간층

Claims (20)

  1. 기판;
    상기 기판 상에 형성되고 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극;
    상기 활성층의 영역 중 상기 게이트 전극과 중첩되는 영역 및 상기 활성층의 영역 중 소스 전극과 드레인 전극 중 상기 제1 전극과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 형성된 더미 도전 패턴;
    상기 제1 전극 상에 형성되고 유기 발광층을 구비하는 중간층; 및
    상기 중간층 상에 형성된 제2 전극을 포함하는 유기 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 더미 도전 패턴 및 상기 더미 도전 패턴과 중첩된 활성층의 영역은 더미 캐패시터를 형성하는 유기 발광 표시 장치.
  3. 제1 항에 있어서,
    상기 더미 도전 패턴은 상기 게이트 전극과 이격되는 유기 발광 표시 장치.
  4. 제1 항에 있어서,
    상기 더미 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 이격되는 유기 발광 표시 장치.
  5. 제1 항에 있어서,
    상기 더미 도전 패턴은 상기 소스 전극 및 상기 드레인 전극과 중첩되지 않도록 형성되는 유기 발광 표시 장치.
  6. 제1 항에 있어서,
    상기 더미 도전 패턴은 아일랜드 패턴으로 형성되는 유기 발광 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전극은 상기 게이트 전극과 동일한 층에 형성되는 유기 발광 표시 장치.
  8. 제1 항에 있어서,
    상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막을 더 포함하고,
    상기 제1 전극은 상기 게이트 절연막 상에 형성된 유기 발광 표시 장치.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터와 전기적으로 연결될 수 있는 스토리지 캐패시터를 더 포함하고,
    상기 더미 도전 패턴은 상기 스토리지 캐패시터를 형성하는 일 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  10. 제9 항에 있어서,
    상기 스토리지 캐패시터의 하부 전극은 상기 활성층과 동일한 층에 형성되고, 상기 스토리지 캐패시터의 상부 전극은 상기 더미 도전 패턴과 동일한 층에 형성되는 유기 발광 표시 장치.
  11. 제1 항에 있어서,
    상기 더미 도전 패턴과 중첩되도록 형성된 상부 더미 도전 패턴을 더 포함하는 유기 발광 표시 장치.
  12. 제11 항에 있어서,
    상기 상부 더미 도전 패턴은 상기 소스 전극 및 드레인 전극과 이격되는 유기 발광 표시 장치.
  13. 제11 항에 있어서,
    상기 상부 더미 도전 패턴은 아일랜드 패턴을 갖는 유기 발광 표시 장치.
  14. 제11 항에 있어서,
    상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  15. 제1 항에 있어서,
    상기 더미 도전 패턴은 투과형 도전 물질을 함유하는 유기 발광 표시 장치.
  16. 기판 상에 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 활성층의 영역 중 상기 게이트 전극과 중첩되는 영역 및 상기 활성층의 영역 중 소스 전극과 드레인 전극 중 상기 제1 전극과 전기적으로 연결되는 전극과 연결되는 영역의 사이에 더미 도전 패턴을 형성하는 단계;
    상기 제1 전극 상에 유기 발광층을 구비하는 중간층을 형성하는 단계; 및
    상기 중간층 상에 제2 전극을 형성하는 단계를 포함하는 유기 발광 표시 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 박막 트랜지스터와 전기적으로 연결될 수 있는 스토리지 캐패시터를 형성하는 단계를 더 포함하고,
    상기 더미 도전 패턴은 상기 스토리지 캐패시터의 일 전극과 동일한 재료로 상기 스토리지 캐패시터의 일 전극과 동시에 형성하는 유기 발광 표시 장치 제조 방법.
  18. 제16 항에 있어서,
    상기 더미 도전 패턴과 중첩되도록 상부 더미 도전 패턴을 형성하는 단계를 더 포함하는 유기 발광 표시 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 동일한 재료로 상기 소스 전극 또는 드레인 전극과 동시에 형성하는 유기 발광 표시 장치 제조 방법.
  20. 제18 항에 있어서,
    상기 상부 더미 도전 패턴은 상기 소스 전극 또는 드레인 전극과 이격되도록 형성하는 유기 발광 표시 장치 제조 방법.
KR1020140014450A 2014-02-07 2014-02-07 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 KR102197667B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140014450A KR102197667B1 (ko) 2014-02-07 2014-02-07 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
US14/453,554 US9184220B2 (en) 2014-02-07 2014-08-06 Organic light-emitting display apparatus and method of manufacturing the same
CN201510019503.8A CN104835828B (zh) 2014-02-07 2015-01-15 有机发光显示装置和制造有机发光显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140014450A KR102197667B1 (ko) 2014-02-07 2014-02-07 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20150093908A KR20150093908A (ko) 2015-08-19
KR102197667B1 true KR102197667B1 (ko) 2021-01-04

Family

ID=53775640

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140014450A KR102197667B1 (ko) 2014-02-07 2014-02-07 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법

Country Status (3)

Country Link
US (1) US9184220B2 (ko)
KR (1) KR102197667B1 (ko)
CN (1) CN104835828B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102613863B1 (ko) * 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
KR102559096B1 (ko) 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR20180096875A (ko) 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233331A (ja) 2002-02-12 2003-08-22 Seiko Epson Corp 電気光学装置、電子機器、および電気光学装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587160B2 (en) 1997-10-14 2003-07-01 Samsung Electronics Co., Ltd. Liquid crystal displays
KR100303447B1 (ko) 1998-10-13 2002-10-25 삼성전자 주식회사 정전기보호회로를가지는액정표시장치
KR100891999B1 (ko) 2002-10-10 2009-04-07 하이디스 테크놀로지 주식회사 액정표시장치용 정전기 방지 장치
KR101026812B1 (ko) * 2003-11-28 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR20070038345A (ko) 2005-10-05 2007-04-10 삼성전자주식회사 박막트랜지스터 표시판
CN101021658B (zh) * 2007-03-23 2010-09-01 友达光电股份有限公司 液晶显示面板的半导体结构及其制作方法
KR101074809B1 (ko) * 2009-12-22 2011-10-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR101777247B1 (ko) 2010-09-29 2017-09-12 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
TWI448796B (zh) * 2011-07-06 2014-08-11 Au Optronics Corp 畫素結構、主動元件陣列基板以及平面顯示面板
KR101881895B1 (ko) 2011-11-30 2018-07-26 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
KR101938760B1 (ko) * 2012-07-26 2019-01-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP6436333B2 (ja) * 2013-08-06 2018-12-12 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置
KR102141204B1 (ko) * 2013-11-20 2020-08-05 삼성디스플레이 주식회사 유기 발광 표시 장치, 및 유기 발광 표시 장치의 리페어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233331A (ja) 2002-02-12 2003-08-22 Seiko Epson Corp 電気光学装置、電子機器、および電気光学装置の製造方法

Also Published As

Publication number Publication date
CN104835828B (zh) 2019-08-30
US20150228699A1 (en) 2015-08-13
KR20150093908A (ko) 2015-08-19
CN104835828A (zh) 2015-08-12
US9184220B2 (en) 2015-11-10

Similar Documents

Publication Publication Date Title
CN107579076B (zh) 有机发光显示装置及其制造方法
KR102226236B1 (ko) 유기 발광 표시 장치
US9583552B2 (en) Organic light emitting diode display
US9147718B2 (en) Organic light-emitting display apparatus
US8587499B2 (en) Organic light emitting diode display
KR102090703B1 (ko) 유기발광표시장치 및 그 제조방법
US9361831B2 (en) Display device and method for manufacturing the same
US20140014913A1 (en) Method of repairing short circuit defect, and display apparatus and organic light emitting display apparatus manufactured by using the method
KR20180066948A (ko) 유기 발광 표시 장치
KR20150098281A (ko) 유기 발광 디스플레이 장치 및 이의 제조 방법
KR20150033195A (ko) 유기 발광 표시 장치 및 그 제조 방법
US8686409B2 (en) Method of repairing short circuit defect, and display apparatus and organic light emitting display apparatus manufactured according to the repairing method
KR102197667B1 (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR102216672B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US9893087B2 (en) Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus
KR100884463B1 (ko) 발광 표시 장치 및 그의 제조 방법
US9425419B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
KR20210031882A (ko) 유기 발광 표시 장치
KR101539996B1 (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR100658755B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US9461263B2 (en) Organic light emitting display apparatus and method of manufacturing the same
KR102352288B1 (ko) 표시 장치 및 표시 장치 제조 방법
US20130113000A1 (en) Display substrates and methods of fabricating the same
KR102071238B1 (ko) 유기전계발광 표시패널의 모기판 및 그의 제조방법
KR20220078008A (ko) 표시 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right