KR20220078008A - 표시 장치 - Google Patents

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KR20220078008A
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transistor
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정유광
김대수
조성원
배수빈
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삼성디스플레이 주식회사
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Abstract

본 발명은 별도의 하드 마스크를 사용하지 않고도 고집적화 및 고해상도의 표시 장치 및 소비전력을 줄인 표시 장치를 구현하기 위하여, 기판; 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층; 제1반도체층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층; 제2반도체층 상에 배치되는 제1도전층; 제1반도체층과 제1도전층 사이에 배치되는 적어도 하나의 금속층; 및 제1반도체층과 제1도전층을 서로 전기적으로 연결시키기 위한 제1컨택홀;을 포함하고, 제1컨택홀의 내측면은 적어도 하나의 금속층의 측면을 포함하는, 표시 장치를 제공한다.

Description

표시 장치{Display Apparatus}
본 발명은 표시 장치에 관한 것으로서, 더 상세하게는 고해상도를 구현할 수 있는 표시 장치에 관한 것이다.
이동성을 기반으로 하는 전자 기기가 폭 넓게 사용되고 있다. 이동용 전자 기기로는 모바일 폰과 같은 소형 전자 기기 이외에도 최근 들어 태블릿 PC가 널리 사용되고 있다.
이와 같은 이동형 전자 기기는 다양한 기능, 예를 들어, 이미지 또는 영상과 같은 시각 정보를 사용자에게 제공하기 위하여 표시 장치를 포함한다. 최근, 표시 장치를 구동하기 위한 기타 부품들이 소형화 됨에 따라 표시 장치가 전자 기기에서 차지하는 비중이 점차 증가하고 있는 추세이며, 고해상도의 표시 장치에 대한 요구가 증가하고 있다. 이에 따라 표시 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
소비전력을 줄이고, 고집적화를 통해 고해상도를 구현한 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층; 상기 제1반도체층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층; 상기 제2반도체층 상에 배치되는 제1도전층; 상기 제1반도체층과 상기 제1도전층 사이에 배치되는 적어도 하나의 금속층; 및 상기 제1반도체층과 상기 제1도전층을 서로 전기적으로 연결시키기 위한 제1컨택홀;을 포함하고, 상기 제1컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함하는, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 제2반도체층 상에 배치된 제1게이트전극;을 더 포함하고, 상기 적어도 하나의 금속층은, 상기 제1게이트전극과 동일한 층 상에 배치된 제1금속층을 포함할 수 있다.
본 실시예에 따르면, 상기 제2반도체층 아래에 배치된 제2게이트전극;을 더 포함하고,상기 적어도 하나의 금속층은, 상기 제2게이트전극과 동일한 층 상에 배치된제2금속층을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층 상에 배치된 제3게이트전극;을 더 포함하고, 상기 적어도 하나의 금속층은, 상기 제3게이트전극과 동일한 층 상에 배치된 제3금속층을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1컨택홀의 상기 내측면은 상기 적어도 하나의 금속층 위에 위치한 제1부분 및 상기 적어도 하나의 금속층 아래에 위치한 제2부분을 포함하며, 상기 내측면의 상기 제1부분은 테이퍼질 수 있다.
본 실시예에 따르면, 상기 기판의 일 면에 대하여, 상기 내측면의 상기 제1부분의 각도는 상기 내측면의 상기 제2부분의 각도와 상이할 수 있다.
본 실시예에 따르면, 상기 제1도전층은 상기 제1컨택홀 내에서 상기 적어도 하나의 금속층의 상기 측면과 접촉할 수 있다.
본 실시예에 따르면, 상기 적어도 하나의 금속층은 전기적으로 플로팅(floating)될 수 있다.
본 실시예에 따르면, 상기 적어도 하나의 금속층은 상기 제1컨택홀과 중첩하는 개구를 포함하되, 상기 개구의 에지는 평면 상에서 폐루프(closed-loop) 형상일 수 있다.
본 실시예에 따르면, 상기 적어도 하나의 금속층은 상기 제1컨택홀을 중첩하는 개구를 포함하되,상기 적어도 하나의 금속층은 평면 상에서 상기 개구를 중심으로 서로 반대편에 배치된 제1부분과 제2부분을 포함할 수 있다.
본 실시예에 따르면, 상기 적어도 하나의 금속층은 상기 제1컨택홀을 중첩하는 개구를 포함하되,상기 적어도 하나의 금속층은 평면 상에서 상기 개구를 부분적으로 둘러싸도록 절곡된 형상일 수 있다.
본 실시예에 따르면, 상기 제1도전층과 동일한 층 상에 배치된 제2도전층; 및 상기 제2게이트전극과 동일한 층 상에 배치된 제1전극; 상기 제2도전층과 상기 제1전극을 서로 전기적으로 연결시키도록 형성된 제2컨택홀;을 더 포함하고, 상기 제2컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함할 수 있다.
본 실시예에 따르면, 상기 제1도전층과 동일한 층 상에 배치된 제3도전층; 및 상기 제3도전층과 상기 제2반도체층을 서로 전기적으로 연결시키도록 형성된 제3컨택홀;을 더 포함하고, 상기 제3컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함할 수 있다.
본 실시예에 따르면, 상기 제1도전층과 상기 제3도전층은 일체로 형성될 수 있다.
본 발명의 다른 관점에 따르면, 기판; 상기 기판 상에 배치되는 제1반도체층; 상기 제1반도체층 상에 배치되는 제1절연층; 상기 제1절연층 상에 배치되며, 상기 제1반도체층과 상이한 물질을 포함하는 제2반도체층; 상기 제2반도체층 상에 배치되는 제2절연층; 상기 제2절연층 상에 배치되는 도전층; 상기 제1반도체층과 상기 도전층을 서로 전기적으로 연결시키기 위한 제1컨택홀; 및 상기 제1반도체층과 상기 도전층 사이에 배치되되, 상기 제1컨택홀에 중첩하는 개구를 포함하는 금속층;을 포함하고, 상기 도전층은 상기 제1컨택홀 내에서 상기 금속층의 측면과 접촉하는, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 제1반도체층은 실리콘 반도체층을 포함하고, 상기 제2반도체층은 산화물 반도체층을 포함할 수 있다.
본 실시예에 따르면, 상기 제2반도체층과 상기 도전층 사이에 위치한 제1게이트전극;을 더 포함하고, 상기 금속층은 상기 제1게이트전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 상기 제2반도체층 사이에 위치한 제2게이트전극; 및 상기 제2게이트전극과 동일한 물질을 포함하는 제2금속층;을 더 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제1컨택홀 내에서 상기 제2금속층의 측면과 접촉할 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 상기 제2반도체층 사이에 위치하되, 상기 제2게이트전극과 상이한 층에 배치되는 제3게이트전극; 및 상기 제3게이트전극과 동일한 물질을 포함하는 제3금속층;을 더 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제1컨택홀 내에서 상기 제3금속층의 측면과 접촉할 수 있다.
본 실시예에 따르면, 상기 제1컨택홀의 측면은 상기 제1절연층의 측면 및 상기 제2절연층의 측면을 포함하며, 상기 제2절연층의 측면은 상기 금속층 위에 배치되되, 테이퍼질 수 있다.
본 실시예에 따르면, 상기 제1절연층의 측면은 상기 금속층 아래에 배치되되, 상기 금속층의 측면보다 상기 제1컨택홀의 중심으로부터 멀리 위치할 수 있다.
본 실시예에 따르면, 상기 기판의 일 면에 대하여, 상기 제1절연층의 측면의 각도는 상기 제2절연층의 측면의 각도와 상이할 수 있다.
본 실시예에 따르면, 상기 금속층의 상기 개구의 에지는 평면 상에서 폐루프(closed-loop) 형상일 수 있다.
본 실시예에 따르면, 상기 금속층은 평면 상에서 상기 개구를 중심으로 서로 반대편에 배치된 제1부분과 제2부분을 포함할 수 있다.
본 실시예에 따르면, 상기 금속층은 평면 상에서 상기 개구를 부분적으로 둘러싸도록 절곡된 형상일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 별도의 하드 마스크를 사용하지 않고 금속층의 배치를 통해 컨택홀들의 크기를 정밀하게 제어하고 최소화할 수 있다. 이를 통해, 표시 장치의 소자들의 고집적화가 가능하고, 고해상도의 표시 장치를 구현할 수 있다. 또한, 산화물 반도체층을 구비함으로써 소비전력을 줄인 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로를 개략적으로 도시하는 배치도이다.
도 4는 도 3의 IV-IV'선을 따라 취한 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 5는 도 3의 V-V'선을 따라 취한 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 제조 중인 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 12a 및 도 12b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 표시 장치를 제조하는 단계 중 일부 단계를 개략적으로 도시하는 단면도이다.
도 16a 내지 16f는 본 발명의 실시예들에 따른 표시 장치의 일부를 개략적으로 도시하는 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다.
주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변영역(PA)에는 화소(PX)들 각각에 대응하는 화소회로에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(PA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 표시 장치(1)가 발광소자(Light emitting element)로서, 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함하는 것을 설명하지만, 본 발명의 표시 장치(1)는 이에 제한되지 않는다. 다른 실시예로서, 표시 장치(1)는 무기 발광 다이오드를 포함하는 발광 표시 장치, 즉 무기 발광 표시 장치(Inorganic Light Emitting Display)일 수 있다. 무기 발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기 발광다이오드는 수~수백 마이크로미터의 폭을 가질 수 있으며, 일부 실시예에서 무기 발광다이오드는 마이크로 LED로 지칭될 수 있다. 또 다른 실시예로서, 표시 장치(1)는 양자점 발광 표시 장치(Quantum dot Light Emitting Display)일 수 있다.
한편, 표시 장치(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 이용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 이용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면으로 이용될 수 있다.
도 2은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 2를 참조하면, 화소회로(PC)는 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1커패시터(Cst), 및 제2커패시터(Cbt)를 포함할 수 있다. 또한, 화소회로(PC)는 복수의 신호선들, 제1 및 제2초기화 전압선(VIL1, VIL2) 및 전원전압선(PL)과 연결될 수 있다. 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화 전압선(VIL1, VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소회로들에서 공유될 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1초기화 전압선(VIL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소회로(PC)로 전달할 수 있다. 제2초기화 전압선(VIL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 화소회로(PC)로 전달할 수 있다.
일 예로, 도 2에서는 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(Id)를 공급할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터로서, 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결될 수 있다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴온(turn-on)되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)는 보상 트랜지스터로서, 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결될 수 있다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(Sn')에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4트랜지스터(T4)는 제1초기화 트랜지스터로서, 이전 스캔선인 제3스캔선(SL3) 및 제1초기화 전압선(VIL1)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 이전 스캔신호인 제3스캔신호(Sn-1)에 따라 턴온되어 제1초기화 전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킬 수 있다.
제5트랜지스터(T5)는 동작제어 트랜지스터이고, 제6트랜지스터(T6)는 발광제어 트랜지스터일 수 있다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(Id)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)는 제2초기화 트랜지스터로서, 다음 스캔선인 제2스캔선(SL2) 및 제2초기화 전압선(VIL2)에 연결되며, 제2스캔선(SL2)을 통해 전달받은 다음 스캔신호인 제2스캔신호(Sn+1)에 따라 턴온되어 제2초기화 전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 전원전압선(PL)에 연결될 수 있다. 제1커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함할 수 있다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결될 수 있다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1전극(CE1)에 연결될 수 있다. 제2커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(Sn)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 제2노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Id)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소회로(PC)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(Sn-1)가 공급되면, 제3스캔신호(Sn-1)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화 전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(Sn) 및 제4스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제4스캔신호(Sn')에 대응하여 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴-온될 수 있다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가될 수 있다. 제1커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 제1커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온될 수 있다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(Id)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(Id)가 유기발광다이오드(OLED)에 공급될 수 있다.
제2 초기화 기간 동안, 제2스캔선(SL2)을 통해 제2스캔신호(Sn+1)가 공급되면, 제2스캔신호(Sn+1)에 대응하여 제7트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화 전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 유기발광다이오드(OLED)가 초기화된다.
일 실시예로, 복수의 트랜지스터들(T1 내지 T7)은 실리콘 반도체를 포함하는 실리콘계 트랜지스터를 포함할 수 있다. 다른 실시예로, 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물 반도체를 포함하는 산화물계 트랜지스터를 포함하며, 나머지는 실리콘 반도체를 포함하는 실리콘계 트랜지스터를 포함한다. 구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 실리콘계 반도체층을 포함한 실리콘계 트랜지스터로 구성되며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나가 산화물 반도체를 구비하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
이하 설명의 편의를 위해, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터로 구비되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 산화물 반도체를 포함하는 산화물계 트랜지스터로 구비된 경우에 대해 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로를 개략적으로 도시한 배치도이다.
도 3을 참조하면, 발명의 일 실시예에 따른 표시 장치(1, 도 1 참조)의 화소회로(PC)는 제1방향(x)을 따라 연장된 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL), 제1초기화 전압선(VIL1) 및 제2초기화 전압선(VIL2)을 포함하고, 상기 제1방향(x)과 교차하는 제2방향(y)을 따라 연장된 데이터선(DL) 및 전원전압선(PL)을 포함할 수 있다. 전원전압선(PL)은 제1전원전압선(PL1) 및 제2전원전압선(PL2)을 포함할 수 있다.
또한, 화소회로는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제1커패시터(Cst), 및 제2커패시터(Cbt)를 포함할 수 있다.
한편, 화소회로(PC)는 행과 열을 이루며 반복적으로 배치될 수 있다. 도 3은 하나의 열에 배치된 현재 행의 화소회로와 다음 행의 화소회로의 일부를 도시한다. 제2스캔선(SL2)은 다음 행의 제1스캔선(SL1)일 수 있다. 즉, 도 3에 도시된 제1스캔선(SL1)은 이전 행의 제2스캔선(SL2)일 수 있다. 도 3에는 이전 행의 화소회로에 연결되며 현재 행의 회로영역에 배치된 제7트랜지스터(T7)와 현재 행의 화소회로에 연결되며 다음 행의 회로영역에 배치된 제7트랜지스터(T7)가 함께 도시되어 있다. 여기서 하나의 화소회로가 배치된 영역을 하나의 회로영역으로 정의한다. 이하에서는 도시 및 설명의 편의상 다음 행의 회로영역에 배치된 제7트랜지스터(T7)를 예로서 설명한다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제1트랜지스터(T1)는 제1반도체층 및 제1게이트전극(G1)을 포함한다. 제1반도체층은 제1채널영역(C1), 제1채널영역(C1) 양측의 제1소스영역(S1) 및 제1드레인영역(D1)을 포함한다. 제1반도체층은 굴곡된 형상을 가져, 제1채널영역(C1)은 다른 채널영역(C2 내지 C7)보다 길게 형성될 수 있다. 예컨대, 제1반도체층이 'S', 'M', 'W' 등과 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 제1채널영역(C1)이 길게 형성되므로, 제1게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 일부 실시예에서, 제1반도체층은 절곡된 형상이 아닌 직선 형상으로 구비될 수 있다. 제1게이트전극(G1)은 고립된(isolated) 형태로, 제1채널영역(C1)과 중첩되도록 구비될 수 있다.
제1커패시터(Cst)는 제1트랜지스터(T1)와 중첩되도록 배치될 수 있다. 제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있다. 제1게이트전극(G1)은 제1트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 제1전극(CE1)은 일체(一體)로 형성될 수 있다. 제1커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)과 절연층을 사이에 두고 중첩되도록 구비되며, 이 때 상기 절연층은 제1커패시터(Cst)의 유전체층의 역할을 할 수 있다.
제2트랜지스터(T2)는 제2반도체층 및 제2게이트전극(G2)을 포함할 수 있다. 제2반도체층은 제2채널영역(C2), 제2채널영역(C2) 양측의 제2소스영역(S2) 및 제2드레인영역(D2)을 포함할 수 있다. 제2소스영역(S2)은 제1도전층(CL1)을 통하여 데이터선(DL)과 전기적으로 연결되며, 제2드레인영역(D2)은 제1소스영역(S1)과 연결될 수 있다. 여기서, 제1도전층(CL1)은 제1컨택홀(11)을 통해 제2소스영역(S2)과 접속할 수 있다. 제2게이트전극(G2)은 제1스캔선(SL1)의 일부로 구비될 수 있다.
제5트랜지스터(T5)는 제5반도체층 및 제5게이트전극(G5)을 포함할 수 있다. 제5반도체층은 제5채널영역(C5), 제5채널영역(C5) 양측의 제5소스영역(S5) 및 제5드레인영역(D5)을 포함할 수 있다. 제5소스영역(S5)은 제1전원전압선(PL1)과 전기적으로 연결되며, 제5드레인영역(D5)은 제1소스영역(S1)과 연결될 수 있다. 제5게이트전극(G5)은 발광제어선(135)의 일부로 구비될 수 있다.
제6트랜지스터(T6)는 제6반도체층 및 제6게이트전극(G6)을 포함할 수 있다. 제6반도체층은 제6채널영역(C6), 제6채널영역(C6) 양측의 제6소스영역(S6) 및 제6드레인영역(D6)을 포함할 수 있다. 제6소스영역(S6)은 제1드레인영역(D1)과 연결되며, 제6드레인영역(D6)은 제4도전층(CL4) 및 연결전극(CM)을 통하여 유기발광다이오드(OLED)의 화소전극(310, 도 4 및 도 5 참조)과 전기적으로 연결될 수 있다. 여기서, 제4도전층(CL4)은 제5컨택홀(15)을 통해 제6드레인영역(D6)에 접속할 수 있다. 제6게이트전극(G6)은 발광제어선(EL)의 일부로 구비될 수 있다.
제7트랜지스터(T7)는 제7반도체층 및 제7게이트전극(G7)을 포함할 수 있다. 제7반도체층은 제7채널영역(C7), 제7채널영역(C7) 양측의 제7소스영역(S7) 및 제7드레인영역(D7)을 포함할 수 있다. 제7소스영역(S7)은 제2초기화 전압선(VIL2)과 전기적으로 연결될 수 있으며, 제7드레인영역(D7)은 제6드레인영역(D6)과 연결될 수 있다. 제7게이트전극(G7)은 제2스캔선(SL2)의 일부로 구비될 수 있다.
실리콘 반도체를 포함하는 제1, 제2, 제5 내지 제7트랜지스터들(T1, T2, T5, T6, T7) 상에는 제1층간절연층(114, 도 4 및 도 5 참조)이 배치되며, 제1층간절연층(114) 상에는 산화물 반도체를 포함하는 제3 및 제4트랜지스터들(T3, T4)이 배치될 수 있다.
제3트랜지스터(T3) 및 제4트랜지스터(T4)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 제3트랜지스터(T3) 및 제4트랜지스터(T4)의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제3트랜지스터(T3)는 산화물 반도체를 포함하는 제3반도체층 및 제3게이트전극(G3)을 포함한다. 제3반도체층은 제3채널영역(C3), 및 제3채널영역(C3) 양측의 제3소스영역(S3) 및 제3드레인영역(D3)을 포함할 수 있다. 제3소스영역(S3)은 제3도전층(CL3)을 통해서 제1게이트전극(G1)과 브릿지 연결될 수 있다. 또한, 제3소스영역(S3)은 같은 층에 배치된 제4드레인영역(D4)과 연결될 수 있다. 제3드레인영역(D3)은 제1트랜지스터(T1)의 제1드레인영역(D1) 및 제6트랜지스터(T6)의 제6소스영역(S6)과 전기적으로 연결될 수 있다. 예컨대, 제3드레인영역(D3)은 제5도전층(CL5)을 통해서 제1드레인영역(D1) 및 제6소스영역(S6)과 브릿지 연결될 수 있다. 여기서, 제5도전층(CL5)은 제6컨택홀(16)을 통해 제1드레인영역(D1) 또는 제6소스영역(S6)에 접속할 수 있고, 제7컨택홀(17)을 통해 제3드레인영역(D3)에 접속할 수 있다. 제3게이트전극(G3)은 제4스캔선(SL4)의 일부로 구비될 수 있다.
제4트랜지스터(T4)는 산화물 반도체를 포함하는 제4반도체층 및 제4게이트전극(G4)을 포함할 수 있다. 제4반도체층은 제4채널영역(C4), 제4채널영역(C4) 양측의 제4소스영역(S4) 및 제4드레인영역(D4)을 포함할 수 있다. 제4소스영역(S4)은 제1초기화 전압선(VIL1)과 전기적으로 연결될 수 있으며, 제4드레인영역(D4)은 제3도전층(CL3)을 통하여 제1게이트전극(G1)과 브릿지 연결될 수 있다. 여기서, 제3도전층(CL3)은 제3컨택홀(13)을 통해 제4드레인영역(D4)에 접속할 수 있다. 제4게이트전극(G4)은 제3스캔선(SL3)의 일부로 구비될 수 있다.
제3반도체층과 제3게이트전극(G3) 사이, 및 제4반도체층과 제4게이트전극(G4) 사이에는 각ㄹ각의 채널영역과 대응되도록 제3게이트절연층(116, 도 4 및 도 5 참조)이 배치될 수 있다.
제2커패시터(Cbt)의 제3전극(CE3)은 제1스캔선(SL1)의 일부로 구비되어, 제2트랜지스터(T2)의 제2게이트전극(G2)과 연결될 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3전극(CE3)과 중첩되도록 배치되며, 산화물 반도체로 구비될 수 있다. 제4전극(CE4)은 제3트랜지스터(T3)의 제3반도체층 및 제4트랜지스터(T4)의 제4반도체층과 동일층에 구비되며, 제3반도체층과 제4반도체층 사이의 영역일 수 있다. 또는, 제4전극(CE4)은 제4반도체층으로부터 연장되어 구비될 수 있다. 또는, 제4전극(CE4)은 제3반도체층으로부터 연장되어 구비될 수 있다.
제2전극(CE2)은 제1전원전압선(PL1)과 전기적으로 연결되고, 제1전원전압선(PL1)은 제2전원전압선(PL2)과 전기적으로 연결될 수 있다. 이하, 제1전원전압선(PL1)은 제2도전층(CL2)으로도 지칭될 수 있다. 제2도전층(CL2)은 제2컨택홀(12)을 통해 제2전극(CE2)에 접속할 수 있다. 제1전원전압선(PL1) 및 제2전원전압선(PL2)은 제2방향(y)으로 연장될 수 있다. 제2전극(CE2)은 제1방향(x)으로 연장되어, 제1방향(x)으로 제1전원전압(ELVDD)을 전달하는 역할을 할 수 있다. 이에 따라, 표시영역(DA)에서 복수의 제1전원전압선(PL1) 및 제2전원전압선(PL2)과 복수의 제2전극(CE2)은 그물(mesh) 구조를 형성할 수 있다.
제3도전층(CL3)은 제1전극(CE1), 제3트랜지스터(T3)의 제3반도체층 및 제4트랜지스터(T4)의 제4반도체층과 전기적으로 연결될 수 있다. 여기서, 제3도전층(CL3)은 제4컨택홀(14)을 통해 제1전극(CE1)과 접속할 수 있다.
일 실시예에서, 배선들 중 일부는 서로 다른 층에 배치된 두 개의 도전선으로 구비될 수 있다. 예컨대, 제3스캔선(SL3)은 서로 다른 층에 배치된 하부스캔선(143) 및 상부스캔선(163)을 포함할 수 있다. 하부스캔선(143)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 하부스캔선(143)은 상부스캔선(163)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(143) 및 상부스캔선(163)은 제3트랜지스터(T3)의 제3게이트전극의 일부에 대응되는 바, 제3트랜지스터(T3)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
또한, 제4스캔선(SL4)은 서로 다른 층에 배치된 하부스캔선(145) 및 상부스캔선(165)을 포함할 수 있다. 하부스캔선(145)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 하부스캔선(145)은 상부스캔선(165)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(145) 및 상부스캔선(165)은 제4트랜지스터(T4)의 제4게이트전극(G4)의 일부에 대응되는 바, 제4트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다. 예컨대,
초기화 전압선(VIL)은 서로 다른 층에 배치된 제1초기화 전압선(VIL1) 및 제2초기화 전압선(VIL2)을 포함할 수 있다. 제1초기화 전압선(VIL1)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 제2초기화 전압선(VIL2)은 제1전원전압선(PL1)과 동일층에 동일물질로 구비될 수 있다.
도 4는 도 3의 IV-IV'선을 따라 취한 표시 장치의 일부를 개략적으로 도시하는 단면도이고, 도 5는 도 3의 V-V'선을 따라 취한 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
이하, 도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다.
도 4 및 도 5는 도 3에 도시된 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제6트랜지스터(T6), 제1커패시터(Cst), 제2커패시터(Cbt) 및 유기발광다이오드(OLED)에 대응하는 부분의 단면을 도시하고 있으며, 일부 구성이 생략되어 있을 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 고분자 수지를 포함할 수 있다. 일 실시예로, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다. 기판(100)이 고분자 수지를 포함하는 경우, 플렉서블 또는 벤더블 특성을 가질 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 제1유기 베이스층(101), 제1무기 배리어층(103), 제2유기 베이스층(105), 및 제2무기 배리어층(107)을 포함할 수 있다. 제1유기 베이스층(101) 및 제2유기 베이스층(105)은 각각 고분자 수지를 포함할 수 있다. 제1무기 배리어층(103) 및 제2무기 배리어층(107)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiOxNy)로 구비될 수 있다.
버퍼층(111) 상에는 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5, 도 3 참조), 제6트랜지스터(T6) 및 제7트랜지스터(T7, 도 3 참조)의 반도체층들이 배치될 수 있다.
제1트랜지스터(T1)의 제1반도체층(AS1)은 제1채널영역(C1), 제1소스영역(S1) 및 제1드레인영역(D1, 도 3 참조)을 포함할 수 있다. 제2트랜지스터(T2)의 제2반도체층(AS2)은 제2채널영역(A2), 제2소스영역(S2) 및 제2드레인영역(D2)을 포함할 수 있다. 제5트랜지스터(T5)의 제5반도체층(미도시)은 제5채널영역(C5, 도 3 참조), 제5소스영역(S5, 도 3 참조) 및 제5드레인영역(D5, 도 3 참조)을 포함할 수 있다. 제6트랜지스터(T6)의 제6반도체층(AS6)은 제6채널영역(A6), 제6소스영역(S6) 및 제6드레인영역(D6)을 포함할 수 있다. 제7트랜지스터(T7)의 제7반도체층(미도시)은 제7채널영역(C7, 도 3 참조), 제7소스영역(S7, 도 3 참조) 및 제7드레인영역(D7, 도 3 참조)을 포함할 수 있다.
일 실시예로서, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘계 트랜지스터로서 실리콘 반도체를 포함할 수 있다. 즉, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7) 각각의 반도체층은 실리콘 반도체층이고, 동일한 층 상에 배치되며, 서로 연결되어 형성될 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층들의 상부에는 제1게이트절연층(112)이 위치할 수 있다. 제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1게이트절연층(112) 상에는 제1트랜지스터(T1)의 제1게이트전극(G1), 제2트랜지스터(T2)의 제2게이트전극(G2), 제5트랜지스터(T5)의 제5게이트전극(G5, 도 3 참조), 제6트랜지스터(T6)의 제6게이트전극(G6) 및 제7트랜지스터(T7)의 제7게이트전극(G7, 도 3 참조)이 배치될 수 있다. 또한 제1게이트절연층(112) 상에는 제1스캔선(SL1, 도 3 참조) 및 발광제어선(EL, 도 3 참조)이 제1방향(x)으로 연장되며 배치될 수 있다. 제1스캔선(SL1)의 일부는 제2커패시터(Cbt)의 제3전극(CE3)일 수 있다.
제1트랜지스터(T1)의 제1게이트전극(G1)은 아일랜드 타입으로 구비될 수 있다. 제2트랜지스터(T2)의 제2게이트전극(G2)은 제2반도체층(AS2)과 교차하는 제1스캔선(SL1)의 부분일 수 있다. 제7트랜지스터(T7)의 제7게이트전극(G7)은 제7반도체층(미도시)과 교차하는 제1스캔선(SL1)의 부분 또는 다음 행의 제1스캔선인 제2스캔선(SL2, 도 3 참조)의 부분일 수 있다. 제5트랜지스터(T5)의 제5게이트전극(G5)은 제5반도체층(AS5)과 교차하는 발광제어선(EL)의 일 부분이고, 제6트랜지스터(T6)의 제6게이트전극(G6)은 제6반도체층(AS6)과 교차하는 발광제어선(EL)의 다른 부분일 수 있다.
제1트랜지스터(T1)의 제1게이트전극(G1)은 제1트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 게이트전극들은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
상기 게이트전극들 상부에는 제2게이트절연층(113)이 배치될 수 있다. 제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2게이트절연층(113) 상에는 제1전극(CE1)과 중첩되도록 제2전극(CE2)이 배치될 수 있다. 제2전극(CE2)은 개구를 구비할 수 있다. 상기 개구는 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 닫힌 형상(closed shape)을 가질 수 있다.
제2게이트절연층(113)은 제1커패시터(Cst)의 유전체층의 역할을 할 수 있다.
제1커패시터(Cst)의 제2전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제2게이트절연층(113) 상에는 제1초기화 전압선(VIL1, 도 3 참조), 제3스캔선(SL3, 도 3 참조)의 하부스캔선(143, 도 3 참조) 및 제4스캔선(SL4)의 하부스캔선(145)이 배치되며, 이들은 제1커패시터(Cst)의 제2전극(CE2)과 동일 물질을 포함할 수 있다. 제3스캔선(SL3)의 하부스캔선(143)에서 제4반도체층(AO4)과 중첩하는 부분은 제4트랜지스터(T4)의 하부 게이트전극(G4a)일 수 있다. 제4스캔선(SL4)의 하부스캔선(145)에서 제3반도체층(AO3)과 중첩하는 부분은 제3트랜지스터(T3)의 하부 게이트전극(G3a)일 수 있다.
제1커패시터(Cst)의 제2전극(CE2) 상에는 제1층간절연층(114)이 배치될 수 있다. 제1층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1층간절연층(114) 상에는 제3트랜지스터(T3)의 제3반도체층(AO3) 및 제4트랜지스터(T4)의 제4반도체층(AO4)이 배치될 수 있다. 일 실시예로, 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 산화물계 트랜지스터로서, 산화물 반도체를 포함할 수 있다. 즉, 제3반도체층(AO3) 및 제4반도체층(AO4)은 산화물 반도체층이며, 동일한 층 상에 배치될 수 있다.
상기 산화물 반도체층은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 산화물 반도체층은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할 수 있다.
제3트랜지스터(T3)의 제3반도체층(AO3)은 제3채널영역(C3), 제3소스영역(S3) 및 제3드레인영역(D3)을 포함하고, 제4트랜지스터(T4)의 제4반도체층(AO4)은 제4채널영역(C4), 제4소스영역(S4) 및 제4드레인영역(D4)을 포함할 수 있다. 제3트랜지스터(T3) 및 제4트랜지스터(T4) 각각의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 제3트랜지스터(T3) 및 제4트랜지스터(T4) 각각의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
산화물 반도체층은 제2커패시터(Cbt)의 제4전극(CE4)을 포함할 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3트랜지스터(T3)의 제3반도체층(AO3)과 제4트랜지스터(T4)의 제4반도체층(AO4) 사이에 위치할 수 있다. 제4전극(CE4)은 제3반도체층(AO3) 또는 제4반도체층(AO4)으로부터 연장되어 구비될 수 있다. 즉, 제4전극(CE4)은 산화물 반도체로 구비되며, 제1층간절연층(114) 상에 배치될 수 있다. 제2커패시터(Cbt)의 제3전극(CE3) 및 제4전극(CE4) 사이에는 제2게이트절연층(113) 및 제1층간절연층(114)이 배치되며, 제2게이트절연층(113) 및 제1층간절연층(114)은 제2커패시터(Cbt)의 유전체층으로 기능할 수 있다.
산화물 반도체층 상에 제3게이트절연층(115)이 배치될 수 있다. 제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제3게이트절연층(115) 상에는 제2초기화 전압선(VIL2, 도 3 참조), 제3스캔선(SL3, 도 3 참조)의 상부스캔선(163, 도 3 참조) 및 제4스캔선(SL4)의 상부스캔선(165)이 제1방향(x)으로 연장되며 배치될 수 있다. 일부 실시예에서, 제3스캔선(SL3)과 제4스캔선(SL4)은 서로 다른 층에 배치된 두 개의 도전선으로 구비될 수 있다.
제3스캔선(SL3)의 상부스캔선(163)은 하부스캔선(143)과 적어도 일부 중첩되도록 배치될 수 있다. 제4스캔선(SL4)의 상부스캔선(165)은 하부스캔선(145)과 적어도 일부 중첩되도록 배치될 수 있다.
일 실시예로, 도 4 및 도 5에 도시된 바와 같이, 제3게이트절연층(115)은 제3반도체층(AO3) 및 제4반도체층(AO4)을 모두 덮도록 형성될 수 있다. 다른 실시예로, 제3게이트절연층(115)은 제3스캔선(SL3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)에 대응하는 형태로 패터닝되어 형성될 수 있다.
제3스캔선(SL3)의 상부스캔선(163)에서 제4반도체층(AO4)과 중첩하는 부분은 제4트랜지스터(T4)의 상부 게이트전극(G4b)일 수 있다. 제4스캔선(SL4)의 상부스캔선(165)에서 제3반도체층(AO3)과 중첩하는 부분은 제3트랜지스터(T3)의 상부 게이트전극(G3b)일 수 있다. 즉, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다. 제3트랜지스터(T3)의 상부 게이트전극(G3b) 및 제4트랜지스터(T4)의 상부 게이트전극(G4b)은 제3게이트절연층(115) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 적어도 하나 포함하며 단층 또는 다층으로 이루어질 수 있다.
제2층간절연층(116)은 제3트랜지스터(T3) 및 제4트랜지스터(T4)를 덮으며 배치될 수 있다. 제2층간절연층(116)은 제3트랜지스터(T3)의 상부 게이트전극(G3b) 및 제4트랜지스터(T4)의 상부 게이트전극(G4b) 상부에 배치될 수 있다. 제2층간절연층(116) 상부에는 도전층(CL)이 배치될 수 있다. 상기 도전층(CL)은 제1 내지 제5도전층(CL1, CL2, CL3, CL4, CL5)을 포함할 수 있다.
제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
도전층(CL)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1 내지 제5도전층(CL1, CL2, CL3, CL4, CL5)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1 내지 제5도전층(CL1, CL2, CL3, CL4, CL5)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
도전층(CL)은 그 아래에 배치된 실리콘 반도체층, 게이트전극, 커패시터의 전극, 및 산화물 반도체층 중 적어도 하나와 컨택홀을 통해 접속할 수 있다.
제1도전층(CL1)은 제1컨택홀(11)을 통해 실리콘 반도체층, 예컨대 제2트랜지스터(T2)의 제2반도체층(AS2)과 전기적으로 연결될 수 있다. 제1컨택홀(11)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하여 제2반도체층(AS2)을 노출시킬 수 있다.
제2도전층(CL2)은 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)에 형성된 제2컨택홀(12)을 통해 제1커패시터(Cst)의 제2전극(CE2)과 전기적으로 연결될 수 있다.
제3도전층(CL3)의 일단은 제3컨택홀(13)을 통해 산화물 반도체층, 예컨대, 제2커패시터(Cbt)의 제4전극(CE4) 또는 제4트랜지스터(T4)의 제4반도체층(AO4) 또는 제3트랜지스터(T3)의 제3반도체층(AO3)과 전기적으로 연결될 수 있다. 제3컨택홀(13)은 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하여 제3반도체층(AO3)을 노출시킬 수 있다.
제3도전층(CL3)의 타단은 제4컨택홀(14)을 통해 제1게이트전극(G1)과 전기적으로 연결될 수 있다. 제4컨택홀(14)은 제2게이트절연층(113), 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하며, 제1게이트전극(G1)을 노출시킬 수 있다.
한편, 제4컨택홀(14)은 제2전극(CE2)의 개구 내에서 상기 개구의 가장자리와 이격되어 배치되고, 제4컨택홀(14) 내에 위치하는 제3도전층(CL3)의 일부분은 제2전극(CE2)과 전기적으로 절연될 수 있다.
제2커패시터(Cbt)의 제4전극(CE4)은 제3도전층(CL3)과 연결되어, 제1게이트전극(G1)과 전기적으로 연결될 수 있다. 이에 따라, 제2커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 노드(N2, 도 2 참조)의 전압을 상승시켜 블랙 계조를 선명하게 표현할 수 있다.
제4도전층(CL4)은 제5컨택홀(15)을 통해 실리콘 반도체층, 예컨대 제6트랜지스터(T6)의 제6반도체층(AS6)의 제6드레인영역(D6)과 전기적으로 연결될 수 있다. 제5컨택홀(15)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하여 실리콘 반도체층을 노출시킬 수 있다.
제5도전층(CL5)의 일단은 제6컨택홀(16)을 통해 실리콘 반도체층, 예컨대 제6트랜지스터(T6)의 제6반도체층(AS6)의 제6드레인영역(D6)과 전기적으로 연결될 수 있다. 제6컨택홀(16)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하여 실리콘 반도체층을 노출시킬 수 있다.
제5도전층(CL5)의 타단은 제7컨택홀(17)을 통해 산화물 반도체층, 예컨대 제3트랜지스터(T3)의 제3반도체층(AO3)과 전기적으로 연결될 수 있다. 제7컨택홀(17)은 제3게이트절연층(115) 및 제2층간절연층(116)을 관통하여 산화물 반도체층을 노출시킬 수 있다.
제1 내지 제5도전층(CL1, CL2, CL3, CL4, CL5)의 상부에는 제1평탄화층(118)이 배치될 수 있다. 제1평탄화층(118) 상에는 데이터선(DL), 제2전원전압선(PL2) 및 연결전극(CM)이 배치될 수 있다.
데이터선(DL)은 제1평탄화층(118)에 형성된 컨택홀을 통해 제1도전층(CL1)과 연결됨으로써, 제2트랜지스터(T2)의 제2소스영역(S2)과 전기적으로 연결될 수 있다. 제2전원전압선(PL2)은 제1평탄화층(118)에 형성된 컨택홀(미도시)을 통해 제1전원전압선(PL1)과 연결될 수 있다.
연결전극(CM)은 제1평탄화층(118)에 형성된 컨택홀을 통해 제4도전층(CL4)과 전기적으로 연결됨으로써, 제6트랜지스터(T6)의 제6드레인영역(D6)과 전기적으로 연결될 수 있다. 연결전극(CM)은 제1평탄화층(118) 상부의 제2평탄화층(119)에 형성된 컨택홀을 통해 화소전극(310)과 전기적으로 연결되어, 제6트랜지스터(T6)로부터 인가되는 전기적 신호를 화소전극(310)에 전달할 수 있다.
제1평탄화층(118) 및 제2평탄화층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118) 및 제2평탄화층(119)은 무기물을 포함할 수 있다. 제1평탄화층(118) 및 제2평탄화층(119)은 제1 내지 제7트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제1평탄화층(118) 및 제2평탄화층(119)의 상부는 평탄화되도록 구비된다. 제1평탄화층(118) 및 제2평탄화층(119)은 단층 또는 다층으로 구비될 수 있다.
제2평탄화층(119) 상부에는 화소정의층(120)이 배치될 수 있다. 화소정의층(120)은 각 화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의층(120)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 화소정의층(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
이러한 유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 봉지층(미도시)은 표시영역(DA, 도 1 참조)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층은 적어도 하나의 무기층 및 적어도 하나의 유기층을 포함할 수 있다. 일부 실시예에서, 봉지층은 제1무기층/유기층/제2무기층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 주변영역(PA, 도 1 참조)에서 기판(110)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 화소정의층(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
본 발명의 일 실시예에 따르면, 실리콘 반도체층과 도전층(CL) 사이에 적어도 하나의 금속층(ML)이 배치될 수 있다. 또는, 게이트전극과 도전층(CL) 사이에 적어도 하나의 금속층(ML)이 배치될 수 있다. 또는, 산화물 반도체층과 도전층(CL) 사이에 적어도 하나의 금속층(ML)이 배치될 수 있다.
일 실시예로, 제2트랜지스터(T2)의 제2반도체층(AS2)과 제1도전층(CL1) 사이에 제1금속층(ML1), 제2금속층(ML2) 및/또는 제3금속층(ML3)이 배치될 수 있다.
제1금속층(ML1)은 제3게이트절연층(115) 상에 배치될 수 있고, 예컨대 제4트랜지스터(T4)의 상부 게이트전극(G4b) 및 제3트랜지스터(T3)의 상부 게이트전극(G3b)과 동일한 층상에 배치될 수 있다. 제1금속층(ML1)은 제4트랜지스터(T4)의 상부 게이트전극(G4b) 및 제3트랜지스터(T3)의 상부 게이트전극(G3b)과 동일한 물질을 포함할 수 있다.
제2금속층(ML2)은 제2게이트절연층(113) 상에 배치될 수 있고, 예컨대 제1커패시터(Cst)의 제2전극(CE2), 제4트랜지스터(T4)의 하부 게이트전극(G4a) 및 제3트랜지스터(T3)의 하부 게이트전극(G3a)과 동일한 층 상에 배치될 수 있다. 제2금속층(ML2)은 제2전극(CE2), 제4트랜지스터(T4)의 하부 게이트전극(G4a) 및 제3트랜지스터(T3)의 하부 게이트전극(G3a)과 동일한 물질을 포함할 수 있다.
제3금속층(ML3)은 제1게이트절연층(112) 상에 배치될 수 있고, 예컨대 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 게이트전극들 및 제2커패시터(Cbt)의 제3전극(CE3)과 동일한 층 상에 배치될 수 있다. 제3금속층(ML3)은 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 게이트전극들과 동일한 물질을 포함할 수 있다.
유사하게, 제1커패시터(Cst)의 제2전극(CE2)과 제2도전층(CL2) 사이에 제4금속층(ML4)이 배치될 수 있다. 제4트랜지스터(T4)의 제4반도체층(AO4)과 제3도전층(CL3) 사이에 제5금속층(ML5)이 배치될 수 있다. 제1트랜지스터(T1)의 제1게이트전극(G1)과 제3도전층(CL3) 사이에 제6금속층(ML6)이 배치될 수 있다. 제6트랜지스터(T6)의 제6반도체층(AS6)과 제4도전층(CL4) 사이에 제7금속층(ML7), 제8금속층(ML8) 및/또는 제9금속층(ML9)이 배치될 수 있다. 제6트랜지스터(T6)의 제6반도체층(AS6)과 제5도전층(CL5) 사이에 제10금속층(ML10), 제11금속층(ML11) 및/또는 제12금속층(ML12)이 배치될 수 있다. 제3트랜지스터(T3)의 제3반도체층(AO3)과 제5도전층(CL5) 사이에 제13금속층(ML13)이 배치될 수 있다.
제4 내지 제7금속층(ML4, ML5, ML6, ML7), 제10금속층(ML10), 및 제13금속층(ML13)은 제1금속층(ML1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제8금속층(ML8) 및 제11금속층(ML11)은 제2금속층(ML2)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제9금속층(ML9) 및 제12금속층(ML12)은 제3금속층(ML3)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 물론, 도 4 및 도 5는 제1 내지 제13금속층(ML1, ML2, ML3, ML4, ML5, ML6, ML7, ML8, ML9, ML10, ML11, ML12, ML13)이 모두 구비된 경우를 도시하였으나, 이에 제한되지 않으며, 일부는 생략될 수 있다.
한편, 금속층(ML)은 다른 도전층들, 전극들, 반도체층들과 전기적으로 절연될 수 있다. 즉, 금속층(ML)은 전기적으로 플로팅(floating)될 수 있다. 따라서, 금속층(ML)은 컨택홀을 통해 서로 접속하는 두 전극들에 전기적인 영향을 주지 않을 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분을 도시한다. 도 6a는 제1컨택홀(11)이 형성된 직후를 도시하며, 도 6b는 제1도전층(CL1)이 형성된 후를 도시한다. 앞서 도 3 내지 도 5를 참조하여 설명한 구성요소들과 동일하거나 대응되는 구성요소들에 대해 동일한 참조부호를 부여한 바, 이와 중복되는 설명은 생략하도록 한다.
도 6a를 참조하면, 제1컨택홀(11)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)에 형성될 수 있다. 제1 내지 제3금속층(ML1, ML2, ML3)은 서로 중첩하여 배치될 수 있고, 평면 상에서 제1컨택홀(11) 주위에 배치될 수 있다. 여기서, '평면 상에서'라는 용어는, '기판(100)의 일 면에 평행한 가상의 평면 상에서'를 의미할 수 있다.
일 실시예로서, 제1컨택홀(11)의 내측면(11S)은 제1 내지 제3금속층(ML1, ML2, ML3) 중 적어도 하나의 측면을 포함할 수 있다. 여기서, '금속층의 측면'은 반드시 외측면을 의미하는 것은 아니며, 금속층이 평면 상에서 개구를 포함하는 경우 그 내측면도 포함할 수 있다. 예컨대, 제1컨택홀(11)의 내측면(11S)은 제1금속층(M1)의 측면(ML1-S)을 포함할 수 있다.
또한, 제1컨택홀(11)의 내측면(11S)은 제1금속층(ML1) 위에 위치한 제1부분(11S-1) 및 제1금속층(ML1) 아래에 위치한 제2부분(11S-2)을 포함할 수 있다. 일 실시예에 따르면, 내측면(11S)의 제1부분(11S-1)은 테이퍼질 수 있다. 기판(100)의 일 면에 대하여 내측면(11S)의 제1부분(11S-1)의 제1각도(θ1)는 내측면(11S)의 제2부분(11S-2)의 제2각도(θ2)와 상이할 수 있다. 다시 말하자면, 내측면(11S)의 제1부분(11S-1)이 기판(100)의 일 면과 평행한 가상의 면과 이루는 제1각도(θ1)는, 내측면(11S)의 제2부분(11S-2)이 기판(100)의 일 면과 평행한 가상의 면과 이루는 제2각도(θ2)와 상이할 수 있다. 예컨대, 제1각도(θ1)는 제2각도(θ2)보다 작을 수 있다.
도 6a은 제1컨택홀(11)의 내측면(11S)의 제2부분(11S-2)이 테어퍼지지 않고 기판(100)의 일 면에 대해 수직인 것으로 도시하나, 본 발명은 이에 제한되지 않는다. 제2부분(11S-2)도 역시 테이퍼질 수 있다. 그러나, 이 경우에도 제1각도(θ1)와 제2각도(θ2)는 서로 상이하며, 예컨대 제1각도(θ1)는 제2각도(θ2)보다 작을 수 있다. 이러한 구조가 형성되는 이유에 대해서 이하 도 15a 및 도 15b를 참조하여 후술한다.
한편, 일 예로 제1금속층(ML1)의 아래에 배치된 제2금속층(ML2) 및 제3금속층(ML3) 각각의 측면도 제1컨택홀(11)의 내측면(11S)에 포함될 수 있다. 다른 예로, 제2금속층(ML2) 및/또는 제3금속층(ML3) 각각의 측면도 제1컨택홀(11)의 내측면(11S)에 포함되지 않을 수 있다.
도 6b를 참조하면, 제3게이트절연층(115) 상에 제1도전층(CL1)이 형성되며, 제1도전층(CL1)의 일부분은 제1컨택홀(11) 내로 삽입될 수 있다. 즉, 제1도전층(CL1)의 일부분은 제1컨택홀(11) 내에 위치할 수 있다. 이를 통해, 제1도전층(CL1)은 제1컨택홀(11)이 노출시킨 제2반도체층(AS2)과 접속할 수 있다.
전술한 바와 같이, 제1컨택홀(11)의 내측면(11S)은 제1 내지 제3금속층(ML1, ML2, ML3) 중 적어도 하나의 측면을 포함하므로, 제1도전층(CL1)은 제1컨택홀(11) 내에서 제1 내지 제3금속층(ML1, ML2, ML3) 중 적어도 하나의 측면과 접촉할 수 있다. 예컨대, 제1컨택홀(11)의 내측면(11S)이 제1금속층(ML1)의 측면(ML1-S)을 포함하므로, 제1도전층(CL1)은 제1금속층(ML1)의 측면(ML1-S)과 접촉할 수 있다. 한편, 제1금속층(ML1)은 전기적으로 플로팅되어 있으므로, 제1도전층(CL1)과 제2반도체층(AS2)에 전기적 영향을 주지 않을 수 있다.
표시 장치(1)의 제조 공정에는 포토리스그래피(Photolithography) 공정을 이용한 패터닝 공정이 수반된다. 구체적으로, 패턴을 형성하려는 물질층 위에 포토레지스트를 도포하고, 노광 및 현상을 거쳐 원하는 패턴을 가진 포토레지스트를 형성한다. 이후 포토레지스트를 식각 마스크로 하여 상기 물질층을 습식 식각 또는 건식 식각함으로써, 원하는 패턴을 형성한다. 이러한 공정을 통해, 표시 장치(1)에 포함되는 수많은 박막트랜지스터, 스토리지 커패시터, 신호선들, 도전층들이 형성된다. 최근 표시 장치의 소형화, 고해상도의 표시 장치 등의 요구가 증가함에 따라, 표시 장치의 소자들의 집적화가 필요하며, 이를 위해 보다 미세한 패턴이 요구된다.
미세한 패턴을 구현하려면 식각 마스크로 기능하는 포토레지스트의 패턴의 폭이 작아져야 하는데, 패턴의 폭에 대한 두께의 비율이 일정 수준보다 커지게 되면, 포토레지스트의 패턴이 붕괴될 수 있다. 이를 해결하기 위해, 포토레지스트 하부에 하드 마스크를 형성하고, 하드 마스크를 통해 하부막을 식각할 수 있다. 그러나, 하드 마스크를 이용하는 경우, 하드 마스크의 증착 및 제거 등의 추가적인 공정이 필요하고, 이로 인해 제조 원가 상승, 제조 시간 증가 등의 문제점이 발생할 수 있다.
또한, 집적화를 위해 표시 장치를 구성하는 층들의 개수가 증가시키고, 각 층의 패턴을 중첩시킬 수 있다. 또는, 추가적인 기능 또는 효과를 부가하기 위해 새로운 층을 추가시킬 수 있다. 이 경우, 적층되는 절연층의 개수가 늘어나므로, 컨택홀 형성을 위해 포토 마스크를 이용하여 식각해야 하는 절연층들의 총 두께가 증가할 수 있다. 이에 따라 식각 시간이 증가하게 되는데, 이는 컨택홀의 폭이 원하지 않게 커지는 문제점을 초래할 수 있다. 이러한 문제를 해결하기 위해, 포토 마스크 하부에 하드 마스크를 형성하거나, 탄소(c)를 다량 포함하는 식각 가스를 이용할 수 있다. 그러나, 탄소를 다량 포함하는 식각 가스, 예컨대 CH2F2, C4F8, C2HF5 등을 포함하는 식각 가스를 이용하면, 식각 공정을 수행하는 챔버의 오염을 초래하는 문제점이 추가로 발생할 수 있다.
본 발명의 일 실시예에 따르면, 표시 장치(1)의 제조 공정 중 포토리소그래피 공정을 통해 절연층들에 컨택홀을 형성할 시, 금속층(ML)이 하드 마스크로서의 기능을 할 수 있다. 즉, 하드 마스크를 이용하지 않고도, 보다 미세한 크기의 컨택홀을 정밀하게 형성할 수 있다. 따라서, 하드 마스크의 증착 및 제거 등의 추가적인 공정이 불필요하고, 제조 원가 및 제조 시간을 개선할 수 있다. 나아가, 탄소를 다량 포함하는 식각 가스의 사용으로부터 자유로울 수 있고, 챔버의 오염을 최소화할 수 있다.
나아가, 본 발명의 일 실시예에 따르면, 컨택홀의 내측면이 금속층의 측면을 포함하므로, 마이크로 트렌치(micro-trench) 현상 또는 노치(notch) 현상을 개선하여 반도체층 등의 손상을 방지할 수 있다. 마이크로 트렌치 현상은 고밀도 플라즈마 장치를 이용하여 식각 공정을 진행할 때, 플라즈마 이온이 식각면을 따라 하부로 입사하여 바닥면(예컨대, 반도체층, 게이트전극 등의 상면)을 비정상적으로 식각시키는 현상이며, 노치 현상은 식각면의 하부에서 측면방향으로 비정상적으로 식각되는 현상이다. 구체적으로, 컨택홀 형성을 위한 식각이 진행될수록 금속층의 측면이 노출되고, 금속층이 포함하는 자유전자에 의해 식각면에서의 플라즈마 이온(양이온)의 스캐터링(scattering) 현상 및 바운딩(bounding) 현상이 최소화될 수 있다. 이를 통해, 마이크로 트렌치(micro-trench) 현상 또는 노치(notch) 현상을 개선할 수 있다.
본 발명의 일 실시예에 따르면, 하드 마스크를 이용하지 않고도, 컨택홀의 크기를 정밀하게 제어하고 최소화시킬 수 있다. 박막트랜지스터 등의 소자들을 형성하는 회로 패턴에서 컨택홀의 개수는 상당히 많을 수 있는데, 컨택홀의 크기를 최소화함으로써 회로 패턴의 설계 자유도를 향상시킬 수 있다. 또한, 표시 장치의 소자들의 고집적화가 가능하고, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 7a를 참조하면, 제1컨택홀(11)의 내측면(11S)은 제1금속층(ML1)의 측면(ML1-S)뿐만 아니라 제1금속층(ML1) 아래에 위치한 제2금속층(ML2)의 측면(ML2-S) 및 제3금속층(ML3)의 측면(ML3-S)도 포함할 수 있다. 다른 예로, 제1컨택홀(11)이 제2금속층(ML2)의 측면(ML2-S) 및 제3금속층(ML3)의 측면(ML3-S) 중 어느 하나만 포함하는 경우도 가능하다.
일 실시예로, 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 및 제3게이트절연층(115) 각각의 측면들(112S, 113S, 114S, 115S) 중 적어도 하나는 제1금속층(ML1)의 측면(ML1-S)보다 제1컨택홀(11)의 중심으로부터 더 멀리 위치할 수 있다. 이러한 제1컨택홀(11)의 구조는 SF6와 O2의 혼합 가스, CF4와 O2의 혼합 가스, 또는 NF3와 O2의 혼합 가스를 식각 가스로 이용하는 경우에 형성될 수 있다.
도 7b를 참조하면, 제1컨택홀(11)의 내측면(11S)은 제1 내지 제3금속층(ML1, ML2, ML3) 각각의 측면들(ML1-S, ML2-S, ML3-S)을 포함하므로, 제1도전층(CL1)은 제1컨택홀(11) 내에서 제1 내지 제3금속층(ML1, ML2, ML3) 각각의 측면들(ML1-S, ML2-S, ML3-S)과 접촉할 수 있다. 제1 내지 제3금속층(ML1, ML2, ML3)은 전기적으로 플로팅되어 있으므로, 제1도전층(CL1)과 제2반도체층(AS2)에 전기적 영향을 주지 않을 수 있다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 8a 및 도 8b를 참조하면, 제1금속층(ML1) 및 제3금속층(ML3)은 서로 중첩하여 배치될 수 있고, 평면 상에서 제1컨택홀(11) 주위에 배치될 수 있다. 제2금속층(ML2)은 생략될 수 있다. 제1컨택홀(11)의 내측면(11S)은 제1금속층(ML1)의 측면을 포함할 수 있고, 제1도전층(CL1)은 제1컨택홀(11) 내에서 제1금속층(ML1)의 측면(ML1-S)과 접촉할 수 있다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 9a 및 도 9b를 참조하면, 제1금속층(ML1) 및 제2금속층(ML2)은 서로 중첩하여 배치될 수 있고, 평면 상에서 제1컨택홀(11) 주위에 배치될 수 있다. 제3금속층(ML3)은 생략될 수 있다. 제1컨택홀(11)의 내측면(11S)은 제1금속층(ML1)의 측면을 포함할 수 있고, 제1도전층(CL1)은 제1컨택홀(11) 내에서 제1금속층(ML1)의 측면(ML1-S)과 접촉할 수 있다.
하드 마스크로서 제1금속층(ML1)을 이용하는 것이 가장 바람직할 수 있다. 제1 내지 제3금속층(ML3)들 중 제1금속층(ML1)이 단면 상에서 가장 상부에 배치되고, 제1도전층(CL1)과 가장 인접하기 때문이다. 여기서, '단면 상에서'라는 용어는, '기판(100)의 일 면에 수직한 가상의 평면 상에서'를 의미할 수 있다. 또한, 제1금속층(ML1)과 동일한 층 상에 놓이는 제2초기화 전압선(VIL2), 제3스캔선(SL3) 및 제4스캔선(SL4)이 점유하는 면적이 비교적 작기 때문에, 제1금속층(ML1)의 위치에 대한 제약이 상대적으로 적기 때문이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 10a 및 도 10b를 참조하면, 제1컨택홀(11) 주위에 제1금속층(ML1)의 배치가 생략되고, 제2금속층(ML2) 및 제3금속층(ML3)이 배치될 수 있다. 이 경우, 제1컨택홀(11)의 내측면(11S)은 적어도 제2금속층(ML2)의 측면(ML2-S)을 포함할 수 있다. 제1컨택홀(11)의 내측면(11S) 중 제2금속층(ML2) 위에 위치한 제1부분(11S-1)은 테이퍼질 수 있다.
제3게이트절연층(115) 상에 제1도전층(CL1)이 형성되며, 제1도전층(CL1)의 일부분은 제1컨택홀(11) 내에 위치할 수 있다. 제1도전층(CL1)은 제1컨택홀(11) 내에서 적어도 제2금속층(ML2)의 측면(ML2-S)과 접촉할 수 있다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 11a 및 도 11b를 참조하면, 제1컨택홀(11) 주위에 제1금속층(ML1) 및 제3금속층(ML3)의 배치가 생략되고, 제2금속층(ML2)만이 배치될 수 있다. 제1컨택홀(11)의 내측면(11S)은 제2금속층(ML2)의 측면(ML2-S)을 포함할 수 있다.
제3게이트절연층(115) 상에 제1도전층(CL1)이 형성되며, 제1도전층(CL1)의 일부분은 제1컨택홀(11) 내에 위치할 수 있다. 제1도전층(CL1)은 제1컨택홀(11) 내에서 제2금속층(ML2)의 측면(ML2-S)과 접촉할 수 있다.
도 12a 및 도 12b는 본 발명의 또 다른 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 VI부분에 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 차이점 위주로 설명한다.
도 12a 및 도 12b를 참조하면, 제1컨택홀(11) 주위에 제1금속층(ML1) 및 제2금속층(ML2)의 배치가 생략되고, 제3금속층(ML3)만 배치될 수 있다. 이 경우, 제1컨택홀(11)의 내측면(11S)은 제3금속층(ML3)의 측면(ML3-S)을 포함할 수 있다. 제1컨택홀(11)의 내측면(11S) 중 제3금속층(ML3) 위에 위치한 제1부분(11S-1)은 테이퍼질 수 있다.
제3게이트절연층(115) 상에 제1도전층(CL1)이 형성되며, 제1도전층(CL1)의 일부분은 제1컨택홀(11) 내에 위치할 수 있다. 제1도전층(CL1)은 제1컨택홀(11) 내에서 적어도 제3금속층(ML3)의 측면(ML3-S)과 접촉할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 XIII부분을 도시한다. 도 13a는 제2컨택홀(12)이 형성된 직후를 도시하며, 도 13b는 제2도전층(CL2)이 형성된 후를 도시한다. 앞서 도 3 내지 도 5를 참조하여 설명한 구성요소들과 동일하거나 대응되는 구성요소들에 대해 동일한 참조부호를 부여한 바, 이와 중복되는 설명은 생략하도록 한다.
도 13a를 참조하면, 제2컨택홀(12)은 제1층간절연층(114), 제3게이트절연층(115) 및 제2층간절연층(116)에 형성될 수 있다. 제4금속층(ML4)은 평면 상에서 제2컨택홀(12)의 주위에 배치될 수 있다.
일 실시예로, 제2컨택홀(12)의 내측면(12S)은 제4금속층(ML4)의 측면(ML4-S)을 포함할 수 있다. 즉, 제4금속층(ML4)의 측면(ML4-S)은 제2컨택홀(12)의 내측면(12S)의 일부를 정의할 수 있다. 제2컨택홀(12)의 내측면(12S)은 제4금속층(ML4) 위에 위치한 제1부분(12S-1) 및 제4금속층(ML4) 아래에 위치한 제2부분(12S-2)을 포함할 수 있다. 일 실시예에 따르면, 내측면(12S)의 제1부분(12S-1)은 테이퍼질 수 있다. 기판(100)의 일 면에 대하여 내측면(12S)의 제1부분(12S-1)의 제1각도(θ1)는 내측면(12S)의 제2부분(12S-2)의 제2각도(θ2)와 상이할 수 있다.
도 13b를 참조하면, 제3게이트절연층(115) 상에 제2도전층(CL2)이 형성되며, 제2도전층(CL2)의 일부분은 제2컨택홀(12) 내로 삽입될 수 있다. 즉, 제2도전층(CL2)의 일부분은 제2컨택홀(12) 내에 위치할 수 있다. 이를 통해, 제2도전층(CL2)은 제2컨택홀(12)이 노출시킨 제2전극(CE2)과 접속할 수 있다. 한편, 전술한 바와 같이 제2컨택홀(12)의 내측면(12S)이 제4금속층(ML4)의 측면(ML4-S)을 포함하므로, 제2도전층(CL2)은 제4금속층(ML4)의 측면(ML4-S)과 접촉할 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 제조 중인 표시 장치의 일부를 개략적으로 도시하는 단면도이며, 도 4의 표시 장치의 IXV부분을 도시한다. 도 14a는 제3컨택홀(13)이 형성된 직후를 도시하며, 도 14b는 제3도전층(CL3)이 형성된 후를 도시한다. 앞서 도 3 내지 도 5를 참조하여 설명한 구성요소들과 동일하거나 대응되는 구성요소들에 대해 동일한 참조부호를 부여한 바, 이와 중복되는 설명은 생략하도록 한다.
도 14a를 참조하면, 제3컨택홀(13)은 제3게이트절연층(115) 및 제2층간절연층(116)에 형성될 수 있다. 제5금속층(ML5)은 평면 상에서 제3컨택홀(13)의 주위에 배치될 수 있다.
일 실시예로, 제3컨택홀(13)의 내측면(13S)은 제5금속층(ML5)의 측면(ML5-S)을 포함할 수 있다. 즉, 제5금속층(ML5)의 측면은 제3컨택홀(13)의 내측면(13S)의 일부를 정의할 수 있다. 제3컨택홀(13)의 내측면(13S)은 제5금속층(ML5) 위에 위치한 제1부분(13S-1) 및 제5금속층(ML5) 아래에 위치한 제2부분(13S-2)을 포함할 수 있다. 일 실시예에 따르면, 내측면(13S)의 제1부분(13S-1)은 테이퍼질 수 있다. 기판(100)의 일 면에 대하여 내측면(13S)의 제1부분(13S-1)의 제1각도(θ1)는 내측면(13S)의 제2부분(13S-2)의 제2각도(θ2)와 상이할 수 있다.
도 14b를 참조하면, 제3게이트절연층(115) 상에 제3도전층(CL3)이 형성되며, 제3도전층(CL3)의 일부분은 제3컨택홀(13) 내로 삽입될 수 있다. 즉, 제3도전층(CL3)의 일부분은 제3컨택홀(13) 내에 위치할 수 있다. 이를 통해, 제3도전층(CL3)은 제3컨택홀(13)이 노출시킨 제4반도체층(AO4)과 접속할 수 있다. 한편, 전술한 바와 같이 제3컨택홀(13)의 내측면(13S)이 제5금속층(ML5)의 측면(ML5-S)을 포함하므로, 제3도전층(CL3)은 제5금속층(ML5)의 측면(ML5-S)과 접촉할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 표시 장치를 제조하는 단계 중 일부 단계를 개략적으로 도시하는 단면도이다. 도 15a 및 도 15b는 제1컨택홀(11)을 형성하는 단계 중 일부를 도시한다.
도 15a를 참조하면, 기판(100)에 버퍼층(111)부터 제2층간절연층(116)까지 형성한 후, 제2층간절연층(116) 상에 포토레지스트(PR)를 형성할 수 있다. 포토레지스트(PR)는 증착, 노광 및 현상을 거쳐 형성될 수 있다.
포토레지스트(PR)는 컨택홀들을 형성하기 위한 소정의 패턴을 포함할 수 있다. 예컨대, 포토레지스트(PR)의 패턴은 제1컨택홀(11, 도 6a 참조)을 형성하기 위해 소정의 폭(W)을 갖는 개구를 포함할 수 있다. 즉, 제1컨택홀(11)이 형성될 위치에 개구가 형성되며, 개구는 소정의 폭(W)을 가질 수 있다. 제2층간절연층(116) 아래에 위치한 제1 내지 제3금속층(ML3)도 제1컨택홀(11)이 형성될 위치에 개구를 포함할 수 있다. 포토레지스트(PR)의 개구는 제1 내지 제3금속층(ML3)의 개구와 중첩될 수 있다.
도 15b를 참조하면, 포토레지스트(PR)를 식각 마스크로 하여, 건식 식각을 진행할 수 있다. 식각을 통해, 포토레지스트(PR)의 개구와 중첩되는 각 절연층들의 부분들을 제거하고, 제1컨택홀(11)을 형성할 수 있다.
한편, 건식 식각에는 반응성 이온을 포함하는 식각 가스가 이용될 수 있다. 식각 마스크인 포토레지스트(PR)는 반응성 이온에 대해 내식각성이 비교적 떨어질 수 있고, 따라서 식각에 의해 포토레지스트(PR)가 소량 제거되어 로스(Loss)가 발생할 수 있다. 이로 인해 포토레지스트(PR)의 개구의 폭(W')이 식각 전에 비해 식각 후 커질 수 있다. 반면에, 하드 마스크로서 기능하는 제1 내지 제3금속층(ML3)들은 금속을 포함하므로, 포토레지스트(PR)에 비해 반응성 이온에 대한 내식각성이 더 클 수 있다. 따라서, 식각에 의한 로스 없이 하드 마스크로서의 기능을 할 수 있다.
결국, 단면 상에서 제1금속층(ML1)으로부터 포토레지스트(PR)로 갈수록 제1컨택홀(11)의 폭은 점차 커지게 되고, 제1컨택홀(11)의 내측면(11S)의 제1부분(11S-1)은 테이퍼질 수 있다. 반면에, 제1금속층(ML1) 아래에 위치한 제1컨택홀(11)의 부분은 비교적 작은 폭이 유지되는 구조가 형성될 수 있다.
도 16a 내지 16f는 본 발명의 실시예들에 따른 표시 장치의 일부를 개략적으로 도시하는 평면도이다. 도 16a 내지 16f는 제1컨택홀(11)과 제1금속층(ML1)의 평면 상에서의 배치를 보여주며, 도시의 편의 상 제3게이트절연층(115) 위에 배치되는 절연층들 및 제1도전층(CL1, 도 4 참조)은 생략되었다.
도 16a 내지 도 16c를 참조하면, 제1금속층(ML1)은 평면 상에서 개구(OP)를 포함할 수 있다. 제1금속층(ML1)의 개구(OP)는 제1컨택홀(11)과 중첩될 수 있다. 여기서 개구(OP)란, 식각 공정 시 식각액 또는 식각 가스가 제1금속층(ML1)을 통과 수 있는 관통된 영역으로서, 제1금속층(ML1)에 의해 전체적으로 또는 부분적으로 둘러싸이는 영역으로 정의될 수 있다.
일 실시예로, 제1금속층(ML1)은 개구(OP)를 전체적으로 둘러싸며, 제1금속층(ML1)의 내측 에지는 개구(OP)의 에지를 정의할 수 있다. 일 예로, 제1금속층(ML1)의 개구(OP)의 에지는 평면 상에서 폐루프(closed-loop) 형상일 수 있다.
일 예로, 도 16a 및 도 16b에 도시된 바와 같이, 제1금속층(ML1)의 개구(OP)의 에지는 원형 또는 타원형의 형상을 가질 수 있다. 다른 예로, 도 16c에 도시된 바와 같이, 제1금속층(ML1)의 개구(OP)의 에지는 사각형의 형상을 가질 수 있다. 물론, 본 발명은 이에 제한되지 않으며, 제1금속층(ML1)의 개구(OP)의 에지는 삼각형, 오각형 등의 다각형 등 다양한 형상을 가질 수 있다.
한편, 도 16a 및 도 16c에 도시된 바와 같이, 제1금속층(ML1)의 외측 에지는 평면 상에서 사각형의 형상을 가질 수 있다. 다른 예로, 도 16b에 도시된 바와 같이, 제1금속층(ML1)의 외측 에지는 원형 또는 타원형의 형상을 가질 수 있다. 물론, 본 발명은 이에 제한되지 않으며, 제1금속층(ML1)의 외측 에지는 삼각형, 오각형 등의 다각형 등 다양한 형상을 가질 수 있다.
도 16d 내지 도 16f를 참조하면, 제1금속층(ML1)은 평면 상에서 제1컨택홀(11)과 중첩되는 개구(OP)를 포함하되, 제1금속층(ML1)은 개구(OP)를 부분적으로 둘러쌀 수 있다.
일 실시예로, 도 16d 및 도 16e에 도시된 바와 같이, 제1금속층(ML1)은 개구(OP)를 중심으로 서로 반대편에 배치된 제1부분(ML1a) 및 제2부분(ML1b)을 포함할 수 있다. 제1금속층(ML1)의 제1부분(ML1a) 및 제2부분(ML1b) 각각은 평면 상에서 사각형의 형상을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 다른 실시예로, 도 16f에 도시된 바와 같이, 제1금속층(ML1)은 평면 상에서 개구(OP)를 부분적으로 둘러싸도록 절곡된 형상을 가질 수 있다.
이를 통해, 제1금속층(ML1)이 배치되는 영역을 최소화하면서, 제1컨택홀(11)이 특정 방향으로 커지는 것을 정밀하게 제어할 수 있다.
또한, 도 제1금속층(ML1)이 개구(OP)를 전체적으로 둘러싸는 경우, 개구(OP)를 제1컨택홀(11)이 형성될 위치에 정확히 정렬시켜야 하므로 공정 상 난이도가 증가할 수 있다. 그러나, 제1금속층(ML1)은 개구(OP)를 부분적으로 둘러싸기 때문에, 전술한 공정 상 난이도를 감소시킬 수 있다.
지금까지, 도 16a 내지 16f를 참조하여 제1금속층(ML1)의 형상 및 배치에 대해 설명하였으나, 이러한 형상 및 배치는 모든 금속층(ML, 도 4 및 도 5 참조)에도 동일하게 적용될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 표시 장치
11-17: 제1 내지 제7컨택홀
11S: 제1컨택홀의 내측면
100: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
114: 제1층간절연층
115: 제3게이트절연층
116: 제2층간절연층
CL: 도전층
ML: 금속층
ML1-S: 제1금속층의 측면
OLED: 유기발광다이오드
T1 ~ T7: 트랜지스터

Claims (27)

  1. 기판;
    상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층;
    상기 제1반도체층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층;
    상기 제2반도체층 상에 배치되는 제1도전층;
    상기 제1반도체층과 상기 제1도전층 사이에 배치되는 적어도 하나의 금속층; 및
    상기 제1반도체층과 상기 제1도전층을 서로 전기적으로 연결시키기 위한 제1컨택홀;을 포함하고,
    상기 제1컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2반도체층 상에 배치된 제1게이트전극;을 더 포함하고,
    상기 적어도 하나의 금속층은, 상기 제1게이트전극과 동일한 층 상에 배치된 제1금속층을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2반도체층 아래에 배치된 제2게이트전극;을 더 포함하고,
    상기 적어도 하나의 금속층은, 상기 제2게이트전극과 동일한 층 상에 배치된제2금속층을 더 포함하는, 표시 장치.
  4. 제2항에 있어서,
    상기 제1반도체층 상에 배치된 제3게이트전극;을 더 포함하고,
    상기 적어도 하나의 금속층은, 상기 제3게이트전극과 동일한 층 상에 배치된 제3금속층을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1컨택홀의 상기 내측면은 상기 적어도 하나의 금속층 위에 위치한 제1부분 및 상기 적어도 하나의 금속층 아래에 위치한 제2부분을 포함하며,
    상기 내측면의 상기 제1부분은 테이퍼진, 표시 장치.
  6. 제5항에 있어서,
    상기 기판의 일 면에 대하여, 상기 내측면의 상기 제1부분의 각도는 상기 내측면의 상기 제2부분의 각도와 상이한, 표시 장치.
  7. 제1항에 있어서,
    상기 제1도전층은 상기 제1컨택홀 내에서 상기 적어도 하나의 금속층의 상기 측면과 접촉하는, 표시 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 금속층은 전기적으로 플로팅(floating)된, 표시 장치.
  9. 제1항에 있어서,
    상기 적어도 하나의 금속층은 상기 제1컨택홀과 중첩하는 개구를 포함하되, 상기 개구의 에지는 평면 상에서 폐루프(closed-loop) 형상인, 표시 장치.
  10. 제1항에 있어서,
    상기 적어도 하나의 금속층은 상기 제1컨택홀을 중첩하는 개구를 포함하되,상기 적어도 하나의 금속층은 평면 상에서 상기 개구를 중심으로 서로 반대편에 배치된 제1부분과 제2부분을 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 적어도 하나의 금속층은 상기 제1컨택홀을 중첩하는 개구를 포함하되,상기 적어도 하나의 금속층은 평면 상에서 상기 개구를 부분적으로 둘러싸도록 절곡된 형상인, 표시 장치.
  12. 제3항에 있어서,
    상기 제1도전층과 동일한 층 상에 배치된 제2도전층; 및
    상기 제2게이트전극과 동일한 층 상에 배치된 제1전극;
    상기 제2도전층과 상기 제1전극을 서로 전기적으로 연결시키도록 형성된 제2컨택홀;을 더 포함하고,
    상기 제2컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함하는, 표시 장치.
  13. 제1항에 있어서,
    상기 제1도전층과 동일한 층 상에 배치된 제3도전층; 및
    상기 제3도전층과 상기 제2반도체층을 서로 전기적으로 연결시키도록 형성된 제3컨택홀;을 더 포함하고,
    상기 제3컨택홀의 내측면은 상기 적어도 하나의 금속층의 측면을 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제1도전층과 상기 제3도전층은 일체로 형성된, 표시 장치.
  15. 기판;
    상기 기판 상에 배치되는 제1반도체층;
    상기 제1반도체층 상에 배치되는 제1절연층;
    상기 제1절연층 상에 배치되며, 상기 제1반도체층과 상이한 물질을 포함하는 제2반도체층;
    상기 제2반도체층 상에 배치되는 제2절연층;
    상기 제2절연층 상에 배치되는 도전층;
    상기 제1반도체층과 상기 도전층을 서로 전기적으로 연결시키기 위한 제1컨택홀; 및
    상기 제1반도체층과 상기 도전층 사이에 배치되되, 상기 제1컨택홀에 중첩하는 개구를 포함하는 금속층;을 포함하고,
    상기 도전층은 상기 제1컨택홀 내에서 상기 금속층의 측면과 접촉하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1반도체층은 실리콘 반도체층을 포함하고,
    상기 제2반도체층은 산화물 반도체층을 포함하는, 표시 장치.
  17. 제15항에 있어서,
    상기 제2반도체층과 상기 도전층 사이에 위치한 제1게이트전극;을 더 포함하고,
    상기 금속층은 상기 제1게이트전극과 동일한 물질을 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 제1반도체층과 상기 제2반도체층 사이에 위치한 제2게이트전극; 및
    상기 제2게이트전극과 동일한 물질을 포함하는 제2금속층;을 더 포함하는, 표시 장치.
  19. 제18항에 있어서,
    상기 도전층은 상기 제1컨택홀 내에서 상기 제2금속층의 측면과 접촉하는, 표시 장치.
  20. 제18항에 있어서,
    상기 제1반도체층과 상기 제2반도체층 사이에 위치하되, 상기 제2게이트전극과 상이한 층에 배치되는 제3게이트전극; 및
    상기 제3게이트전극과 동일한 물질을 포함하는 제3금속층;을 더 포함하는, 표시 장치.
  21. 제20항에 있어서,
    상기 도전층은 상기 제1컨택홀 내에서 상기 제3금속층의 측면과 접촉하는, 표시 장치.
  22. 제15항에 있어서,
    상기 제1컨택홀의 측면은 상기 제1절연층의 측면 및 상기 제2절연층의 측면을 포함하며,
    상기 제2절연층의 측면은 상기 금속층 위에 배치되되, 테이퍼진, 표시 장치.
  23. 제22항에 있어서,
    상기 제1절연층의 측면은 상기 금속층 아래에 배치되되, 상기 금속층의 측면보다 상기 제1컨택홀의 중심으로부터 멀리 위치한, 표시 장치.
  24. 제22항에 있어서,
    상기 기판의 일 면에 대하여, 상기 제1절연층의 측면의 각도는 상기 제2절연층의 측면의 각도와 상이한, 표시 장치.
  25. 제15항에 있어서,
    상기 금속층의 상기 개구의 에지는 평면 상에서 폐루프(closed-loop) 형상인, 표시 장치.
  26. 제15항에 있어서,
    상기 금속층은 평면 상에서 상기 개구를 중심으로 서로 반대편에 배치된 제1부분과 제2부분을 포함하는, 표시 장치.
  27. 제15항에 있어서,
    상기 금속층은 평면 상에서 상기 개구를 부분적으로 둘러싸도록 절곡된 형상인, 표시 장치.
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