KR20220105210A - 발광 표시 장치 - Google Patents

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KR20220105210A
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gate electrode
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electrode
storage electrode
insulating layer
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이두영
김종희
라유미
박경호
이근호
이창수
이탁영
정보용
황정환
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삼성디스플레이 주식회사
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Abstract

실시예들에 따르면, 발광 표시 장치는 제1 하부 유지 전극; 제1 구동 트랜지스터의 제1 게이트 전극; 및 제1 상부 유지 전극을 포함하는 제1 화소; 및 상기 제1 화소에 인접하며, 제2 하부 유지 전극; 제2 구동 트랜지스터의 제2 게이트 전극; 및 제2 상부 유지 전극을 포함하는 제2 화소를 포함하며, 평면도상 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 서로 마주보는 일측 변인 제1 변을 가지며, 상기 제1 게이트 전극의 상기 제1 변은 평면도상 상기 제1 하부 유지 전극 또는 상기 제1 상부 유지 전극의 경계의 내측에 위치하고, 상기 제2 게이트 전극의 상기 제1 변은 평면도상 상기 제2 하부 유지 전극 또는 상기 제2 상부 유지 전극의 경계의 내측에 위치한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 인접하는 화소간의 간섭을 줄이는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.
실시예들은 화소간의 간섭을 줄여 표시 품질이 향상된 발광 표시 장치를 제공하기 위한 것이다.
실시예에 따른 발광 표시 장치는 제1 하부 유지 전극; 제1 구동 트랜지스터의 제1 게이트 전극; 및 제1 상부 유지 전극을 포함하는 제1 화소; 및 상기 제1 화소에 인접하며, 제2 하부 유지 전극; 제2 구동 트랜지스터의 제2 게이트 전극; 및 제2 상부 유지 전극을 포함하는 제2 화소를 포함하며, 평면도상 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 서로 마주보는 일측 변인 제1 변을 가지며, 상기 제1 게이트 전극의 상기 제1 변은 평면도상 상기 제1 하부 유지 전극 또는 상기 제1 상부 유지 전극의 경계의 내측에 위치하고, 상기 제2 게이트 전극의 상기 제1 변은 평면도상 상기 제2 하부 유지 전극 또는 상기 제2 상부 유지 전극의 경계의 내측에 위치한다.
상기 제1 게이트 전극의 상기 제1 변은 평면도상 상기 제1 하부 유지 전극 및 상기 제1 상부 유지 전극의 경계의 내측에 위치하고, 상기 제2 게이트 전극의 상기 제1 변은 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 내측에 위치할 수 있다.
상기 제1 하부 유지 전극, 상기 제1 게이트 전극 및 상기 제1 상부 유지 전극은 순차적으로 중첩하여 제1 유지 커패시터를 형성하고, 상기 제2 하부 유지 전극, 상기 제2 게이트 전극 및 상기 제2 상부 유지 전극은 순차적으로 중첩하여 제2 유지 커패시터를 형성할 수 있다.
상기 제1 하부 유지 전극 및 상기 제2 하부 유지 전극의 위에는 제1 절연층 및 제2 절연층이 순차적으로 위치하고, 상기 제2 절연층의 위에 상기 제1 게이트 전극 및 상기 제2 게이트 전극이 위치하며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 위에는 제3 절연층이 위치하고, 상기 제3 절연층의 위에 상기 제1 상부 유지 전극 및 상기 제2 상부 유지 전극이 위치할 수 있다.
상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 하부 유지 전극의 일 변은 평면도상 상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 상부 유지 전극의 일 변보다 외측에 위치하고, 상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 하부 유지 전극의 일 변은 평면도상 상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 상부 유지 전극의 일 변보다 외측에 위치할 수 있다.
상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 하부 유지 전극의 상기 일 변과 상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 하부 유지 전극의 상기 일 변간의 간격은 1㎛ 이상일 수 있다.
상기 제1 화소는 제1 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터를 더 포함하고, 상기 제2 화소는 제2 데이터선으로부터 데이터 전압을 전달받는 제2 입력 트랜지스터를 더 포함하며, 상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하고, 상기 제2 게이트 전극은 상기 제2 입력 트랜지스터와 연결되는 부분인 제2 돌출부를 포함할 수 있다.
상기 제1 돌출부는 평면도상 상기 제1 하부 유지 전극 및 상기 제1 상부 유지 전극의 경계의 외측에 위치하고, 상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치할 수 있다.
상기 제1 돌출부는 평면도상 상기 제1 하부 유지 전극과 중첩하고, 상기 제1 상부 유지 전극의 경계 외측에 위치하며, 상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치할 수 있다.
상기 제1 돌출부는 평면도상 상기 제1 상부 유지 전극과 중첩하고, 상기 제1 하부 유지 전극의 경계 외측에 위치하며, 상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치할 수 있다.
상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하며, 상기 제1 연결 부재는 상기 제1 하부 유지 전극과 동일한 물질로 동일한 층에 위치할 수 있다.
상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고, 상기 제2 화소는 상기 제2 돌출부와 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하며, 상기 제1 연결 부재 및 상기 제2 연결 부재는 상기 제1 상부 유지 전극 및 상기 제2 상부 유지 전극과 동일한 물질로 동일한 층에 위치할 수 있다.
상기 제1 화소에 인접하며, 제3 하부 유지 전극; 제3 구동 트랜지스터의 제3 게이트 전극; 및 제3 상부 유지 전극을 포함하는 제3 화소를 포함하며, 상기 제2 화소 및 상기 제3 화소는 상기 제1 화소를 기준으로 양측에 위치할 수 있다.
평면도상 상기 제1 게이트 전극 및 상기 제3 게이트 전극은 각각 서로 마주보는 일측 변인 제2 변을 가지며, 상기 제1 게이트 전극의 상기 제2 변은 평면도상 상기 제1 하부 유지 전극 또는 상기 제1 상부 유지 전극의 경계의 내측에 위치하고, 상기 제3 게이트 전극의 상기 제2 변은 평면도상 상기 제3 하부 유지 전극 또는 상기 제3 상부 유지 전극의 경계의 내측에 위치할 수 있다.
상기 제1 화소는 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터를 더 포함하고, 상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하며, 상기 제1 게이트 전극은 상기 제1 변을 포함하는 제1 부분과 상기 제2 변을 포함하는 제2 부분이 상기 돌출부를 통하여 연결될 수 있다.
상기 제1 화소는 제1 데이터선으로부터 데이터 전압을 전달받으며, 제1 반도체를 포함하는 제1 입력 트랜지스터를 더 포함하고, 상기 제2 화소는 제2 데이터선으로부터 데이터 전압을 전달받으며, 제2 반도체를 포함하는 제2 입력 트랜지스터를 더 포함하고, 상기 제3 화소는 제3 데이터선으로부터 데이터 전압을 전달받으며, 제3 반도체를 포함하는 제3 입력 트랜지스터를 더 포함하며, 상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하고, 상기 제2 게이트 전극은 상기 제2 입력 트랜지스터와 연결되는 부분인 제2 돌출부를 포함하고, 상기 제3 게이트 전극은 상기 제3 입력 트랜지스터와 연결되는 부분인 제3 돌출부를 포함하며, 상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고, 상기 제2 화소는 상기 제2 돌출부와 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하고, 상기 제3 화소는 상기 제3 돌출부와 상기 제3 입력 트랜지스터를 연결하는 제3 연결 부재를 더 포함하며, 상기 제2 입력 트랜지스터에 포함되어 있는 상기 제2 반도체는 상기 제1 반도체로부터 먼 방향으로 꺾이면서 상기 제2 연결 부재와 연결되며, 상기 제3 입력 트랜지스터에 포함되어 있는 상기 제3 반도체는 상기 제1 반도체로부터 먼 방향으로 꺾이면서 상기 제3 연결 부재와 연결될 수 있다.
상기 제1 반도체는 꺾이지 않고 일 방향으로 연장될 수 있다.
실시예에 따른 발광 표시 장치는 제1 구동 트랜지스터, 제1 유지 커패시터 및 제1 애노드를 포함하는 제1 화소; 및 상기 제1 화소에 인접하며, 제2 구동 트랜지스터, 제2 유지 커패시터 및 제2 애노드를 포함하는 제2 화소를 포함하며, 아래의 수식의 값이 0.1%이하이다.
(C1+C2)/C3
여기서, C1은 상기 제2 애노드와 상기 제1 구동 트랜지스터의 제1 게이트 전극 간의 커패시턴스이고, C2는 상기 제1 구동 트랜지스터의 제1 게이트 전극 및 상기 제2 구동 트랜지스터의 제2 게이트 전극 간의 커패시턴스이며, C3는 상기 제1 화소의 상기 제1 유지 커패시터의 커패시턴스이다.
상기 제1 화소는 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터, 및 상기 제1 구동 트랜지스터의 상기 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고, 상기 제2 화소의 상기 제2 유지 커패시터는 상기 제2 애노드와 전기적으로 연결되어 있는 상부 유지 전극을 포함하며, 상기 C1은 상기 제2 애노드와 전기적으로 연결되어 있는 상기 상부 유지 전극과 상기 제1 연결 부재간의 커패시턴스일 수 있다.
상기 제2 화소는 데이터선으로부터 데이터 전압을 전달받는 제2 입력 트랜지스터, 및 상기 제2 구동 트랜지스터의 상기 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하고, 상기 C2는 상기 제1 연결 부재 및 상기 제2 연결 부재 간의 커패시턴스일 수 있다.
실시예들에 따르면, 하나의 화소의 게이트 전극이 상하에 중첩하는 하부 유지 전극 또는 상부 유지 전극보다 평면도상 내측에 위치하여 인접하는 화소와의 간섭을 줄일 수 있다.
실시예들에 따르면, 하나의 화소의 게이트 전극이 상하에 중첩하는 하부 유지 전극 또는 상부 유지 전극을 넓게 형성하여 게이트 전극으로 전달되는 영향을 줄일 수 있다.
실시예들에 따르면, 양측에 위치하는 화소가 각각 데이터선과 연결될 때 외측을 향하여 꺾이면서 대칭되도록 형성하거나 인접하는 화소 간의 간격을 1㎛이상으로 설정하여 간섭을 줄일 수 있다.
실시예들에 따르면, 인접하는 화소에서 인접 화소간 간섭률의 값을 0.1%이하로 세팅하여 인접하는 화소 간의 간섭을 줄일 수 있다. 여기서 간섭률은 명세서 중의 수학식 1에 의하여 도출될 수 있다.
도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 4는 도 2의 IV-IV선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 5는 인접하는 화소간의 기생 커패시터를 도시하고 있는 회로도이다.
도 6은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 7은 도 6의 VI-VI선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 8은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 9은 도 8의 IX-IX선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 10은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 11은 일 실시예에 의한 인접하는 화소 간의 제1 커패시터를 도시한 회로도이다.
도 12는 일 실시예에 의한 인접하는 화소 간의 제1 커패시터를 확대 도시한 평면도이다.
도 13은 일 실시예에 의한 인접하는 화소 간의 제1 커패시터의 단면도이다.
도 14는 일 실시예에 의한 인접하는 화소 간의 제2 커패시터를 도시한 회로도이다.
도 15는 일 실시예에 의한 인접하는 화소 간의 제2 커패시터를 확대 도시한 평면도이다.
도 16은 일 실시예에 의한 한 화소의 유지 커패시터를 도시한 회로도이다.
도 17은 일 실시예에 의한 한 화소의 유지 커패시터를 확대 도시한 평면도이다.
도 18은 일 실시예에 의한 한 화소의 유지 커패시터의 단면도이다.
도 19는 표 1의 실험 결과에 따라 색표현 오류가 발생한 예를 보여주는 도면이다.
도 20는 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 21은 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
이하에서는 도면을 통하여 발광 표시 장치의 실시예를 중심으로 구체적으로 살펴본다.
도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 1에서는 한 그룹의 발광 다이오드(EDa, EDb, EDc)를 포함하는 세 화소(PXa, PXb, PXc)의 회로도를 도시하고 있다.
복수의 화소는 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)를 포함할 수 있다. 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 각각은 복수의 트랜지스터(T1, T2, T3), 유지 커패시터(Cst) 및 발광 소자인 발광 다이오드(EDa, EDb, EDc)를 포함한다. 여기서, 하나의 화소(PXa, PXb, PXc)는 발광 다이오드(EDa, EDb, EDc)와 화소 회로부로 구분될 수 있으며, 화소 회로부는 도 1에서 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함할 수 있다. 또한, 실시예에 따라서는 발광 다이오드(EDa, EDb, EDc)의 양단에 연결되어 있는 커패시터(Cleda, Cledb, Cledc; 이하 발광부 커패시터라고 함)를 더 포함할 수 있으며, 발광부 커패시터(Cleda, Cledb, Cledc)는 화소 회로부에 포함되지 않을 수 있으며, 발광 다이오드(EDa, EDb, EDc)에 포함될 수 있다.
복수의 트랜지스터(T1, T2, T3)는 하나의 구동 트랜지스터(T1; 제1 트랜지스터라고도 함)와 두 개의 스위칭 트랜지스터(T2, T3)로 형성되며, 두 개의 스위칭 트랜지스터는 입력 트랜지스터(T2; 제2 트랜지스터라고도 함)와 초기화 트랜지스터(T3; 제3 트랜지스터라고도 함)로 구분된다. 각 트랜지스터(T1, T2, T3)는 게이트 전극, 제1 전극 및 제2 전극을 각각 포함하며, 채널을 포함하는 반도체층도 포함하여 게이트 전극의 전압에 따라서 반도체층의 채널에 전류가 흐르거나 차단된다. 여기서, 제1 전극과 제2 전극은 각 트랜지스터(T1, T2, T3)에 인가되는 전압에 따라서 두 전극 중 하나가 소스 전극이고 다른 하나가 드레인 전극일 수 있다.
구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일단과 연결되어 있으며, 입력 트랜지스터(T2)의 제2 전극(출력측 전극)과도 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 전달하는 구동 전압선(172)과 연결되어 있고, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(EDa, EDb, EDc)의 애노드, 유지 커패시터(Cst)의 타단, 초기화 트랜지스터(T3)의 제1 전극, 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있다. 구동 트랜지스터(T1)는 입력 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DVa, DVb, DVc)을 게이트 전극으로 전달받으며, 게이트 전극의 전압에 따라 발광 다이오드(EDa, EDb, EDc)에 구동 전류를 공급할 수 있다. 이 때, 유지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극의 전압을 저장하고 유지한다.
입력 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔 신호선(151)과 연결되어 있다. 입력 트랜지스터(T2)의 제1 전극은 데이터 전압(DVa, DVb, DVc)을 전달하는 데이터선(171a, 171b, 171c)과 연결되어 있고, 입력 트랜지스터(T2)의 제2 전극은 유지 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 복수의 데이터선(171a, 171b, 171c)은 서로 다른 데이터 전압(DVa, DVb, DVc)을 각각 전달하며, 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 서로 다른 데이터선(171a, 171b, 171c)에 연결되어 있다. 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)의 게이트 전극은 동일한 제1 스캔 신호선(151)에 연결되어 동일한 타이밍의 제1 스캔 신호(SC)를 입력받을 수 있다. 동일한 타이밍의 제1 스캔 신호(SC)에 의하여 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 동시에 턴 온되어도, 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)이 각 화소(PXa, PXb, PXc)의 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 전달된다.
도 1의 실시예는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 다른 스캔 신호를 전달받는 실시예이다.
초기화 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(SS)를 전달하는 제2 스캔 신호선(151-1)과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극은 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극, 발광 다이오드(EDa, EDb, EDc)의 애노드 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있고, 초기화 트랜지스터(T3)의 제2 전극은 초기화 전압(VINT)을 전달하는 초기화 전압선(173)과 연결되어 있다. 초기화 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴 온되어 초기화 전압(VINT)을 발광 다이오드(EDa, EDb, EDc)의 애노드, 발광부 커패시터(Cleda, Cledb, Cledc)의 일단, 및 유지 커패시터(Cst)의 타단에 전달하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화시킨다.
초기화 전압선(173)은 초기화 전압(VINT)을 인가하기 전에 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하는 동작을 수행하여 감지 배선(SL)으로의 역할을 수행할 수도 있다. 감지 동작을 통하여 애노드의 전압이 타겟 전압으로 유지되고 있는지 확인할 수 있다. 감지 동작과 초기화 전압(VINT)을 전달하는 초기화 동작은 시간적으로 구분되어 진행될 수 있으며, 감지 동작이 수행된 후 초기화 동작이 수행될 수 있다.
도 1의 실시예에서는 초기화 트랜지스터(T3)와 입력 트랜지스터(T2)의 턴 온 구간이 구분될 수 있어, 입력 트랜지스터(T2)가 수행하는 기입 동작과 초기화 트랜지스터(T3)가 수행하는 초기화 동작(및/또는 감지 동작)이 서로 다른 타이밍에 수행될 수 있다.
유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극 및 입력 트랜지스터(T2)의 제2 전극과 연결되어 있고, 타단은 초기화 트랜지스터(T3)의 제1 전극, 구동 트랜지스터(T1)의 제2 전극, 발광 다이오드(EDa, EDb, EDc)의 애노드 및 발광부 커패시터(Cleda, Cledb, Cledc)의 일단과 연결되어 있다. 도 1에서는 유지 커패시터(Cst)의 일단 및 타단에 도면 부호를 도시하고 있으며, 이는 도 2 등에서 어느 부분이 유지 커패시터(Cst)에 대응하는지 명확하게 나타내기 위하여 도시한 것이다. 간략하게 살펴보면, 유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극(155a, 155b, 155c)과 일체로 형성되어 있으며, 유지 커패시터(Cst)의 타단은 하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)에 위치한다. 도 3을 참고하면, 유지 커패시터(Cst)의 단면 구조는, 제일 아래에는 하부 유지 전극(125a, 125b, 125c)이 위치하고, 그 위에 절연되어 구동 트랜지스터(T1)의 게이트 전극(155a, 155b, 155c)이 위치하며, 그 위에 절연되어 상부 유지 전극(175a, 175b, 175c)이 위치한다. 이들 세 층의 사이에 위치하는 절연층(120, 140, 160)은 유전층으로 역할하며, 하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 전기적으로 서로 연결되어 동일한 전압을 가질 수 있다.
발광 다이오드(EDa, EDb, EDc)의 캐소드는 구동 저전압선(174)을 통하여 구동 저전압(ELVSS)을 전달받으며, 발광 다이오드(EDa, EDb, EDc)는 구동 트랜지스터(T1)의 출력 전류에 따라 빛을 방출하여 계조를 표시한다.
또한, 발광 다이오드(EDa, EDb, EDc)의 양단에는 발광부 커패시터(Cleda, Cledb, Cledc)가 형성되어 있어 발광 다이오드(EDa, EDb, EDc)의 양단 전압이 일정하게 유지될 수 있도록 하여 발광 다이오드(EDa, EDb, EDc)가 일정한 휘도를 표시할 수 있도록 한다.
이하에서는 도 1과 같은 회로를 가지는 화소의 동작에 대하여 간단하게 살펴본다.
도 1에서는 각 트랜지스터(T1, T2, T3)가 N형 트랜지스터인 실시예이며, 하이 레벨의 전압이 게이트 전극으로 인가되면 턴 온되는 특징을 가진다. 하지만, 실시예에 따라서는 각 트랜지스터(T1, T2, T3)가 P형 트랜지스터 일 수 있다.
발광 구간이 종료하면서 한 프레임이 시작된다. 그 후, 하이 레벨의 제2 스캔 신호(SS)가 공급되어 초기화 트랜지스터(T3)가 턴 온 된다. 초기화 트랜지스터(T3)가 턴 온 되면, 초기화 동작 및/또는 감지 동작이 수행될 수 있다.
초기화 동작과 감지 동작이 모두 수행되는 실시예를 중심으로 살펴보면 아래와 같다.
초기화 동작이 수행되기 전 먼저 감지 동작이 수행될 수 있다. 즉, 초기화 트랜지스터(T3)가 턴 온 되면서 초기화 전압선(173)이 감지 배선(SL)의 역할을 수행하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지한다. 감지 동작을 통하여 애노드의 전압이 타겟 전압으로 유지되고 있는지 확인할 수 있다.
그 후, 초기화 동작이 수행될 수 있으며, 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압이 초기화 전압선(173)으로부터 전달된 초기화 전압(VINT)으로 변경되도록 하여 초기화를 수행한다.
이와 같이, 감지 동작과 초기화 전압(VINT)을 전달하는 초기화 동작은 시간적으로 구분되어 진행되어 최소한의 트랜지스터를 사용하면서 화소가 차지하는 면적을 줄이면서 화소가 다양한 동작을 수행하도록 할 수 있다. 그 결과 표시 패널의 해상도가 향상될 수 있다.
초기화 동작과 함께 또는 별도의 타이밍에 제1 스캔 신호(SC)도 하이 레벨으로 변경되면서 인가되어, 입력 트랜지스터(T2)가 턴 온 되고, 기입 동작이 수행된다. 즉, 턴 온된 입력 트랜지스터(T2)를 통해 데이터선(171a, 171b, 171c)으로부터의 데이터 전압(DVa, DVb, DVc)이 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 입력되고 저장된다.
초기화 동작 및 기입 동작에 의하여 유지 커패시터(Cst)의 양단에는 각각 데이터 전압(DVa, DVb, DVc)과 초기화 전압(VINT)이 인가된다. 초기화 트랜지스터(T3)가 턴 온되어 있는 상태에서는 구동 트랜지스터(T1)에서 출력 전류가 생성되더라도 초기화 트랜지스터(T3) 및 초기화 전압선(173)을 통하여 외부로 출력될 수 있어 발광 다이오드(EDa, EDb, EDc)로 입력되지 않을 수 있다. 또한, 실시예에 따라서는 하이 레벨의 제1 스캔 신호(SC)가 공급되는 기입 구간 동안 구동 전압(ELVDD)을 로우 레벨의 전압으로 인가하거나, 구동 저전압(ELVSS)을 하이 레벨의 전압으로 인가하여 발광 다이오드(EDa, EDb, EDc)에 전류가 흐르지 않도록 할 수 있다.
그 후, 제1 스캔 신호(SC)가 로우 레벨로 변경되면, 구동 트랜지스터(T1)에 인가되는 하이 레벨의 구동 전압(ELVDD) 및 유지 커패시터(Cst)에 저장된 구동 트랜지스터(T1)의 게이트 전압에 의하여 구동 트랜지스터(T1)가 출력 전류를 생성하고 출력한다. 구동 트랜지스터(T1)의 출력 전류는 발광 다이오드(EDa, EDb, EDc)로 입력되어 발광 다이오드(EDa, EDb, EDc)가 빛을 방출하게 되는 발광 구간이 진행된다.
도 1과 같은 회로 구조를 가지는 화소(PXa, PXb, PXc) 중 화소 회로부의 구체적인 구조를 도 2 내지 도 4를 통하여 구체적으로 살펴본다.
도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이고, 도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이고, 도 4는 도 2의 IV-IV선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 2 내지 도 4에서는 기판(110)의 위에 형성된 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함하는 화소 회로부의 구조를 도시하고 있으며, 발광 다이오드(EDa, EDb, EDc)의 애노드 및 그 위의 구조는 도시하고 있지 않다.
도 2에서 도시하고 있는 바와 같이 각 화소 회로부는 y축 방향으로 배열되어 있다. 도 2를 참고하면, 제1 화소(PXa)에 속하는 제1 화소 회로부가 제일 위에 위치하고, 제2 화소(PXb)에 속하는 제2 화소 회로부는 그 아래에 위치하며, 제3 화소(PXc)에 속하는 제3 화소 회로부가 제일 아래에 위치한다. 이하에서는 3개의 화소(PXa, PXb, PXc)를 한 그룹의 화소라고도 한다.
먼저, 도 2 내지 도 4를 참고하여 발광 표시 장치(10)의 적층 구조를 개략적으로 살펴본다.
일 실시예에 의한 발광 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110)의 위에는 제1 도전층, 제1 절연층(120), 반도체층, 제2 절연층(140), 제2 도전층, 제3 절연층(160), 제3 도전층, 및 제4 절연층(180)이 순차적으로 형성되어 있다. 여기서, 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)은 무기 절연 물질을 포함하는 무기 절연층일 수 있으며, 제4 절연층(180)은 유기 절연 물질을 포함하는 유기 절연층일 수 있다. 실시예에 따라서 각 절연층은 복수의 층으로 형성될 수 있으며, 실시예에 따라서는 제3 절연층(160)이 유기 절연층일 수도 있다. 여기서 무기 절연 물질로는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등을 포함할 수 있으며, 유기 절연 물질로는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등을 포함할 수 있다. 또한, 제1 도전층, 제2 도전층 및 제3 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다. 한편, 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 본 실시예에서는 산화물 반도체를 포함하는 반도체층을 중심으로 설명한다.
이하에서는, 도 2 내지 도 4를 참고하여 한 그룹의 화소 중 화소 회로부에 포함되어 있는 각 구성 요소에 대하여 구체적으로 살펴본다.
제1 스캔 신호선(151)은 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 또한, 제2 스캔 신호선(151-1)도 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 한편, 실시예에 따라서 제1 스캔 신호선(151) 및 제2 스캔 신호선(151-1)은 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.
제1 스캔 신호선(151)은 오프닝을 통하여 제2 도전층에 위치하고 있는 게이트 전극(156)과 전기적으로 연결되어 있다. 제1 스캔 신호(SC)는 제1 스캔 신호선(151)을 따라 전달되며, 제1 스캔 신호선(151)과 전기적으로 연결된 게이트 전극(156)을 통하여 한 그룹의 화소 회로부에 포함되는 복수의 입력 트랜지스터(T2)를 한꺼번에 제어한다.
한편, 제2 스캔 신호선(151-1)은 오프닝을 통하여 제2 도전층에 위치하고 있는 게이트 전극(157)과 전기적으로 연결되어 있다. 제2 스캔 신호(SS)는 제2 스캔 신호선(151-1)을 따라 전달되며, 제2 스캔 신호선(151-1)과 전기적으로 연결된 게이트 전극(157)을 통하여, 한 그룹의 화소 회로부에 포함되는 복수의 초기화 트랜지스터(T3)를 한꺼번에 제어한다.
데이터선(171a, 171b, 171c)은 y축 방향으로 연장되어 있으며, 화소 회로부의 일측(도 2에서는 우측)에 3개의 데이터선(171a, 171b, 171c)이 모두 위치하고 있다. 데이터선(171a, 171b, 171c)은 단일층 구조를 가지며, 제1 도전층에 형성되어 있다. 실시예에 따라서는 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.
데이터선(171a, 171b, 171c)은 제3 도전층에 위치하는 연결 부재(177a, 177b, 177c)를 통하여 각각 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 이와 같은 구조를 통하여 한 그룹의 화소에 속하는 3개의 화소(PXa, PXb, PXc)가 하나의 제1 스캔 신호선(151)에 의하여 제어되더라도, 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)을 인가받을 수 있다. 그 결과 각 화소(PXa, PXb, PXc)에 속하는 각 발광 다이오드(EDa, EDb, EDc)가 서로 다른 휘도를 표시할 수 있다.
구동 전압(ELVDD)을 전달하는 구동 전압선(172)은 y축 방향으로 연장되어 있는 구동 전압선(172v)과 x축 방향으로 연장되어 있는 추가 구동 전압선(도시하지 않음)을 포함할 수 있다. 이와 같은 x축 및 y축 방향으로 구동 전압(ELVDD)이 전달되도록 하여 특정 위치에서 구동 전압(ELVDD)의 전압값이 떨어지는 것을 방지할 수 있다. 추가 구동 전압선(도시하지 않음)은 후술하는 추가 구동 저전압선(174h)과 같이 제3 도전층에 위치할 수 있다. 즉, 이러한 실시예에 의하면, 제1 도전층에 위치하는 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 전압선(도시하지 않음)과 전기적으로 연결될 수 있다.
도 2의 실시예에 의하면, y축 방향으로 연장되어 있는 구동 전압선(172v)은 제1 도전층으로 형성되어 있으며, 일부 구간에서는 이중층 구조를 가진다. 즉, 제1 도전층에 위치하는 구동 전압선(172v)의 위에 제3 도전층에 위치하는 구동 전압 연결부(172-3v)를 더 포함한다. 구동 전압 연결부(172-3v)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압선(172v)과 전기적으로 연결되어 있어 일부 구간에서 구동 전압(ELVDD)이 구동 전압선(172v) 및 구동 전압 연결부(172-3v)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 구동 전압 연결부(172-3v)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압선(172v)을 제1 반도체(131a, 131b, 131c)와 전기적으로 연결하여, 구동 전압(ELVDD)이 제1 반도체(131a, 131b, 131c)로 전달되도록 한다.
초기화 전압(VINT)을 전달하는 초기화 전압선(173)은 화소 회로부의 좌측에 위치하고, 제1 도전층에 위치하며, y축 방향으로 연장되어 있다. 본 실시예의 초기화 전압선(173)은 이중층 구조를 가지는 구간을 포함한다. 즉, 제1 도전층에 위치하는 초기화 전압선(173)의 위에 제3 도전층에 위치하는 초기화 전압 연결부(173-3)를 더 포함한다. 초기화 전압 연결부(173-3)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압선(173)과 전기적으로 연결되어 있다. 일부 구간에서 초기화 전압(VINT)이 초기화 전압선(173) 및 초기화 전압 연결부(173-3)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 초기화 전압 연결부(173-3)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 초기화 전압(VINT)이 제3 반도체(133a, 133b, 133c)로 전달되도록 한다.
한편, 도 2의 실시예를 참고하면, 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 21의 270 참조)에 인가되는 구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)이 화소 회로부에 형성되어 있다.
구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)은 y축 방향으로 연장되어 있는 구동 저전압선(174v)과 x축 방향으로 연장되어 있는 추가 구동 저전압선(174h)을 포함할 수 있다. 제1 도전층에 위치하는 구동 저전압선(174v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 저전압선(174h)과 전기적으로 연결되어 있다. 이와 같은 x축 및 y축 방향으로 구동 저전압(ELVSS)이 전달되도록 하여 특정 위치에서 구동 저전압(ELVSS)의 전압값이 떨어지는 것을 방지할 수 있다.
또한, 제3 도전층에 위치하는 추가 구동 저전압선(174h)은 제4 절연층(180)에 위치하는 오프닝(186)에 의하여 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 21의 270 참조)와 전기적으로 연결되어 구동 저전압(ELVSS)이 캐소드로 전달된다. 실시예에 따라서는 제4 절연층(180) 위에 위치하며, 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 21의 270 참조)를 연결하는 캐소드 연결부(도시하지 않음)를 더 포함할 수도 있다.
한편, 도 1을 참고하면, 발광부 커패시터의 일측 전극에도 구동 저전압(ELVSS)이 인가될 수 있다.
복수의 트랜지스터(T1, T2, T3)는 동일한 적층 구조를 가지며, 제2 도전층에 위치하는 게이트 전극과 반도체층에 위치하는 채널, 채널의 양측에 위치하며 도핑되어 도체와 동일/유사한 특성을 가지는 제1 영역 및 제2 영역을 포함한다. 여기서, 반도체층에 위치하는 제1 영역 및 제2 영역은 도 1에서 설명한 제1 전극 및 제2 전극에 대응할 수 있다.
구체적으로 각 트랜지스터에 대하여 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 제1 절연층(120)위에 위치하는 제1 반도체(131a, 131b, 131c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제1 반도체(131a, 131b, 131c)의 제1 영역은 오프닝 및 구동 전압 연결부(172-3v)를 통하여 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가 받는다. 구체적으로, 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압 연결부(172-3v)와 연결되며, 구동 전압 연결부(172-3v)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와 전기적으로 연결되어 있다. 한편, 제1 반도체(131a, 131b, 131c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되며, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 있다. 그 결과, 제1 반도체(131a, 131b, 131c)는 하부 유지 전극(125a, 125b, 125c) 및 제3 반도체(133a, 133b, 133c)의 제1 영역과도 전기적으로 연결되어 있다.
제1 반도체(131a, 131b, 131c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(155a, 155b, 155c)이 형성되어 있다. 평면도상 게이트 전극(155a, 155b, 155c)과 중첩하는 제1 반도체(131a, 131b, 131c)에는 채널이 형성되며 채널은 게이트 전극(155a, 155b, 155c)에 의하여 가려져 도핑되지 않는다. 게이트 전극(155a, 155b, 155c)은 돌출부를 가지며, 돌출부는 오프닝 및 연결 부재(176a, 176b, 176c)를 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 구체적으로, 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c)은 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 연결 부재(176a, 176b, 176c)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 연결 부재(176a, 176b, 176c)는 상부 유지 전극(175a, 175b, 175c)과 동일한 물질로 동일한 층에 위치한다.
도 2의 실시예에 의하면, 3개의 화소(PXa, PXb, PXc)에 포함되는 3개의 게이트 전극(155a, 155b, 155c)은 서로 다른 평면 구조를 가질 수 있다.
도 2의 실시예에 따른 3개의 게이트 전극(155a, 155b, 155c)은 제2 화소(PXb)의 게이트 전극(155b)의 중심을 x 축 방향으로 지나는 가상의 선을 기준으로 일부 영역에서 상하 대칭의 구조를 가질 수 있다. 즉, 3개의 게이트 전극(155a, 155b, 155c)이 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되는 부분을 중심으로 보면, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 상측에서 제2 반도체(132a)와 전기적으로 연결되는 구조를 가지며, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 중앙에서 제2 반도체(132b)와 전기적으로 연결되는 구조를 가지며, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 하측에서 제2 반도체(132c)와 전기적으로 연결되는 구조를 가진다. 하지만, 도 2의 실시예에서는 3개의 게이트 전극(155a, 155b, 155c)이 제1 반도체(131a, 131b, 131c)와 중첩하는 부분에서는 상하로 대칭인 구조를 가지지 않는다.
각 게이트 전극(155a, 155b, 155c)의 구조를 상세하게 살펴보면 아래와 같다.
제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 제1 반도체(131a)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125a) 및 상부 유지 전극(175a)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(176a)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131a)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175a)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.
여기서, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125a)의 경계선 및/또는 상부 유지 전극(175a)의 경계선보다 평면도상 내측에 위치할 수 있다. 즉, 평면도상 구동 트랜지스터(T1)의 게이트 전극(155a)은 인접하는 구동 트랜지스터(T1)의 게이트 전극(155b)과 마주보는 일측 변인 제1 변을 가지며, 게이트 전극(155a)의 마주보는 제1 변은 평면도상 하부 유지 전극(125a)및/또는 상부 유지 전극(175a)의 경계의 내측에 위치할 수 있다. 그 결과, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 인접하는 화소(PXb)와 기생 커패시턴스(도 5의 Cp 참고)를 상대적으로 적게 형성한다. 즉, 도 4에서 도시하고 있는 바와 같이, 게이트 전극(155a)은 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)에 의하여 보호되는 구조를 가져, 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)이 인접하는 화소(PXb)와 기생 커패시턴스를 주로 형성한다. 이는 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)이 상하에 위치하는 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)에 의하여 가려지기 때문이며, 또한, 생성되는 전력선의 대부분이 게이트 전극(155a)으로 진입되기 전에 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)과 연결되기 때문이다.
제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 제1 반도체(131b)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125b) 및 상부 유지 전극(175b)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(176b)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제2 반도체(132b)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175b)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175b)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125b)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.
여기서, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125b)의 경계선 및/또는 상부 유지 전극(175b)의 경계선보다 평면도상 내측에 위치할 수 있다. 즉, 평면도상 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 구동 트랜지스터(T1)의 게이트 전극(155c)과 마주보는 일측 변인 제1 변을 가지며, 게이트 전극(155b)의 마주보는 제1 변은 평면도상 하부 유지 전극(125b)및/또는 상부 유지 전극(175b)의 경계의 내측에 위치할 수 있다. 또한, 평면도상 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 구동 트랜지스터(T1)의 게이트 전극(155a)과 마주보는 일측 변인 제2 변을 가지며, 게이트 전극(155b)의 마주보는 제2 변은 평면도상 하부 유지 전극(125b)및/또는 상부 유지 전극(175b)의 경계의 내측에 위치할 수 있다. 그 결과, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 화소(PXa, PXc)와 기생 커패시턴스(도 5의 Cp 참고)를 상대적으로 적게 형성한다. 즉, 도 4에서 도시하고 있는 바와 같이, 게이트 전극(155b)은 하부 유지 전극(125b) 및/또는 상부 유지 전극(175b)에 의하여 보호되는 구조를 가져, 하부 유지 전극(125b) 및/또는 상부 유지 전극(175b)이 인접하는 화소(PXa, PXc)와 기생 커패시턴스를 주로 형성한다. 이는 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)이 상하에 위치하는 하부 유지 전극(125b) 및/또는 상부 유지 전극(175b)에 의하여 가려지기 때문이며, 또한, 생성되는 전력선의 대부분이 게이트 전극(155b)으로 진입되기 전에 하부 유지 전극(125b) 및/또는 상부 유지 전극(175b)과 연결되기 때문이다.
또한, 도 2를 참고하면, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 하부 유지 전극(125b) 및 상부 유지 전극(175b)과 중첩하는 부분이 일측 변이 오픈되어 있는 모양('ㄷ'자 모양)을 가지며, 오픈되어 있는 부분에 돌출부가 형성되어 상측과 하측을 서로 연결하는 구조를 가진다. 게이트 전극(155b)은 제3 화소(PXc)의 게이트 전극(155c)와 마주보는 제1 변을 포함하는 제1 부분과 제1 화소(PXa)의 게이트 전극(155a)와 마주보는 제2 변을 포함하는 제2 부분을 가지며, 돌출부가 제1 부분과 제2 부분을 연결하는 구조를 가진다.
이러한 구조에 의하면 세 화소의 연결 부재(177a, 177b, 177c)간의 간격이 최대한으로 멀리 형성되는 특징을 가지게 되며, 제2 반도체(132a, 132b, 132c)의 배치도 최대한 멀리 형성되는 구조를 가진다. 특히, 도 2에서는 제1 화소(PXa)에 포함되어 있는 제2 반도체(132a)는 상측으로 꺾이면서 연결 부재(177a)와 전기적으로 연결되고, 제3 화소(PXc)에 포함되어 있는 제2 반도체(132c)는 하측으로 꺾이면서 연결 부재(177c)와 전기적으로 연결되는 구조를 가져 더욱 멀리 형성되도록 구성되어 있다. 이와 같이 데이터 전압(DVa, DVb, DVc)이 인가되는 제2 반도체(132a, 132b, 132c)가 서로 멀리 위치하는 구조에 의하면, 데이터 전압(DVa, DVb, DVc)이 동일한 타이밍에 각 화소(PXa, PXb, PXc)에 입력될 때 서로 영향을 적게 주게 되어 충분한 전압이 유지 커패시터(Cst)에 입력될 수 있도록 한다. 특히, 이러한 현상은 각 화소(PXa, PXb, PXc)에 입력되는 데이터 전압(DVa, DVb, DVc)의 차이가 클 때 더욱 큰 영향을 줄 수 있는데, 도 2와 같이 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)를 각각 외측으로 꺾어 최대한 멀리 위치하도록 하면 이러한 영향을 최소화시킬 수 있다. 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)는 제2 화소(PXb)의 제2 반도체(132b)로부터 먼 방향으로 꺾이면서 연결 부재(176a, 176c)와 연결되는 구조를 가진다. 이 때, 제2 화소(PXb)의 제2 반도체(132b)는 꺾이지 않고 x축 방향으로 연장되어 있다.
제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 제1 반도체(131c)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125c) 및 상부 유지 전극(175c)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(176c)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131c)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175c)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175c)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125c)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.
여기서, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)의 경계선은 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125c)의 경계선 및/또는 상부 유지 전극(175c)의 경계선보다 평면도상 내측에 위치할 수 있다. 즉, 평면도상 구동 트랜지스터(T1)의 게이트 전극(155c)은 인접하는 구동 트랜지스터(T1)의 게이트 전극(155b)과 마주보는 일측 변인 제1 변을 가지며, 게이트 전극(155c)의 마주보는 제1 변은 평면도상 하부 유지 전극(125c)및/또는 상부 유지 전극(175c)의 경계의 내측에 위치할 수 있다. 그 결과, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 인접하는 화소(PXb)와 기생 커패시턴스(도 5의 Cp 참고)를 상대적으로 적게 형성한다. 즉, 도 4에서 도시하고 있는 바와 유사하게, 게이트 전극(155c)은 하부 유지 전극(125c) 및/또는 상부 유지 전극(175c)에 의하여 보호되는 구조를 가져, 하부 유지 전극(125c) 및/또는 상부 유지 전극(175c)이 인접하는 화소(PXb)와 기생 커패시턴스를 주로 형성한다. 이는 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)이 상하에 위치하는 하부 유지 전극(125c) 및/또는 상부 유지 전극(175c)에 의하여 가려지기 때문이며, 또한, 생성되는 전력선의 대부분이 게이트 전극(155c)으로 진입되기 전에 하부 유지 전극(125c) 및/또는 상부 유지 전극(175c)과 연결되기 때문이다.
한편, 실시예에 따라서는 게이트 전극(155a, 155b, 155c)의 돌출부 외에 일 부분에서 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 경계선 보다 외측으로 위치할 수 있다. 게이트 전극(155a, 155b, 155c)이 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 경계선 보다 외측으로 위치하는 경우에는 유지 커패시터(Cst)의 커패시턴스값이 일정하게 되는 장점을 가질 수 있다. 즉, 게이트 전극(155a, 155b, 155c)을 실제로 형성할 때, 일측으로 이동되면서 형성되는 경우 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)과 중첩하는 면적이 변경되면서 유지 커패시터(Cst)의 커패시턴스값이 변경될 수 있다. 하지만, 게이트 전극(155a, 155b, 155c)의 일 부분이 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 외측에 형성되는 경우 게이트 전극(155a, 155b, 155c)이 일측으로 이동되면서 형성되더라도 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)과 중첩하는 면적을 일정하게 하도록 할 수 있다. 이러한 효과를 위하여 게이트 전극(155a, 155b, 155c)은 돌출부 외의 부분에서 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)의 경계선의 외측에 위치하는 부분을 더 가질 수 있다.
도 2에 의하면, 하부 유지 전극(125a, 125b, 125c)이 상부 유지 전극(175a, 175b, 175c)보다 더 외측에 경계가 위치한다. 즉, 게이트 전극(155a, 155b, 155c)끼리 마주 보는 제1 변에 대응하는 하부 유지 전극(125a, 125b, 125c)의 일 변은 평면도상 게이트 전극(155a, 155b, 155c)끼리 마주 보는 제1 변에 대응하는 상부 유지 전극(175a, 175b, 175c)의 일 변보다 외측에 위치한다. 마주보며 인접하는 하부 유지 전극(125a, 125b, 125c)간의 간격은 1㎛이상 일 수 있다. 게이트 전극(155a, 155b, 155c)끼리 마주 보는 제1 변에 대응하는 하부 유지 전극(125a, 125b, 125c)의 마주보는 두 변 간의 간격은 1㎛ 이상일 수 있다.
입력 트랜지스터(T2)는 제1 절연층(120)위에 위치하는 제2 반도체(132a, 132b, 132c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제2 반도체(132a, 132b, 132c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(177a, 177b, 177c)와 전기적으로 연결되며, 연결 부재(177a, 177b, 177c)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DVa, DVb, DVc)을 인가 받는다. 제2 반도체(132a, 132b, 132c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝 및 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 연결 부재(176a, 176b, 176c)는 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극(155a, 155b, 155c)과 전기적으로 연결되어 있다. 실시예에 따라서 연결 부재(176a, 176b, 176c)는 제2 반도체(132a, 132b, 132c)의 채널을 향하여 연장되어 제2 반도체(132a, 132b, 132c)의 채널을 덮는 구조를 가질 수 있다.
제2 반도체(132a, 132b, 132c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(156)이 형성되어 있다. 평면도상 게이트 전극(156)과 중첩하는 제2 반도체(132a, 132b, 132c)에는 채널이 형성되며 채널은 게이트 전극(156)에 의하여 가려져 도핑되지 않는다. 게이트 전극(156)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제1 스캔 신호선(151)과 전기적으로 연결되어 있다.
제2 반도체(132a, 132b, 132c)의 제1 영역과 데이터선(171a, 171b, 171c)을 연결하는 연결 부재(177a, 177b, 177c)는 한 그룹의 화소 회로부 내에서 대칭인 구조를 가진다.
즉, 도 2에 의하면, 제1 화소(PXa)에 형성되는 제2 반도체(132a)는 y축 방향으로 상측(또는 외측)으로 꺾이면서 연결 부재(177a)와 연결되는 구조를 가지며, 제3 화소(PXc)에 형성되는 제2 반도체(132c)는 y축 방향으로 하측(또는 외측)으로 꺾이면서 연결 부재(177c)와 연결되는 구조를 가진다. 한편, 제2 화소(PXb)에 형성되는 제2 반도체(132b)는 x축 방향으로 연장되며 y축 방향으로는 꺾이지 않는 구조를 가지면서 연결 부재(177b)와 연결되는 구조를 가진다. 이와 같은 구조에 의하면 세 화소의 제2 반도체(132a, 132b, 132c)의 배치도 최대한 멀리 형성되는 구조를 가진다. 이와 같이 데이터 전압(DVa, DVb, DVc)이 인가되는 제2 반도체(132a, 132b, 132c)가 서로 멀리 위치하는 구조에 의하면, 데이터 전압(DVa, DVb, DVc)이 동일한 타이밍에 각 화소(PXa, PXb, PXc)에 입력될 때 서로 영향을 적게 주게 되어 충분한 전압이 유지 커패시터(Cst)에 입력될 수 있도록 한다. 특히, 이러한 현상은 각 화소(PXa, PXb, PXc)에 입력되는 데이터 전압(DVa, DVb, DVc)의 차이가 클 때 더욱 큰 영향을 줄 수 있는데, 도 2와 같이 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)를 각각 외측으로 꺾어 최대한 멀리 위치하도록 하면 이러한 영향을 최소화시킬 수 있다.
초기화 트랜지스터(T3)는 제1 절연층(120)위에 위치하는 제3 반도체(133a, 133b, 133c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제3 반도체(133a, 133b, 133c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되고, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와도 전기적으로 연결되어 있다. 제3 반도체(133a, 133b, 133c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압 연결부(173-3)와 전기적으로 연결되어 초기화 전압(VINT)을 인가 받는다. 제3 반도체(133a, 133b, 133c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(157)이 형성되어 있다. 평면도상 게이트 전극(157)과 중첩하는 제3 반도체(133a, 133b, 133c)에는 채널이 형성되며 채널은 게이트 전극(157)에 의하여 가려져 도핑되지 않는다. 게이트 전극(157)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제2 스캔 신호선(151-1)과 전기적으로 연결되어 있다.
유지 커패시터(Cst)는 도 3에서 도시하고 있는 바와 같이 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)를 포함한다.
유지 커패시터1(Cst1)는 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c), 그 위에 위치하는 제3 절연층(160) 및 그 위에 위치하는 상부 유지 전극(175a, 175b, 175c)으로 이루어진다. 또한, 유지 커패시터2(Cst2)는 제1 도전층에 위치하는 하부 유지 전극(125a, 125b, 125c), 그 위에 위치하는 제1 절연층(120)과 제2 절연층(140) 및 그 위에 위치하는 게이트 전극(155a, 155b, 155c)으로 이루어진다. 그 결과 게이트 전극(155a, 155b, 155c)을 공통으로 하면서 평면도상 상하로 중첩하는 두 유지 전극(상부 유지 전극(175a, 175b, 175c) 및 하부 유지 전극(125a, 125b, 125c)의 삼중층 구조를 가진다.
하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 전기적으로 서로 연결되어 있으며, 게이트 전극(155a, 155b, 155c)이 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)에서 공통으로 포함되고 있으므로, 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)는 회로 구조상 병렬로 연결된 구조를 가진다. 회로 구조상 병렬로 연결된 구조를 가지므로, 유지 커패시터(Cst)의 전체 커패시턴스는 유지 커패시터1(Cst1)의 커패시턴스와 유지 커패시터2(Cst2)의 커패시턴스를 합한 값을 가진다.
상부 유지 전극(175a, 175b, 175c)은 일체로 형성되며, 제4 절연층(180)에 형성되어 있는 오프닝(185a, 185b, 185c)을 통하여 발광 다이오드(EDa, EDb, EDc)의 애노드(도시하지 않음)와 전기적으로 연결되어 있다. 실시예에 따라서는 상부 유지 전극(175a, 175b, 175c)과 애노드를 연결하는 추가 부재(애노드 연결 부재)를 더 포함할 수도 있다.
발광 다이오드(EDa, EDb, EDc)는 애노드(도 21의 191 참조), 발광층(도 21의 370 참조) 및 캐소드(도 21의 270 참조)를 포함하며, 애노드는 제4 절연층(180)의 위에 위치한다. 추가적으로 격벽(도 21의 350 참조)이 형성되어 발광 다이오드를 서로 구분시킬 수 있으며, 격벽(350)은 오프닝(351)을 통하여 애노드를 노출시키고, 노출된 부분을 통하여 발광층(370)이 형성되고, 그 위에 캐소드(270)가 형성되는 구조를 가질 수 있다.
실시예에 따라서 발광층은 격벽의 오프닝 내에만 형성될 수도 있지만, 도 21의 실시예에 의하면, 발광층(370)은 노출된 애노드(191) 및 격벽(350)의 위에도 형성되어 있다. 캐소드(270)는 발광층(370)의 위에 형성되어 있다. 도 21의 실시예에 의하면, 발광층(370) 및 캐소드(270)는 전체적으로 형성되어 마스크를 사용하지 않을 수 있다.
발광 다이오드(EDa, EDb, EDc)의 상부에는 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있는데, 이러한 구조에 대하여 후술하는 도 21에서 살펴본다.
이상에서는 일 실시예에 따른 표시 장치의 화소(PXa, PXb, PXc)의 구조를 상세하게 살펴보았다.
이상에서 설명하는 인접하는 화소 간의 간섭은 다양한 기생 커패시턴스에 의하여 고려될 수 있는데, 본 실시예에서 크게 고려하고 있는 기생 커패시턴스(Cp)가 무엇인지는 도 5를 통하여 살펴본다.
도 5는 인접하는 화소간의 기생 커패시터를 도시하고 있는 회로도이다.
도 5에서는 제1 화소(PXa) 및 제2 화소(PXb)를 중심으로 도시하고 있으며, 제2 화소(PXb)와 제3 화소(PXc)간에도 동일한 기생 커패시턴스(Cp)가 형성된다.
도 5에 의하면, 인접하는 화소간에 크게 영향을 주고 받는 기생 커패시턴스(Cp)는 일측 화소(PXa)의 애노드 노드와 타측 화소(PXb)의 게이트 노드 간에 발생한다.
여기서, 애노드 노드는 제4 절연층(180)의 위에 위치하는 발광 다이오드(EDa, EDb, EDc)는 애노드 뿐만 아니라, 애노드와 전기적으로 연결되어 동일한 전압 레벨을 가지는 부분을 더 포함한다. 즉, 제4 절연층(180)에 형성된 오프닝(185a, 185b, 185c)을 통하여 애노드와 전기적으로 연결되는 상부 유지 전극(175a, 175b, 175c)과 상부 유지 전극(175a, 175b, 175c)과 오프닝을 통하여 전기적으로 연결되는 하부 유지 전극(125a, 125b, 125c)을 포함한다. 한편, 추가적으로 상부 유지 전극(175a, 175b, 175c)과 오프닝을 통하여 전기적으로 연결되어 있는 제1 반도체(131a, 131b, 131c)의 제2 영역 및 제3 반도체(133a, 133b, 133c)의 제1 영역도 애노드 노드에 추가적으로 포함될 수 있다.
한편, 게이트 노드는 구동 트랜지스터(T1)의 게이트 전극(155a, 155b, 155c) 뿐만 아니라, 게이트 전극(155a, 155b, 155c)과 전기적으로 연결되어 동일한 전압 레벨을 가지는 부분을 더 포함한다. 즉, 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극(155a, 155b, 155c)의 돌출부와 전기적으로 연결되어 있는 연결 부재(176a, 176b, 176c)를 포함한다. 한편, 추가적으로 연결 부재(176a, 176b, 176c)와 오프닝을 통하여 전기적으로 연결되어 있는 제2 반도체(132a, 132b, 132c)의 제2 영역도 게이트 노드에 추가적으로 포함될 수 있다.
게이트 노드와 애노드 노드를 결정함에 있어서 전기적으로 연결되어 있는지 여부는 일체로 형성되거나 오프닝을 통하여 직접 연결되는 경우를 포함하며, 반도체의 채널을 지나서 연결되는 것은 포함되지 않을 수 있다.
도 2 내지 도 4의 실시예에 의하면, 기생 커패시턴스(Cp)를 구성하는 게이트 노드의 게이트 전극(155a, 155b, 155c)이 상하에 위치하는 하부 유지 전극(125a, 125b, 125c) 및/또는 상부 유지 전극(175a, 175b, 175c)에 비하여 평면도상 내측에 위치하여 보호되는 구조를 가진다. 그 결과 인접하는 화소의 애노드 노드와 기생 커패시턴스(Cp)를 적게 형성하고, 본 화소의 게이트 노드의 전압이 인접하는 화소의 애노드 노드로부터 영향을 적게 받는다. 그 결과 본 화소의 게이트 노드의 전압이 본 화소의 데이터 전압에 따라서 충분히 충전될 수 있고, 구동 트랜지스터가 적절한 출력 전류를 발광 다이오드의 애노드로 출력할 수 있게 된다. 이에 발광 다이오드가 원하는 휘도로 빛을 방출할 수 있어 표시 품질의 저하가 발생하지 않는다.
이하에서는 도 6 내지 도 9를 통하여 게이트 전극(155a, 155b, 155c)의 돌출부 부분에서도 하부 유지 전극(125a, 125b, 125c) 또는 상부 유지 전극(175a, 175b, 175c)을 이용하여 기생 커패시턴스(Cp)를 더 적게 형성하는 실시예를 살펴본다.
다만, 도 6 내지 도 9의 실시예에서는 도 2 내지 도 4의 실시예와 달리 제2 화소(PXb)의 게이트 전극(155b)의 돌출부가 상측에 위치하고, 그에 따라 하부 유지 전극(125b) 및 상부 유지 전극(175b)의 구조도 다른 실시예이다.
먼저, 도 6 및 도 7을 통하여 따라 제2 화소(PXb)의 하부 유지 전극(125b)에 확장부를 더 형성하여 게이트 전극(155b)을 보호하는 구조를 먼저 살펴본다.
도 6은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이고, 도 7은 도 6의 VI-VI선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 6의 가운데에 위치하는 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b), 하부 유지 전극(125b) 및 상부 유지 전극(175b)의 모양은 제1 화소(PXa)에 포함되어 있는 게이트 전극(155a), 하부 유지 전극(125a) 및 상부 유지 전극(175a)의 모양에 준하는 모양을 가진다. 그 결과 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b)의 돌출부는 도 2에서와 같이 게이트 전극의 오픈되어 있는 부분에 형성되지 않고, 제1 화소(PXa)의 게이트 전극(155a)과 같이 상측으로 돌출된 구조를 가진다. 실시예에 따라서는 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b)의 돌출부가 제3 화소(PXc)의 게이트 전극(155b)과 같이 하측으로 돌출된 구조를 가질 수도 있다.
한편, 도 7을 참고하면, 하부 유지 전극(125b)은 평면도상 제2 반도체(132b) 및 게이트 전극(155b)의 돌출부의 하부에 위치하는 확장부를 더 포함한다. 그 결과, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)의 경계선은 돌출부를 포함하여 하부 유지 전극(125b)의 경계선보다 평면도상 내측에 위치할 수 있다. 이러한 구조에 의하면, 도 2 내지 도 4의 실시예에 더하여 게이트 전극(155b)의 돌출부까지 하부 유지 전극(125b)의 경계선의 내측에 위치하고 있으므로, 생성되는 전력선 중 일정 양이 게이트 전극(155b)으로 진입되기 전에 하부 유지 전극(125b)으로 연결되어, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 화소(PXa)와 기생 커패시턴스를 상대적으로 더 적게 형성할 수 있다.
또한, 도 6을 참고하면, 제2 반도체(132b)는 x축 방향으로 연장되어 있으며, y축 방향으로는 꺾이지 않는 구조를 가진다. 다만, 도 2의 실시예와 비교할 때, 제2 반도체(132b)의 위치가 제3 화소(PXc)보다는 제1 화소(PXa)에 인접하게 위치하고 있어 제1 화소(PXa)와의 기생 커패시턴스(Cp)가 상대적으로 클 수 있지만, 추가적인 하부 유지 전극(125b)의 확장부로 인하여 게이트 전극(155b)의 돌출부까지 보호 되어 제1 화소(PXa)와의 기생 커패시턴스(Cp)를 추가적으로 감소시켜 균형을 유지시킬 수 있다.
이 때, 도 6의 실시예에서는 도 2의 실시예와 같이, 제1 화소(PXa)에 포함되어 있는 제2 반도체(132a)는 상측으로 꺾이면서 연결 부재(177a)와 전기적으로 연결되고, 제3 화소(PXc)에 포함되어 있는 제2 반도체(132c)는 하측으로 꺾이면서 연결 부재(177c)와 전기적으로 연결되는 구조를 가져 더욱 멀리 형성되도록 구성되어 있다. 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)는 제2 화소(PXb)의 제2 반도체(132b)로부터 먼 방향으로 꺾이면서 연결 부재(176a, 176c)와 연결되는 구조를 가진다. 이 때, 제2 화소(PXb)의 제2 반도체(132b)는 꺾이지 않고 x축 방향으로 연장되어 있다. 그 결과 제1 화소(PXa) 및 제3 화소(PXc)에서 제2 화소(PXb)로 데이터 전압이 인가될 때 주는 영향은 최소화시킬 수 있다.
또한, 도 6 및 도 7에 의하면, 하부 유지 전극(125a, 125b, 125c)이 상부 유지 전극(175a, 175b, 175c)보다 더 외측에 경계가 위치한다. 인접하는 하부 유지 전극(125a, 125b, 125c)간의 간격은 1㎛이상 일 수 있다.
한편, 도 6을 참고하면, 게이트 전극(155a, 155b, 155c)의 경계선은 돌출부를 제외하고는 상부 유지 전극(175a, 175b, 175c)의 경계선보다 평면도상 내측에 위치할 수 있다. 하지만, 실시예에 따라서는 게이트 전극(155a, 155b, 155c)의 돌출부 외에 일 부분에서 상부 유지 전극(175a, 175b, 175c) 및/또는 하부 유지 전극(125a, 125b, 125c)의 경계선 보다 외측으로 위치할 수 있다. 게이트 전극(155a, 155b, 155c)이 상부 유지 전극(175a, 175b, 175c) 및/또는 하부 유지 전극(125a, 125b, 125c)의 경계선 보다 외측으로 위치하는 경우에는 유지 커패시터(Cst)의 커패시턴스값이 일정하게 되는 장점을 가질 수 있다.
하지만, 실시예에 따라서는 평면도상 제2 반도체(132b) 및 게이트 전극(155b)의 돌출부과 중첩하는 확장부가 하부 유지 전극이 아닌 상부 유지 전극에 위치할 수도 있다. 이 때, 제2 반도체(132b)와 게이트 전극(155b)을 연결하는 연결 부재(126b)는 제1 도전층에 위치하는 특징을 가질 수 있다.
이에 대해서는 도 8 및 도 9를 통하여 살펴본다.
도 8은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이고, 도 9은 도 8의 IX-IX선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 8의 가운데에 위치하는 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b), 하부 유지 전극(125b) 및 상부 유지 전극(175b)의 모양은 제1 화소(PXa)에 포함되어 있는 게이트 전극(155a), 하부 유지 전극(125a) 및 상부 유지 전극(175a)의 모양에 준하는 모양을 가진다. 그 결과 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b)의 돌출부는 도 2에서와 같이 게이트 전극의 오픈되어 있는 부분에 형성되지 않고, 제1 화소(PXa)의 게이트 전극(155a)과 같이 상측으로 돌출된 구조를 가진다. 실시예에 따라서는 제2 화소(PXb)에 포함되어 있는 게이트 전극(155b)의 돌출부가 제3 화소(PXc)의 게이트 전극(155b)과 같이 하측으로 돌출된 구조를 가질 수도 있다.
한편, 도 9를 참고하면, 상부 유지 전극(175b)은 평면도상 제2 반도체(132b) 및 게이트 전극(155b)의 돌출부의 상부에 위치하는 확장부를 더 포함한다. 그 결과, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)의 경계선은 돌출부를 포함하여 상부 유지 전극(175b)의 경계선보다 평면도상 내측에 위치할 수 있다. 이러한 구조에 의하면, 도 2 내지 도 4의 실시예에 더하여 게이트 전극(155b)의 돌출부까지 상부 유지 전극(175b)의 경계선의 내측에 위치하고 있으므로, 생성되는 전력선 중 일정 양이 게이트 전극(155b)으로 진입되기 전에 상부 유지 전극(175b)으로 연결되어, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 인접하는 화소(PXa)와 기생 커패시턴스를 상대적으로 더 적게 형성할 수 있다.
또한, 도 8을 참고하면, 제2 반도체(132b)는 x축 방향으로 연장되어 있으며, y축 방향으로는 꺾이지 않는 구조를 가진다. 다만, 도 2의 실시예와 비교할 때, 제2 반도체(132b)의 위치가 제3 화소(PXc)보다는 제1 화소(PXa)에 인접하게 위치하고 있어 제1 화소(PXa)와의 기생 커패시턴스(Cp)가 상대적으로 클 수 있지만, 추가적인 상부 유지 전극(175b)의 확장부로 인하여 게이트 전극(155b)의 돌출부까지 보호 되어 제1 화소(PXa)와의 기생 커패시턴스(Cp)를 추가적으로 감소시켜 균형을 유지시킬 수 있다.
이 때, 도 8의 실시예에서는 도 2의 실시예와 같이, 제1 화소(PXa)에 포함되어 있는 제2 반도체(132a)는 상측으로 꺾이면서 연결 부재(177a)와 전기적으로 연결되고, 제3 화소(PXc)에 포함되어 있는 제2 반도체(132c)는 하측으로 꺾이면서 연결 부재(177c)와 전기적으로 연결되는 구조를 가져 더욱 멀리 형성되도록 구성되어 있다. 제1 화소(PXa) 및 제3 화소(PXc)의 제2 반도체(132a, 132c)는 제2 화소(PXb)의 제2 반도체(132b)로부터 먼 방향으로 꺾이면서 연결 부재(176a, 176c)와 연결되는 구조를 가진다. 이 때, 제2 화소(PXb)의 제2 반도체(132b)는 꺾이지 않고 x축 방향으로 연장되어 있다. 그 결과 제1 화소(PXa) 및 제3 화소(PXc)에서 제2 화소(PXb)로 데이터 전압이 인가될 때 주는 영향은 최소화시킬 수 있다.
또한, 도 8 및 도 9에 의하면, 상부 유지 전극(175a, 175b, 175c)의 확장부를 제외하고, 하부 유지 전극(125a, 125b, 125c)이 상부 유지 전극(175a, 175b, 175c)보다 더 외측에 경계가 위치한다. 인접하는 하부 유지 전극(125a, 125b, 125c)간의 간격은 1㎛이상 일 수 있으며, 실시예에 따라서는 상부 유지 전극(175a, 175b, 175c)의 확장부와 인접하는 하부 유지 전극(125a, 125b, 125c) 또는 상부 유지 전극(175a, 175b, 175c)간의 간격은 1㎛이상 일 수 있다.
한편, 도 8을 참고하면, 게이트 전극(155a, 155b, 155c)의 경계선은 돌출부를 제외하고는 하부 유지 전극(125a, 125b, 125c)의 경계선보다 평면도상 내측에 위치할 수 있다. 하지만, 실시예에 따라서는 게이트 전극(155a, 155b, 155c)의 돌출부 외에 일 부분에서 상부 유지 전극(175a, 175b, 175c) 및/또는 하부 유지 전극(125a, 125b, 125c)의 경계선 보다 외측으로 위치할 수 있다. 게이트 전극(155a, 155b, 155c)이 상부 유지 전극(175a, 175b, 175c) 및/또는 하부 유지 전극(125a, 125b, 125c)의 경계선 보다 외측으로 위치하는 경우에는 유지 커패시터(Cst)의 커패시턴스값이 일정하게 되는 장점을 가질 수 있다.
한편, 도 8 및 도 9의 실시예에서는 제2 화소(PXb)에서 제2 반도체(132b)와 게이트 전극(155b)을 연결하는 연결 부재(126b)는 제1 도전층에 위치하는 특징을 가져, 하부 유지 전극(125a, 125b, 125c)과 동일한 물질로 동일한 층에 위치할 수 있다. 즉, 제2 반도체(132b)는 제1 절연층(120)에 형성된 오프닝을 통하여 제1 도전층에 위치하는 연결 부재(126b)와 전기적으로 연결되며, 연결 부재(126b)는 제1 절연층(120) 및 제2 절연층(140)에 형성된 오프닝을 통하여 게이트 전극(155b)의 돌출부와 전기적으로 연결되는 구조를 가질 수 있다.
이상에서는 도 2 내지 도 9를 기초로, 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄이기 위하여 다음과 같은 특징 중 적어도 하나를 적용하는 실시예를 중심으로 살펴보았다.
도 2 내지 도 9의 실시예는, 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄이기 위하여 구동 트랜지스터(T1)의 게이트 전극의 경계선은 하부 유지 전극의 경계선 및/또는 상부 유지 전극의 경계선보다 평면도상 내측에 위치할 수 있다. 이 때, 구동 트랜지스터(T1)의 게이트 전극 중 일부분(예를 들어 돌출부 등)은 하부 유지 전극의 경계선 및/또는 상부 유지 전극의 경계선보다 평면도상 외측에 위치할 수 있다.
도 2 내지 도 9의 실시예는, 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄이기 위하여, 중간에 위치하는 화소의 구동 트랜지스터(T1)의 게이트 전극(155b) 중 하부 유지 전극(125b) 및 상부 유지 전극(175b)과 중첩하는 부분이 일측 변이 오픈되어 있는 모양('ㄷ'자 모양)을 가지며, 오픈되어 있는 부분에 돌출부가 형성되어 상측과 하측을 서로 연결하는 구조를 가진다. 이러한 구조에 의하면 세 화소의 연결 부재(177a, 177b, 177c)간의 간격이 최대한으로 멀리 형성되는 특징을 가지게 된다.
도 2 내지 도 9의 실시예는, 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄이기 위하여, 제1 화소(PXa)에 포함되어 있는 제2 반도체(132a)는 상측으로 꺾이면서 연결 부재(177a)와 전기적으로 연결되고, 제3 화소(PXc)에 포함되어 있는 제2 반도체(132c)는 하측으로 꺾이면서 연결 부재(177c)와 전기적으로 연결되는 구조를 가져 더욱 멀리 형성되도록 구성되어 있다. 또한, 제2 화소(PXb)에 포함되어 있는 제2 반도체(132b)는 x x축 방향으로 연장되어 있으며, y축 방향으로는 꺾이지 않는 구조를 가질 수 있다. 그 결과, 제2 반도체(132a, 132b, 132c)의 배치가 최대한 멀리 형성되는 구조를 가진다.
도 2 내지 도 9의 실시예는, 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄이기 위하여, 인접하는 화소의 구성 요소간 간격을 적어도 1㎛이상으로 형성할 수 있다. 도 2 내지 도 9의 실시예에서는 인접하는 하부 유지 전극(125a, 125b, 125c)간의 간격은 1㎛이상 일 수 있으며, 실시예에 따라서는 상부 유지 전극(175a, 175b, 175c)의 확장부와 인접하는 하부 유지 전극(125a, 125b, 125c) 또는 상부 유지 전극(175a, 175b, 175c)간의 간격은 1㎛이상 일 수 있다.
이하에서는 인접하는 화소 간의 간섭률(후술하는 수학식 1 참고)을 정의하고 해당 간섭률의 값을 일정 수준 이하로 세팅하여 인접하는 화소 간의 기생 커패시턴스(Cp)를 줄일 수 있는 실시예를 도 10 내지 도 18을 이용하여 살펴본다.
먼저, 도 10을 통하여 일 실시예에 따른 한 그룹의 화소(PXa, PXb, PXc)의 화소 회로부의 구조를 중심으로 살펴본다.
도 10은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 10의 실시예에서는 도 2 내지 도 9와 달리 제4 절연층(180)의 위에 위치하는 애노드(191a, 191b, 191c) 및 캐소드 연결부(194)를 추가적으로 도시하고 있다.
도 10의 구조를 상세하게 살펴보면 아래와 같다.
도 10에서 도시하고 있는 바와 같이 각 화소 회로부는 y축 방향으로 배열되어 있어, 제1 화소(PXa)에 속하는 제1 화소 회로부가 제일 위에 위치하고, 제2 화소(PXb)에 속하는 제2 화소 회로부는 그 아래에 위치하며, 제3 화소(PXc)에 속하는 제3 화소 회로부가 제일 아래에 위치한다.
도 10의 실시예도 도 2 내지 도 4와 동일하게 아래와 같은 적층 구조를 가질 수 있다.
도 13 및 도 18을 참고하면, 도 10의 실시예에 의한 발광 표시 장치는 기판(110)을 포함할 수 있으며, 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110)의 위에는 제1 도전층, 제1 절연층(120), 반도체층, 제2 절연층(140), 제2 도전층, 제3 절연층(160), 제3 도전층, 및 제4 절연층(180)이 순차적으로 형성되어 있으며, 제4 절연층(180)의 위에는 애노드(191a, 191b, 191c) 및 캐소드 연결부(194)를 포함하는 제4 도전층이 형성되어 있다. 여기서, 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)은 무기 절연 물질을 포함하는 무기 절연층일 수 있으며, 제4 절연층(180)은 유기 절연 물질을 포함하는 유기 절연층일 수 있다. 실시예에 따라서 각 절연층은 복수의 층으로 형성될 수 있으며, 실시예에 따라서는 제3 절연층(160)이 유기 절연층일 수도 있다. 여기서 무기 절연 물질로는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등을 포함할 수 있으며, 유기 절연 물질로는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등을 포함할 수 있다. 또한, 제1 도전층, 제2 도전층 및 제3 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다. 또한, 제4 도전층은 제1 도전층, 제2 도전층 및 제3 도전층과 동일한 물질을 포함하여 단일층 또는 다중층으로 형성될 수 있으며, 추가적으로 투명 도전 물질을 포함할 수 있다. 한편, 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 본 실시예에서는 산화물 반도체를 포함하는 반도체층을 중심으로 설명한다.
이하에서는, 도 10, 도 13 및 도 18을 참고하여 한 그룹의 화소 중 화소 회로부에 포함되어 있는 각 구성 요소에 대하여 구체적으로 살펴본다.
제1 스캔 신호선(151)은 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 또한, 제2 스캔 신호선(151-1)도 x축 방향으로 연장되어 있으며, 한 그룹의 화소 회로부마다 마다 하나씩 형성되며, 단일층으로 제3 도전층에 형성되어 있다. 한편, 실시예에 따라서 제1 스캔 신호선(151) 및 제2 스캔 신호선(151-1)은 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.
제1 스캔 신호선(151)은 제2 도전층에 위치하고 있는 게이트 전극(156)과 전기적으로 연결되어 있다. 도 10에 의하면, 제3 도전층에 위치하는 제1 스캔 신호선(151)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 도전층에 위치하는 연결 부재(178)와 전기적으로 연결되며, 연결 부재(178)는 제1 절연층(120) 및 제2 절연층(140)에 형성된 오프닝을 통하여 게이트 전극(156)과 전기적으로 연결될 수 있다. 제1 스캔 신호(SC)는 제1 스캔 신호선(151)을 따라 전달되며, 제1 스캔 신호선(151)과 전기적으로 연결된 게이트 전극(156)을 통하여 한 그룹의 화소 회로부에 포함되는 복수의 입력 트랜지스터(T2)를 한꺼번에 제어한다.
한편, 제2 스캔 신호선(151-1)은 제2 도전층에 위치하고 있는 게이트 전극(157)과 전기적으로 연결되어 있다. 도 10에 의하면, 제3 도전층에 위치하는 제2 스캔 신호선(151-1)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 도전층에 위치하는 연결 부재(179)와 전기적으로 연결되며, 연결 부재(179)는 제1 절연층(120) 및 제2 절연층(140)에 형성된 오프닝을 통하여 게이트 전극(157)과 전기적으로 연결될 수 있다. 제2 스캔 신호(SS)는 제2 스캔 신호선(151-1)을 따라 전달되며, 제2 스캔 신호선(151-1)과 전기적으로 연결된 게이트 전극(157)을 통하여, 한 그룹의 화소 회로부에 포함되는 복수의 초기화 트랜지스터(T3)를 한꺼번에 제어한다.
데이터선(171a, 171b, 171c)은 y축 방향으로 연장되어 있으며, 화소 회로부의 일측(도 2에서는 우측)에 3개의 데이터선(171a, 171b, 171c)이 모두 위치하고 있다. 데이터선(171a, 171b, 171c)은 단일층 구조를 가지며, 제1 도전층에 형성되어 있다. 실시예에 따라서는 이중층 구조와 같은 복수의 층으로 형성될 수도 있다.
데이터선(171a, 171b, 171c)은 제3 도전층에 위치하는 연결 부재(177a, 177b, 177c)를 통하여 각각 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 도 10에 의하면, 제3 도전층에 위치하는 연결 부재(177a, 177b, 177c)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 도전층에 위치하는 데이터선(171a, 171b, 171c)과 전기적으로 연결되며, 또한, 연결 부재(177a, 177b, 177c)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결될 수 있다.
이와 같은 구조를 통하여 한 그룹의 화소에 속하는 3개의 화소(PXa, PXb, PXc)가 하나의 제1 스캔 신호선(151)에 의하여 제어되더라도, 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)을 인가받을 수 있다. 그 결과 각 화소(PXa, PXb, PXc)에 속하는 각 발광 다이오드(EDa, EDb, EDc)가 서로 다른 휘도를 표시할 수 있다.
구동 전압(ELVDD)을 전달하는 구동 전압선(172)은 y축 방향으로 연장되어 있는 구동 전압선(172v)과 x축 방향으로 연장되어 있는 추가 구동 전압선(도시하지 않음)을 포함할 수 있다. 추가 구동 전압선(도시하지 않음)은 후술하는 추가 구동 저전압선(174h)과 같이 제3 도전층에 위치할 수 있다. 즉, 이러한 실시예에 의하면, 제1 도전층에 위치하는 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 전압선(도시하지 않음)과 전기적으로 연결될 수 있다. 이와 같은 x축 및 y축 방향으로 구동 전압(ELVDD)이 전달되도록 하여 특정 위치에서 구동 전압(ELVDD)의 전압값이 떨어지는 것을 방지할 수 있다.
도 10의 실시예에 의하면, y축 방향으로 연장되어 있는 구동 전압선(172v)은 제1 도전층으로 형성되어 있으며, 일부 구간에서는 이중층 구조를 가진다. 즉, 제1 도전층에 위치하는 구동 전압선(172v)의 위에 제3 도전층에 위치하는 구동 전압 연결부(172-3v)를 더 포함한다. 구동 전압 연결부(172-3v)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압선(172v)과 전기적으로 연결되어 있어 일부 구간에서 구동 전압(ELVDD)이 구동 전압선(172v) 및 구동 전압 연결부(172-3v)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 구동 전압 연결부(172-3v)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압선(172v)을 제1 반도체(131a, 131b, 131c)와 전기적으로 연결하여, 구동 전압(ELVDD)이 제1 반도체(131a, 131b, 131c)로 전달되도록 한다.
초기화 전압(VINT)을 전달하는 초기화 전압선(173)은 화소 회로부의 좌측에 위치하고, 제1 도전층에 위치하며, y축 방향으로 연장되어 있다. 본 실시예의 초기화 전압선(173)은 이중층 구조를 가지는 구간을 포함한다. 즉, 제1 도전층에 위치하는 초기화 전압선(173)의 위에 제3 도전층에 위치하는 초기화 전압 연결부(173-3)를 더 포함한다. 초기화 전압 연결부(173-3)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압선(173)과 전기적으로 연결되어 있다. 일부 구간에서 초기화 전압(VINT)이 초기화 전압선(173) 및 초기화 전압 연결부(173-3)의 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다. 또한, 초기화 전압 연결부(173-3)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 초기화 전압(VINT)이 제3 반도체(133a, 133b, 133c)로 전달되도록 한다.
한편, 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 21의 270 참조)에 인가되는 구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)이 화소 회로부에 형성되어 있다.
구동 저전압(ELVSS)을 전달하는 구동 저전압선(174)은 y축 방향으로 연장되어 있는 구동 저전압선(174v)과 x축 방향으로 연장되어 있는 추가 구동 저전압선(174h)을 포함할 수 있다. 제1 도전층에 위치하는 구동 저전압선(174v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 추가 구동 저전압선(174h)과 전기적으로 연결되어 있다. 이와 같은 x축 및 y축 방향으로 구동 저전압(ELVSS)이 전달되도록 하여 특정 위치에서 구동 저전압(ELVSS)의 전압값이 떨어지는 것을 방지할 수 있다.
구동 저전압선(174v)은 삼중층 구조를 가지는 구간을 포함한다. 즉, 제1 도전층에 위치하는 구동 저전압선(174v) 위에 제2 도전층에 위치하는 부분(174-2c) 및 제3 도전층에 위치하는 부분(174-3v)이 오프닝을 통하여 전기적으로 연결되어 있다. 구체적으로, 구동 저전압선(174v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 부분(174-3v)과 전기적으로 연결되며, 제3 도전층에 위치하는 부분(174-3v)은 제3 절연층(160)에 형성된 오프닝을 통하여 제2 도전층에 위치하는 부분(174-2c)과 전기적으로 연결되어 있다. 이러한 실시예에서는 제1 도전층에 위치하는 구동 저전압선(174v)과 제2 도전층에 위치하는 부분(174-2c)은 직접 연결되지 않으며, 제3 도전층에 위치하는 부분(174-3v)을 통하여 연결될 수 있다. 이와 같은 삼중층 구조에 의하면, 구동 저전압(ELVSS)이 삼중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다.
또한, 제3 도전층에 위치하는 추가 구동 저전압선(174h)은 제4 절연층(180)에 위치하는 오프닝(186)에 의하여 제4 도전층에 위치하는 캐소드 연결부(194)와 전기적으로 연결되어 있다. 캐소드 연결부(194)는 발광 다이오드(EDa, EDb, EDc)의 캐소드(도 21의 270 참조)와 전기적으로 연결되어 구동 저전압(ELVSS)이 캐소드로 전달된다.
한편, 도 1을 참고하면, 발광부 커패시터의 일측 전극에도 구동 저전압(ELVSS)이 인가될 수 있다.
복수의 트랜지스터(T1, T2, T3)는 동일한 적층 구조를 가지며, 제2 도전층에 위치하는 게이트 전극과 반도체층에 위치하는 채널, 채널의 양측에 위치하며 도핑되어 도체와 동일/유사한 특성을 가지는 제1 영역 및 제2 영역을 포함한다. 여기서, 반도체층에 위치하는 제1 영역 및 제2 영역은 도 1에서 설명한 제1 전극 및 제2 전극에 대응할 수 있다.
구체적으로 각 트랜지스터에 대하여 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 제1 절연층(120)위에 위치하는 제1 반도체(131a, 131b, 131c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제1 반도체(131a, 131b, 131c)의 제1 영역은 오프닝 및 구동 전압 연결부(172-3v)를 통하여 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가 받는다. 구체적으로, 구동 전압선(172v)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 구동 전압 연결부(172-3v)와 연결되며, 구동 전압 연결부(172-3v)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와 전기적으로 연결되어 있다. 한편, 제1 반도체(131a, 131b, 131c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되며, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 반도체(133a, 133b, 133c)와 전기적으로 연결되어 있다. 그 결과, 제1 반도체(131a, 131b, 131c)는 하부 유지 전극(125a, 125b, 125c) 및 제3 반도체(133a, 133b, 133c)의 제1 영역과 전기적으로 연결되어 있다.
제1 반도체(131a, 131b, 131c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(155a, 155b, 155c)이 형성되어 있다. 평면도상 게이트 전극(155a, 155b, 155c)과 중첩하는 제1 반도체(131a, 131b, 131c)에는 채널이 형성되며 채널은 게이트 전극(155a, 155b, 155c)에 의하여 가려져 도핑되지 않는다. 게이트 전극(155a, 155b, 155c)은 돌출부를 가지며, 돌출부는 오프닝 및 연결 부재(176a, 176b, 176c)를 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다. 구체적으로, 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c)은 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 연결 부재(176a, 176b, 176c)는 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제2 반도체(132a, 132b, 132c)와 전기적으로 연결되어 있다.
도 10의 실시예에 따른 3개의 게이트 전극(155a, 155b, 155c)의 구조를 상세하게 살펴보면 아래와 같다.
제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 제1 반도체(131a)와 중첩하는 부분 및 이로부터 연장되어 하부 유지 전극(125a) 및 상부 유지 전극(175a)과 중첩하면서 유지 커패시터(Cst)의 타측 전극을 구성하는 부분을 포함한다. 또한, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)은 돌출되어 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(176a)와 전기적으로 연결되는 돌출부를 더 포함한다. 또한, 제1 반도체(131a)의 제2 영역이 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 상부 유지 전극(175a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다. 또한, 상부 유지 전극(175a)이 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a)과 전기적으로 연결될 수 있도록 제거되어 있는 부분을 포함할 수 있다.
여기서, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 경계선은 돌출부 및 추가 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125a)의 경계선 및/또는 상부 유지 전극(175a)의 경계선보다 평면도상 내측에 위치할 수 있다. 여기서, 구동 트랜지스터(T1)의 게이트 전극(155a)의 돌출부는 연결 부재(176a)를 통하여 제2 반도체(132a)와 연결되는 부분이며, 구동 트랜지스터(T1)의 게이트 전극(155a)의 추가 돌출부는 돌출부와 반대측으로 돌출되며 구동 트랜지스터(T1)의 게이트 전극(155a)이 오정렬되어 형성되더라도 유지 커패시터(Cst)를 형성하는 중첩 면적은 일정할 수 있도록 하는 역할을 하는 부분이다.
한편, 도 10의 실시예에서는 도 2의 실시예에 비하여 구동 트랜지스터(T1)의 게이트 전극(155a)이 하부 유지 전극(125a) 및/또는 상부 유지 전극(175a)에 의하여 가려지지 않는 부분이 더 존재하지만, 후속하여 설명하는 수학식 1에 따른 간섭률이 일정 수치(0.1%)이하인 경우에는 인접하는 화소 간의 기생 커패시턴스(Cp)를 무시할 수 있다.
한편, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)은 x축 방향으로 연장된 가상의 선을 기준으로 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)과 대칭인 구조를 가질 수 있다. 다만, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 추가 돌출부에 대응하여, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)에는 옴폭한 구조를 가진다. 또한, 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)의 추가 돌출부가 형성되지 않은 부분에 대응하여, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)에는 추가 돌출부가 형성되어 있다. 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)과 2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b)이 마주보는 부분은 서로 일정한 간격을 유지하면서 형성되어 있다. 이 때, 두 게이트 전극(155a, 155b)은 1㎛ 이상일 수 있다.
한편, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)은 제1 화소(PXa)의 구동 트랜지스터(T1)의 게이트 전극(155a)과 동일한 구조를 가질 수 있다. 그 결과, 제3 화소(PXc)의 구동 트랜지스터(T1)의 게이트 전극(155c)의 경계선은 돌출부 및 추가 돌출부를 제외하고는 이와 중첩하는 하부 유지 전극(125c)의 경계선 및/또는 상부 유지 전극(175c)의 경계선보다 평면도상 내측에 위치할 수 있다.
한편, 도 10에 의하면, 하부 유지 전극(125a, 125b, 125c)이 상부 유지 전극(175a, 175b, 175c)보다 더 외측에 경계가 위치한다. 인접하는 하부 유지 전극(125a, 125b, 125c)간의 간격은 1㎛이상 일 수 있다.
입력 트랜지스터(T2)는 제1 절연층(120)위에 위치하는 제2 반도체(132a, 132b, 132c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제2 반도체(132a, 132b, 132c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 연결 부재(177a, 177b, 177c)와 전기적으로 연결되며, 연결 부재(177a, 177b, 177c)는 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DVa, DVb, DVc)을 인가 받는다. 제2 반도체(132a, 132b, 132c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝 및 연결 부재(176a, 176b, 176c)와 전기적으로 연결되며, 연결 부재(176a, 176b, 176c)는 제3 절연층(160)에 형성된 오프닝을 통하여 게이트 전극(155a, 155b, 155c)과 전기적으로 연결되어 있다. 실시예에 따라서 연결 부재(176a, 176b, 176c)는 제2 반도체(132a, 132b, 132c)의 채널을 향하여 연장되어 제2 반도체(132a, 132b, 132c)의 채널을 덮는 구조를 가질 수 있다.
제2 반도체(132a, 132b, 132c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(156)이 형성되어 있다. 평면도상 게이트 전극(156)과 중첩하는 제2 반도체(132a, 132b, 132c)에는 채널이 형성되며 채널은 게이트 전극(156)에 의하여 가려져 도핑되지 않는다. 게이트 전극(156)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제1 스캔 신호선(151)과 전기적으로 연결되어 있다.
초기화 트랜지스터(T3)는 제1 절연층(120)위에 위치하는 제3 반도체(133a, 133b, 133c)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제3 반도체(133a, 133b, 133c)의 제1 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 상부 유지 전극(175a, 175b, 175c)과 전기적으로 연결된다. 한편, 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 하부 유지 전극(125a, 125b, 125c)과 전기적으로 연결되고, 또한, 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 제1 반도체(131a, 131b, 131c)와도 전기적으로 연결되어 있다. 제3 반도체(133a, 133b, 133c)의 제2 영역은 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 초기화 전압 연결부(173-3)와 전기적으로 연결되어 초기화 전압(VINT)을 인가 받는다. 제3 반도체(133a, 133b, 133c)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(157)이 형성되어 있다. 평면도상 게이트 전극(157)과 중첩하는 제3 반도체(133a, 133b, 133c)에는 채널이 형성되며 채널은 게이트 전극(157)에 의하여 가려져 도핑되지 않는다. 게이트 전극(157)은 연장되어 제3 절연층(160)에 형성된 오프닝을 통하여 제3 도전층에 위치하는 제2 스캔 신호선(151-1)과 전기적으로 연결되어 있다.
유지 커패시터(Cst)는 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)를 포함한다.
유지 커패시터1(Cst1)는 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c), 그 위에 위치하는 제3 절연층(160) 및 그 위에 위치하는 상부 유지 전극(175a, 175b, 175c)으로 이루어진다. 또한, 유지 커패시터2(Cst2)는 제1 도전층에 위치하는 하부 유지 전극(125a, 125b, 125c), 그 위에 위치하는 제1 절연층(120)과 제2 절연층(140) 및 그 위에 위치하는 게이트 전극(155a, 155b, 155c)으로 이루어진다. 그 결과 게이트 전극(155a, 155b, 155c)을 공통으로 하면서 평면도상 상하로 중첩하는 두 유지 전극(상부 유지 전극(175a, 175b, 175c) 및 하부 유지 전극(125a, 125b, 125c)의 삼중층 구조를 가진다.
하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 전기적으로 서로 연결되어 있으며, 게이트 전극(155a, 155b, 155c)이 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)에서 공통으로 포함되고 있으므로, 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)는 회로 구조상 병렬로 연결된 구조를 가진다. 회로 구조상 병렬로 연결된 구조를 가지므로, 유지 커패시터(Cst)의 전체 커패시턴스는 유지 커패시터1(Cst1)의 커패시턴스와 유지 커패시터2(Cst2)의 커패시턴스를 합한 값을 가진다.
상부 유지 전극(175a, 175b, 175c)은 일체로 형성되며, 제4 절연층(180)에 형성되어 있는 오프닝(185a, 185b, 185c)을 통하여 발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)와 전기적으로 연결되어 있다. 실시예에 따라서는 상부 유지 전극(175a, 175b, 175c)과 애노드(191a, 191b, 191c)를 연결하는 추가 부재(애노드 연결 부재)를 더 포함할 수도 있다.
발광 다이오드(EDa, EDb, EDc)의 애노드(191a, 191b, 191c)위에는 격벽(도 21의 350 참조), 발광층(도 21의 370 참조) 및 캐소드(도 21의 270 참조)가 더 형성될 수 있으며, 그 위에는 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있는데, 이러한 구조에 대하여 후술하는 도 21에서 살펴본다.
도 10의 실시예에 따르면, 인접하는 화소에서 인접 화소간 간섭률의 값을 0.1%이하로 세팅하여 인접하는 화소 간의 간섭을 줄일 수 있다. 여기서 간섭률은 아래와 같은 수학식 1에 의하여 정해지는 값으로, 본 명세서에서는 수학식 1을 간섭률이라고 명명한다.
[수학식 1]
(C1+C2)/C3
여기서, C1은 제1 커패시터의 커패시턴스 값으로, 제1 커패시터는 인접하는 화소 간 게이트 노드와 애노드 노드간의 간섭 커패시터이며, C2는 제2 커패시터의 커패시턴스 값으로, 제2 커패시터는 인접하는 두 화소의 게이트 노드간의 간섭 커패시터이며, C3는 제3 커패시터의 커패시턴스 값으로, 제3 커패시터는 본 화소의 유지 커패시터(Cst)다.
구체적으로, C1은 인접하는 화소의 애노드와 본 화소의 구동 트랜지스터의 게이트 전극 간의 커패시턴스이고, C2는 인접하는 화소의 구동 트랜지스터의 게이트 전극 및 본 화소의 구동 트랜지스터의 게이트 전극 간의 커패시턴스이며, C3는 본 화소의 유지 커패시터의 커패시턴스일 수 있다. 또한, C1은 인접하는 화소의 애노드와 전기적으로 연결되어 있는 상부 유지 전극과 본 화소의 구동 트랜지스터의 게이트 전극과 연결되어 입력 트랜지스터와 연결하는 연결 부재(176a, 176b, 176c)간의 커패시턴스일 수 있다. 또한, C2는 연결 부재(176a, 176b, 176c)간의 커패시턴스일 수 있다.
수학식 1에 의한 인접 화소간 간섭률은 단위가 없는 값으로, 0.1%이하, 즉, 1000 분의 1보다 작은 값이 나오는 두 화소 간에는 서로 간섭을 고려하지 않아도 되는 정도를 나타낸다. 또한, 여기서 0.1%의 기준은 퍼센티지(%)의 값에서 소수점 세자리에서부터는 해당 수치를 내림하거나 반올림하면서 계산된 값일 수 있다. 이와 같이 내림하거나 반올림할 수 있는 이유는 해당 값은 이미 100000분의 1보다 작은 값이므로 실제 간섭률에는 큰 의미가 없기 때문이다.
수학식 1에 따른 간섭률에 대하여 상세하게 살펴보기 전에 먼저 도 11 내지 도 18을 통하여 제1 커패시터, 제2 커패시터 및 제3 커패시터를 정확하게 살펴본다.
먼저, 도 11 내지 도 13을 통하여 인접 화소간 간섭률 계산시 사용되는 제1 커패시터에 대하여 살펴본다.
도 11은 일 실시예에 의한 인접하는 화소 간의 제1 커패시터를 도시한 회로도이고, 도 12는 일 실시예에 의한 인접하는 화소 간의 제1 커패시터를 확대 도시한 평면도이고, 도 13은 일 실시예에 의한 인접하는 화소 간의 제1 커패시터의 단면도이다.
인접하는 화소 간의 제1 커패시터는 도 11에서 도시하고 있는 바와 같이 인접하는 두 화소 간의 게이트 노드와 애노드 노드간의 간섭 커패시터이며, 인접 화소의 애노드 노드에 대한 본 화소의 게이트 노드의 커패시터를 의미할 수 있다. 즉, C1은 인접하는 화소의 애노드 노드의 전압의 변화가 본 화소의 게이트 노드에 주는 영향의 정도를 의미할 수 있다. C1 값이 크면, 인접하는 화소의 애노드 노드의 전압 변화가 본 화소의 게이트 노드에 크게 영향을 준다는 의미이다.
실제 화소의 구조를 이용하여 인접하는 화소 간의 제1 커패시터의 커패시턴스 값을 구하여 C1 값으로 사용할 수 있다. 또한, 실제 화소 구조를 기초로 C1 값을 간접적으로 계산하여 사용할 수도 있으며, 이 때에는 인접하는 화소 간의 제1 커패시터 중 주된 제1 커패시터만을 고려하고 이를 계산하여 수학식 1에 적용시킬 수 있다.
이하에서는 도 12 및 13을 통하여 구체적인 구조에서 제1 커패시터의 커패시턴스 값(C1)을 구하는 방법을 살펴본다.
도 12 및 도 13은 도 10의 구조 중 일 부분을 확대한 도면이며, 여기서, 인접하는 화소를 제3 화소(PXc)로 정하고, 본 화소는 제2 화소(PXb)로 정하고 살펴본다.
먼저, 도 12에서 제3 화소(PXc)의 애노드(191c)는 제2 화소(PXb)의 일부와 중첩하며, 특히 연결 부재(176b)의 적어도 일부, 게이트 전극(155b)의 일부, 제2 반도체(132b)의 일부, 상부 유지 전극(175b)의 일부 및 하부 유지 전극(125b)의 일부와 중첩하는 구조를 가진다. 이 중 게이트 노드에 대응하는 것은 연결 부재(176b) 및 게이트 전극(155b)이고, 이 중 연결 부재(176b)가 제3 도전층에 위치하고, 게이트 전극(155b)은 제2 도전층에 위치하므로, 상측에 위치하는 연결 부재(176b)와 제3 화소(PXc)의 애노드(191c)간의 간섭 커패시터(또는 기생 커패시터)가 크게 형성된다. 그러므로, 제1 커패시터는 주로 본 화소의 구동 트랜지스터(T1)의 게이트 전극과 연결된 연결 부재와 인접하는 화소의 애노드간의 커패시터에 의하여 정해진다. 또한, 제1 커패시터의 커패시턴스의 값은 평면도에서 본 화소의 구동 트랜지스터(T1)의 게이트 전극과 연결된 연결 부재와 인접하는 화소의 애노드간 중첩 면적을 기초로 계산할 수 있다. 이에 따라 계산된 제1 커패시터의 커패시턴스의 값을 C1으로 수학식 1에 대입하여 계산할 수 있다.
한편, 좀 더 명확하게 계산하기 위해서는 제4 절연층(180)의 유전률을 고려할 수 있으며, 인접하는 화소의 애노드와 본 화소의 구동 트랜지스터(T1)의 게이트 전극 간의 커패시턴스도 추가로 고려할 수도 있다.
이하에서는, 도 14 및 도 15를 통하여 인접 화소간 간섭률 계산시 사용되는 제2 커패시터에 대하여 살펴본다.
도 14는 일 실시예에 의한 인접하는 화소 간의 제2 커패시터를 도시한 회로도이고, 도 15는 일 실시예에 의한 인접하는 화소 간의 제2 커패시터를 확대 도시한 평면도이다.
인접하는 화소 간의 제2 커패시터는 도 14에서 도시하고 있는 바와 같이 인접하는 두 화소의 게이트 노드간의 간섭 커패시터이다. 즉, C2는 인접하는 화소의 게이트 노드의 전압의 변화가 본 화소의 게이트 노드에 주는 영향의 정도를 의미할 수 있다. C2 값이 크면, 인접하는 화소의 게이트 노드의 전압 변화가 본 화소의 게이트 노드에 크게 영향을 준다는 의미이다.
실제 화소의 구조를 이용하여 인접하는 화소 간의 제2 커패시터의 커패시턴스 값을 구하여 C2 값으로 사용할 수 있다. 또한, 실제 화소 구조를 기초로 C2 값을 간접적으로 계산하여 사용할 수도 있으며, 이 때에는 인접하는 화소 간의 제2 커패시터 중 주된 제2 커패시터만을 고려하고 이를 계산하여 수학식 1에 적용시킬 수 있다.
이하에서는 도 15를 통하여 구체적인 구조에서 제2 커패시터의 커패시턴스 값(C2)을 구하는 방법을 살펴본다.
도 15는 도 10의 구조 중 일 부분을 확대한 도면이며, 여기서, 인접하는 화소를 제3 화소(PXc)로 정하고, 본 화소는 제2 화소(PXb)로 정하고 살펴본다.
먼저, 도 15에서 제3 화소(PXc)의 게이트 노드는 연결 부재(176c) 및 게이트 전극(155c)에 위치하며, 제2 화소(PXb)의 게이트 노드도 연결 부재(176b) 및 게이트 전극(155b)에 위치한다. 두 게이트 노드 중 서로 가장 인접하게 위치하는 부분에 의하여 가장 크게 영향을 받으므로, 제2 커패시터는 가장 인접하는 부분 간의 커패시터를 의미할 수 있다. 도 15에 의하면, 두 연결 부재(176b, 176c) 간의 커패시턴스 값 및 두 게이트 전극(155b, 155c)의 돌출부 간의 커패시턴스의 값에 의하여 C2값이 정해질 수 있다. 제2 커패시터는 제1 커패시터와 달리 동일 평면상에서 수평으로 인접하는 면 간의 커패시터이므로 서로 마주하는 측면의 면적 및 간격이 중요한 요소일 수 있다. 그러므로, C2 값은 두 연결 부재(176b, 176c) 간의 마주보는 면이 면적 및 사이 거리에 의하여 정해진 제1 값과 두 연결 부재(176b, 176c) 간의 마주보는 면의 면적 및 사이 거리에 의하여 정해진 제2 값을 합하여 정할 수 있다. 한편, 마주보는 면의 면적 중 도전층의 두께가 대략 유사한 경우에는 면적 대신에 평면도상의 길이를 사용하여 커패시턴스를 계산할 수도 있다. 한편, 실시예에 따라서는 제1 값과 제2 값 중 더 큰 영향이 있는 값만을 이용하여 C2값으로 할 수 있다.
한편, 좀 더 명확하게 계산하기 위해서는 사이에 위치하는 절연층의 유전률도 고려할 수 있으며, 두 게이트 전극(155b, 155c)의 돌출부외의 다른 부분을 통하여 발생하는 커패시턴스도 추가로 고려할 수도 있다.
이하에서는, 도 16 내지 도 18을 통하여 인접 화소간 간섭률 계산시 사용되는 제3 커패시터에 대하여 살펴본다.
도 16은 일 실시예에 의한 한 화소의 유지 커패시터를 도시한 회로도이고, 도 17은 일 실시예에 의한 한 화소의 유지 커패시터를 확대 도시한 평면도이고, 도 18은 일 실시예에 의한 한 화소의 유지 커패시터의 단면도이다.
제3 커패시터는 도 16에서 도시하고 있는 바와 같이, 본 화소의 유지 커패서터(Cst)다. 각 화소의 유지 커패시터(Cst)의 커패시턴스는 실제 화소를 설계할 때 목표로 한 유지 커패시터(Cst)의 커패시턴스 값이 존재하며, 이를 알고 있는 경우에는 해당 커패시턴스 값을 C3으로 사용하여 수학식 1에 사용할 수 있다.
이러한 목표값을 알지 못하는 경우에는 실제 화소의 구조를 이용하여 유지 커패시터(Cst)의 커패시턴스 값을 계산하여 수학식 1에 적용시킬 수 있다.
이하에서는 도 17 및 도 18을 통하여 구체적인 구조에서 제3 커패시터의 커패시턴스 값(C3)을 구하는 방법을 살펴본다.
도 17은 도 10의 구조 중 일 부분을 확대한 도면으로, 제2 화소(PXb)의 구동 트랜지스터(T1)의 게이트 전극(155b), 하부 유지 전극(125b) 및 상부 유지 전극(175b)만을 도시한 도면이다.
도 17에서 빗금으로 표시한 부분이 유지 커패시터(Cst)가 형성되는 부분임을 도시하고 있으며, 이는 도 18에서 도시하고 있는 바와 같이 유지 커패시터1(Cst1) 및 유지 커패시터2(Cst2)를 합한 값을 C3값으로 사용할 수 있다.
여기서, 유지 커패시터1(Cst1)는 제2 도전층에 위치하는 게이트 전극(155a, 155b, 155c), 그 위에 위치하는 제3 절연층(160) 및 그 위에 위치하는 상부 유지 전극(175a, 175b, 175c)으로 이루어진다. 또한, 유지 커패시터2(Cst2)는 제1 도전층에 위치하는 하부 유지 전극(125a, 125b, 125c), 그 위에 위치하는 제1 절연층(120)과 제2 절연층(140) 및 그 위에 위치하는 게이트 전극(155a, 155b, 155c)으로 이루어진다.
하부 유지 전극(125a, 125b, 125c)과 상부 유지 전극(175a, 175b, 175c)은 제1 절연층(120), 제2 절연층(140) 및 제3 절연층(160)에 형성된 오프닝을 통하여 전기적으로 서로 연결되어 있고, 게이트 전극(155a, 155b, 155c)이 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)에서 공통으로 포함되고 있으므로, 유지 커패시터1(Cst1)와 유지 커패시터2(Cst2)는 회로 구조상 병렬로 연결된 구조를 가진다. 회로 구조상 병렬로 연결된 구조를 가지므로, 유지 커패시터(Cst)의 전체 커패시턴스는 유지 커패시터1(Cst1)의 커패시턴스와 유지 커패시터2(Cst2)의 커패시턴스를 합한 값을 가진다.
유지 커패시터1(Cst1) 및 유지 커패시터2(Cst2)의 커패시턴스 값은 중첩하는 면적(도 17의 빗금 참고)에 주로 영향을 받으므로 평면도상의 중첩 면적을 중심으로 계산한 값을 사용할 수 있다. 이 때, 사이에 위치하는 절연층의 두께 및 유전율도 고려될 수 있다.
이상과 같은 제1 커패시터, 제2 커패시터, 제3 커패시터에 기초하여 수학식 1의 간섭률의 개념을 간단하게 설명하면 다음과 같다.
인접하는 화소의 애노드 노드의 전압 변경에 따른 본 화소의 게이트 노드의 전압 변경 정도(C1 값에 대응함)와 인접하는 화소의 게이트 노드의 전압 변경에 따른 본 화소의 게이트 노드의 전압 변경 정도(C2 값에 대응함)를 합한다. 그 후, 두 합해진 값을 본 화소의 게이트 노드의 전압을 유지시키는 정도(유지 커패시터(Cst)의 커패시턴스, 즉, C3에 대응함)로 나누어 인접하는 화소의 애노드 노드 및 게이트 노드의 전압 변경에 따라 본 화소의 게이트 노드가 변경하는 정도를 비율로 판단할 수 있는 개념이다.
이상과 같은 제1 커패시터, 제2 커패시터, 제3 커패시터에 기초하여 수학식 1의 간섭률의 개념을 다양한 표시 패널을 기초로 계산해 본 결과, 아래의 표 1과 같은 결과를 얻었다.
실험예 65'' 4K 65'' 8K 31.5'' 4K
C3(Cst)의 값 1.22E-12 1.49E-13 1.52E-13
C1: anode-gate
C2: gate-gate		 C1+C2 C1+C2/C3
(간섭률)		 C1+C2 C1+C2/C3
(간섭률)		 C1+C2 C1+C2/C3
(간섭률)
Red Green 9.35E-16 0.10% 1.35E-17 0.00% 3.23E-15 2.10%
Red Blue 1.06E-17 0.00% 2.64E-15 1.80% 2.41E-16 0.20%
Green Red 9.46E-16 0.10% 1.31E-17 0.00% 6.24E-16 0.40%
Green Blue 6.91E-16 0.10% 2.82E-17 0.00% 4.89E-16 0.30%
Blue Red 1.51E-17 0.00% 9.51E-16 0.60% 2.98E-17 0.00%
Blue Green 4.04E-16 0.00% 9.10E-16 0.60% 5.64E-16 0.40%
색표현 오류 미발생 발생 발생
여기서 각 커패시턴스의 단위는 생략하며, E-12은 10-12승을 의미하고, E-13은 10-13승을 의미하고, E-16은 10-16승을 의미하고, E-17은 10-17승을 의미한다.
또한, 표 1에서의 색표현 오류는 다양한 색을 표현할 때, 특정 범위에 포함되는 색이 구분되어 표시되지 않고 하나의 색으로 뭉쳐지면서 표시되게 되는 경우이다. 즉, 다양한 색 중 인접하는 화소 간의 간섭률이 높아 해당 색 표현이 되지 않는 경우로, 표시 품질이 저하되는 원인 중 하나이다.
이를 도 19를 통하여 살펴본다.
도 19는 표 1의 실험 결과에 따라 색표현 오류가 발생한 예를 보여주는 도면이다.
표 1에서는 총 3개의 패널을 이용하여 실험하였으며, 첫번째 열은 65인치의 4K 해상도를 표시할 수 있는 티비 패널(65'' 4K)을 사용하였고, 두번째 열은 65인치의 8K 해상도를 표시할 수 있는 티비 패널(65'' 8K)을 사용하였으며, 세번째 열은 31.5인치의 4K 해상도를 표시할 수 있는 모니터 패널(31.5'' 4K)을 사용하였다.
표 1에 의하면, 첫번째 티비 패널(65'' 4K)은 색 표현에 문제가 없는 것을 확인하였지만, 두번째 티비 패널(65'' 8K) 및 세번째 모니터 패널(31.5'' 4K)에서는 도 19의 (A) 및 (B)과 같이 일정 위치에서 색이 잘 못 표시되는 것을 확인할 수 있다.
다시 표 1을 참고하면, 문제가 없는 첫번째 티비 패널(65'' 4K)에서만 인접하는 화소간의 간섭률이 0.10%이하의 값을 가지고 있고, 그 외의 패널에서는 1.8% 또는 2.1%까지 간섭률이 나타나는 것을 확인할 수 있다. 이와 같은 높은 간섭률을 가지는 패널에서는 문제가 색 표현의 문제가 발생하는 것을 확인할 수 있으며, 0.10%의 간섭률까지는 문제가 없음을 확인할 수 있다.
그러므로, 인접하는 화소간의 간섭률이 0.10%이하의 값을 가지도록 설계하여 인접하는 화소 간의 간섭을 줄이고, 색 표현의 오류가 발생하지 않도록 한다.
이상에서는 도 1과 같은 회로를 가지는 실시예를 중심으로 살펴보았다. 도 1의 실시예에서는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 다른 스캔 신호를 전달받는 실시예이다.
하지만, 실시예에 따라서는 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 동일한 스캔 신호(제1 스캔 신호(SC))를 인가 받을 수 있다.
이러한 변형 실시예에 대해서는 도 20을 기초로 살펴본다.
도 20은 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 20은 도 1과 달리 초기화 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔 신호선(151)과 연결되어 있다.
이와 같은 실시예에 의하면, 입력 트랜지스터(T2)가 턴 온 되면서 데이터 전압이 입력되는 기입 동작과 초기화 트랜지스터(T3)가 턴 온 되면서 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화 전압(VINT)으로 변경하는 초기화 동작 및/또는 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하는 감지 동작이 동일 구간내에 수행된다. 이 때, 초기화 동작 전에 감지 동작이 수행될 수 있다.
표시 패널이 고해상도를 표시하게 될수록 화소 회로부를 패널에 형성할 공간이 부족하게 된다. 그런데, 도 20에 의하면, 도 1의 실시예에 비하여 배선을 하나 줄일 수 있으므로 패널에 화소 회로부를 형성할 수 있는 공간을 확보할 수 있는 장점을 가질 수 있다.
한편, 발광 표시 장치는 제4 절연층의 위에 애노드, 발광층 및 캐소드를 포함하는 발광 다이오드가 형성되며, 발광 다이오드의 위에 추가적으로 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있다. 이하에서는 도 21을 통하여 전체 발광 표시 장치의 단면 구조에 대하여 구체적으로 살펴본다.
도 21은 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.
도 21에서는 앞서 설명한 일실시예에 의한 발광 표시 장치의 구성 중 화소 회로부는 생략하였으며, 발광 다이오드(EDa, EDb, EDc)를 구성하는 애노드(191)부터 개괄적으로 도시하고 있다.
도 21에 도시된 바와 같이, 기판(110) 위에는 각 화소(PXa, PXb, PXc)마다 애노드(191)가 형성되어 있다. 기판(110)과 애노드(191)사이에 위치하는 복수의 트랜지스터 및 절연층 등의 화소 회로부 구조는 생략하였으며, 예를 들면, 이들은 도 2 내지 도 4 등에 도시된 바와 같이 배치될 수 있다.
애노드(191) 위에는 격벽(350)이 위치하며, 격벽(350)은 애노드(191)의 일 부분을 노출시키는 오프닝(351)을 포함한다.
애노드(191) 및 격벽(350) 위에는 발광층(370)이 위치할 수 있으며, 본 실시예에서는 전영역에 걸쳐 발광층(370)이 위치한다. 이 때, 발광층(370)은 청색 광일 수 있는 제1 색 광을 방출하는 발광층일 수 있다. 실시예에 따라서는 발광층(370)이 각 화소의 오프닝(351)을 중심으로 서로 분리되어 형성될 수도 있으며, 이 때에는 각 화소의 발광층은 서로 다른 색의 광을 방출할 수도 있다. 발광층(370) 위에는 전체적으로 캐소드(270)가 위치할 수 있다.
캐소드(270) 위에는 복수의 절연층(381, 382, 383)을 포함하는 봉지층(380)이 위치할 수 있다. 절연층(381)과 절연층(383)은 무기 절연 물질을 포함할 수 있고, 절연층(381)과 절연층(383) 사이에 위치하는 절연층(382)은 유기 절연 물질을 포함할 수 있다.
봉지층(380) 위에는 충진제를 포함하는 충진층(390)이 위치할 수 있다. 충진층(390) 위에는 절연 물질을 포함하는 덮개층(400), 그리고 복수의 색변환층(430a, 430b) 및 투과층(430c)이 위치할 수 있다.
투과층(430c)은 입사되는 광을 통과시킬 수 있다. 즉, 투과층(430c)은 청색 광일 수 있는 제1 색 광을 투과시킬 수 있다. 투과층(430c)은 제1 색 광을 투과시키는 폴리머 물질을 포함할 수 있다. 투과층(430c)이 위치하는 영역은 청색을 방출하는 발광 영역에 해당할 수 있고, 투과층(430c)은 별도의 반도체 나노 결정을 포함하지 않고 입사된 제1 색 광을 그대로 통과시킬 수 있다.
색변환층(430a, 430b)은 서로 다른 반도체 나노 결정을 포함할 수 있다. 예를 들어, 색변환층(430a)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제2 색 광으로 변환되어 방출될 수 있다. 색변환층(430b)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제3 색 광으로 변환되어 방출될 수 있다.
반도체 나노 결정은 입사되는 제1 색 광을 제2 색 광 또는 제3 색 광으로 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다.
양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
복수의 색변환층(430a, 430b) 및 투과층(430c) 위에는 절연층(440)이 위치하고 그 위에 복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460)가 위치할 수 있다.
컬러 필터(450a)는 제2 색 광을 나타낼 수 있고, 컬러 필터(450b)는 제3 색 광을 나타낼 수 있고, 컬러 필터(450c)는 제1 색 광을 나타낼 수 있다.
차광 부재(460)는 이웃한 컬러 필터(450a, 450b, 450c) 사이에 위치할 수 있다.
복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460) 위에는 기판(210)이 위치할 수 있다. 즉, 기판(110)과 기판(210) 사이에 복수의 색변환층(430a, 430b) 및 복수의 컬러 필터(450a, 450b, 450c)가 위치할 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 색변환층(430a, 430b) 및 투과층(430c)을 포함하는 대신 발광층(370)이 양자점을 포함할 수도 있다.
기판(110, 210)은 동일한 물질로 형성될 수 있다. 기판(110)에서는 봉지층(380)까지 형성하고, 기판(210)에는 컬러 필터(450a, 450b, 450c), 차광 부재(460), 절연층(440), 색변환층(430a, 430b), 투과층(430c), 및 덮개층(400)까지 형성할 수 있다. 그 후 충진층(390)을 이용하여 상하의 기판 구조물을 부착시켜 형성할 수 있다. 이 때, 충진층(390)의 외측 또는 내측에는 실런트를 더 포함하여 상하의 구조물이 부착되도록 할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 발광 표시 장치 110, 210: 기판
PXa, PXb, PXc: 화소 T1: 구동 트랜지스터
T2: 입력 트랜지스터 T3: 초기화 트랜지스터
Cst, Cst1, Cst2: 유지 커패서터 Cp: 기생 커패시턴스
EDa, EDb, EDc: 발광 다이오드 Cleda, Cledb, Cledc: 발광부 커패시터
151, 151-1: 스캔 신호선 171: 데이터선
172: 구동 전압선 173: 초기화 전압선
174: 구동 저전압선 155, 156, 157: 게이트 전극
125: 하부 유지 전극 175: 상부 유지 전극
191: 애노드 131, 132, 133: 반도체
120, 140, 160, 180: 절연층 126b, 176, 177, 178, 179: 연결 부재
185, 186, 351: 오프닝 194: 캐소드 연결부
270: 캐소드 350: 격벽
370: 발광층 380: 봉지층
381, 382, 383, 440: 절연층 390: 충진층
400: 덮개층 430a, 430b: 색변환층
430c: 투과층 450: 컬러 필터
460: 차광 부재

Claims (20)

  1. 제1 하부 유지 전극; 제1 구동 트랜지스터의 제1 게이트 전극; 및 제1 상부 유지 전극을 포함하는 제1 화소; 및
    상기 제1 화소에 인접하며, 제2 하부 유지 전극; 제2 구동 트랜지스터의 제2 게이트 전극; 및 제2 상부 유지 전극을 포함하는 제2 화소를 포함하며,
    평면도상 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 서로 마주보는 일측 변인 제1 변을 가지며,
    상기 제1 게이트 전극의 상기 제1 변은 평면도상 상기 제1 하부 유지 전극 또는 상기 제1 상부 유지 전극의 경계의 내측에 위치하고,
    상기 제2 게이트 전극의 상기 제1 변은 평면도상 상기 제2 하부 유지 전극 또는 상기 제2 상부 유지 전극의 경계의 내측에 위치하는 발광 표시 장치.
  2. 제1항에서,
    상기 제1 게이트 전극의 상기 제1 변은 평면도상 상기 제1 하부 유지 전극 및 상기 제1 상부 유지 전극의 경계의 내측에 위치하고,
    상기 제2 게이트 전극의 상기 제1 변은 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 내측에 위치하는 발광 표시 장치.
  3. 제2항에서,
    상기 제1 하부 유지 전극, 상기 제1 게이트 전극 및 상기 제1 상부 유지 전극은 순차적으로 중첩하여 제1 유지 커패시터를 형성하고,
    상기 제2 하부 유지 전극, 상기 제2 게이트 전극 및 상기 제2 상부 유지 전극은 순차적으로 중첩하여 제2 유지 커패시터를 형성하는 발광 표시 장치.
  4. 제3항에서,
    상기 제1 하부 유지 전극 및 상기 제2 하부 유지 전극의 위에는 제1 절연층 및 제2 절연층이 순차적으로 위치하고,
    상기 제2 절연층의 위에 상기 제1 게이트 전극 및 상기 제2 게이트 전극이 위치하며,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 위에는 제3 절연층이 위치하고,
    상기 제3 절연층의 위에 상기 제1 상부 유지 전극 및 상기 제2 상부 유지 전극이 위치하는 발광 표시 장치.
  5. 제1항에서,
    상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 하부 유지 전극의 일 변은 평면도상 상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 상부 유지 전극의 일 변보다 외측에 위치하고,
    상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 하부 유지 전극의 일 변은 평면도상 상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 상부 유지 전극의 일 변보다 외측에 위치하는 발광 표시 장치.
  6. 제5항에서,
    상기 제1 게이트 전극의 상기 제1 변에 대응하는 상기 제1 하부 유지 전극의 상기 일 변과 상기 제2 게이트 전극의 상기 제1 변에 대응하는 상기 제2 하부 유지 전극의 상기 일 변간의 간격은 1㎛ 이상인 발광 표시 장치.
  7. 제1항에서,
    상기 제1 화소는 제1 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터를 더 포함하고,
    상기 제2 화소는 제2 데이터선으로부터 데이터 전압을 전달받는 제2 입력 트랜지스터를 더 포함하며,
    상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하고,
    상기 제2 게이트 전극은 상기 제2 입력 트랜지스터와 연결되는 부분인 제2 돌출부를 포함하는 발광 표시 장치.
  8. 제7항에서,
    상기 제1 돌출부는 평면도상 상기 제1 하부 유지 전극 및 상기 제1 상부 유지 전극의 경계의 외측에 위치하고,
    상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치하는 발광 표시 장치.
  9. 제7항에서,
    상기 제1 돌출부는 평면도상 상기 제1 하부 유지 전극과 중첩하고, 상기 제1 상부 유지 전극의 경계 외측에 위치하며,
    상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치하는 발광 표시 장치.
  10. 제7항에서,
    상기 제1 돌출부는 평면도상 상기 제1 상부 유지 전극과 중첩하고, 상기 제1 하부 유지 전극의 경계 외측에 위치하며,
    상기 제2 돌출부는 평면도상 상기 제2 하부 유지 전극 및 상기 제2 상부 유지 전극의 경계의 외측에 위치하는 발광 표시 장치.
  11. 제10항에서,
    상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하며,
    상기 제1 연결 부재는 상기 제1 하부 유지 전극과 동일한 물질로 동일한 층에 위치하는 발광 표시 장치.
  12. 제7항에서,
    상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고,
    상기 제2 화소는 상기 제2 돌출부와 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하며,
    상기 제1 연결 부재 및 상기 제2 연결 부재는 상기 제1 상부 유지 전극 및 상기 제2 상부 유지 전극과 동일한 물질로 동일한 층에 위치하는 발광 표시 장치.
  13. 제1항에서,
    상기 제1 화소에 인접하며, 제3 하부 유지 전극; 제3 구동 트랜지스터의 제3 게이트 전극; 및 제3 상부 유지 전극을 포함하는 제3 화소를 포함하며,
    상기 제2 화소 및 상기 제3 화소는 상기 제1 화소를 기준으로 양측에 위치하는 발광 표시 장치.
  14. 제13항에서,
    평면도상 상기 제1 게이트 전극 및 상기 제3 게이트 전극은 각각 서로 마주보는 일측 변인 제2 변을 가지며,
    상기 제1 게이트 전극의 상기 제2 변은 평면도상 상기 제1 하부 유지 전극 또는 상기 제1 상부 유지 전극의 경계의 내측에 위치하고,
    상기 제3 게이트 전극의 상기 제2 변은 평면도상 상기 제3 하부 유지 전극 또는 상기 제3 상부 유지 전극의 경계의 내측에 위치하는 발광 표시 장치.
  15. 제14항에서,
    상기 제1 화소는 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터를 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하며,
    상기 제1 게이트 전극은 상기 제1 변을 포함하는 제1 부분과 상기 제2 변을 포함하는 제2 부분이 상기 돌출부를 통하여 연결되어 있는 발광 표시 장치.
  16. 제13항에서,
    상기 제1 화소는 제1 데이터선으로부터 데이터 전압을 전달받으며, 제1 반도체를 포함하는 제1 입력 트랜지스터를 더 포함하고,
    상기 제2 화소는 제2 데이터선으로부터 데이터 전압을 전달받으며, 제2 반도체를 포함하는 제2 입력 트랜지스터를 더 포함하고,
    상기 제3 화소는 제3 데이터선으로부터 데이터 전압을 전달받으며, 제3 반도체를 포함하는 제3 입력 트랜지스터를 더 포함하며,
    상기 제1 게이트 전극은 상기 제1 입력 트랜지스터와 연결되는 부분인 제1 돌출부를 포함하고,
    상기 제2 게이트 전극은 상기 제2 입력 트랜지스터와 연결되는 부분인 제2 돌출부를 포함하고,
    상기 제3 게이트 전극은 상기 제3 입력 트랜지스터와 연결되는 부분인 제3 돌출부를 포함하며,
    상기 제1 화소는 상기 제1 돌출부와 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고,
    상기 제2 화소는 상기 제2 돌출부와 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하고,
    상기 제3 화소는 상기 제3 돌출부와 상기 제3 입력 트랜지스터를 연결하는 제3 연결 부재를 더 포함하며,
    상기 제2 입력 트랜지스터에 포함되어 있는 상기 제2 반도체는 상기 제1 반도체로부터 먼 방향으로 꺾이면서 상기 제2 연결 부재와 연결되며,
    상기 제3 입력 트랜지스터에 포함되어 있는 상기 제3 반도체는 상기 제1 반도체로부터 먼 방향으로 꺾이면서 상기 제3 연결 부재와 연결되어 있는 발광 표시 장치.
  17. 제16항에서,
    상기 제1 반도체는 꺾이지 않고 일 방향으로 연장되어 있는 발광 표시 장치.
  18. 제1 구동 트랜지스터, 제1 유지 커패시터 및 제1 애노드를 포함하는 제1 화소; 및
    상기 제1 화소에 인접하며, 제2 구동 트랜지스터, 제2 유지 커패시터 및 제2 애노드를 포함하는 제2 화소를 포함하며,
    아래의 수식의 값이 0.1%이하인 발광 표시 장치.
    (C1+C2)/C3
    여기서, C1은 상기 제2 애노드와 상기 제1 구동 트랜지스터의 제1 게이트 전극 간의 커패시턴스이고, C2는 상기 제1 구동 트랜지스터의 제1 게이트 전극 및 상기 제2 구동 트랜지스터의 제2 게이트 전극 간의 커패시턴스이며, C3는 상기 제1 화소의 상기 제1 유지 커패시터의 커패시턴스이다.
  19. 제18항에서,
    상기 제1 화소는 데이터선으로부터 데이터 전압을 전달받는 제1 입력 트랜지스터, 및 상기 제1 구동 트랜지스터의 상기 제1 게이트 전극과 상기 제1 입력 트랜지스터를 연결하는 제1 연결 부재를 더 포함하고,
    상기 제2 화소의 상기 제2 유지 커패시터는 상기 제2 애노드와 전기적으로 연결되어 있는 상부 유지 전극을 포함하며,
    상기 C1은 상기 제2 애노드와 전기적으로 연결되어 있는 상기 상부 유지 전극과 상기 제1 연결 부재간의 커패시턴스인 발광 표시 장치.
  20. 제19항에서,
    상기 제2 화소는 데이터선으로부터 데이터 전압을 전달받는 제2 입력 트랜지스터, 및 상기 제2 구동 트랜지스터의 상기 제2 게이트 전극과 상기 제2 입력 트랜지스터를 연결하는 제2 연결 부재를 더 포함하고,
    상기 C2는 상기 제1 연결 부재 및 상기 제2 연결 부재 간의 커패시턴스인 발광 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656490B1 (ko) 2001-11-26 2006-12-12 삼성에스디아이 주식회사 풀칼라 유기전계 발광표시소자 및 그의 제조방법
KR20080050647A (ko) 2006-12-04 2008-06-10 삼성전자주식회사 표시 기판의 제조 방법
TWI407410B (zh) * 2009-04-29 2013-09-01 Innolux Corp 影像顯示系統
KR20160075891A (ko) * 2014-12-19 2016-06-30 삼성디스플레이 주식회사 유기 발광 표시 장치
US10084030B2 (en) 2016-04-29 2018-09-25 Lg Display Co., Ltd. Backplane substrate and organic light emitting diode display using the same
KR102559096B1 (ko) * 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR102572718B1 (ko) 2018-09-14 2023-08-31 삼성디스플레이 주식회사 컬러 필터 및 이를 포함하는 표시 장치
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KR20200051901A (ko) 2018-11-05 2020-05-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
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