KR20220072003A - 표시 장치 - Google Patents

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KR20220072003A
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light emitting
display area
scan
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이유진
전무경
정미혜
박희진
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삼성디스플레이 주식회사
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Abstract

본 발명은 스캔 구동부가 배치되는 영역에 화상을 표시하는 화소들을 배치하여, 화상을 표시하지 않는 비표시 영역의 면적을 줄임으로써, 화상을 표시하는 표시 영역의 면적을 넓힐 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 제1 표시 영역과 상기 제1 표시 영역의 주변에 배치되는 제2 표시 영역을 포함하는 기판, 상기 제1 표시 영역에 배치되는 제1 화소, 상기 제2 표시 영역에 배치되는 제2 화소, 및 상기 제2 표시 영역에 배치되며 상기 제1 화소와 상기 제2 화소에 스캔 신호들을 인가하는 스캔 스테이지들을 구비한다. 상기 제1 화소는 제1 화소 트랜지스터를 포함하는 제1 화소 구동부와 상기 제1 화소 구동부에 연결되는 제2 화소 발광부를 포함한다. 상기 제2 화소는 제2 화소 트랜지스터를 포함하는 제2 화소 구동부와 상기 제2 화소 구동부에 연결되는 제2 화소 발광부를 포함한다. 상기 제2 화소 구동부는 상기 스캔 스테이지들 중에서 일 방향으로 인접한 스캔 스테이지들 사이에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
발광 표시 장치는 화상을 표시하는 화소들을 포함하는 표시 영역과 화상을 표시하지 않으며, 화소들을 구동하기 위한 스캔 구동부가 배치되는 비표시 영역을 포함할 수 있다. 최근에는 비표시 영역의 면적을 줄임으로써 표시 영역의 면적을 넓힐 수 있는 표시 장치가 요구되고 있다.
본 발명이 해결하고자 하는 과제는 스캔 구동부가 배치되는 영역에 화상을 표시하는 화소들을 배치하여, 화상을 표시하지 않는 비표시 영역의 면적을 줄임으로써, 화상을 표시하는 표시 영역의 면적을 넓힐 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 표시 영역과 상기 제1 표시 영역의 주변에 배치되는 제2 표시 영역을 포함하는 기판, 상기 제1 표시 영역에 배치되는 제1 화소, 상기 제2 표시 영역에 배치되는 제2 화소, 및 상기 제2 표시 영역에 배치되며 상기 제1 화소와 상기 제2 화소에 스캔 신호들을 인가하는 스캔 스테이지들을 구비한다. 상기 제1 화소는 제1 화소 트랜지스터를 포함하는 제1 화소 구동부와 상기 제1 화소 구동부에 연결되는 제2 화소 발광부를 포함한다. 상기 제2 화소는 제2 화소 트랜지스터를 포함하는 제2 화소 구동부와 상기 제2 화소 구동부에 연결되는 제2 화소 발광부를 포함한다. 상기 제2 화소 구동부는 상기 스캔 스테이지들 중에서 일 방향으로 인접한 스캔 스테이지들 사이에 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판, 상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역, 및 상기 기판의 제1 측면부와 상기 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소, 및 상기 제1 화소와 상기 제2 화소에 스캔 신호들을 인가하는 스캔 스테이지들을 포함하는 제2 표시 영역을 구비한다. 상기 스캔 스테이지들 중에서 상기 제1 측면부의 스캔 스테이지의 가로 길이는 상기 코너부의 스캔 스테이지의 가로 길이보다 길다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 제1 표시 영역과 비표시 영역 사이에 배치되는 제2 표시 영역은 제2 화소들을 포함하여 화상을 표시하는 제2 화소들뿐만 아니라, 제1 표시 영역의 제1 화소들과 제2 표시 영역의 제2 화소들에 스캔 신호들과 발광 신호들을 인가하는 스캔 구동부와 발광 구동부를 포함하므로, 표시 영역의 면적을 넓힐 수 있다. 또한, 비표시 영역에 스캔 구동부와 발광 구동부가 배치되지 않으므로, 비표시 영역의 면적을 줄일 수 있다.
일 실시예에 따른 표시 장치에 의하면, 제2 화소의 제2 화소 구동부와 제2 화소 발광부는 서로 떨어져 배치되나, 연결 배선에 의해 연결될 수 있다. 특히, 제2 화소 구동부는 서로 인접한 스캔 스테이지들 사이 또는 서로 인접한 발광 스테이지들 사이에 배치될 수 있다. 이 경우, 제2 화소 발광부는 서로 인접한 스캔 스테이지들 중 어느 하나 또는 서로 인접한 발광 스테이지들 중 어느 하나에 배치될 수 있다. 이로 인해, 제2 화소마다 제2 화소 구동부와 제2 화소 발광부 간의 이격 거리의 편차를 최소화할 수 있다. 따라서, 제2 화소마다 제2 화소 구동부와 제2 화소 발광부를 연결하는 연결 배선의 배선 저항 차이로 인하여, 제2 화소 발광부들 사이에 계조 차이 또는 휘도 차이가 발생하는 것을 최소화하거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 4는 일 실시예에 따른 표시 패널의 제1 측면부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다.
도 5는 도 4의 제1 표시 영역의 제1 화소의 제1 서브 화소의 일 예를 보여주는 회로도이다.
도 6은 도 4의 스캔 스테이지의 일 예를 보여주는 예시 도면이다.
도 7은 도 4의 발광 스테이지의 일 예를 보여주는 예시 도면이다.
도 8a는 도 4의 제1 화소들의 일 예를 보여주는 레이아웃 도이다.
도 8b는 도 4의 제1 화소들의 또 다른 예를 보여주는 레이아웃 도이다.
도 8c는 도 4의 제1 화소들의 또 다른 예를 보여주는 레이아웃 도이다.
도 9는 도 8a의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10은 도 4의 제2 표시 영역의 일 예를 상세히 보여주는 예시 도면이다.
도 11은 도 10의 제2 표시 영역의 제2 화소들의 제2 화소 구동부들과 제2 화소 발광부들의 일 예를 상세히 보여주는 레이아웃 도이다.
도 12는 도 11의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 13a는 도 11의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 13b는 도 11의 Ⅷ-Ⅷ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14는 도 11의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15는 도 11의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16은 도 10의 제2 표시 영역의 제2 화소들의 제2 화소 구동부들과 제2 화소 발광부들의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 17은 도 16의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18은 도 16의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19는 일 실시예에 따른 표시 패널의 제1 코너부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다.
도 20은 일 실시예에 따른 표시 패널의 제1 코너부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다.
도 21은 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 22는 또 다른 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 23은 또 다른 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 24는 일 실시예에 따른 표시 패널의 제1 코너부에 배치된 제1 내지 제3 표시 영역들과 비표시 영역을 상세히 보여주는 레이아웃 도이다.
도 25는 도 24의 제3 표시 영역의 일 예를 보여주는 레이 아웃도이다.
도 26은 도 25의 Ⅸ-Ⅸ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100)을 포함한다.
본 명세서에서, 제1 방향(X축 방향)은 표시 패널(100)의 단변 방향으로, 예를 들어 표시 패널(100)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 패널(100)의 장변 방향으로, 예를 들어 표시 패널(100)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 패널(100)의 두께 방향일 수 있다.
표시 패널(100)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(100)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다. 메인 영역(MA)은 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)를 포함할 수 있다.
전면부(FS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 전면부(FS)는 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 전면부(FS)에서 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전면부(FS)는 평탄하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 전면부(FS)는 곡면을 포함할 수 있다.
제1 측면부(SS1)는 전면부(FS)의 좌측으로부터 연장될 수 있다. 제1 측면부(SS1)는 전면부(FS)의 좌측의 제1 벤딩 라인(BL1)을 따라 구부러지며, 제1 곡률을 가질 수 있다.
제2 측면부(SS2)는 전면부(FS)의 우측으로부터 연장될 수 있다. 제2 측면부(SS2)는 전면부(FS)의 우측의 제2 벤딩 라인(BL2)을 따라 구부러지며, 제2 곡률을 가질 수 있다. 제2 곡률은 제1 곡률과 실질적으로 동일하거나 상이할 수 있다.
도 1에서는 메인 영역(MA)이 전면부(FS)로부터 제1 곡률로 구부러지는 제1 측면부(SS1)와 전면부(FS)로부터 제2 곡률로 구부러지는 제2 측면부(SS2)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 메인 영역(MA)은 평탄하게 형성되는 전면부(FS)만을 포함할 수 있다.
서브 영역(SBA)은 전면부(FS)의 하측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 전면부(FS)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 전면부(FS)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다. 서브 영역(SBA)은 구부러질 수 있으며, 전면부(FS)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 전면부(FS)와 중첩할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 전개도이다. 도 2에는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 상태의 표시 장치(10)가 나타나 있다.
도 2를 참조하면, 표시 패널(100)은 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)를 포함할 수 있다. 제1 측면부(SS1)는 제1 코너부(CS1)와 제4 코너부(CS4)를 포함하며, 제2 측면부(SS2)는 제2 코너부(CS2)와 제3 코너부(CS3)를 포함할 수 있다.
제1 코너부(CS1)는 제1 측면부(SS1)의 하측에 배치되며, 제2 코너부(CS2)는 제2 측면부(SS2)의 하측에 배치될 수 있다. 제3 코너부(CS3)는 제2 측면부(SS2)의 상측에 배치되며, 제4 코너부(CS4)는 제1 측면부(SS1)의 상측에 배치될 수 있다.
제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 화소들을 포함하여 화상을 표시하는 영역을 가리킨다. 비표시 영역(NDA)은 화소들을 포함하지 않아 화상을 표시하지 않는 영역을 가리킨다. 비표시 영역(NDA)에는 화소들을 구동하기 위한 전원 배선이 배치될 수 있다.
제1 표시 영역(DA1)은 표시 패널(100)의 메인 표시 영역일 수 있다. 제1 표시 영역(DA1)은 전면부(FS), 제1 측면부(SS1)의 일부 영역, 및 제2 측면부(SS2)의 일부 영역을 포함할 수 있다. 제1 측면부(SS1)의 일부 영역은 전면부(FS)의 좌측으로부터 연장된 영역을 가리키며, 제2 측면부(SS2)의 일부 영역은 전면부(FS)의 우측으로부터 연장된 영역을 가리킨다. 제1 표시 영역(DA1)은 전면부(FS)의 대부분의 영역을 차지할 수 있다. 제1 표시 영역(DA1)의 코너들 각각은 소정의 곡률로 둥글게 형성될 수 있다.
제2 표시 영역(DA2)은 표시 패널(100)의 보조 표시 영역일 수 있다. 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도와 다를 수 있다. 예를 들어, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)을 보조하는 역할을 하므로, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(도 4의 PX2)들의 개수(Pixels Per Inch)는 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(도 4의 PX1)들의 개수보다 적을 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도와 실질적으로 동일할 수 있다. 예를 들어, 단위 면적은 제1 방향(X축 방향)으로 1 인치, 제2 방향(Y축 방향)으로 1 인치에 해당하는 정사각형의 면적일 수 있으나, 이에 한정되지 않는다.
제2 표시 영역(DA2)은 제1 측면부(SS1)의 또 다른 일부 영역과 제2 측면부(SS2)의 또 다른 일부 영역을 포함할 수 있다. 제1 측면부(SS1)의 또 다른 일부 영역은 제1 측면부(SS1)의 일부 영역으로부터 연장된 영역을 가리키며, 제2 측면부(SS2)의 또 다른 일부 영역은 제2 측면부(SS2)의 일부 영역으로부터 연장된 영역을 가리킨다.
비표시 영역(NDA)은 표시 패널(100)의 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 제1 표시 영역(DA1)의 하측 바깥쪽과 상측 바깥쪽, 및 제2 표시 영역(DA2)의 좌측 바깥쪽과 우측 바깥쪽에 배치될 수 있다. 비표시 영역(NDA)은 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)에 배치될 수 있다.
서브 영역(SBA)은 벤딩부(BA)과 패드부(PDA)를 포함할 수 있다. 벤딩부(BA)은 도 2와 같이 구부러질 수 있다. 벤딩부(BA)은 전면부(FS)의 하측에서 제3 벤딩 라인(BL3)을 따라 구부러질 수 있다. 패드부(PDA)은 벤딩부(BA)의 하측에서 제4 벤딩 라인(BL4)을 따라 구부러질 수 있다.
패드부(PDA)에는 표시 구동 회로(200)와 표시 회로 보드(300)가 배치될 수 있다. 표시 구동 회로(200)는 패드부(PDA)에 COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있다. 패드부(PDA)는 패드(DP)들을 포함할 수 있다. 표시 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패널(100)의 서브 영역(SBA)의 패드(DP)들 상에 부착될 수 있다.
제1 표시 영역(DA1)에서 스캔 배선(SL)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 표시 영역(DA1)에서 데이터 배선(DL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 연장될 수 있다. 제1 표시 영역(DA1)에서 데이터 배선(DL)들은 스캔 배선(SL)들과 교차할 수 있다.
표시 구동 회로(200)는 표시 회로 보드(300)를 통해 디지털 비디오 데이터, 제어 신호들, 및 전원 전압들을 공급받고, 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(200)는 표시 패널(100)의 서브 영역(SBA)에 부착될 수 있다. 또는, 표시 구동 회로(200)는 표시 회로 보드(300)에 부착될 수 있다.
표시 회로 보드(300)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다. 표시 회로 보드(300)는 표시 패널(100)의 서브 영역(SBA) 상에 부착될 수 있다.
도 2와 같이, 표시 패널(100)의 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)는 영상을 표시하는 표시 영역들(DA1, DA2)을 포함하므로, 사용자는 표시 패널(100)의 전면부(FS)뿐만 아니라, 측면부들(SS1, SS2)에 표시되는 영상을 볼 수 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 3에는 도 1의 Ⅰ-Ⅰ’를 따라 절단한 표시 장치(10)의 일 예가 나타나 있다.
도 3을 참조하면, 표시 장치(10)는 표시 패널(100) 이외에 커버 윈도우(CW)와 편광 필름(PF)을 더 포함할 수 있다. 표시 패널(100)은 기판(SUB), 표시층(DISL), 센서 전극층(SENL)을 포함할 수 있다. 편광 필름(PF)은 표시 패널(100) 상에 배치되고, 커버 윈도우(CW)는 편광 필름(PF) 상에 배치될 수 있다.
기판(SUB) 상에는 표시층(DISL)이 배치될 수 있다. 표시층(DISL)은 표시 영역들(도 2의 DA1, DA2)과 비표시 영역(NDA)을 포함할 수 있다. 표시층(DISL)은 박막 트랜지스터층(도 9의 TFTL), 광을 발광하는 발광 소자들이 배치되는 발광 소자층(도 9의 EML), 및 발광 소자층을 봉지하기 위한 봉지층(도 9의 TFE)을 포함할 수 있다.
표시층(DISL) 상에는 센서 전극층(SENL)이 배치될 수 있다. 센서 전극층(SENL)은 센서 전극들을 포함할 수 있다. 센서 전극층(SENL)은 센서 전극들을 이용하여 사람 또는 물체의 터치를 감지할 수 있다.
센서 전극층(SENL) 상에는 편광 필름(PF)이 배치될 수 있다. 편광 필름(PF)은 제1 베이스 부재, 선편광판, λ/4 판(quarter-wave plate) 및/또는 λ/2 판(half-wave plate)과 같은 위상지연필름, 및 제2 베이스 부재를 포함할 수 있다. 예를 들어, 센서 전극층(SENL) 상에는 제1 베이스 부재, 선편광판, λ/4 판, λ/2 판, 및 제2 베이스 부재가 순차적으로 적층될 수 있다.
편광 필름(PF) 상에는 커버 윈도우(CW)가 배치될 수 있다. 커버 윈도우(CW)는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 편광 필름(PF) 상에 부착될 수 있다. 커버 윈도우(CW)는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다.
벤딩부(BA)은 제3 벤딩 라인(BL3)에서 벤딩되며, 패드부(PDA)는 제4 벤딩 라인(BL4)에서 벤딩되어 전면부(FS)의 하면 상에 배치될 수 있다. 패드부(PDA)는 접착 부재(ADH)에 의해 전면부(FS)의 하면에 부착될 수 있다. 접착 부재(ADH)는 압력 민감 점착제(pressure sensitive adhesive)일 수 있다.
도 4는 일 실시예에 따른 표시 패널의 제1 측면부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다. 도 4에는 도 2의 A 영역의 레이아웃이 나타나 있다.
도 4를 참조하면, 제1 표시 영역(DA1)은 제1 화소(PX1)들을 포함한다. 제1 화소(PX1)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 매트릭스 형태로 배열될 수 있다. 제1 화소(PX1)들 각각은 소정의 광을 발광하는 제1 화소 발광부(도 8a 내지 도 8c의 PEU1)와 제1 화소 발광부(도 8a 내지 도 8c의 PEU1)의 제1 화소 전극(도 9의 171)에 구동 전류 또는 구동 전압을 인가하는 제1 화소 구동부(도 8a 내지 도 8c의 PDU1)를 포함할 수 있다. 제1 화소(PX1)들 각각의 제1 화소 구동부(도 8a 내지 도 8c의 PDU1)와 제1 화소 발광부(도 8a 내지 도 8c의 PEU1)에 대한 설명은 도 8a 내지 도 8c를 결부하여 후술한다.
제2 표시 영역(DA2)은 제2 화소(PX2)들, 스캔 구동부(SDU), 발광 구동부(EDU), 스캔 제어 배선들(SCL), 및 발광 제어 배선들(ECL)을 포함한다.
스캔 구동부(SDU)는 복수의 스캔 스테이지(SST)들을 포함할 수 있다. 복수의 스캔 스테이지(SST)들 각각은 스캔 제어 배선들(SCL)에 연결될 수 있다. 복수의 스캔 스테이지(SST)들 각각은 스캔 제어 배선들(SCL)의 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 배선들(도 6의 SLk, SLk+1)에 출력할 수 있다.
제1 측면부(SS1)에서 스캔 스테이지(SST)들은 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 측면부(SS1)에서 스캔 스테이지(SST)들 각각의 가로 길이(H1)는 세로 길이(V1)보다 길 수 있다. 제1 측면부(SS1)에서 스캔 스테이지(SST)들 각각의 가로 길이(H1)는 제1 방향(X축 방향)의 길이이고, 세로 길이(V1)는 제2 방향(Y축 방향)의 길이일 수 있다.
제1 측면부(SS1)에서 스캔 제어 배선들(SCL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 스캔 제어 배선들(SCL)은 제1 방향(X축 방향)에서 스캔 구동부(SDU)와 발광 구동부(EDU) 사이에 배치될 수 있다. 스캔 제어 배선들(SCL)은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 스캔 제어 배선들(SCL)은 표시 구동 회로(200)로부터 스캔 제어 신호들을 공급받을 수 있다. 스캔 제어 신호들은 스캔 클럭 신호들과 스캔 스타트 신호를 포함할 수 있다.
발광 구동부(EDU)는 스캔 구동부(SDU)보다 표시 패널(100)의 외곽에 배치될 수 있다. 발광 구동부(EDU)는 스캔 구동부(SDU)보다 비표시 영역(NDA)에 가깝게 배치될 수 있다.
발광 구동부(EDU)는 복수의 발광 스테이지(EST)들을 포함할 수 있다. 복수의 발광 스테이지(EST)들 각각은 발광 제어 배선들(ECL)에 연결될 수 있다. 복수의 발광 스테이지(EST)들 각각은 발광 제어 배선들(ECL)의 발광 제어 신호에 따라 발광 신호들을 생성하여 발광 배선들(도 7의 ELk, ELk+1)에 출력할 수 있다.
제1 측면부(SS1)에서 발광 스테이지(EST)들은 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 측면부(SS1)에서 발광 스테이지(EST)들 각각의 가로 길이(H2)는 세로 길이(V2)보다 길 수 있다. 제1 측면부(SS1)에서 발광 스테이지(EST)들 각각의 가로 길이(H2)는 제1 방향(X축 방향)의 길이이고, 세로 길이(V2)는 제2 방향(Y축 방향)의 길이일 수 있다.
제1 측면부(SS1)에서 발광 제어 배선들(ECL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 발광 제어 배선들(ECL)은 제1 방향(X축 방향)에서 발광 구동부(EDU)와 비표시 영역(NDA) 사이에 배치될 수 있다. 발광 제어 배선들(ECL)은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 발광 제어 배선들(ECL)들은 표시 구동 회로(200)로부터 발광 제어 신호들을 공급받을 수 있다. 발광 제어 신호들은 발광 클럭 신호들과 발광 스타트 신호를 포함할 수 있다.
제2 화소(PX2)들 각각은 소정의 광을 발광하는 제2 화소 발광부(PEU2)와 제2 화소 발광부(PEU2)의 제2 화소 전극(도 12의 171’)에 구동 전류 또는 구동 전압을 인가하는 제2 화소 구동부(PDU2)를 포함할 수 있다. 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)는 서로 떨어져 배치될 수 있다. 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)는 연결 배선(도 10의 CL1/CL2/CL3)에 의해 연결될 수 있다.
제2 화소 발광부(PEU2)들은 제1 방향(X축 방향)에서 제1 간격으로 배치될 수 있다. 제2 화소 발광부(PEU2)들은 제2 방향(Y축 방향)에서 제2 간격으로 배치될 수 있다. 제2 간격은 제1 간격과 실질적으로 동일하거나 상이할 수 있다.
제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 중 적어도 하나의 발광 제어 배선과 중첩할 수 있다. 제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 발광 스테이지(EST)들 중 어느 한 발광 스테이지(EST)와 중첩할 수 있다. 제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 중 적어도 하나의 발광 제어 배선 및 발광 스테이지(EST)들 중 어느 한 발광 스테이지(EST)와 중첩할 수 있다.
제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL) 중 적어도 하나의 스캔 제어 배선과 중첩할 수 있다. 제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 스캔 스테이지(SST)들 중 어느 한 스캔 스테이지(SST)와 중첩할 수 있다. 제2 화소 발광부(PEU2)는 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL), 스캔 스테이지(SST)들, 발광 제어 배선들(ECL), 및 발광 스테이지(EST)와 중첩하지 않을 수 있다.
제2 화소 구동부(PDU2)들 중 일부는 제2 방향(Y축 방향)에서 인접한 스캔 스테이지(SST)들 사이에 배치될 수 있다. 제2 화소 구동부(PDU2)들 중 또 다른 일부는 제2 방향(Y축 방향)에서 인접한 발광 스테이지(EST)들 사이에 배치될 수 있다. 제2 화소 구동부(PDU2)들은 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 및 스캔 제어 배선들(SCL)과 중첩하지 않을 수 있다.
도 4와 같이, 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)는 서로 떨어져 배치되나, 연결 배선(도 10의 CL1/CL2/CL3)에 의해 연결될 수 있다. 특히, 제2 화소 구동부(PDU2)는 제2 방향(Y축 방향)에서 인접한 스캔 스테이지(SST)들 사이 또는 제2 방향(Y축 방향)에서 인접한 발광 스테이지(EST)들 사이에 배치될 수 있다. 이 경우, 제2 화소 발광부(PEU2)는 제2 방향(Y축 방향)에서 인접한 스캔 스테이지(SST)들 중 어느 하나 또는 제2 방향(Y축 방향)에서 인접한 발광 스테이지(EST)들 중 어느 하나에 배치될 수 있다. 이로 인해, 제2 화소(PX2)마다 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2) 간의 이격 거리의 편차를 최소화할 수 있다. 따라서, 제2 화소(PX2)마다 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)를 연결하는 연결 배선(도 10의 CL1/CL2/CL3)의 배선 저항 차이로 인하여, 제2 화소 발광부(PEU2)들 사이에 계조 차이 또는 휘도 차이가 발생하는 것을 최소화하거나 방지할 수 있다.
비표시 영역(NDA)은 제1 전원 배선(VSL)과 제1 댐(DAM1)을 포함한다.
제1 측면부(SS1)에서 제1 전원 배선(VSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 배선(VSL)은 제1 방향(X축 방향)에서 발광 제어 배선들(ECL)과 제1 댐(DAM1) 사이에 배치될 수 있다. 제1 전원 배선(VSL)은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 제1 전원 배선(VSL)은 표시 구동 회로(200)로부터 제1 전원 전압을 공급받을 수 있다. 제1 전원 배선(VSL)은 제1 화소 발광부(PEU1)의 공통 전극(도 9의 173) 및 제2 화소 발광부(PEU2)의 공통 전극(도 12의 173’)에 전기적으로 연결되므로, 제1 전원 전압은 제1 화소 발광부(PEU1)의 공통 전극(도 9의 173) 및 제2 화소 발광부(PEU2)의 공통 전극(도 12의 173’)에 공급될 수 있다.
제1 댐(DAM1)은 봉지층(도 9의 TFE)의 봉지 유기막(도 9의 TFE2)이 표시 패널(100)의 가장자리로 넘쳐 흐르는 것을 방지하기 위한 것이다. 제1 측면부(SS1)에서 제1 댐(DAM1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 댐(DAM1)은 표시 패널(100)의 가장자리에 배치될 수 있다.
한편, 제2 측면부(SS2)의 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 비표시 영역(NDA)은 도 4를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다. 다만, 제1 측면부(SS1)와 제2 측면부(SS2)의 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)의 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 비표시 영역(NDA)은 도 4의 실시예와 차이가 있으므로, 도 19 및 도 20을 결부하여 후술한다.
도 4와 같이, 제2 표시 영역(DA2)은 화상을 표시하는 제2 화소(PX2)들뿐만 아니라, 제1 표시 영역(DA1)의 제1 화소(PX1)들과 제2 표시 영역(DA2)의 제2 화소(PX2)들에 스캔 신호들과 발광 신호들을 인가하는 스캔 구동부(SDU)와 발광 구동부(EDU)를 포함하므로, 표시 영역의 면적을 넓힐 수 있다. 또한, 비표시 영역(NDA)에 스캔 구동부(SDU)와 발광 구동부(EDU)가 배치되지 않으므로, 비표시 영역(NDA)의 면적을 줄일 수 있다.
도 5는 도 4의 제1 표시 영역의 제1 화소의 제1 서브 화소의 일 예를 보여주는 회로도이다.
도 5를 참조하면, 제1 화소(도 4의 PX1)의 제1 서브 화소(SP1)는 스캔 배선(SL)들 중 어느 두 개, 발광 배선(EL)들 중 어느 하나, 및 데이터 배선(DL)들 중 어느 하나에 연결될 수 있다. 예를 들어, 도 5와 같이 제1 서브 화소(SP1)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 발광 배선(EL), 및 데이터 배선(DL)에 접속될 수 있다. 일 실시예에서, 기입 스캔 배선(GWL)과 제어 스캔 배선(GCL)은 도 6의 제k 스캔 배선(SLk)이고, 초기화 스캔 배선(GIL)은 도 6의 제k-1 스캔 배선(SLk-1)일 수 있으나, 이에 한정되지 않는다. 또한, 발광 배선(EL)은 도 6의 제k 발광 배선(ELk)일 수 있으나, 이에 한정되지 않는다.
제1 서브 화소(SP1)는 도 5와 같이 발광 소자(Light Emitting Element, LEL)를 갖는 제1 서브 화소 발광부(SPEU1)와 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 갖는 제1 서브 화소 구동부(SPDU1)를 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어한다.
발광 소자(LEL)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LEL)의 발광량은 구동 전류에 비례할 수 있다.
발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LEL)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제1 전원 배선(VSL)에 접속될 수 있다. 발광 소자(LEL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 5에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
한편, 제1 화소(PX1)는 도 8a 내지 도 8c와 같이 복수의 서브 화소들을 포함할 수 있다. 이 경우, 제1 화소(PX1)의 나머지 서브 화소들 역시 도 5를 결부하여 설명한 바와 실질적으로 동일할 수 있다.
도 6은 도 4의 스캔 스테이지의 일 예를 보여주는 회로도이다.
도 6을 참조하면, 스캔 스테이지(SST)는 제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2)를 포함할 수 있다.
제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2)는 스캔 신호들을 순차적으로 출력할 수 있다. 예를 들어, 제1 서브 스캔 스테이지(SST1)는 제k+1 스캔 배선(SLk-1)에 접속되어 제k-1 스캔 신호를 출력할 수 있다. 제2 서브 스캔 스테이지(SST2)는 제k 스캔 배선(SLk)에 접속되어 제k 스캔 신호를 출력할 수 있다.
제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2)는 스캔 제어 배선들(SCL)에 연결될 수 있다. 스캔 제어 배선들(SCL)은 스캔 스타트 신호가 인가되는 스캔 스타트 신호 배선, 스캔 클럭 신호들이 인가되는 스캔 클럭 배선들(SCL1, SCL2), 제1 게이트 온 전압 배선(VGHL1), 및 제1 게이트 오프 전압 배선(VGLL1)을 포함할 수 있다. 도 6에서는 설명의 편의를 위해 스캔 스타트 신호 배선은 생략하였다.
제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2) 각각은 도 6과 같이 제1 풀-업 노드(NQ1), 제1 풀-다운 노드(NQB1), 제1 풀-업 노드(NQ1)가 제1 게이트 온 전압을 갖는 경우 턴-온되는 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 노드(NQB1)가 제1 게이트 온 전압을 갖는 경우 턴-온되는 제1 풀-다운 트랜지스터(TD1), 및 제1 풀-업 노드(NQ1)와 제1 풀-다운 노드(NQB1)의 충방전을 제어하기 위한 제1 노드 제어부(NC1)를 포함한다.
제1 노드 제어부(NC1)는 제1 스타트 단자(STR1), 제1 리셋 단자(RT1), 제1 게이트 온 전압 단자(VGHT1), 제1 게이트 오프 전압 단자(VGLT1), 제1 클럭 단자(CT1), 및 제1 출력 단자(OT1)를 포함한다. 제1 스타트 단자(STR1)는 스캔 스타트 신호가 인가되는 스캔 스타트 배선 또는 전단 스테이지의 출력 신호가 인가되는 제1 전단 캐리 배선(PCL1)에 접속될 수 있다. 제1 리셋 단자(RT1)는 후단 스테이지의 출력 신호가 입력되는 제1 후단 캐리 배선(RCL1)에 접속될 수 있다. 제1 게이트 온 전압 단자(VGHT1)는 제1 게이트 온 전압이 인가되는 제1 게이트 온 전압 배선(VGHL1)에 접속될 수 있다. 제1 게이트 오프 전압 단자(VGLT1)는 게이트 오프 전압이 인가되는 제1 게이트 오프 전압 배선(VGLL1)에 접속될 수 있다. 제1 게이트 온 전압은 제1 레벨 전압이고, 제1 게이트 오프 전압은 제2 레벨 전압일 수 있다. 제1 노드 제어부(NC1)는 복수의 박막 트랜지스터들을 포함할 수 있다.
제1 클럭 단자(CT1)는 스캔 클럭 신호가 인가되는 제1 스캔 클럭 배선(SCL1)과 제2 스캔 클럭 신호가 인가되는 제2 스캔 클럭 배선(SCL2) 중 어느 하나에 접속될 수 있다. 스테이지들(SST1, SST2)은 제1 스캔 클럭 배선(SCL1)과 제2 스캔 클럭 배선(SCL2)에 교번하여 접속될 수 있다. 예를 들어, 제1 서브 스캔 스테이지(SST1)의 제1 클럭 단자(CT1)가 제1 스캔 클럭 배선(SCL1)에 접속되는 경우, 제k+1 스캔 스테이지(SST2)의 제1 클럭 단자(CT1)는 제2 스캔 클럭 배선(SCL2)에 접속될 수 있다. 도 6에서는 제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2)가 두 개의 스캔 클럭 배선들(SCL1, SCL2)에 교번하여 접속되는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2)는 3 개 이상의 스캔 클럭 배선들에 교번하여 접속될 수 있다.
제1 출력 단자(OT1)는 스캔 배선들(SLk, SLk+1) 중 어느 하나에 접속될 수 있다. 스테이지들(SST1, SST2)은 스캔 배선들(SLk, SLk+1)에 순차적으로 접속될 수 있다. 예를 들어, 제k 스테이지(SST1)의 제1 출력 단자(OT1)는 제k 스캔 배선(SLk)에 접속되고, 제k+1 스테이지(SST2)의 제1 출력 단자(OT1)는 제k+1 스캔 배선(SLk+1)에 접속될 수 있다.
또한, 도 6에서는 제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2) 각각의 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 및 제1 노드 제어부(NC1)의 복수의 트랜지스터들이 P 타입 MOSFET으로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 제1 서브 스캔 스테이지(SST1)와 제2 서브 스캔 스테이지(SST2) 각각의 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 및 제1 노드 제어부(NC1)의 복수의 트랜지스터들은 N 타입 MOSFET으로 형성될 수도 있다.
도 7은 도 4의 발광 스테이지의 일 예를 보여주는 회로도이다.
도 7을 참조하면, 발광 스테이지(EST)는 제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2)를 포함할 수 있다.
제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2)는 발광 신호들을 순차적으로 출력할 수 있다. 예를 들어, 제1 서브 발광 스테이지(EST1)는 제k-1 발광 배선(ELk-1)에 접속되어 제k-1 발광 신호를 출력할 수 있다. 제2 서브 발광 스테이지(EST2)는 제k 발광 배선(ELk)에 접속되어 제k 발광 신호를 출력할 수 있다.
제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2)는 발광 제어 배선들(ECL)에 연결될 수 있다. 발광 제어 배선들(ECL)은 발광 스타트 신호가 인가되는 발광 스타트 신호 배선, 발광 클럭 신호들이 인가되는 발광 클럭 배선들(ECL1, ECL2), 제2 게이트 온 전압 배선(VGHL2), 및 제2 게이트 오프 전압 배선(VGLL2)을 포함한다. 도 6에서는 설명의 편의를 위해 발광 스타트 신호 배선은 생략하였다.
제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2) 각각은 도 7과 같이 제2 풀-업 노드(NQ2), 제2 풀-다운 노드(NQB2), 제2 풀-업 노드(NQ2)가 제2 게이트 온 전압을 갖는 경우 턴-온되는 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 노드(NQB2)가 제2 게이트 온 전압을 갖는 경우 턴-온되는 제2 풀-다운 트랜지스터(TD2), 및 제2 풀-업 노드(NQ2)와 제2 풀-다운 노드(NQB2)의 충방전을 제어하기 위한 제2 노드 제어부(NC2)를 포함한다.
제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2)는 스캔 스타트 신호와 다른 발광 스타트 신호, 스캔 클럭 신호들과 다른 발광 클럭 신호들을 입력 받기 때문에, 스캔 신호들과 다른 발광 신호들을 출력하는 것에서 도 6을 결부하여 설명한 제1 서브 스캔 스테이지(SST1) 및 제2 서브 스캔 스테이지(SST2)와 차이가 있다. 그러므로, 도 7에서는 제1 서브 발광 스테이지(EST1)와 제2 서브 발광 스테이지(EST2)에 대한 설명은 생략한다.
도 8a는 도 4의 제1 화소들의 일 예를 보여주는 레이아웃 도이다.
도 8a를 참조하면, 제1 화소(PX1)들 각각은 제1 화소 구동부(PDU1)와 제1 화소 발광부(PEU1)를 포함한다. 제1 화소 구동부(PDU1)는 제1 내지 제4 서브 화소 구동부들(SPDU1, SPDU2, SPDU3, SPDU4)을 포함하고, 제1 화소 발광부(PEU1)는 제1 내지 제4 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4)을 포함할 수 있다. 제1 내지 제4 서브 화소 구동부들(SPDU1, SPDU2, SPDU3, SPDU4) 각각은 도 5의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 커패시터(C1)를 포함할 수 있다. 제1 내지 제4 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4) 각각은 도 5의 발광 소자(LEL)를 포함할 수 있다.
제1 화소(PX1)들 각각은 제1 내지 제4 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 내지 제4 서브 화소들(SP1, SP2, SP3, SP4)은 제1 방향(X축 방향)으로 순차적으로 배열될 수 있다. 제1 서브 화소(SP1)들과 제3 서브 화소(SP3)들은 제2 방향(Y축 방향)에서 교번하여 배치될 수 있다. 제2 서브 화소(SP2)들과 제4 서브 화소(SP4)들은 제2 방향(Y축 방향)에서 교번하여 배치될 수 있다.
제1 서브 화소(SP1)는 제1 색의 광을 발광하는 제1 서브 화소 발광부(SPEU1)와 제1 서브 화소 발광부(SPEU1)에 구동 전류 또는 구동 전압을 인가하는 제1 서브 화소 구동부(SPDU1)를 포함할 수 있다. 제2 서브 화소(SP2)는 제2 색의 광을 발광하는 제2 서브 화소 발광부(SPEU2)와 제2 서브 화소 발광부(SPEU2)에 구동 전류 또는 구동 전압을 인가하는 제2 서브 화소 구동부(SPDU2)를 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색의 광을 발광하는 제3 서브 화소 발광부(SPEU3)와 제3 서브 화소 발광부(SPEU3)에 구동 전류 또는 구동 전압을 인가하는 제3 서브 화소 구동부(SPDU3)를 포함할 수 있다. 제4 서브 화소(SP4)는 제4 색의 광을 발광하는 제4 서브 화소 발광부(SPEU4)와 제4 서브 화소 발광부(SPEU4)에 구동 전류 또는 구동 전압을 인가하는 제4 서브 화소 구동부(SPDU4)를 포함할 수 있다.
제1 서브 화소 구동부(SPDU1)와 제1 서브 화소 발광부(SPEU1)는 제3 방향(Z축 방향)에서 서로 중첩할 수 있다. 제1 서브 화소 구동부(SPDU1)의 면적은 제1 서브 화소 발광부(SPEU1)의 면적보다 클 수 있다. 제1 서브 화소 구동부(SPDU1)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 서브 화소 발광부(SPEU1)는 제4 방향(DR4)의 변과 제5 방향(DR5)의 변을 갖는 직사각형 또는 마름모의 평면 형태를 가질 수 있다. 제4 방향(DR4)과 제5 방향(DR5)은 서로 직교하는 방향일 수 있다. 제4 방향(DR4)은 제1 방향(X축 방향) 대비 45도 기울어진 대각 방향일 수 있다.
제2 서브 화소 구동부(SPDU2)와 제2 서브 화소 발광부(SPEU2)는 제3 방향(Z축 방향)에서 서로 중첩할 수 있다. 제2 서브 화소 구동부(SPDU2)의 면적은 제2 서브 화소 발광부(SPEU2)의 면적보다 클 수 있다. 제2 서브 화소 구동부(SPDU2)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가지며, 제2 서브 화소 발광부(SPEU2)는 제4 방향(DR4)의 단변과 제5 방향(DR5)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제3 서브 화소 구동부(SPDU3)와 제3 서브 화소 발광부(SPEU3)는 제3 방향(Z축 방향)에서 서로 중첩할 수 있다. 제3 서브 화소 구동부(SPDU3)의 면적은 제3 서브 화소 발광부(SPEU3)의 면적보다 클 수 있다. 제3 서브 화소 구동부(SPDU3)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제3 서브 화소 발광부(SPEU3)는 제4 방향(DR4)의 변과 제5 방향(DR5)의 변을 갖는 직사각형 또는 마름모의 평면 형태를 가질 수 있다.
제4 서브 화소 구동부(SPDU2)와 제4 서브 화소 발광부(SPEU4)는 제3 방향(Z축 방향)에서 서로 중첩할 수 있다. 제4 서브 화소 구동부(SPDU4)의 면적은 제4 서브 화소 발광부(SPEU4)의 면적보다 클 수 있다. 제4 서브 화소 구동부(SPDU4)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가지며, 제4 서브 화소 발광부(SPEU4)는 제4 방향(DR4)의 장변과 제5 방향(DR5)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제3 서브 화소 발광부(SPEU3)의 면적이 가장 크고, 제2 서브 화소 발광부(SPEU2)의 면적과 제4 서브 화소 발광부(SPEU4)의 면적이 가장 작을 수 있다. 제2 서브 화소 발광부(SPEU2)의 면적과 제4 서브 화소 발광부(SPEU4)의 면적은 실질적으로 동일할 수 있다.
제1 내지 제4 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4)은 서로 다른 색을 발광할 수 있다. 또는, 제1 내지 제4 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4) 중 적어도 어느 두 개의 서브 화소 발광부들은 동일한 색을 발광할 수 있다. 예를 들어, 제2 서브 화소 발광부(SPEU2)와 제4 서브 화소 발광부(SPEU4)는 동일한 색을 발광할 수 있다. 이 경우, 제1 색은 적색이고, 제2 색과 제4 색은 녹색이며, 제3 색은 청색일 수 있다.
도 8b는 도 4의 제1 화소들의 또 다른 예를 보여주는 레이아웃 도이다.
도 8b에서는 제1 화소(PX1)들이 3 개의 서브 화소들(SP1, SP2, SP3)을 포함하며, 제1 내지 제3 서브 화소 발광부들(SPEU1, SPEU2, SPEU3)이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 갖는 것에서 도 8a의 실시예와 차이가 있다. 도 8b에서는 도 8a의 실시예와 차이점 위주로 설명한다.
도 8b를 참조하면, 제1 화소 구동부(PDU1)는 제1 내지 제3 서브 화소 구동부들(SPDU1, SPDU2, SPDU3)을 포함하고, 제1 화소 발광부(PEU1)는 제1 내지 제3 화소 발광부들(SPEU1, SPEU2, SPEU3)을 포함할 수 있다. 제1 내지 제3 서브 화소 구동부들(SPDU1, SPDU2, SPDU3) 각각은 도 5의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 커패시터(C1)를 포함할 수 있다. 제1 내지 제3 화소 발광부들(SPEU1, SPEU2, SPEU3) 각각은 도 5의 발광 소자(LEL)를 포함할 수 있다.
제1 화소(PX1)들 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1, SP2, SP3)은 제1 방향(X축 방향)으로 순차적으로 배열될 수 있다. 제1 서브 화소(SP1)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제2 서브 화소(SP2)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제3 서브 화소(SP3)들은 제2 방향(Y축 방향)으로 배치될 수 있다.
제1 서브 화소 발광부(SPEU1), 제2 서브 화소 발광부(SPEU2), 및 제3 서브 화소 발광부(SPEU3) 각각은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제1 내지 제3 서브 화소 발광부들(SPEU1, SPEU2, SPEU3)은 서로 다른 색을 발광할 수 있다. 이 경우, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
도 8c는 도 4의 제1 화소들의 또 다른 예를 보여주는 레이아웃 도이다.
도 8c에서는 제1 화소(PX1)들이 3 개의 서브 화소들(SP1, SP2, SP3)을 포함하며, 제1 서브 화소 발광부(SPEU1)와 제2 서브 화소 발광부(SPEU2)가 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가지며, 제3 서브 화소 발광부(SPEU3)가 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 갖는 것에서 도 8a의 실시예와 차이가 있다. 도 8c에서는 도 8a의 실시예와 차이점 위주로 설명한다.
도 8c를 참조하면, 제1 화소 구동부(PDU1)는 제1 내지 제3 서브 화소 구동부들(SPDU1, SPDU2, SPDU3)을 포함하고, 제1 화소 발광부(PEU1)는 제1 내지 제3 화소 발광부들(SPEU1, SPEU2, SPEU3)을 포함할 수 있다. 제1 내지 제3 서브 화소 구동부들(SPDU1, SPDU2, SPDU3) 각각은 도 5의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 커패시터(C1)를 포함할 수 있다. 제1 내지 제3 화소 발광부들(SPEU1, SPEU2, SPEU3) 각각은 도 5의 발광 소자(LEL)를 포함할 수 있다.
제1 화소(PX1)들 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 서브 화소 구동부들(SPDU1, SPDU2, SPDU3)은 제1 방향(X축 방향)으로 순차적으로 배열될 수 있다. 제1 서브 화소 발광부(SPEU1)와 제2 서브 화소 발광부(SPEU2)는 제2 방향(Y축 방향)에서 교번하여 배치될 수 있다. 제3 서브 화소 발광부(SPEU3)는 제2 방향(Y축 방향)으로 배치될 수 있다. 제3 서브 화소 발광부(SPEU3)는 제1 방향(X축 방향)에서 인접한 제1 서브 화소 발광부(SPEU1)들 사이와 제1 방향(X축 방향)에서 인접한 제2 서브 화소 발광부(SPEU2)들 사이에 배치될 수 있다.
제1 서브 화소 발광부(SPEU1)는 제3 방향(Z축 방향)에서 제1 서브 화소 구동부(SPDU1) 및 제2 서브 화소 구동부(SPDU2)와 중첩할 수 있다. 제2 서브 화소 발광부(SPEU2)는 제3 방향(Z축 방향)에서 제1 서브 화소 구동부(SPDU1) 및 제2 서브 화소 구동부(SPDU2)와 중첩할 수 있다. 제3 서브 화소 발광부(SPEU3)는 제3 방향(Z축 방향)에서 제3 서브 화소 구동부(SPDU3)와 중첩할 수 있다.
한편, 제1 화소(PX1)들은 도 8a 내지 도 8c의 실시예들에 한정되지 않는다. 예를 들어, 제1 화소(PX1)들은 도 8a 내지 도 8c 이외에 다양한 구조 또는 형태를 갖는 서브 화소들을 포함할 수 있다.
도 9는 도 8a의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 9에는 제1 서브 화소(SP1)의 제1 서브 화소 구동부(SPDU1)와 제1 서브 화소 발광부(SPEU1)가 나타나 있다.
도 9를 참조하면, 기판(SUB1) 상에는 버퍼막(BF1)이 배치될 수 있다. 기판(SUB1)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB1)은 폴리이미드(polyimide)를 포함할 수 있다. 기판(SUB1)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼막(BF1)은 투습에 취약한 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 버퍼막(BF1)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF1) 상에는 제1 화소(PX1)의 제1 화소 트랜지스터(PST1)가 배치될 수 있다. 제1 화소 트랜지스터(PST1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제1 화소 트랜지스터(PST1)는 도 5의 제6 트랜지스터(ST6)인 것을 예시하였으나, 이에 한정되지 않는다.
버퍼막(BF1) 상에는 제1 화소 트랜지스터(PST1)의 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)이 배치될 수 있다. 제1 화소 트랜지스터(PST1)의 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하는 제1 액티브층(ACT1)은 채널 영역으로 정의될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역으로, 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.
제1 화소 트랜지스터(PST1)의 제1 액티브층(ACT), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 화소 트랜지스터(PST1)의 제1 게이트 전극(G1)이 배치될 수 있다. 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 화소 트랜지스터(PST1)의 제1 게이트 전극(G1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터 전극(CAE)이 배치될 수 있다. 커패시터 전극(CAE)은 제3 방향(Z축 방향)에서 제3 제1 화소 트랜지스터(PST1)의 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 커패시터 전극(CAE), 제1 게이트 전극(G1), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 커패시터 전극(CAE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
커패시터 전극(CAE) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 연결 전극(ANDE1)이 배치될 수 있다. 제1 연결 전극(ANDE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 연결 콘택홀(ANCT1)을 통해 제1 화소 트랜지스터(PST1)의 제1 드레인 전극(D1)에 연결될 수 있다. 제1 연결 전극(ANDE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(ANDE1) 상에는 제1 화소 트랜지스터(PST1)로 인한 단차를 평탄화하기 위한 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제2 연결 전극(ANDE2)이 배치될 수 있다. 제2 연결 전극(ANDE2)은 제1 평탄화막(160)을 관통하는 제2 연결 콘택홀(ANCT2)을 통해 제1 연결 전극(ANDE1)에 연결될 수 있다. 제2 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 연결 전극(ANDE2) 상에는 제2 평탄화막(180)이 배치될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(180) 상에는 발광 소자(LEL)와 뱅크(190)가 배치될 수 있다. 발광 소자(LEL)들 각각은 제1 화소 전극(171), 제1 발광층(172), 및 공통 전극(173)을 포함할 수 있다.
제1 화소 전극(171)은 제2 평탄화막(180) 상에 형성될 수 있다. 제1 화소 전극(171)은 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제1 발광층(172)을 기준으로 공통 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 화소 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4)을 정의하기 위해 제2 평탄화막(180) 상에서 제1 화소 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 제1 화소 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4) 각각은 제1 화소 전극(171), 제1 발광층(172), 및 공통 전극(173)이 순차적으로 적층되어 제1 화소 전극(171)으로부터의 정공과 공통 전극(173)으로부터의 전자가 제1 발광층(172)에서 서로 결합함으로써 발광하는 영역을 나타낸다.
도 9에서는 설명의 편의를 위해 제1 서브 화소 발광부(SPEU1)만을 예시하였다. 제2 서브 화소 발광부(SPEU2), 제3 서브 화소 발광부(SPEU3), 및 제4 서브 화소 발광부(SPEU4)는 도 9를 결부하여 설명한 바와 실질적으로 동일할 수 있다.
제1 화소 전극(171)과 뱅크(190) 상에는 제1 발광층(172)이 형성된다. 제1 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 제1 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
공통 전극(173)은 제1 발광층(172) 상에 형성된다. 공통 전극(173)은 제1 발광층(172)을 덮도록 형성될 수 있다. 공통 전극(173)은 서브 화소 발광부들(SPEU1, SPEU2, SPEU3, SPEU4)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
공통 전극(173) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지층(TFE)은 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함할 수 있다.
제1 봉지 무기막(TFE1)은 공통 전극(173) 상에 배치되고, 봉지 유기막(TFE2)은 제1 봉지 무기막(TFE1) 상에 배치되며, 제2 봉지 무기막(TFE3)은 봉지 유기막(TFE2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 봉지 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막일 수 있다.
도 10은 도 4의 제2 표시 영역의 일 예를 상세히 보여주는 예시 도면이다.
도 10에서는 설명의 편의를 위해 발광 제어 배선들(ECL)과 스캔 제어 배선들(SCL)을 생략하였다.
도 10을 참조하면, 제2 화소(PX2)들 각각은 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)를 포함한다. 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)는 서로 떨어져 배치될 수 있다. 제2 화소 구동부(PDU2)는 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2, SPDU3’)를 포함하고, 제2 화소 발광부(PEU2)는 제1 내지 제3 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’)을 포함할 수 있다. 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2’, SPDU3’) 각각은 도 5의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 커패시터(C1)를 포함할 수 있다. 제1 내지 제3 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’) 각각은 도 5의 발광 소자(LEL)를 포함할 수 있다.
제2 화소(PX2)들 각각은 제1 내지 제3 서브 화소들(SP1’, SP2’, SP3’)을 포함할 수 있다. 제1 서브 화소(SP1’)는 제1 색의 광을 발광하는 제1 서브 화소 발광부(SPEU1’)와 제1 서브 화소 발광부(SPEU1’)에 구동 전류 또는 구동 전압을 인가하는 제1 서브 화소 구동부(SPDU1’)를 포함할 수 있다. 제2 서브 화소(SP2’)는 제2 색의 광을 발광하는 제2 서브 화소 발광부(SPEU2’)와 제2 서브 화소 발광부(SPEU2’)에 구동 전류 또는 구동 전압을 인가하는 제2 서브 화소 구동부(SPDU2’)를 포함할 수 있다. 제3 서브 화소(SP3’)는 제3 색의 광을 발광하는 제3 서브 화소 발광부(SPEU3’)와 제3 서브 화소 발광부(SPEU3’)에 구동 전류 또는 구동 전압을 인가하는 제3 서브 화소 구동부(SPDU3’)를 포함할 수 있다. 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
제1 서브 화소 구동부(SPDU1’)와 제1 서브 화소 발광부(SPEU1’)는 서로 떨어져 배치될 수 있다. 제1 서브 화소 구동부(SPDU1’)와 제1 서브 화소 발광부(SPEU1’)는 제1 연결 배선(CL1)에 의해 연결될 수 있다.
제1 연결 배선(CL1)의 일 단은 제1 서브 화소 구동부(SPDU1’)에 연결되고, 타 단은 제1 서브 화소 발광부(SPEU1’)에 연결될 수 있다. 제1 서브 화소 구동부(SPDU1’)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 서브 화소 발광부(SPEU1’)는 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제2 서브 화소 구동부(SPDU2’)와 제2 서브 화소 발광부(SPEU2’)는 서로 떨어져 배치될 수 있다. 제2 서브 화소 구동부(SPDU2’)와 제2 서브 화소 발광부(SPEU2’)는 제2 연결 배선(CL2)에 의해 연결될 수 있다. 제2 연결 배선(CL2)의 일 단은 제2 서브 화소 구동부(SPDU12)에 연결되고, 타 단은 제2 서브 화소 발광부(SPEU12)에 연결될 수 있다. 제2 서브 화소 구동부(SPDU2’)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제2 서브 화소 발광부(SPEU2’)는 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제3 서브 화소 구동부(SPDU3’)와 제3 서브 화소 발광부(SPEU3’)는 서로 떨어져 배치될 수 있다. 제3 서브 화소 구동부(SPDU3’)와 제3 서브 화소 발광부(SPEU3’)는 제3 연결 배선(CL3)에 의해 연결될 수 있다. 제3 연결 배선(CL3)의 일 단은 제3 서브 화소 구동부(SPDU3’)에 연결되고, 타 단은 제3 서브 화소 발광부(SPEU3’)에 연결될 수 있다. 제3 서브 화소 구동부(SPDU3’)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제3 서브 화소 발광부(SPEU3’)는 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다.
제1 서브 화소 발광부(SPEU1’)와 제2 서브 화소 발광부(SPEU2’)는 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 서브 화소 발광부(SPEU1’)와 제3 서브 화소 발광부(SPEU3’)는 제1 방향(X축 방향)으로 배치될 수 있다. 제2 서브 화소 발광부(SPEU2)와 제3 서브 화소 발광부(SPEU3’)는 제1 방향(X축 방향)으로 배치될 수 있다. 제3 서브 화소 발광부(SPEU3’)의 제2 방향(Y축 방향)의 길이는 제1 서브 화소 발광부(SPEU1’)의 제2 방향(Y축 방향)의 길이와 제2 서브 화소 발광부(SPEU2’)의 제2 방향(Y축 방향)의 길이의 합보다 길 수 있다.
제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’) 중 적어도 하나는 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 중 어느 한 발광 제어 배선과 중첩할 수 있다. 예를 들어, 제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’)와 제2 서브 화소 발광부(SPEU2’)는 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 중 어느 한 발광 제어 배선에 중첩할 수 있다.
제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’) 중 적어도 하나는 제3 방향(Z축 방향)에서 발광 스테이지(EST)와 중첩할 수 있다. 예를 들어, 제2 화소 발광부(PEU2)의 제3 서브 화소 발광부(SPEU3’)는 제3 방향(Z축 방향)에서 발광 스테이지(EST)와 중첩할 수 있다.
제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’) 중 적어도 하나는 도 11과 같이 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL) 중 어느 한 스캔 제어 배선에 중첩할 수 있다. 예를 들어, 제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’) 각각은 도 11과 같이 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL) 중 어느 한 스캔 제어 배선과 중첩할 수 있다. 이때, 제1 서브 화소 발광부(SPEU1’)와 제2 서브 화소 발광부(SPEU2’)는 제3 방향(Z축 방향)에서 동일한 스캔 제어 배선과 중첩할 수 있다. 또한, 제1 서브 화소 발광부(SPEU1’)와 제3 서브 화소 발광부(SPEU3’)는 제3 방향(Z축 방향)에서 다른 스캔 제어 배선들과 중첩할 수 있다. 또한, 제2 서브 화소 발광부(SPEU2’)와 제3 서브 화소 발광부(SPEU3’)는 제3 방향(Z축 방향)에서 다른 스캔 제어 배선들과 중첩할 수 있다.
제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’) 중 적어도 하나는 제3 방향(Z축 방향)에서 스캔 스테이지(SST)와 중첩할 수 있다. 예를 들어, 제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’)는 제3 방향(Z축 방향)에서 스캔 스테이지(SST)와 중첩할 수 있다.
제2 화소 발광부(PEU2)의 제1 서브 화소 발광부(SPEU1’), 제2 서브 화소 발광부(SPEU2’), 및 제3 서브 화소 발광부(SPEU3’)는 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL), 스캔 스테이지(SST), 발광 제어 배선들(ECL), 및 발광 스테이지(EST)와 중첩하지 않을 수 있다.
제1 방향(X축 방향)에서 스캔 스테이지(SST)와 발광 스테이지(EST) 사이에는 무기 봉지부(IEU)가 배치될 수 있다. 무기 봉지부(IEU)는 제1 측면부(SS1)에서 제2 방향(Y축 방향)으로 연장될 수 있다. 무기 봉지부(IEU)는 무기막들만을 포함하므로, 제1 평탄화막(160)과 제2 평탄화막(180)의 수분과 산소의 이동을 차단할 수 있다. 예를 들어, 도 13b와 같이 발광 스테이지(EST)의 발광 트랜지스터들 상에 배치된 제1 평탄화막(160)과 제2 평탄화막(180)의 수분과 산소가 스캔 스테이지(SST)의 스캔 트랜지스터(도 12의 SCT)들 상에 배치된 제1 평탄화막(160)과 제2 평탄화막(180)으로 이동하는 것을 차단할 수 있다. 그러므로, 제1 표시 영역(DA1)과 제1 화소(PX1)들과 제2 표시 영역(DA2)의 제2 화소(PX2)들이 발광 스테이지(EST)의 발광 트랜지스터들 상에 배치된 제1 평탄화막(160)과 제2 평탄화막(180)의 수분과 산소에 의해 산화되는 것을 도 13b와 같이 무기 봉지부(IEU)에 의해 방지할 수 있다.
도 10과 같이, 제2 화소 구동부(PDU2)의 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2’, SPDU3’)과 제2 화소 발광부(PEU2)의 제1 내지 제3 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’)은 서로 떨어져 배치되나, 제1 내지 제3 연결 배선들(CL1, CL2, CL3)에 의해 연결될 수 있다. 특히, 제2 화소 구동부(PDU2)의 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2’, SPDU3’)는 제2 방향(Y축 방향)에서 인접한 스캔 스테이지(SST)들 사이 또는 제2 방향(Y축 방향)에서 인접한 발광 스테이지(EST)들 사이에 배치될 수 있다. 이 경우, 제2 화소 발광부(PEU2)의 제1 내지 제3 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’)는 제2 방향(Y축 방향)에서 인접한 스캔 스테이지(SST)들 중 어느 하나 또는 제2 방향(Y축 방향)에서 인접한 발광 스테이지(EST)들 중 어느 하나에 배치될 수 있다. 이로 인해, 제2 화소(PX2)마다 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2) 간의 이격 거리의 편차를 최소화할 수 있다. 따라서, 제2 화소(PX2)마다 제2 화소 구동부(PDU2)와 제2 화소 발광부(PEU2)를 연결하는 제1 내지 제3 연결 배선들(CL1, CL2, CL3)의 배선 저항 차이로 인하여, 제2 화소 발광부(PEU2)들 사이에 계조 차이 또는 휘도 차이가 발생하는 것을 최소화하거나 방지할 수 있다.
도 10에서는 제2 화소(PX2)들의 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’)이 도 8c의 제1 화소(PX1)들의 서브 화소 발광부들(SPEU1, SPEU2, SPEU3)과 유사한 구조 또는 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제2 화소(PX2)들의 서브 화소 발광부들은 도 8a 및 도 8b의 실시예와 유사한 구조 또는 형태를 가질 수 있다. 또는, 제2 화소(PX2)들의 서브 화소 발광부들은 도 8a 내지 도 8c 이외에 다양한 구조 또는 형태를 갖는 서브 화소 발광부들을 포함할 수 있다.
도 11은 도 10의 제2 표시 영역의 제2 화소들의 제2 화소 구동부들과 제2 화소 발광부들의 일 예를 상세히 보여주는 레이아웃 도이다. 도 11은 도 10의 A-1 영역을 상세히 보여주는 레이아웃 도이다.
도 11을 참조하면, 제2 데이터 배선(DL2)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 배선(DL2)들은 제2 표시 영역(DA2)에 배치되는 데이터 배선들로 정의될 수 있다. 제2 데이터 배선(DL2)들은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 이로 인해, 제2 데이터 배선(DL2)들은 표시 구동 회로(200)로부터 데이터 전압들을 공급받을 수 있다.
제2 데이터 배선(DL2)들 각각은 제3 방향(Z축 방향)에서 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2’, SPDU3’) 중 어느 하나와 중첩할 수 있다. 제2 데이터 배선(DL2)들 각각은 제3 방향(Z축 방향)에서 제1 내지 제3 서브 화소 구동부들(SPDU1’, SPDU2’, SPDU3’) 중 어느 하나와 전기적으로 연결될 수 있다.
제2 데이터 배선(DL2)은 제3 방향(Z축 방향)에서 발광 스테이지(EST)와 중첩할 수 있다. 또는, 제2 데이터 배선(DL2)은 제3 방향(Z축 방향)에서 제2 화소(PX2)의 제1 내지 제3 서브 화소 발광부들(SPEU1’, SPEU2’, SPEU3’) 중 적어도 하나와 중첩할 수 있다.
제1 연결 배선(CL1)은 제2 화소(PX2)의 제1 서브 화소 구동부(SPDU1’)와 제1 서브 화소 발광부(SPEU1’)를 연결한다. 제1 연결 배선(CL1)의 일 단은 제1 콘택홀(CNT1)을 통해 제1 서브 화소 구동부(SPDU1’)에 연결될 수 있다. 제1 연결 배선(CL1)의 타 단은 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(도 12의 171’)에 직접 연결될 수 있다. 즉, 제1 연결 배선(CL1)은 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(도 12의 171’)과 동일한 층에 배치되며, 동일한 물질로 형성될 수 있다.
제1 연결 배선(CL1)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 발광 제어 배선들(ECL) 중 적어도 하나의 발광 제어 배선과 중첩할 수 있다. 또는, 제1 연결 배선(CL1)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 스캔 제어 배선들(SCL) 중 적어도 하나의 스캔 제어 배선과 중첩할 수 있다.
제2 연결 배선(CL2)은 제2 화소(PX2)의 제2 서브 화소 구동부(SPDU2’)와 제2 서브 화소 발광부(SPEU2’)를 연결한다. 제2 연결 배선(CL2)의 일 단은 제1 콘택홀(CNT1)을 통해 제2 서브 화소 구동부(SPDU2’)에 연결될 수 있다. 제2 연결 배선(CL2)의 타 단은 제2 서브 화소 발광부(SPEU2’)의 제2 화소 전극(도 12의 171’)에 직접 연결될 수 있다. 즉, 제2 연결 배선(CL2)은 제2 서브 화소 발광부(SPEU2’)의 제2 화소 전극(도 12의 171’)과 동일한 층에 배치되며, 동일한 물질로 형성될 수 있다.
제2 연결 배선(CL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 발광 제어 배선들(ECL) 중 적어도 하나의 발광 제어 배선과 중첩할 수 있다. 또는, 제2 연결 배선(CL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 스캔 제어 배선들(SCL) 중 적어도 하나의 스캔 제어 배선과 중첩할 수 있다.
제3 연결 배선(CL3)은 제3 화소(PX3)의 제3 서브 화소 구동부(SPDU3’)와 제3 서브 화소 발광부(SPEU3’)를 연결한다. 제3 연결 배선(CL3)의 일 단은 제1 콘택홀(CNT1)을 통해 제3 서브 화소 구동부(SPDU3’)에 연결될 수 있다. 제3 연결 배선(CL3)의 타 단은 제3 서브 화소 발광부(SPEU3’)의 제2 화소 전극(도 12의 171’)에 직접 연결될 수 있다. 즉, 제3 연결 배선(CL3)은 제3 서브 화소 발광부(SPEU3’)의 제2 화소 전극(도 12의 171’)과 동일한 층에 배치되며, 동일한 물질로 형성될 수 있다.
제3 연결 배선(CL3)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 발광 스테이지(EST)와 중첩할 수 있다. 또는, 제3 연결 배선(CL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2) 및 스캔 스테이지(SST)와 중첩할 수 있다.
도 12는 도 11의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 13a는 도 11의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12 및 도 13a를 참조하면, 버퍼막(BF1) 상에는 제2 화소(PX2)의 제2 화소 트랜지스터(PST2)가 배치될 수 있다. 또한, 버퍼막(BF1) 상에는 스캔 스테이지(도 11의 SST)의 스캔 트랜지스터(SCT)들과 발광 스테이지(도 11의 EST)의 발광 트랜지스터들이 배치될 수 있다. 제2 화소 트랜지스터(PST2)는 도 5의 제6 트랜지스터(ST6)일 수 있으나, 이에 한정되지 않는다. 스캔 트랜지스터(SCT)들 각각은 도 6의 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 및 제1 노드 제어부(NC1)의 트랜지스터들 중 어느 하나일 수 있다. 발광 트랜지스터들 각각은 도 7의 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 및 제2 노드 제어부(NC2)의 트랜지스터들 중 어느 하나일 수 있다.
제2 화소 트랜지스터(PST2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 스캔 트랜지스터(SCT)들 각각은 스캔 액티브층(SACT), 스캔 게이트 전극(SG), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)을 포함할 수 있다.
제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)은 버퍼막(BF1) 상에 배치될 수 있다. 또한, 스캔 액티브층(SACT), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)은 버퍼막(BF1) 상에 배치될 수 있다.
제2 액티브층(ACT2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 스캔 액티브층(SACT), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)은 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 동일한 층에 배치되며, 동일한 물질로 형성될 수 있다.
제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하는 제2 액티브층(ACT2)은 채널 영역으로 정의될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하지 않는 영역으로, 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.
제3 방향(Z축 방향)에서 스캔 게이트 전극(SG)과 중첩하는 스캔 액티브층(SACT)은 채널 영역으로 정의될 수 있다. 스캔 소스 전극(SS)과 스캔 드레인 전극(SD)은 제3 방향(Z축 방향)에서 스캔 게이트 전극(SG)과 중첩하지 않는 영역으로, 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제2 화소 트랜지스터(PST2)의 제2 게이트 전극(G2)과 스캔 트랜지스터(SCT)의 스캔 게이트 전극(SG)은 게이트 절연막(130) 상에 배치될 수 있다. 제2 게이트 전극(G2)과 스캔 게이트 전극(SG)은 제1 게이트 전극(G1)과 동일한 층에 배치되며, 동일한 물질로 형성될 수 있다.
제1 연결 전극(ANDE1’)은 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 연결 전극(ANDE1’)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 연결 콘택홀(ANCT1’)을 통해 제2 화소 트랜지스터(PST2)의 제2 드레인 전극(D2)에 연결될 수 있다. 제1 연결 전극(ANDE1’)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 배선(DL2)들과 제2 연결 전극(ANDE2’)은 제1 평탄화막(160) 상에 배치될 수 있다. 제2 연결 전극(ANDE2’)은 제1 평탄화막(160)을 관통하는 제2 연결 콘택홀(ANCT2)을 통해 제1 연결 전극(ANDE1’)에 연결될 수 있다. 제2 데이터 배선(DL2)들과 제2 연결 전극(ANDE2’)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 화소 전극(171’), 제2 발광층(172’), 및 공통 전극(173’)은 도 9를 결부하여 설명한 제1 화소 전극(171), 제1 발광층(172), 및 공통 전극(173)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)은 제2 평탄화막(180) 상에 배치될 수 있다. 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)은 제1 화소 전극(171) 및 제2 화소 전극(171’)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다.
제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제2 평탄화막(180)을 관통하는 제1 콘택홀(CNT1)을 통해 제2 연결 전극(ANDE2)에 연결될 수 있다. 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제2 화소 전극(171’)과 직접 연결될 수 있다.
제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제3 방향(Z축 방향)에서 적어도 하나의 제2 데이터 배선(DL2)과 중첩할 수 있다. 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제3 방향(Z축 방향)에서 스캔 제어 배선들(SCL) 중 적어도 하나의 스캔 제어 배선과 중첩할 수 있다. 또는, 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3) 각각은 제3 방향(Z축 방향)에서 발광 제어 배선들(ECL) 중 적어도 하나의 발광 제어 배선과 중첩할 수 있다.
도 12 및 도 13a와 같이, 제2 데이터 배선(DL2)들이 제2 연결 전극(ANDE2’)과 동일한 층에 배치되고 동일한 물질로 형성되며, 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)이 제1 화소 전극(171) 및 제2 화소 전극(171’)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다. 이로 인해, 별도의 공정을 추가하지 않고, 제2 데이터 배선(DL2)들과 제1 연결 배선(CL1), 제2 연결 배선(CL2), 및 제3 연결 배선(CL3)을 형성할 수 있다.
도 14는 도 11의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 15는 도 11의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14 및 도 15의 실시예는 제3 연결 전극(ANDE3)이 제2 평탄화막(180) 상에 추가되고, 제3 연결 전극(ANDE3) 상에 제3 평탄화막(181)이 배치되며, 제3 평탄화막(181) 상에 제1 내지 제3 연결 배선들(CL1, CL2, CL3)이 배치되는 것에서 도 12 및 도 13a의 실시예와 차이가 있다. 도 14 및 도 15에서는 도 12 및 도 13a의 실시예와 차이점 위주로 설명한다.
도 14 및 도 15를 참조하면, 차폐 전극(VSE)이 제1 평탄화막(160) 상에 배치될 수 있다. 차폐 전극(VSE)은 제2 연결 전극(ANDE2’)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다. 차폐 전극(VSE)은 제1 전원 배선(도 4의 VSL)과 전기적으로 연결될 수 있다. 그러므로, 차폐 전극(VSE)에는 제1 전원 전압이 인가될 수 있다.
제2 데이터 배선(DL2)들과 제3 연결 전극(ANDE3)은 제2 평탄화막(180) 상에 배치될 수 있다. 제3 연결 전극(ANDE3)은 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀(ANCT3’)을 통해 제2 연결 전극(ANDE2’)에 연결될 수 있다. 제2 데이터 배선(DL2)들과 제3 연결 전극(ANDE3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 배선(DL2)들과 제3 연결 전극(ANDE3) 상에는 제3 평탄화막(181)이 배치될 수 있다. 제3 평탄화막(181)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제3 평탄화막(181) 상에는 제2 화소 전극(171’)과 제1 내지 제3 연결 배선들(CL1, CL2, CL3)이 배치될 수 있다.
도 14 및 도 15와 같이, 차폐 전극(VSE)이 제1 평탄화막(160) 상에 배치되므로, 차폐 전극(VSE)은 제2 평탄화막(180) 상에 배치되는 제2 데이터 배선(DL2)들과 제2 층간 절연막(142) 상에 배치되는 스캔 제어 배선들(SCL) 사이에 배치될 수 있다. 그러므로, 차폐 전극(VSE)에 의해 제2 데이터 배선(DL2)들과 스캔 제어 배선들(SCL)이 서로 영향을 받는 것을 방지할 수 있다.
도 16은 도 10의 제2 표시 영역의 제2 화소들의 제2 화소 구동부들과 제2 화소 발광부들의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 16의 실시예는 제1 연결 배선(CL1)이 제2 콘택홀(CNT2)을 통해 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(171’)에 연결되고, 제1 연결 배선(CL1)이 제2 콘택홀(CNT2)을 통해 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(171’)에 연결되며, 제1 연결 배선(CL1)이 제2 콘택홀(CNT2)을 통해 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(171’)에 연결되고, 제1 연결 배선(CL1)은 제3 방향(Z축 방향)에서 제2 서브 화소 발광부(SPEU2’)와 중첩하는 것에서 도 11의 실시예와 차이가 있다.
도 16과 같이, 제1 연결 배선(CL1)이 제2 콘택홀(CNT2)을 통해 제1 서브 화소 발광부(SPEU1’)의 제2 화소 전극(171’)에 연결되는 경우, 제3 방향(Z축 방향)에서 제2 서브 화소 발광부(SPEU2’) 및 제3 서브 화소 발광부(SPEU3’)와 중첩할 수 있다. 또한, 제2 연결 배선(CL2)이 제2 콘택홀(CNT2)을 통해 제2 서브 화소 발광부(SPEU2’)의 제2 화소 전극(171’)에 연결되는 경우, 제3 방향(Z축 방향)에서 제1 서브 화소 발광부(SPEU1’) 및 제3 서브 화소 발광부(SPEU3’)와 중첩할 수 있다. 나아가, 제3 연결 배선(CL3)이 제2 콘택홀(CNT2)을 통해 제3 서브 화소 발광부(SPEU3’)의 제2 화소 전극(171’)에 연결되는 경우, 제3 방향(Z축 방향)에서 제1 서브 화소 발광부(SPEU1’) 및 제2 서브 화소 발광부(SPEU2’)와 중첩할 수 있다. 그러므로, 제1 내지 제3 연결 배선들(CL1, CL2, CL3)의 배치 설계가 도 11의 실시예보다 자유로울 수 있다.
도 17은 도 16의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 18은 도 16의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17 및 도 18의 실시예는 제2 서브 화소 발광부(SPEU2’)의 제2 화소 전극(171’)이 제1 평탄화막(160)을 관통하는 제2 콘택홀(CNT2)을 통해 제2 연결 배선(CL2)에 연결되고, 제3 서브 화소 발광부(SPEU3’)의 제2 화소 전극(171’)이 제1 평탄화막(160)을 관통하는 제2 콘택홀(CNT2)을 통해 제3 연결 배선(CL3)에 연결되는 것에서 도 12 및 도 13a의 실시예와 차이가 있다. 이 경우, 제1 서브 화소 발광부(SPEU1’)의 제1 화소 전극(171’) 역시 제1 평탄화막(160)을 관통하는 제2 콘택홀(CNT2)을 통해 제2 연결 배선(CL2)에 연결될 수 있다.
도 19는 일 실시예에 따른 표시 패널의 제1 코너부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다. 도 19에는 도 2의 B 영역의 레이아웃의 일 예가 나타나 있다.
도 19의 실시예는 제2 화소(PX2)들 대신에 더미 스캔 스테이지(DSST)와 더미 발광 스테이지(DEST)가 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 19에서는 도 4의 실시예와 차이점 위주로 설명한다.
도 19를 참조하면, 더미 스캔 스테이지(DSST)는 서로 인접한 스캔 스테이지(SST)들 사이에 배치될 수 있다. 더미 발광 스테이지(DEST)는 서로 인접한 발광 스테이지(EST)들 사이에 배치될 수 있다.
제1 코너부(CS1)가 도 2와 같이 소정의 곡률을 갖도록 둥글게 형성되는 경우, 제1 코너부(CS1)의 외측의 길이가 제1 코너부(CS1)의 내측의 길이보다 길어질 수 있다. 이에 비해, 제1 측면부(SS1)의 내측의 길이와 외측의 길이는 실질적으로 동일할 수 있다.
제1 화소(PX1)들은 제1 측면부(SS1)의 내측 및 제1 코너부(CS1)의 내측에 인접하게 배치되고, 스캔 스테이지(SST)들은 제1 측면부(SS1)의 외측 및 제1 코너부(CS1)의 외측에 인접하게 배치될 수 있다. 그러므로, 제1 코너부(CS1)에서 제1 화소(PX1)들의 간격은 제1 측면부(SS1)에서 제1 화소(PX1)들의 간격과 실질적으로 동일할 수 있다. 이에 비해, 제1 코너부(CS1)에서 스캔 스테이지(SST)들의 간격은 제1 측면부(SS1)에서 스캔 스테이지(SST)들의 간격보다 넓을 수 있다. 제1 코너부(CS1)에서 스캔 스테이지(SST)들의 간격을 제1 측면부(SS1)에서 스캔 스테이지(SST)들의 간격과 동일하게 설계하는 경우, 제1 코너부(CS1)에서 스캔 스테이지(SST)들 사이에 일부 공간이 남을 수 있다. 제1 코너부(CS)에서 스캔 스테이지(SST)들 사이의 남는 공간에는 더미 스캔 스테이지(DSST)들이 배치될 수 있다.
더미 스캔 스테이지(DSST)들이 상기 공간에 배치되지 않는 경우, 상기 공간에 인접한 스캔 스테이지(SST)들의 일부 트랜지스터들의 액티브층들, 게이트 전극들, 소스 전극들, 및 드레인 전극들이 과식각될 수 있다. 이로 인해, 상기 공간에 인접한 스캔 스테이지(SST)들의 구동이 영향을 받을 수 있다. 예를 들어, 상기 공간에 인접한 스캔 스테이지(SST)들의 스캔 신호와 상기 공간에 인접하지 않은 다른 스캔 스테이지(SST)들의 스캔 신호 간에 차이가 있을 수 있다. 그러므로, 도 19와 같이 더미 스캔 스테이지(DST)들이 상기 공간에 배치됨으로써, 상기 공간에 인접한 제1 스캔 스테이지(SST1)와 제2 스캔 스테이지(SST2)의 일부 트랜지스터들의 액티브층들, 게이트 전극들, 소스 전극들, 및 드레인 전극들이 과식각되는 것을 방지할 수 있다.
또한, 제1 코너부(CS1)가 도 3과 같이 소정의 곡률을 갖도록 둥글게 형성되는 경우, 발광 스테이지(EST)들 사이에 일부 공간이 남을 수 있다. 더미 발광 스테이지(DEST)들이 상기 공간에 배치되지 않는 경우, 상기 공간에 인접한 발광 스테이지(DEST)들의 일부 트랜지스터들의 액티브층들, 게이트 전극들, 소스 전극들, 및 드레인 전극들이 과식각될 수 있다. 그러므로, 도 19와 같이 발광 스테이지(DEST)들이 상기 공간에 배치됨으로써, 상기 공간에 인접한 발광 스테이지(DEST)들의 일부 트랜지스터들의 액티브층들, 게이트 전극들, 소스 전극들, 및 드레인 전극들이 과식각되는 것을 방지할 수 있다.
도 20은 일 실시예에 따른 표시 패널의 제1 코너부의 제1 표시 영역, 제2 표시 영역, 및 비표시 영역을 보여주는 레이아웃 도이다. 도 20에는 도 2의 B 영역의 레이아웃의 일 예가 나타나 있다.
도 20을 참조하면, 제1 코너부(CS1)에서는 제2 화소(PX2)들을 배치하기 위해 더미 스캔 스테이지(DSST)와 더미 발광 스테이지(DEST)를 삭제할 수 있다. 즉, 제1 코너부(CS1)에서 제2 화소(PX2)들을 배치하기 위한 공간이 제1 코너부(CS1)가 아닌 제1 측면부(SS1)에서 제2 화소(PX2)들을 배치하기 위한 공간보다 여유가 있을 수 있다.
이로 인해, 제1 코너부(CS1)의 스캔 스테이지(SST)의 세로 길이(V3)는 제1 측면부(SS1)의 A 영역의 스캔 스테이지(SST)의 세로 길이(V1)보다 길 수 있다. 제1 코너부(CS1)의 스캔 스테이지(SST)의 면적과 제1 측면부(SS1)의 A 영역의 스캔 스테이지(SST)의 면적은 실질적으로 동일할 수 있다. 그러므로, 제1 코너부(CS1)의 스캔 스테이지(SST)의 가로 길이(H3)는 제1 측면부(SS1)의 A 영역의 스캔 스테이지(SST)의 가로 길이(H1)보다 짧을 수 있다.
또한, 제1 코너부(CS1)의 발광 스테이지(EST)의 세로 길이(V4)는 제1 측면부(SS1)의 A 영역의 발광 스테이지(EST)의 세로 길이(V2)보다 길 수 있다. 제1 코너부(CS1)의 발광 스테이지(EST)의 면적과 제1 코너부(CS1)가 아닌 제1 측면부(SS1)의 A 영역의 발광 스테이지(EST)의 면적은 실질적으로 동일할 수 있다. 그러므로, 제1 코너부(CS1)의 발광 스테이지(EST)의 가로 길이(H4)는 제1 측면부(SS1)의 A 영역의 발광 스테이지(EST)의 가로 길이(H2)보다 짧을 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 21을 참조하면, 표시 장치(10)는 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 포함하는 표시 패널(100)을 포함할 수 있다.
전면부(FS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 전면부(FS)는 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 도 21에서는 전면부(FS)가 평탄하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 전면부(FS)는 곡면을 포함할 수 있다.
제1 측면부(SS1)는 전면부(FS)의 제1 측으로부터 연장될 수 있다. 제1 측면부(SS1)는 전면부(FS)의 제1 측의 제1 벤딩 라인(도 22의 BL1)을 따라 구부러지며, 이에 따라 제1 곡률을 가질 수 있다. 전면부(FS)의 제1 측은 도 21과 같이 전면부(FS)의 좌측일 수 있다.
제2 측면부(SS2)는 전면부(FS)의 제2 측으로부터 연장될 수 있다. 제2 측면부(SS2)는 전면부(FS)의 제2 측의 제2 벤딩 라인(도 22의 BL2)을 따라 구부러지며, 이에 따라 제2 곡률을 가질 수 있다. 제2 곡률은 제1 곡률과 상이할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제2 측은 도 21과 같이 전면부(FS)의 하측일 수 있다.
제3 측면부(SS3)는 전면부(FS)의 제3 측으로부터 연장될 수 있다. 제3 측면부(SS3)는 전면부(FS)의 제3 측의 제3 벤딩 라인(도 22의 BL3)을 따라 구부러지며, 이에 따라 제3 곡률을 가질 수 있다. 제3 곡률은 제2 곡률과 동일할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제3 측은 도 21과 같이 전면부(FS)의 우측일 수 있다.
제4 측면부(SS4)는 전면부(FS)의 제4 측으로부터 연장될 수 있다. 제4 측면부(SS4)는 전면부(FS)의 제4 측의 제4 벤딩 라인(도 22의 BL4)을 따라 구부러지며, 이에 따라 제4 곡률을 가질 수 있다. 제4 곡률은 제1 곡률과 동일할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제4 측은 도 21과 같이 전면부(FS)의 상측일 수 있다.
제1 코너부(CS1)는 제1 측면부(SS1)와 제2 측면부(SS2) 사이에 배치될 수 있다. 구체적으로, 제1 코너부(CS1)는 제1 측면부(SS1)의 하측 및 제2 측면부(SS2)의 좌측에 접할 수 있다. 제1 코너부(CS1)는 제1 측면부(SS1)의 제1 곡률과 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제1 코너부(CS1)에는 제1 측면부(SS1)의 제1 곡률에 의해 구부러지는 힘과 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 힘에 의해 스트레인(strain)이 인가될 수 있다.
제2 코너부(CS2)는 제1 측면부(SS1)와 제3 측면부(SS3) 사이에 배치될 수 있다. 구체적으로, 제2 코너부(CS2)는 제2 측면부(SS2)의 우측 및 제3 측면부(SS3)의 하측에 접할 수 있다. 제2 코너부(CS2)는 제2 측면부(SS2)의 제2 곡률과 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제2 코너부(CS2)에는 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 힘과 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제3 코너부(CS3)는 제3 측면부(SS3)와 제4 측면부(SS4) 사이에 배치될 수 있다. 구체적으로, 제3 코너부(CS3)는 제3 측면부(SS3)의 상측 및 제4 측면부(SS4)의 우측에 접할 수 있다. 제3 코너부(CS3)는 제3 측면부(SS3)의 제3 곡률과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제3 코너부(CS3)에는 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 힘과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제4 코너부(CS4)는 제1 측면부(SS1)와 제4 측면부(SS4) 사이에 배치될 수 있다. 구체적으로, 제4 코너부(CS4)는 제1 측면부(SS1)의 상측 및 제4 측면부(SS4)의 좌측에 접할 수 있다. 제4 코너부(CS4)는 제1 측면부(SS1)의 제1 곡률과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제4 코너부(CS4)에는 제1 측면부(SS1)의 제1 곡률에 의해 구부러지는 힘과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4) 각각은 복곡률에 의한 스트레인을 줄이기 위해 도 24와 같이 절개부들에 의해 구획되는 절개 패턴들을 포함할 수 있다. 절개 패턴들에 대한 설명은 도 24를 결부하여 후술한다.
도 22는 또 다른 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 22를 참조하면, 표시 패널(100)은 벤딩부(BA)와 패드부(PA)를 더 포함할 수 있다. 표시 패널(100)은 제1 내지 제3 표시 영역들(DA1~DA3), 비표시 영역(NDA), 벤딩부(BA), 및 패드부(PA)를 포함할 수 있다.
제1 내지 제3 표시 영역들(DA1~DA3)은 화소들 또는 발광 영역들을 포함하여 화상을 표시하는 영역을 가리킨다. 비표시 영역(NDA)은 화소들 또는 발광 영역들을 포함하지 않아 화상을 표시하지 않는 영역을 가리킨다. 비표시 영역(NDA)에는 화소들 또는 발광 영역들을 구동하기 위한 신호 배선들 또는 스캔 구동부가 배치될 수 있다.
제1 표시 영역(DA1)은 표시 패널(100)의 메인 표시 영역으로 전면부(FS), 제1 측면부(SS1)의 일부 영역, 제2 측면부(SS2)의 일부 영역, 제3 측면부(SS3)의 일부 영역, 및 제4 측면부(SS4)의 일부 영역을 포함할 수 있다. 제1 측면부(SS1)의 일부 영역은 전면부(FS)의 제1 측으로부터 연장된 영역을 가리키며, 제2 측면부(SS2)의 일부 영역은 전면부(FS)의 제2 측으로부터 연장된 영역을 가리킨다. 제3 측면부(SS3)의 일부 영역은 전면부(FS)의 제3 측으로부터 연장된 영역을 가리키며, 제4 측면부(SS4)의 일부 영역은 전면부(FS)의 제4 측으로부터 연장된 영역을 가리킨다. 제1 표시 영역(DA1)의 코너들 각각은 소정의 곡률로 둥글게 형성될 수 있다.
제2 표시 영역(DA2)은 메인 표시 영역인 제1 표시 영역(DA1)을 보조하는 제2 보조 표시 영역일 수 있다. 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도와 다를 수 있다. 예를 들어, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)을 보조하는 역할을 하므로, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(도 4의 PX2)들의 개수는 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(도 4의 PX1)들의 개수보다 적을 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도와 실질적으로 동일할 수 있다.
제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 코너들 중 어느 하나의 바깥쪽에 배치될 수 있다. 제2 표시 영역(DA2)의 적어도 일부 영역은 코너부들(CS1~CS4) 중 어느 하나에 배치될 수 있다. 또한, 제2 표시 영역(DA2)의 적어도 일부 영역은 제1 내지 제4 측면부들(SS1~SS4) 중 어느 두 개에 배치될 수 있다.
예를 들어, 제1 표시 영역(DA1)의 하측과 좌측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제1 코너부(CS1), 제1 측면부(SS1), 및 제2 측면부(SS2)에 배치될 수 있다. 제1 표시 영역(DA1)의 하측과 우측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제2 코너부(CS2), 제2 측면부(SS2), 및 제3 측면부(SS3)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 우측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제3 코너부(CS3), 제3 측면부(SS3), 및 제4 측면부(SS4)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 좌측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제4 코너부(CS4), 제1 측면부(SS1), 및 제4 측면부(SS4)에 배치될 수 있다.
제3 표시 영역(DA3)은 메인 표시 영역인 제1 표시 영역(DA1)을 보조하는 제2 보조 표시 영역일 수 있다. 제3 표시 영역(DA3)의 해상도는 제1 표시 영역(DA1)의 해상도와 다를 수 있다. 예를 들어, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)을 보조하는 역할을 하므로, 제3 표시 영역(DA3)의 해상도는 제1 표시 영역(DA1)의 해상도보다 낮을 수 있다. 즉, 제3 표시 영역(DA3)에서 단위 면적당 제3 화소(도 25의 PX3)들의 개수는 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(도 4의 PX1)들의 개수보다 적을 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제3 표시 영역(DA3)의 해상도는 제1 표시 영역(DA1)의 해상도와 실질적으로 동일할 수 있다.
제3 표시 영역(DA3)은 제2 표시 영역(DA2)의 바깥쪽에 배치될 수 있다. 이로 인해, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 배치될 수 있다. 제3 표시 영역(DA3)의 적어도 일부 영역은 코너부들(CS1~CS4) 중 어느 하나에 배치될 수 있다. 또한, 제3 표시 영역(DA3)의 적어도 일부 영역은 제1 내지 제4 측면부들(SS1~SS4) 중 어느 두 개에 배치될 수 있다.
예를 들어, 제1 표시 영역(DA1)의 하측과 좌측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제1 코너부(CS1), 제1 측면부(SS1), 및 제2 측면부(SS2)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 좌측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제2 코너부(CS2), 제2 측면부(SS2), 및 제3 측면부(SS3)에 배치될 수 있다. 제1 표시 영역(DA1)의 하측과 우측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제3 코너부(CS3), 제3 측면부(SS3), 및 제4 측면부(SS4)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 우측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제4 코너부(CS4), 제1 측면부(SS1), 및 제4 측면부(SS4)에 배치될 수 있다.
비표시 영역(NDA)은 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 포함할 수 있다. 비표시 영역(NDA)은 측면부들(SS1, SS2, SS3, SS4)에서 제1 표시 영역(DA1)의 바깥쪽에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 제1 측면부(SS1)의 좌측 가장자리, 제2 측면부(SS2)의 하측 가장자리, 제3 측면부(SS3)의 우측 가장자리, 및 제4 측면부(SS4)의 상측 가장자리에 배치될 수 있다.
비표시 영역(NDA)은 코너부들(CS1, CS2, CS3, CS4)에서 제3 표시 영역(DA3)의 바깥쪽에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 제1 코너부(CS1)의 상측과 우측이 만나는 코너의 가장자리, 제2 코너부(CS2)의 하측과 우측이 만나는 코너의 가장자리, 제3 코너부(CS3)의 상측과 우측이 만나는 코너의 가장자리, 및 제4 코너부(CS4)의 상측과 좌측이 만나는 코너의 가장자리에 배치될 수 있다.
벤딩부(BA)는 제2 측면부(SS2)의 하측으로부터 연장될 수 있다. 벤딩부(BA)는 제2 측면부(SS2)와 패드부(PA) 사이에 배치될 수 있다. 벤딩부(BA)의 제1 방향(X축 방향)의 길이는 제2 측면부(SS2)의 제1 방향(X축 방향)의 길이보다 짧을 수 있다. 벤딩부(BA)는 제2 측면부(SS2)의 하측의 제5 벤딩 라인(BL5)을 따라 구부러질 수 있다.
패드부(PA)는 벤딩부(BA)의 하측으로부터 연장될 수 있다. 패드부(PA)의 제1 방향(X축 방향)의 길이는 벤딩부(BA)의 제1 방향(X축 방향)의 길이보다 길 수 있으나, 이에 한정되지 않는다. 패드부(PA)의 제1 방향(X축 방향)의 길이는 벤딩부(BA)의 제1 방향(X축 방향)의 길이와 실질적으로 동일할 수 있다. 패드부(PA)는 벤딩부(BA)의 하측의 제6 벤딩 라인(BL6)을 따라 구부러질 수 있다. 패드부(PA)는 전면부(FS)의 하면 상에 배치될 수 있다.
패드부(PA) 상에는 표시 구동 회로(200)와 패드(DP)들이 배치될 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성될 수 있다. 표시 구동 회로(200)는 COP(chip on plastic) 방식 또는 초음파 접합 방식으로 패드부(PA) 상에 부착될 수 있다. 또는, 표시 구동 회로(200)는 패드부(PA)의 패드(DP)들 상에 배치되는 표시 회로 보드(300) 상에 배치될 수 있다.
패드부(PA)의 패드(DP)들 상에는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 회로 보드(300)가 부착될 수 있다. 이로 인해, 패드부(PA)의 패드(DP)들은 표시 회로 보드(300)에 전기적으로 연결될 수 있다.
도 22와 같이, 표시 영역들(DA1, DA2, DA3)은 표시 패널(100)의 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 배치될 수 있다. 그러므로, 표시 패널(100)의 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 및 제4 측면부(SS4)뿐만 아니라, 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에서도 화상이 표시될 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 23에는 도 21의 Ⅷ-Ⅷ’를 따라 절단한 표시 장치(10)의 일 예가 나타나 있다.
도 23을 참조하면, 표시 장치(10)는 표시 패널(100) 이외에 커버 윈도우(CW)와 편광 필름(PF)을 더 포함할 수 있다. 표시 패널(100)은 기판(SUB), 표시층(DISL), 센서 전극층(SENL)을 포함할 수 있다. 편광 필름(PF)은 표시 패널(100) 상에 배치되고, 커버 윈도우(CW)는 편광 필름(PF) 상에 배치될 수 있다.
기판(SUB1) 상에는 표시층(DISL)이 배치될 수 있다. 표시층(DISL)은 표시 영역들(도 22의 DA1, DA2, DA3)과 비표시 영역(NDA)을 포함할 수 있다. 표시층(DISL)은 박막 트랜지스터층(도 9의 TFTL), 광을 발광하는 발광 소자들이 배치되는 발광 소자층(도 9의 EML), 및 발광 소자층을 봉지하기 위한 봉지층(도 9의 TFE)을 포함할 수 있다.
센서 전극층(SENL), 편광 필름(PF), 및 커버 윈도우(CW)는 제2 측면부(SS2)와 제3 측면부(SS3) 상에 배치될 수 있다. 또한, 센서 전극층(SENL), 편광 필름(PF), 및 커버 윈도우(CW)는 제1 측면부(SS1)와 제4 측면부(SS4) 상에 배치될 수도 있다.
벤딩부(BA)는 제5 벤딩 라인(BL5)에서 벤딩되어 제2 측면부(SS2)의 하면에 배치될 수 있다. 패드부(PA)는 제6 벤딩 라인(BL6)에서 벤딩되어 전면부(FS)의 하면 상에 배치될 수 있다. 패드부(PA)는 접착 부재(ADH)에 의해 전면부(FS)의 하면에 부착될 수 있다. 접착 부재(ADH)는 압력 민감 점착제(pressure sensitive adhesive)일 수 있다.
도 24는 일 실시예에 따른 표시 패널의 제1 코너부에 배치된 제1 내지 제3 표시 영역들과 비표시 영역을 상세히 보여주는 레이아웃 도이다. 도 24에는 도 22의 C 영역의 확대도가 나타나 있다.
도 24를 참조하면, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 교차점(CRP)은 제1 표시 영역(DA1)에 배치될 수 있다. 이 경우, 제1 표시 영역(DA1)은 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 제2 표시 영역(DA2)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 제3 표시 영역(DA3)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 비표시 영역(NDA)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다.
한편, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 교차점(CRP)의 위치는 도 24에 도시된 바에 한정되지 않으며, 제2 표시 영역(DA2) 또는 제3 표시 영역(DA3)에 배치될 수 있다.
제1 표시 영역(DA1)은 화상을 표시하는 제1 화소(도 4의 PX1)들을 포함할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 바깥쪽에 배치될 수 있다. 제2 표시 영역(DA2)은 화상을 표시하는 제2 화소(도 4의 PX2)들을 포함할 수 있다.
제2 표시 영역(DA2) 대신에 비표시 영역이 배치되는 경우, 사용자는 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이의 비표시 영역을 인지할 수 있다. 즉, 사용자는 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭(gap)을 인지할 수 있다. 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 제2 화소(도 4의 PX2)들을 포함하는 제2 표시 영역(DA2)이 배치되는 경우, 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지할 수 있다.
제3 표시 영역(DA3)은 제2 표시 영역(DA2)의 바깥쪽에 배치될 수 있다. 비표시 영역(NDA)은 제3 표시 영역(DA3)의 바깥쪽에 배치될 수 있다. 제3 표시 영역(DA3)은 화상을 표시하는 제3 화소(도 25의 PX3)들을 포함할 수 있다.
제3 표시 영역(DA3)은 절개 패턴(CP)들과 절개부(CG)들을 포함할 수 있다. 제3 화소(도 25의 PX3)들은 절개 패턴(CP)들 상에 배치될 수 있다. 절개 패턴(CP)들은 표시 패널(100)의 기판(도 23의 SUB1)을 레이저에 의해 절개하거나, 식각 공정에 의해 기판(도 23의 SUB1)을 식각하는 등 다양한 공정에 의해 형성될 수 있다. 예를 들어, 기판(도 23의 SUB1)이 폴리이미드로 형성되는 경우, 절개 패턴(CP)들은 폴리이미드를 식각하는 공정에 의해 형성될 수 있다. 이때, 식각 공정은 플라즈마 내 이온 또는 라디컬 입자의 물리적 또는 화학적 반응을 이용하여 폴리이미드를 식각하는 건식 식각 공정일 수 있다.
서로 인접한 절개 패턴(CP)들은 절개부(CG)에 의해 떨어져 배치될 수 있다. 절개부(CG)에 의해 서로 인접한 절개 패턴(CP)들 사이에 공간이 마련될 수 있다. 이로 인해, 제1 코너부(CS1)가 복곡률을 갖더라도, 제1 코너부(CS1)의 연신과 수축이 가능하므로, 절개부(CG)들에 의해 제1 코너부(CS1)에 인가되는 스트레인은 줄어들 수 있다.
절개 패턴(CP)들 각각의 일 단은 제2 표시 영역(DA2)에 연결되고, 타 단은 비표시 영역(NDA)에 연결될 수 있다. 절개 패턴(CP)들 각각의 폭은 제2 표시 영역(DA2)에서 비표시 영역(NDA)으로 갈수록 작아질 수 있다. 제2 표시 영역(DA2)에 접하는 절개 패턴(CP)의 폭은 비표시 영역(NDA)에 접하는 절개 패턴의 폭보다 클 수 있다.
제3 표시 영역의 외측의 곡률은 내측의 곡률보다 클 수 있다. 예를 들어, 제3 표시 영역(DA3)은 초승달의 평면 형태를 가질 수 있다. 이로 인해, 제1 코너부(CS1)에서 절개 패턴(CP)들의 면적은 상이할 수 있다. 또한, 제1 코너부(CS1)에서 절개 패턴(CP)들 각각의 길이는 상이할 수 있다. 제1 코너부(CS1)에서 절개 패턴(CP)들 각각의 길이는 절개 패턴(CP)과 제2 표시 영역(DA2)이 접하는 위치에서 절개 패턴(CP)과 비표시 영역(NDA)이 접하는 위치 사이의 최소 길이일 수 있다.
제1 코너부(CS1)에는 복수의 절개 패턴(CP)들이 배치되며, 제1 측면부(SS1)와 제2 측면부(SS2) 각각에는 하나의 절개 패턴(CP)이 배치될 수 있다. 제1 측면부(SS1)와 제2 측면부(SS2) 각각의 절개 패턴(CP)의 면적은 제1 코너부(CS1)의 절개 패턴(CP)들 중 어느 한 절개 패턴(CP)의 면적보다 클 수 있다.
제1 표시 영역(DA1)의 제1 화소(도 4의 PX1)들, 제2 표시 영역(DA2)의 제2 화소(도 4의 PX2)들, 및 제3 표시 영역(DA3)의 제3 화소(도 25의 PX3)들에 스캔 신호들을 인가하는 스캔 구동부와 발광 신호들을 인가하는 발광 구동부는 제2 표시 영역(DA2)에 배치될 수 있다.
한편, 도 3에 도시된 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 배치되는 표시 영역들(DA1, DA2, DA3)과 비표시 영역(NDA)은 도 5를 결부하여 설명한 바와 유사할 수 있다. 그러므로, 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 대한 설명은 생략한다.
또한, 도 24의 C-1 영역은 도 4를 결부하여 설명한 도 2의 A 영역과 실질적으로 동일하므로, 도 24의 C-1 영역에 대한 설명은 생략한다.
나아가, 도 24의 C-2 영역은 도 4를 결부하여 설명한 도 2의 B 영역과 실질적으로 동일하므로, 도 24의 C-2 영역에 대한 설명은 생략한다.
도 25는 도 24의 제3 표시 영역의 일 예를 보여주는 레이 아웃도이다. 도 25에는 도 24의 C-3 영역의 일 예가 나타나 있다.
도 25를 참조하면, 제3 표시 영역(DA3)은 복수의 절개 패턴(CP)들과 절개부(CG)를 포함할 수 있다. 이로 인해, 서로 인접한 절개 패턴(CP)들 사이에는 절개부(CG)가 존재할 수 있다. 절개 패턴(CP)들 각각의 일 단은 제2 표시 영역(DA2)에 연결되고, 타 단은 비표시 영역(NDA)에 연결될 수 있다.
절개 패턴(CP)들 각각에는 제3 화소(PX3)들과 댐(DAM2)이 배치될 수 있다
제3 화소(PX3)들은 A 방향(DRA)으로 배열될 수 있다. 제3 화소(PX3)들 각각은 복수의 발광 영역들(SPEU1”, SPEU2”, SPEU3”)을 포함할 수 있다. 제3 화소(PX3)들 각각의 발광 영역들(SPEU1”, SPEU2”, SPEU3”)은 도 8c를 결부하여 설명한 제1 화소(PX1)들 각각의 발광 영역들(SPEU1, SPEU2, SPEU3)과 실질적으로 동일할 수 있다. 그러므로, 제3 화소(PX3)들 각각의 발광 영역들(SPEU1”, SPEU2”, SPEU3”)에 대한 설명은 생략한다.
댐(DAM2)은 제3 화소(PX3)들을 둘러싸도록 배치될 수 있다. 댐(DAM2)은 절개 패턴(CP)들 각각의 가장자리에 배치될 수 있다.
도 25와 같이, 제3 표시 영역(DA3)이 절개 패턴(CP)들과 절개부(CG)들을 포함하는 경우, 절개부(CG)에 의해 서로 인접한 절개 패턴(CP)들 사이에 공간이 마련될 수 있다. 이로 인해, 제1 코너부(CS1)가 복곡률을 갖더라도, 제1 코너부(CS1)의 연신과 수축이 가능하므로, 절개부(CG)들에 의해 제1 코너부(CS1)에 인가되는 스트레인은 줄어들 수 있다.
도 26은 도 25의 Ⅸ-Ⅸ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 26을 참조하면, 박막 트랜지스터층(TFTL)은 제3 박막 트랜지스터(PST3)들을 포함할 수 있다. 제3 박막 트랜지스터(PST3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 박막 트랜지스터(PST3)의 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)은 도 9를 결부하여 설명한 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 실질적으로 동일하므로, 제3 박막 트랜지스터(PST3)에 대한 설명은 생략한다.
또한, 발광 소자층(EML)의 제3 화소 전극(171”), 제3 발광층(172”), 및 제3 공통 전극(173”)은 도 9를 결부하여 설명한 제1 화소 전극(171), 제1 발광층(172), 및 공통 전극(173)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
또한, 박막 봉지층(TFE)은 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 박막 봉지층(TFE)에 대한 설명은 생략한다.
댐(DAM2)은 제2 평탄화막(180)과 동일한 물질로 형성되는 제1 서브 댐(SDAM1’), 뱅크(180)와 동일한 물질로 형성되는 제2 서브 댐(SDAM2’)을 포함할 수 있다. 댐(DAM2)은 제3 서브 댐(SDAM2’) 상에 배치되는 제3 서브 댐을 더 포함할 수 있다.
댐(DAM2)의 내측에는 댐 홀(DMH)이 배치될 수 있다. 댐 홀(DMH)에는 제1 플로팅 패턴(FP1), 제2 플로팅 패턴(FP2), 제1 봉지 무기막(TFE1)이 배치되고, 봉지 유기막(TFE2)이 댐 홀(DMH)에 채워질 수 있다. 이때, 제3 발광층(172”)과 제3 공통 전극(173”)은 스텝 커버리지(step coverage)가 좋지 않다. 그러므로, 제3 발광층(172”)과 제3 공통 전극(173”)은 댐 홀(DMH)의 측벽에는 배치되지 않을 수 있다. 따라서, 제3 발광층(172”)과 제3 공통 전극(173”)은 댐 홀(DMH)에서 끊어질 수 있다. 스텝 커버리지는 소정의 증착 방법에 의해 증착된 막이 계단과 같이 단차가 형성된 부분에서도 끊기지 않고 이어지도록 형성되는 것을 가리킨다.
제1 플로팅 패턴(FP1)은 댐 홀(DMH)에서 제2 평탄화막(180) 상에 배치될 수 있다. 제1 플로팅 패턴(FP1)은 제3 발광층(172”)과 이어지지 않고 끊어진 제3 발광층(172”)의 잔막일 수 있다. 제1 플로팅 패턴(FP1)은 제3 발광층(172”)과 동일한 물질로 이루어질 수 있다. 댐 홀(DMH)의 크기가 작은 경우, 제1 플로팅 패턴(FP1)은 존재하지 않을 수도 있다. 즉, 제1 플로팅 패턴(FP1)은 생략될 수 있다. 한편, 제1 플로팅 패턴(FP1)은 제2 서브 댐(SDAM2’) 상에 배치될 수도 있다.
또한, 제2 플로팅 패턴(FP2)은 댐 홀(DMH)의 제1 플로팅 패턴(FP1) 상에 배치될 수 있다. 제2 플로팅 패턴(FP2)은 제3 공통 전극(173”)과 이어지지 않고 끊어진 제3 공통 전극(173”)의 잔막일 수 있다. 제2 플로팅 패턴(FP2)은 제3 공통 전극(173”)과 동일한 물질로 이루어질 수 있다. 댐 홀(DMH)의 크기가 작은 경우, 제2 플로팅 패턴(FP2)은 존재하지 않을 수도 있다. 즉, 제2 플로팅 패턴(FP2)은 생략될 수 있다. 한편, 제2 플로팅 패턴(FP2)은 제2 서브 댐(SDAM2’) 상에 배치될 수도 있다.
또한, 절개 패턴(CP)의 절개면 또는 측면 상에는 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)이 배치될 수 있다. 예를 들어, 절개 패턴(CP)의 기판(SUB), 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160)의 절개면 또는 측면 상에는 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)이 배치될 수 있다. 이로 인해, 절개 패턴(CP)의 절개면 또는 측면을 통해 수분 또는 산소가 유입되어 제3 발광층(172”)이 손상되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
FS: 전면부 SS1: 제1 측면부
SS2: 제2 측면부 SS3: 제3 측면부
SS4: 제4 측면부 CS1: 제1 코너부
CS2: 제2 코너부 CS3: 제3 코너부
CS4: 제4 코너부 DA1: 제1 표시 영역
DA2: 제2 표시 영역 DA3: 제3 표시 영역
NDA: 비표시 영역 CP: 절개 패턴
CG: 절개부

Claims (27)

  1. 제1 표시 영역과 상기 제1 표시 영역의 주변에 배치되는 제2 표시 영역을 포함하는 기판;
    상기 제1 표시 영역에 배치되는 제1 화소;
    상기 제2 표시 영역에 배치되는 제2 화소; 및
    상기 제2 표시 영역에 배치되며, 상기 제1 화소와 상기 제2 화소에 스캔 신호들을 인가하는 스캔 스테이지들을 구비하고,
    상기 제1 화소는 제1 화소 트랜지스터를 포함하는 제1 화소 구동부와 상기 제1 화소 구동부에 연결되는 제2 화소 발광부를 포함하며,
    상기 제2 화소는 제2 화소 트랜지스터를 포함하는 제2 화소 구동부와 상기 제2 화소 구동부에 연결되는 제2 화소 발광부를 포함하고,
    상기 제2 화소 구동부는 상기 스캔 스테이지들 중에서 일 방향으로 인접한 스캔 스테이지들 사이에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소 구동부와 상기 제2 화소 발광부는 서로 떨어져 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 화소 구동부와 상기 제2 화소 발광부를 연결하는 연결 배선을 더 구비하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 화소 발광부는 상기 기판의 두께 방향에서 상기 스캔 스테이지들 중 어느 한 스캔 스테이지와 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 연결 배선은 상기 기판의 두께 방향에서 상기 스캔 스테이지와 중첩하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 표시 영역에 배치되며, 상기 스캔 스테이지들에 연결되는 스캔 제어 배선들을 더 구비하고,
    상기 제2 화소 발광부는 상기 기판의 두께 방향에서 상기 스캔 제어 배선들 중 어느 한 스캔 제어 배선과 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 연결 배선은 상기 기판의 두께 방향에서 상기 스캔 제어 배선과 중첩하는 표시 장치.
  8. 제3 항에 있어서,
    상기 제2 표시 영역에 배치되며, 상기 제1 화소와 상기 제2 화소에 발광 신호들을 인가하는 발광 스테이지들; 및
    상기 제2 표시 영역에 배치되며, 상기 발광 스테이지들에 연결되는 발광 제어 배선들을 더 구비하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 화소 발광부는 상기 기판의 두께 방향에서 상기 발광 스테이지들 중 어느 한 발광 스테이지와 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 연결 배선은 상기 기판의 두께 방향에서 상기 발광 스테이지와 중첩하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제2 화소 발광부는 상기 기판의 두께 방향에서 상기 발광 제어 배선들 중 어느 한 발광 제어 배선과 중첩하는 표시 장치.
  12. 제11 항에 있어서,
    상기 연결 배선은 상기 기판의 두께 방향에서 상기 발광 제어 배선과 중첩하는 표시 장치.
  13. 제3 항에 있어서,
    상기 제2 표시 영역에 배치되며, 상기 제2 화소 구동부에 연결되는 데이터 배선을 더 구비하는 표시 장치.
  14. 제13 항에 있어서,
    상기 데이터 배선은 상기 기판의 두께 방향에서 상기 스캔 스테이지들 중 어느 한 스캔 스테이지와 중첩하는 표시 장치.
  15. 제14 항에 있어서,
    상기 데이터 배선은 상기 기판의 두께 방향에서 상기 제2 화소 구동부와 중첩하는 표시 장치.
  16. 제3 항에 있어서,
    상기 기판 상에 배치되는 상기 제1 화소 트랜지스터와 상기 제2 화소 트랜지스터 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되며, 상기 제2 화소 구동부에 연결되는 데이터 배선; 및
    상기 데이터 배선 상에 배치되는 제2 평탄화막을 더 구비하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 화소 발광부는,
    상기 제2 평탄화막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 연결 배선은 상기 화소 전극과 동일한 물질로 이루어지며, 상기 화소 전극과 동일한 층에 배치되는 표시 장치.
  18. 제3 항에 있어서,
    상기 기판 상에 배치되는 상기 제1 화소 트랜지스터와 상기 제2 화소 트랜지스터 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되는 차폐 전극;
    상기 차폐 전극 상에 배치되는 제2 평탄화막;
    상기 제2 평탄화막 상에 배치되며, 상기 제2 화소 구동부에 연결되는 데이터 배선; 및
    상기 데이터 배선 상에 배치되는 제3 평탄화막을 더 구비하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 화소 발광부는,
    상기 제3 평탄화막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 연결 배선은 상기 화소 전극과 동일한 물질로 이루어지며, 상기 화소 전극과 동일한 층에 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 차폐 전극과 상기 공통 전극은 전기적으로 연결되는 표시 장치.
  21. 제3 항에 있어서,
    상기 기판 상에 배치되는 상기 제1 화소 트랜지스터와 상기 제2 화소 트랜지스터 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되며, 상기 제2 화소 구동부에 연결되는 데이터 배선; 및
    상기 데이터 배선 상에 배치되는 제2 평탄화막을 더 구비하고,
    상기 연결 배선은 상기 제2 평탄화막 상에 배치되는 표시 장치.
  22. 제21 항에 있어서,
    상기 제2 화소 발광부는,
    상기 연결 배선 상에 배치되는 제3 평탄화막 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 연결 배선은 상기 화소 전극과 동일한 물질로 이루어지며, 상기 화소 전극과 동일한 층에 배치되는 표시 장치.
  23. 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판;
    상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역; 및
    상기 기판의 제1 측면부와 상기 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소, 및 상기 제1 화소와 상기 제2 화소에 스캔 신호들을 인가하는 스캔 스테이지들을 포함하는 제2 표시 영역을 구비하고,
    상기 스캔 스테이지들 중에서 상기 제1 측면부의 스캔 스테이지의 가로 길이는 상기 코너부의 스캔 스테이지의 가로 길이보다 긴 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 측면부의 스캔 스테이지의 세로 길이는 상기 코너부의 상기 스캔 스테이지의 세로 길이보다 짧은 표시 장치.
  25. 제23 항에 있어서,
    상기 제2 표시 영역은 상기 제1 화소와 상기 제2 화소에 발광 신호들을 인가하는 발광 스테이지들을 더 포함하며,
    상기 발광 스테이지들 중에서 상기 제1 측면부의 발광 스테이지의 가로 길이는 상기 코너부의 발광 스테이지의 가로 길이보다 긴 표시 장치.
    상기 제1 측면부의 발광 스테이지의 세로 길이는 상기 코너부의 발광 스테이지의 세로 길이보다 짧은 표시 장치.
  26. 제25 항에 있어서,
    상기 제1 측면부의 발광 스테이지의 세로 길이는 상기 코너부의 발광 스테이지의 세로 길이보다 짧은 표시 장치.
  27. 제23 항에 있어서,
    상기 제1 화소는 제1 화소 트랜지스터를 포함하는 제1 화소 구동부와 상기 제1 화소 구동부에 연결되는 제2 화소 발광부를 포함하며,
    상기 제2 화소는 제2 화소 트랜지스터를 포함하는 제2 화소 구동부와 상기 제2 화소 구동부에 연결되는 제2 화소 발광부를 포함하고,
    상기 제2 화소 구동부는 상기 스캔 스테이지들 중에서 일 방향으로 인접한 스캔 스테이지들 사이에 배치되는 표시 장치.
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