KR20220022135A - 표시 장치 - Google Patents

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이선화
이유진
박경순
장재용
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치의 코너부에 화상을 표시할 수 있는 표시 영역을 배치하는 경우, 전면부의 표시 영역과 코너부의 표시 영역 사이의 영역이 사용자에게 시인되는 것을 방지할 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판, 상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역, 및 상기 기판의 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소와 제1 구동 전압 배선을 포함하는 제2 표시 영역을 구비한다. 상기 제2 화소는 제1 화소 전극, 상기 제1 화소 전극 상에 배치되는 제1 발광층, 및 상기 제1 발광층 상에 배치되는 공통 전극을 포함한다. 상기 제1 구동 전압 배선은 상기 기판의 두께 방향에서 상기 제1 화소 전극과 중첩하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치가 요구되고 있다. 예를 들어, 표시 장치가 발광 표시 장치인 경우, 전면(前面)부 뿐만 아니라 전면(前面)부의 네 측 가장자리 각각에서 구부러진 측면부에서 화상을 표시할 수 있다. 예를 들어, 표시 장치는 전면부의 제1 측 가장자리에서 구부러지는 제1 측면부와 전면부의 제2 측 가장자리에서 구부러지는 제2 측면부 사이에 배치되는 코너부를 포함할 수 있다. 이 경우, 코너부에는 제1 측면부의 곡률과 제2 측면부의 곡률로 인한 복곡률에 의해 높은 스트레인이 인가될 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 코너부에 화상을 표시할 수 있는 표시 영역을 배치하는 경우, 전면부의 표시 영역과 코너부의 표시 영역 사이의 영역이 사용자에게 시인되는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판, 상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역, 및 상기 기판의 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소와 제1 구동 전압 배선을 포함하는 제2 표시 영역을 구비한다. 상기 제2 화소는 제1 화소 전극, 상기 제1 화소 전극 상에 배치되는 제1 발광층, 및 상기 제1 발광층 상에 배치되는 공통 전극을 포함한다. 상기 제1 구동 전압 배선은 상기 기판의 두께 방향에서 상기 제1 화소 전극과 중첩하지 않는다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판, 상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역, 상기 기판의 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소와 제1 구동 전압 배선을 포함하는 제2 표시 영역, 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되며, 상기 제2 화소를 구동하기 위한 트랜지스터를 구비한다. 상기 제2 화소의 화소 전극과 상기 트랜지스터의 소스 전극 또는 드레인 전극을 연결하는 화소 연결 배선을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 표시 장치의 코너부에 화상을 표시하는 제3 표시 영역을 배치하는 경우, 전면부의 제1 표시 영역과 코너부의 제3 표시 영역 사이에 화상을 표시하는 제2 표시 영역이 추가로 배치된다. 그러므로, 전면부의 제1 표시 영역이 표시하는 화상과 코너부의 제3 표시 영역이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치에 의하면, 제2 표시 영역에서 화상을 표시하는 화소들 각각은 제1 구동 전압 배선의 화소 홀에 배치될 수 있다. 그러므로, 제2 표시 영역의 화소들은 제1 구동 전압 배선을 회피하여 배치될 수 있다.
일 실시예에 따른 표시 장치에 의하면, 제2 표시 영역의 화소들의 발광 소자들에 구동 전류 또는 구동 전압을 공급하기 위한 박막 트랜지스터들을 포함하는 화소 구동부를 제1 구동 전압 배선과 제1 표시 영역 사이에 배치한다. 또한, 제2 표시 영역의 화소들의 발광 소자들과 화소 구동부의 박막 트랜지스터들을 화소 연결 배선들을 통해 연결한다. 따라서, 화소 구동부의 박막 트랜지스터들은 제2 표시 영역에 배치되는 스캔 구동부의 스캔 구동 트랜지스터들을 회피하여 배치될 수 있다.
일 실시예에 따른 표시 장치에 의하면, 측면부의 비표시 영역에는 화소들이 배치되지 않으므로, 제1 구동 전압 배선은 화소 홀을 포함하지 않는다. 또한, 비표시 영역에서는 화소 구동부의 박막 트랜지스터와 화소의 화소 전극을 연결할 필요가 없으므로, 화소 연결 배선이 필요 없다. 그러므로, 비표시 영역에는 화소 연결 배선 대신에 제2 구동 전압 배선이 배치될 수 있으므로, 구동 전압 배선의 저항을 낮출 수 있다.
일 실시예에 따른 표시 장치에 의하면, 제2 표시 영역에서 구동 연결 콘택홀을 통해 제1 구동 전압 배선에 연결되는 제2 구동 연결 전극을 더 포함함으로써, 구동 전압 배선의 저항을 낮출 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 패널의 제1 코너부에 배치된 제1 내지 제3 표시 영역들과 비표시 영역을 상세히 보여주는 레이아웃 도이다.
도 6은 도 5의 제1 표시 영역의 일 예를 보여주는 레이아웃 도이다.
도 7은 도 6의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 도 5의 제2 표시 영역의 일 예를 보여주는 레이아웃 도이다.
도 9는 도 8의 B-1 영역의 제1 구동 전압 배선, 구동 연결 전극들, 구동 연결 콘택홀들, 제2 화소의 화소 전극들, 및 제1 홀들의 일 예를 보여주는 확대 레이아웃 도이다.
도 10은 도 8의 B-1 영역의 제1 구동 전압 배선, 구동 연결 전극들, 구동 연결 콘택홀들, 제2 화소의 화소 전극들, 및 화소 연결 배선들의 일 예를 보여주는 확대 레이아웃 도이다.
도 11은 도 9와 도 10의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 9와 도 10의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 13은 도 5의 비표시 영역의 일 예를 보여주는 레이아웃 도이다.
도 14는 도 13의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15는 도 5의 제3 표시 영역의 일 예를 보여주는 레이 아웃도이다.
도 16은 도 15의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 도 8의 B-1 영역의 제1 구동 전압 배선, 구동 연결 전극들, 구동 연결 콘택홀들, 제2 화소의 화소 전극들, 및 공통 연결 전극들의 일 예를 보여주는 확대 레이아웃 도이다.
도 18은 도 17의 Ⅶ-Ⅶ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
본 명세서에서, 제1 방향(X축 방향)은 평면 상 표시 장치(10)의 단변과 나란한 방향으로, 예를 들어 표시 장치(10)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 평면 상 표시 장치(10)의 장변과 나란한 방향으로, 예를 들어 표시 장치(10)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 장치(10)의 두께 방향일 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 패널(300)을 포함할 수 있다. 표시 패널(300)은 도 1 및 도 2와 같이 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 포함할 수 있다.
표시 패널(300)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(SUB)을 포함할 수 있다. 예를 들어, 기판(SUB)은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다. 또한, 기판(SUB)의 일부 영역만 플렉시블하거나, 기판(SUB)의 전체 영역이 플렉시블 할 수 있다.
전면부(FS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 전면부(FS)는 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 도 1 및 도 2에서는 전면부(FS)가 평탄하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 전면부(FS)는 곡면을 포함할 수 있다.
제1 측면부(SS1)는 전면부(FS)의 제1 측으로부터 연장될 수 있다. 제1 측면부(SS1)는 전면부(FS)의 제1 측의 제1 벤딩 라인(도 3의 BL1)을 따라 구부러지며, 이에 따라 제1 곡률을 가질 수 있다. 전면부(FS)의 제1 측은 도 1 및 도 2와 같이 전면부(FS)의 좌측일 수 있다.
제2 측면부(SS2)는 전면부(FS)의 제2 측으로부터 연장될 수 있다. 제2 측면부(SS2)는 전면부(FS)의 제2 측의 제2 벤딩 라인(도 3의 BL2)을 따라 구부러지며, 이에 따라 제2 곡률을 가질 수 있다. 제2 곡률은 제1 곡률과 상이할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제2 측은 도 1 및 도 2와 같이 전면부(FS)의 하측일 수 있다.
제3 측면부(SS3)는 전면부(FS)의 제3 측으로부터 연장될 수 있다. 제3 측면부(SS3)는 전면부(FS)의 제3 측의 제3 벤딩 라인(도 3의 BL3)을 따라 구부러지며, 이에 따라 제3 곡률을 가질 수 있다. 제3 곡률은 제2 곡률과 동일할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제3 측은 도 1 및 도 2와 같이 전면부(FS)의 우측일 수 있다.
제4 측면부(SS4)는 전면부(FS)의 제4 측으로부터 연장될 수 있다. 제4 측면부(SS4)는 전면부(FS)의 제4 측의 제4 벤딩 라인(도 3의 BL4)을 따라 구부러지며, 이에 따라 제4 곡률을 가질 수 있다. 제4 곡률은 제1 곡률과 동일할 수 있으나, 이에 한정되지 않는다. 전면부(FS)의 제4 측은 도 1 및 도 2와 같이 전면부(FS)의 상측일 수 있다.
제1 코너부(CS1)는 제1 측면부(SS1)와 제2 측면부(SS2) 사이에 배치될 수 있다. 구체적으로, 제1 코너부(CS1)는 제1 측면부(SS1)의 하측 및 제2 측면부(SS2)의 좌측에 접할 수 있다. 제1 코너부(CS1)는 제1 측면부(SS1)의 제1 곡률과 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제1 코너부(CS1)에는 제1 측면부(SS1)의 제1 곡률에 의해 구부러지는 힘과 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 힘에 의해 스트레인(strain)이 인가될 수 있다.
제2 코너부(CS2)는 제1 측면부(SS1)와 제3 측면부(SS3) 사이에 배치될 수 있다. 구체적으로, 제2 코너부(CS2)는 제2 측면부(SS2)의 우측 및 제3 측면부(SS3)의 하측에 접할 수 있다. 제2 코너부(CS2)는 제2 측면부(SS2)의 제2 곡률과 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제2 코너부(CS2)에는 제2 측면부(SS2)의 제2 곡률에 의해 구부러지는 힘과 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제3 코너부(CS3)는 제3 측면부(SS3)와 제4 측면부(SS4) 사이에 배치될 수 있다. 구체적으로, 제3 코너부(CS3)는 제3 측면부(SS3)의 상측 및 제4 측면부(SS4)의 우측에 접할 수 있다. 제3 코너부(CS3)는 제3 측면부(SS3)의 제3 곡률과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제3 코너부(CS3)에는 제3 측면부(SS3)의 제3 곡률에 의해 구부러지는 힘과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제4 코너부(CS4)는 제1 측면부(SS1)와 제4 측면부(SS4) 사이에 배치될 수 있다. 구체적으로, 제4 코너부(CS4)는 제1 측면부(SS1)의 상측 및 제4 측면부(SS4)의 좌측에 접할 수 있다. 제4 코너부(CS4)는 제1 측면부(SS1)의 제1 곡률과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 복곡률 영역일 수 있다. 이로 인해, 제4 코너부(CS4)에는 제1 측면부(SS1)의 제1 곡률에 의해 구부러지는 힘과 제4 측면부(SS4)의 제4 곡률에 의해 구부러지는 힘에 의해 스트레인이 인가될 수 있다.
제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4) 각각은 복곡률에 의한 스트레인을 줄이기 위해 도 5와 같이 절개부들에 의해 구획되는 절개 패턴들을 포함할 수 있다. 절개 패턴들에 대한 설명은 도 5를 결부하여 후술한다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 3을 참조하면, 표시 패널(300)은 벤딩부(BA)와 패드부(PA)를 더 포함할 수 있다. 표시 패널(300)은 제1 내지 제3 표시 영역들(DA1~DA3), 비표시 영역(NDA), 벤딩부(BA), 및 패드부(PA)를 포함할 수 있다.
제1 내지 제3 표시 영역들(DA1~DA3)은 화소들 또는 발광 영역들을 포함하여 화상을 표시하는 영역을 가리킨다. 비표시 영역(NDA)은 화소들 또는 발광 영역들을 포함하지 않아 화상을 표시하지 않는 영역을 가리킨다. 비표시 영역(NDA)에는 화소들 또는 발광 영역들을 구동하기 위한 신호 배선들 또는 스캔 구동부가 배치될 수 있다.
제1 표시 영역(DA1)은 표시 패널(300)의 메인 표시 영역으로 전면부(FS), 제1 측면부(SS1)의 일부 영역, 제2 측면부(SS2)의 일부 영역, 제3 측면부(SS3)의 일부 영역, 및 제4 측면부(SS4)의 일부 영역을 포함할 수 있다. 제1 측면부(SS1)의 일부 영역은 전면부(FS)의 제1 측으로부터 연장된 영역을 가리키며, 제2 측면부(SS2)의 일부 영역은 전면부(FS)의 제2 측으로부터 연장된 영역을 가리킨다. 제3 측면부(SS3)의 일부 영역은 전면부(FS)의 제3 측으로부터 연장된 영역을 가리키며, 제4 측면부(SS4)의 일부 영역은 전면부(FS)의 제4 측으로부터 연장된 영역을 가리킨다. 제1 표시 영역(DA1)의 코너들 각각은 소정의 곡률로 둥글게 형성될 수 있다.
제2 표시 영역(DA2)들 각각은 메인 표시 영역인 제1 표시 영역(DA1)을 보조하는 제2 보조 표시 영역일 수 있다. 제2 표시 영역(DA2)들 각각의 해상도는 제1 표시 영역(DA1)의 해상도와 다를 수 있다. 예를 들어, 제2 표시 영역(DA2)들 각각은 제1 표시 영역(DA1)을 보조하는 역할을 하므로, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도보다 낮을 수 있다. 즉, 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(도 8의 PX2)들의 개수는 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(도 6의 PX1)들의 개수보다 적을 수 있다. 또한, 제2 표시 영역(DA2)에서 제2 화소(도 8의 PX2)들 각각의 크기는 제1 표시 영역(DA1)에서 제1 화소(도 6의 PX1)들 각각의 크기보다 클 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도와 실질적으로 동일할 수 있다.
제2 표시 영역(DA2)들 각각은 제1 표시 영역(DA1)의 코너들 중 어느 하나의 바깥쪽에 배치될 수 있다. 제2 표시 영역(DA2)들 각각의 적어도 일부 영역은 코너부들(CS1~CS4) 중 어느 하나에 배치될 수 있다. 또한, 제2 표시 영역(DA2)들 각각의 적어도 일부 영역은 제1 내지 제4 측면부들(SS1~SS4) 중 어느 두 개에 배치될 수 있다.
예를 들어, 제1 표시 영역(DA1)의 하측과 좌측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제1 코너부(CS1), 제1 측면부(SS1), 및 제2 측면부(SS2)에 배치될 수 있다. 제1 표시 영역(DA1)의 하측과 우측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제2 코너부(CS2), 제2 측면부(SS2), 및 제3 측면부(SS3)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 우측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제3 코너부(CS3), 제3 측면부(SS3), 및 제4 측면부(SS4)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 좌측이 만나는 코너의 바깥쪽에 배치된 제2 표시 영역(DA2)의 적어도 일부 영역은 제4 코너부(CS4), 제1 측면부(SS1), 및 제4 측면부(SS4)에 배치될 수 있다.
제3 표시 영역(DA3)들 각각은 메인 표시 영역인 제1 표시 영역(DA1)을 보조하는 제2 보조 표시 영역일 수 있다. 제3 표시 영역(DA3)들 각각의 해상도는 제1 표시 영역(DA1)의 해상도와 다를 수 있다. 예를 들어, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)을 보조하는 역할을 하므로, 제3 표시 영역(DA3)의 해상도는 제1 표시 영역(DA1)의 해상도보다 낮을 수 있다. 즉, 제3 표시 영역(DA3)에서 단위 면적당 제3 화소(도 15의 PX3)들의 개수는 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(도 6의 PX1)들의 개수보다 적을 수 있다. 또한, 제3 표시 영역(DA3)에서 제3 화소(도 15의 PX3)들 각각의 크기는 제1 표시 영역(DA1)에서 제1 화소(도 6의 PX1)들 각각의 크기보다 클 수 있다. 하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제3 표시 영역(DA3)들 각각의 해상도는 제1 표시 영역(DA1)의 해상도와 실질적으로 동일할 수 있다.
제3 표시 영역(DA3)들 각각은 제2 표시 영역(DA2)의 바깥쪽에 배치될 수 있다. 이로 인해, 제2 표시 영역(DA2)들 각각은 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 배치될 수 있다. 제3 표시 영역(DA3)들 각각의 적어도 일부 영역은 코너부들(CS1~CS4) 중 어느 하나에 배치될 수 있다. 또한, 제3 표시 영역(DA3)들 각각의 적어도 일부 영역은 제1 내지 제4 측면부들(SS1~SS4) 중 어느 두 개에 배치될 수 있다.
예를 들어, 제1 표시 영역(DA1)의 하측과 좌측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제1 코너부(CS1), 제1 측면부(SS1), 및 제2 측면부(SS2)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 좌측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제2 코너부(CS2), 제2 측면부(SS2), 및 제3 측면부(SS3)에 배치될 수 있다. 제1 표시 영역(DA1)의 하측과 우측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제3 코너부(CS3), 제3 측면부(SS3), 및 제4 측면부(SS4)에 배치될 수 있다. 제1 표시 영역(DA1)의 상측과 우측이 만나는 코너의 바깥쪽에 배치된 제3 표시 영역(DA3)의 적어도 일부 영역은 제4 코너부(CS4), 제1 측면부(SS1), 및 제4 측면부(SS4)에 배치될 수 있다.
비표시 영역(NDA)은 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 포함할 수 있다. 비표시 영역(NDA)은 측면부들(SS1, SS2, SS3, SS4)에서 제1 표시 영역(DA1)의 바깥쪽에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 제1 측면부(SS1)의 좌측 가장자리, 제2 측면부(SS2)의 하측 가장자리, 제3 측면부(SS3)의 우측 가장자리, 및 제4 측면부(SS4)의 상측 가장자리에 배치될 수 있다.
비표시 영역(NDA)은 코너부들(CS1, CS2, CS3, CS4)에서 제3 표시 영역(DA3)의 바깥쪽에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 제1 코너부(CS1)의 상측과 우측이 만나는 코너의 가장자리, 제2 코너부(CS2)의 하측과 우측이 만나는 코너의 가장자리, 제3 코너부(CS3)의 상측과 우측이 만나는 코너의 가장자리, 및 제4 코너부(CS4)의 상측과 좌측이 만나는 코너의 가장자리에 배치될 수 있다.
벤딩부(BA)는 제2 측면부(SS2)의 하측으로부터 연장될 수 있다. 벤딩부(BA)는 제2 측면부(SS2)와 패드부(PA) 사이에 배치될 수 있다. 벤딩부(BA)의 제1 방향(X축 방향)의 길이는 제2 측면부(SS2)의 제1 방향(X축 방향)의 길이보다 짧을 수 있다. 벤딩부(BA)는 제2 측면부(SS2)의 하측의 제5 벤딩 라인(BL5)을 따라 구부러질 수 있다.
패드부(PA)는 벤딩부(BA)의 하측으로부터 연장될 수 있다. 패드부(PA)의 제1 방향(X축 방향)의 길이는 벤딩부(BA)의 제1 방향(X축 방향)의 길이보다 길 수 있으나, 이에 한정되지 않는다. 패드부(PA)의 제1 방향(X축 방향)의 길이는 벤딩부(BA)의 제1 방향(X축 방향)의 길이와 실질적으로 동일할 수 있다. 패드부(PA)는 벤딩부(BA)의 하측의 제6 벤딩 라인(BL6)을 따라 구부러질 수 있다. 패드부(PA)는 전면부(FS)의 하면 상에 배치될 수 있다.
패드부(PA) 상에는 통합 구동 회로(IDC)와 패드(PAD)들이 배치될 수 있다. 통합 구동 회로(IDC)는 집적회로(integrated circuit, IC)로 형성될 수 있다. 통합 구동 회로(IDC)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드부(PA) 상에 부착될 수 있다. 또는, 통합 구동 회로(IDC)는 패드부(PA)의 패드(PAD)들 상에 배치되는 회로 보드 상에 배치될 수 있다.
통합 구동 회로(IDC)는 패드부(PA)의 패드(PAD)들에 전기적으로 연결될 수 있다. 통합 구동 회로(IDC)는 패드부(PA)의 패드(PAD)들을 통해 디지털 비디오 데이터와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(IDC)는 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 표시 영역들(DA1, DA2, DA3)의 데이터 배선들로 출력할 수 있다.
패드부(PA)의 패드(PAD)들 상에는 이방성 도전 필름(anisotropic conductive film)을 이용하여 회로 보드가 부착될 수 있다. 이로 인해, 패드부(PA)의 패드(PAD)들은 회로 보드에 전기적으로 연결될 수 있다.
도 3과 같이, 표시 영역들(DA1, DA2, DA3)은 표시 패널(300)의 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 배치될 수 있다. 그러므로, 표시 패널(300)의 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 및 제4 측면부(SS4)뿐만 아니라, 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에서도 화상이 표시될 수 있다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 4에는 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 장치(10)의 일 예가 나타나 있다.
도 4를 참조하면, 표시 장치(10)는 표시 패널(300) 이외에 커버 윈도우(CW)와 편광 필름(PF)을 더 포함할 수 있다. 표시 패널(300)은 기판(SUB), 표시층(DISL), 센서 전극층(SENL)을 포함할 수 있다. 편광 필름(PF)은 표시 패널(300) 상에 배치되고, 커버 윈도우(CW)는 편광 필름(PF) 상에 배치될 수 있다.
기판(SUB) 상에는 표시층(DISL)이 배치될 수 있다. 표시층(DISL)은 표시 영역들(도 3의 DA1, DA2, DA3)과 비표시 영역(NDA)을 포함할 수 있다. 표시층(DISL)의 표시 영역(DA)에는 발광 영역들뿐만 아니라 발광 소자들을 구동하기 위한 스캔 배선들, 데이터 배선들, 전원 배선들 등이 배치될 수 있다. 표시층(DISL)의 비표시 영역(NDA)에는 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동 회로, 및 데이터 배선들과 통합 구동 회로(IDC)를 연결하는 팬 아웃 배선들 등이 배치될 수 있다.
표시층(DISL)은 도 8과 같이 박막 트랜지스터들이 형성되는 박막 트랜지스터층(도 8의 TFTL), 광을 발광하는 발광 소자들이 발광 영역들에 배치되는 발광 소자층(도 8의 EML), 및 발광 소자층을 봉지하기 위한 봉지층(도 8의 TFEL)을 포함할 수 있다.
표시층(DISL) 상에는 센서 전극층(SENL)이 배치될 수 있다. 센서 전극층(SENL)은 센서 전극들을 포함할 수 있다. 센서 전극층(SENL)은 센서 전극들을 이용하여 사람 또는 물체의 터치를 감지할 수 있다.
센서 전극층(SENL) 상에는 편광 필름(PF)이 배치될 수 있다. 편광 필름(PF)은 제1 베이스 부재, 선편광판, λ/4 판(quarter-wave plate) 및/또는 λ/2 판(half-wave plate)과 같은 위상지연필름, 및 제2 베이스 부재를 포함할 수 있다. 예를 들어, 센서 전극층(SENL) 상에는 제1 베이스 부재, 선편광판, λ/4 판, λ/2 판, 및 제2 베이스 부재가 순차적으로 적층될 수 있다.
편광 필름(PF) 상에는 커버 윈도우(CW)가 배치될 수 있다. 커버 윈도우(CW)는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 편광 필름(PF) 상에 부착될 수 있다. 커버 윈도우(CW)는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다.
벤딩부(BA)는 제5 벤딩 라인(BL5)에서 벤딩되어 제2 측면부(SS2)의 하면에 배치될 수 있다. 패드부(PA)는 제6 벤딩 라인(BL6)에서 벤딩되어 전면부(FS)의 하면 상에 배치될 수 있다. 패드부(PA)는 접착 부재(ADH)에 의해 전면부(FS)의 하면에 부착될 수 있다. 접착 부재(ADH)는 압력 민감 점착제(pressure sensitive adhesive)일 수 있다.
도 5는 일 실시예에 따른 표시 패널의 제1 코너부에 배치된 제1 내지 제3 표시 영역들과 비표시 영역을 상세히 보여주는 레이 아웃도이다. 도 5에는 도 3의 A 영역의 확대도가 나타나 있다.
도 5를 참조하면, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 교차점(CRP)은 제1 표시 영역(DA1)에 배치될 수 있다. 이 경우, 제1 표시 영역(DA1)은 전면부(FS), 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 제2 표시 영역(DA2)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 제3 표시 영역(DA3)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다. 비표시 영역(NDA)은 제1 측면부(SS1), 제2 측면부(SS2), 및 제1 코너부(CS1)에 배치될 수 있다.
한편, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 교차점(CRP)의 위치는 도 5에 도시된 바에 한정되지 않으며, 제2 표시 영역(DA2) 또는 제3 표시 영역(DA3)에 배치될 수 있다.
제1 표시 영역(DA1)은 화상을 표시하는 제1 화소(도 6의 PX1)들을 포함할 수 있다. 또한, 제1 표시 영역(DA1)은 사용자의 터치를 감지하기 위한 센서 전극(도 6의 SE)들을 포함할 수 있다. 센서 전극(도 6의 SE)들은 구동 전극(도 6의 TE)들과 감지 전극(도 6의 RE)들을 포함할 수 있다.
제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 바깥쪽에 배치될 수 있다. 제2 표시 영역(DA2)은 화상을 표시하는 제2 화소(도 8의 PX2)들을 포함할 수 있다.
제2 표시 영역(DA2) 대신에 비표시 영역이 배치되는 경우, 사용자는 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이의 비표시 영역을 인지할 수 있다. 즉, 사용자는 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭(gap)을 인지할 수 있다. 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 제3 화소(도 14의 PX3)들을 포함하는 제2 표시 영역(DA2)이 배치되는 경우, 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지할 수 있다.
제3 표시 영역(DA3)은 제2 표시 영역(DA2)의 바깥쪽에 배치될 수 있다. 비표시 영역(NDA)은 제3 표시 영역(DA3)의 바깥쪽에 배치될 수 있다. 제3 표시 영역(DA3)은 화상을 표시하는 제3 화소(도 15의 PX3)들을 포함할 수 있다.
제3 표시 영역(DA3)은 절개 패턴(CP)들과 절개부(CG)들을 포함할 수 있다. 제3 화소(도 15의 PX3)들은 절개 패턴(CP)들 상에 배치될 수 있다. 절개 패턴(CP)들은 표시 패널(300)의 기판(도 4의 SUB)을 레이저에 의해 절개함으로써 형성될 수 있다. 서로 인접한 절개 패턴(CP)들은 절개부(CG)에 의해 떨어져 배치될 수 있다. 절개부(CG)에 의해 서로 인접한 절개 패턴(CP)들 사이에 공간이 마련될 수 있다. 이로 인해, 제1 코너부(CS1)가 복곡률을 갖더라도, 제1 코너부(CS1)의 연신과 수축이 가능하므로, 절개부(CG)들에 의해 제1 코너부(CS1)에 인가되는 스트레인은 줄어들 수 있다.
절개 패턴(CP)들 각각의 일 단은 제2 표시 영역(DA2)에 연결되고, 타 단은 비표시 영역(NDA)에 연결될 수 있다. 절개 패턴(CP)들 각각의 폭은 제2 표시 영역(DA2)에서 비표시 영역(NDA)으로 갈수록 작아질 수 있다. 제2 표시 영역(DA2)에 접하는 절개 패턴(CP)의 폭은 비표시 영역(NDA)에 접하는 절개 패턴의 폭보다 클 수 있다.
제3 표시 영역의 외측의 곡률은 내측의 곡률보다 클 수 있다. 예를 들어, 제3 표시 영역(DA3)은 초승달의 평면 형태를 가질 수 있다. 이로 인해, 제1 코너부(CS1)에서 절개 패턴(CP)들의 면적은 상이할 수 있다. 또한, 제1 코너부(CS1)에서 절개 패턴(CP)들 각각의 길이는 상이할 수 있다. 제1 코너부(CS1)에서 절개 패턴(CP)들 각각의 길이는 절개 패턴(CP)과 제2 표시 영역(DA2)이 접하는 위치에서 절개 패턴(CP)과 비표시 영역(NDA)이 접하는 위치 사이의 최소 길이일 수 있다.
제1 코너부(CS1)에는 복수의 절개 패턴(CP)들이 배치되며, 제1 측면부(SS1)와 제2 측면부(SS2) 각각에는 하나의 절개 패턴(CP)이 배치될 수 있다. 제1 측면부(SS1)와 제2 측면부(SS2) 각각의 절개 패턴(CP)의 면적은 제1 코너부(CS1)의 절개 패턴(CP)들 중 어느 한 절개 패턴(CP)의 면적보다 클 수 있다.
구동 전압 배선(VSL)은 도 5와 같이 제2 표시 영역(DA2)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 구동 전압 배선(VSL)은 제1 코너부(CS1), 제1 측면부(SS1), 및 제2 측면부(SS2)의 제2 표시 영역(DA2)에 배치될 수 있다. 또한, 구동 전압 배선(VSL)은 제1 측면부(SS1)와 제2 측면부(SS2)의 비표시 영역(NDA)에 배치될 수 있다. 구동 전압 배선(VSL)은 제1 측면부(SS1)와 제2 측면부(SS2)에서 제2 표시 영역(DA2)과 비표시 영역(NDA)의 경계에 배치될 수 있다.
비표시 영역(NDA)에는 화소들이 배치되지 않으나, 제2 표시 영역(DA2)에는 제2 화소(PX2)들이 배치된다. 그러므로, 제2 표시 영역(DA2)에서 구동 전압 배선(VSL)은 제2 화소(PX2)들을 회피하여 배치될 필요가 있다. 따라서, 비표시 영역(NDA)의 구동 전압 배선(VSL)의 형태는 제2 표시 영역(DA2)의 구동 전압 배선(VSL)의 형태와 차이가 있으며, 이에 대한 설명은 도 8과 도 13을 결부하여 후술한다.
제1 표시 영역(DA1)의 스캔 배선들에 연결되어 스캔 신호들을 인가하는 스캔 구동부는 제2 표시 영역(DA2)과 비표시 영역(NDA)에 배치될 수 있다. 이 경우, 스캔 구동부는 제3 방향(Z축 방향)에서 구동 전압 배선(VSL)과 중첩할 수 있다. 이 경우, 구동 전압 배선(VSL)은 스캔 구동부의 스캔 구동 트랜지스터(도 11의 SDT)들 상에 배치될 수 있다.
한편, 도 3에 도시된 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 배치되는 표시 영역들(DA1, DA2, DA3)과 비표시 영역(NDA)은 도 5를 결부하여 설명한 바와 유사할 수 있다. 그러므로, 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)에 대한 설명은 생략한다.
도 6은 도 5의 제1 표시 영역의 일 예를 보여주는 레이 아웃도이다.
도 6에서는 제1 표시 영역(DA1)의 제1 화소(PX1)들과 센서 전극층(도 4의 SENL)의 구동 전극(TE)들과 감지 전극(RE)들을 예시하였다. 도 6에서는 사용자의 터치를 감지하기 위해 두 종류의 센서 전극들, 즉 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 상호 용량 방식의 터치 전극인 것을 예시하였다. 도 6에서는 설명의 편의를 위해 제1 방향(X축 방향)으로 인접한 두 개의 감지 전극(RE)들과 제2 방향(Y축 방향)으로 인접한 두 개의 구동 전극(TE)들만 도시하였다.
도 6을 참조하면, 구동 전극(TE)들과 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 동일한 층에 형성되므로 서로 떨어져 배치될 수 있다. 구동 전극(TE)과 감지 전극(RE) 사이에는 갭이 형성될 수 있다.
감지 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다. 구동 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다. 감지 전극(RE)들과 구동 전극(TE)들이 그들의 교차부들에서 전기적으로 분리되기 위해, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 연결 전극(BE1)들을 통해 연결될 수 있다.
연결 전극(BE1)은 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되며, 제1 터치 콘택홀(TCNT1)들을 통해 구동 전극(TE)들과 접속될 수 있다. 연결 전극(BE1)의 일 단은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 접속될 수 있다. 연결 전극(BE1)의 타 단은 제1 터치 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 접속될 수 있다. 연결 전극(BE1)은 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩할 수 있다. 연결 전극(BE1)은 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되므로, 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩하더라도, 감지 전극(RE)과 전기적으로 분리될 수 있다.
연결 전극(BE1)들은 적어도 한 번 절곡되도록 형성될 수 있다. 도 6에서는 연결 전극(BE1)들이 꺾쇠 형태(“<” 또는 “>”)와 같이 절곡된 것을 예시하였으나, 연결 전극(BE1)들의 형태는 이에 한정되지 않는다. 또한, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들이 복수 개의 연결 전극(BE1)들에 의해 연결되므로, 연결 전극(BE1)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 전기적으로 연결될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들 각각은 메쉬 구조 또는 그물망 구조의 평면 형태를 가질 수 있다. 구동 전극(TE)들과 감지 전극(RE)들이 박막 봉지층(도 7의 TFEL) 상에 형성되므로, 제1 공통 전극(도 7의 173)과 구동 전극(TE) 또는 감지 전극(RE) 사이의 거리가 가깝다. 그러므로, 제1 공통 전극(도 7의 173)과 구동 전극(TE) 또는 감지 전극(RE) 사이에 기생 용량(parasitic capacitance)이 형성될 수 있다. 기생 용량은 제1 공통 전극(도 7의 173)과 구동 전극(TE) 또는 감지 전극(RE) 사이의 중첩 면적에 비례하므로, 기생 용량을 줄이기 위해 구동 전극(TE)들과 감지 전극(RE)들은 메쉬 구조 또는 그물망 구조의 평면 형태를 갖는 것이 바람직하다.
제1 표시 영역(DA1)은 화상을 표시하기 위한 제1 화소(PX1)들을 포함할 수 있다. 제1 화소(PX1)들 각각은 복수의 발광 영역들(EA1, EA2, EA3, EA4)을 포함할 수 있다. 예를 들어, 제1 화소(PX1)들 각각은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)을 포함할 수 있다. 이 경우, 제1 발광 영역(EA1)은 제1 광을 발광하는 제1 서브 화소의 발광 영역을 가리키고, 제2 발광 영역(EA2)은 제2 광을 발광하는 제2 서브 화소의 발광 영역을 가리킬 수 있다. 또한, 제3 발광 영역(EA3)은 제3 광을 발광하는 제3 서브 화소의 발광 영역을 가리키고, 제4 발광 영역(EA4)은 제4 광을 발광하는 제4 서브 화소의 발광 영역을 가리킬 수 있다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 서로 다른 색을 발광할 수 있다. 또는, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 중 어느 두 개는 동일한 색을 발광할 수 있다. 예를 들어, 제1 발광 영역(EA1)은 적색 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)은 녹색 광을 발광하며, 제3 발광 영역(EA3)은 청색 광을 발광할 수 있다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 각각은 마름모와 같이 사각형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 사각형 이외에 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 중에서 제3 발광 영역(EA3)의 크기가 가장 크고, 제1 발광 영역(EA1)의 크기가 두 번째로 크며, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)의 크기가 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE1)들이 평면 상 메쉬 구조 또는 그물망 구조로 형성되므로, 발광 영역들(EA1, EA2, EA3, EA4)은 제3 방향(Z축 방향)에서 구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE1)들과 중첩하지 않을 수 있다. 따라서, 발광 영역들(EA1, EA2, EA3, EA4)들로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE1)들에 의해 차단됨으로써, 광의 휘도가 감소되는 것을 방지하거나 줄일 수 있다.
도 7은 도 6의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함하는 표시층(DISL)이 배치되고, 표시층(DISL) 상에는 구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE1)들을 포함하는 센서 전극층(SENL)이 배치될 수 있다. 제1 화소(PX1)들 각각은 제1 박막 트랜지스터(ST1)와 제1 발광 소자(LEL1)를 포함할 수 있다.
기판(SUB)은 고분자 수지, 유리 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)를 포함할 수 있다. 이 경우, 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB) 상에는 제1 박막 트랜지스터(ST1)들을 포함하는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 제1 박막 트랜지스터(ST1), 제1 연결 전극(ANDE1), 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(150), 및 제2 평탄화막(160)을 포함할 수 있다.
기판(SUB) 상에는 제1 버퍼막(BF1)이 배치될 수 있다. 제1 버퍼막(BF1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 버퍼막(BF1) 상에는 제1 박막 트랜지스터(ST1)가 배치될 수 있다. 제1 박막 트랜지스터(ST1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제1 버퍼막(BF1) 상에는 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다. 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하는 제1 액티브층(ACT1)은 채널 영역으로 정의될 수 있다. 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하지 않는 제1 액티브층(ACT1)은 도전 영역으로 정의될 수 있다. 제1 액티브층(ACT1)의 도전 영역은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.
제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)은 제3 방향(Z축 방향에서 제2 커패시터 전극(CAE2)과 중첩할 수 있다. 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(Z축 방향)에서 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 제1 박막 트랜지스터(ST1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)이 배치될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(ST1)의 제1 소스 전극(S1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 제1 액티브층(ACT1)의 채널 영역의 일 측에 배치된 도전 영역에 연결될 수 있다. 제1 박막 트랜지스터(ST1)의 제1 드레인 전극(D1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 콘택홀을 통해 제1 액티브층(ACT1)의 채널 영역의 타 측에 배치된 도전 영역에 연결될 수 있다.
제1 소스 전극(S1)과 제1 드레인 전극(D1) 상에는 박막 트랜지스터들로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(150)이 배치될 수 있다. 제1 평탄화막(150)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(150) 상에는 제1 연결 전극(ANDE1)이 배치될 수 있다. 제1 연결 전극(ANDE1)은 제1 평탄화막(150)을 관통하는 콘택홀을 통해 제1 박막 트랜지스터(ST1)의 제1 소스 전극(S1) 또는 제1 드레인 전극(D1)에 연결될 수 있다. 제1 연결 전극(ANDE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(ANDE1) 상에는 제2 평탄화막(160)이 배치될 수 있다. 제2 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(160) 상에는 배리어막(161)이 배치될 수 있다. 배리어막(161)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 제1 발광 소자(LEL1)들과 뱅크(180)를 포함할 수 있다.
제1 발광 소자(LEL1)들 각각은 화소 전극(171), 발광층(172), 및 공통 전극(173)을 포함할 수 있다. 발광 영역들(EA1, EA2, EA3, EA4) 각각은 화소 전극(171), 발광층(172), 및 공통 전극(173)이 순차적으로 적층되어 화소 전극(171)으로부터의 정공과 공통 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 화소 전극(171)은 애노드 전극이고, 공통 전극(173)은 캐소드 전극일 수 있다. 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제4 발광 영역(EA4)은 도 7에 도시된 제3 발광 영역(EA3)과 실질적으로 동일할 수 있다.
화소 전극(171)은 배리어막(161) 상에 배치될 수 있다. 화소 전극(171)은 배리어막(161)과 제2 평탄화막(160)을 관통하는 콘택홀을 통해 제1 연결 전극(ANDE1)에 접속될 수 있다.
발광층(172)을 기준으로 공통 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 화소 전극(171)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 반사율을 높이기 위해 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 표시 화소들의 발광 영역들(EA1, EA2, EA3, EA4)을 정의하는 역할을 한다. 이를 위해, 뱅크(180)는 배리어막(161) 상에서 화소 전극(171)의 일부 영역을 노출하도록 형성될 수 있다. 뱅크(180)는 화소 전극(171)의 가장자리를 덮을 수 있다. 뱅크(180)는 배리어막(161)과 제2 평탄화막(160)을 관통하는 콘택홀에 배치될 수 있다. 이로 인해, 배리어막(161)과 제2 평탄화막(160)을 관통하는 콘택홀은 뱅크(180)에 의해 채워질 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
화소 전극(171) 상에는 발광층(172)이 배치된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 유기 물질층은 호스트와 도펀트를 포함할 수 있다. 유기 물질층은 소정의 광을 발광하는 물질을 포함할 수 있으며, 인광 물질 또는 형광 물질을 이용하여 형성될 수 있다.
공통 전극(173)은 발광층(172) 상에 배치된다. 공통 전극(173)은 발광층(172)을 덮을 수 있다. 공통 전극(173)은 표시 화소들에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFEL)이 형성될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFEL)은 이물(particle)로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
예를 들어, 박막 봉지층(TFEL)은 공통 전극(173) 상에 배치되는 제1 봉지 무기막(191), 제1 봉지 무기막(191) 상에 배치되는 봉지 유기막(192), 및 봉지 유기막(192) 상에 배치되는 제2 봉지 무기막(193)을 포함할 수 있다. 제1 봉지 무기막(191)과 제2 봉지 무기막(193)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)일 수 있다.
박막 봉지층 (TFEL) 상에는 센서 전극층(SENL)이 배치된다. 센서 전극층(SENL)은 구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE1)들을 포함할 수 있다.
박막 봉지층 (TFEL) 상에는 오버 코트막(OC)이 배치될 수 있다. 오버 코트막(OC)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 오버 코트막(OC)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
오버 코트막(OC) 상에는 제1 터치 무기막(TINS1)이 배치될 수 있다. 제1 터치 무기막(TINS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 터치 무기막(TINS1) 상에는 연결 전극(BE1)들이 배치될 수 있다. 연결 전극(BE1)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
연결 전극(BE1)들 상에는 제2 터치 무기막(TINS2)이 배치될 수 있다. 제2 터치 무기막(TINS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 터치 무기막(TINS2) 상에는 구동 전극(TE)들과 감지 전극(RE)들이 배치될 수 있다. 발광 영역들(EA1, EA2, EA3, EA4)들로부터 발광된 광이 구동 전극(TE)들과 감지 전극(RE)들에 의해 차단됨으로써, 광의 휘도가 감소되는 것을 방지하거나 줄이기 위해, 구동 전극(TE)들과 감지 전극(RE)들은 발광 영역들(EA1, EA2, EA3, EA4)과 중첩하지 않는다. 구동 전극(TE)들과 감지 전극(RE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들 상에는 터치 유기막(TINS3)이 배치될 수 있다. 터치 유기막(TINS3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다.
도 8은 도 5의 제2 표시 영역의 일 예를 보여주는 레이아웃 도이다.
도 8에는 도 5의 B 영역의 레이아웃의 일 예가 나타나 있다. 도 8에서는 설명의 편의를 위해 구동 전압 배선(도 5의 VSL)의 제1 구동 전압 배선(VSL1), 제2 화소(PX2)들, 및 화소 구동부(PXD)만을 예시하였다.
도 8을 참조하면, 제1 구동 전압 배선(VSL1)은 A 방향(DRA)의 폭을 가지며, B 방향(DRB)으로 연장될 수 있다. A 방향(DRA)은 제1 방향(DRA) 대비 +45도 기울어지고, 제2 방향(Y축 방향) 대비 -45도 기울어진 방향일 수 있다. B 방향(DRB)은 A 방향(DRA)과 교차 또는 직교하는 방향일 있다. 예를 들어, B 방향(DRB)은 제1 방향(X축 방향) 대비 +135도 기울어지고, 제2 방향(Y축 방향) 대비 +45도 기울어진 방향일 수 있다.
제1 구동 전압 배선(VSL1)은 서로 떨어져 배치되는 화소 홀(PH)들을 포함할 수 있다. 화소 홀(PH)들은 A 방향(DRA)과 B 방향(DRB)으로 배열될 수 있다. 즉, 화소 홀(PH)들은 매트릭스 형태로 배열될 수 있다. A 방향(DRA)에서 서로 인접한 화소 홀(PH)들 사이의 거리와 B 방향(DRB)에서 서로 인접한 화소 홀(PH)들 사이의 거리는 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.
제2 화소(PX2)들은 A 방향(DRA)과 B 방향(DRB)으로 배열될 수 있다. 제2 화소(PX2)들은 매트릭스 형태로 배열될 수 있다. 제2 화소(PX2)들은 제3 방향(Z축 방향)에서 제1 구동 전압 배선(VSL1)과 중첩하지 않을 수 있다. 예를 들어, 제2 표시 영역(DA2)은 제2 화소(PX2)들이 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제1 영역(A1), 제2 화소(PX2)들이 제1 구동 전압 배선(VSL1)의 화소 홀(PH)들에 배치되는 제2 영역(A2), 및 제2 화소(PX2)들이 제1 구동 전압 배선(VSL1)과 절개 패턴(CP)들 사이에 배치되는 제3 영역(A3)을 포함할 수 있다.
도 8에서는 제1 구동 전압 배선(VSL1)의 화소 홀(PH)들 각각에 하나의 제2 화소(PX2)가 배치된 것을 예시하였으나, 이에 한정되지 않는다. 제1 구동 전압 배선(VSL1)의 화소 홀(PH)들 각각에 복수의 제2 화소(PX2)들이 배치될 수 있다.
A 방향(DRA)에서 서로 인접한 제2 화소(PX2)들 사이의 거리는 실질적으로 동일하고, B 방향(DRB)에서 서로 인접한 제2 화소(PX2)들 사이의 거리는 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. A 방향(DRA)에서 서로 인접한 제2 화소(PX2)들 사이의 거리와 B 방향(DRB)에서 서로 인접한 제2 화소(PX2)들 사이의 거리는 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.
제2 화소(PX2)들 각각은 복수의 발광 영역들(EA1’, EA2’, EA3’)을 포함할 수 있다. 제2 화소(PX2)들 각각의 발광 영역들(EA1’, EA2’, EA3’)의 개수는 제1 화소(PX1)들 각각의 발광 영역들(EA1, EA2, EA3, EA4)의 개수와 상이할 수 있다.
제2 화소(PX2)들 각각은 제1 발광 영역(EA1’), 제2 발광 영역(EA2’), 및 제3 발광 영역(EA3’)을 포함할 수 있다. 이 경우, 제1 발광 영역(EA1’)은 제1 광을 발광하는 제1 서브 화소의 발광 영역을 가리키고, 제2 발광 영역(EA2’)은 제2 광을 발광하는 제2 서브 화소의 발광 영역을 가리키며, 제3 발광 영역(EA3’)은 제3 광을 발광하는 제3 서브 화소의 발광 영역을 가리킨다.
제1 발광 영역(EA1’), 제2 발광 영역(EA2’), 및 제3 발광 영역(EA3’)은 서로 다른 색을 발광할 수 있다. 예를 들어, 제1 발광 영역(EA1’)은 적색 광을 발광하고, 제2 발광 영역(EA2’)은 녹색 광을 발광하며, 제3 발광 영역(EA3’)은 청색 광을 발광할 수 있다.
제1 발광 영역(EA1’)과 제2 발광 영역(EA2’)은 B 방향(DRB)으로 배열될 수 있다. 제1 발광 영역(EA1’)과 제3 발광 영역(EA3’)은 A 방향(DRA)으로 배열되고, 제2 발광 영역(EA2’)과 제3 발광 영역(EA3’)은 A 방향(DRA)으로 배열될 수 있다.
제2 화소(PX2)들의 발광 영역들(EA1’, EA2’, EA3’) 각각의 평면 형태는 제1 화소(PX1)들의 발광 영역들(EA1, EA2, EA3, EA4) 각각의 평면 형태와 상이할 수 있다. 예를 들어, 제1 발광 영역(EA1’)과 제2 발광 영역(EA2’)은 A 방향(DRA)의 변과 B 방향(DRB)의 변이 동일한 정사각형의 평면 형태를 가질 수 있다. 제3 발광 영역(EA3’) 각각은 A 방향(DRA)의 단변과 B 방향(DRB)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 하지만, 제1 발광 영역(EA1’), 제2 발광 영역(EA2’), 및 제3 발광 영역(EA3’) 각각의 평면 형태는 이에 한정되지 않는다. 제1 발광 영역(EA1’), 제2 발광 영역(EA2”), 및 제3 발광 영역(EA3”) 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.
제1 발광 영역(EA1’)과 제2 발광 영역(EA2’)은 동일한 면적을 가지며, 제3 발광 영역(EA3’)은 제1 발광 영역(EA1’) 및 제2 발광 영역(EA2’)과 다른 면적을 가질 수 있다. 제3 발광 영역(EA3’)의 면적은 제1 발광 영역(EA1’)의 면적과 제2 발광 영역(EA2’)의 면적보다 클 수 있다.
제2 화소(PX2)들을 구동하는 화소 구동부(PXD)는 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치될 수 있다. 화소 구동부(PXD)는 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제2 화소(PX2)들과 제1 표시 영역(DA1) 사이에 배치될 수 있다.
화소 구동부(PXD)는 제2 화소(PX2)들의 제2 발광 소자(도 11의 LEL2)들에 구동 전류 또는 구동 전압을 공급하기 위한 제2 박막 트랜지스터(도 11의 ST2)들을 포함할 수 있다. 이를 위해, 제2 화소(PX2)들의 발광 영역들(EA1’, EA2’, EA3’)과 화소 구동부(PXD)의 제2 박막 트랜지스터(도 11의 ST2)들을 연결하기 위한 화소 연결 배선(도 10의 PXC)들이 배치될 수 있다.
도 8과 같이, 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 화상을 표시하는 제2 화소(PX2)들을 포함하는 제2 표시 영역(DA2)이 배치된다. 그러므로, 제1 표시 영역(DA1)이 표시하는 화상과 제2 표시 영역(DA2)이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지할 수 있다.
도 9는 도 8의 B-1 영역의 제1 구동 전압 배선, 구동 연결 전극들, 구동 연결 콘택홀들, 제2 화소의 화소 전극들, 및 제1 홀들의 일 예를 보여주는 확대 레이아웃 도이다. 도 10은 도 8의 B-1 영역의 제1 구동 전압 배선, 구동 연결 전극들, 구동 연결 콘택홀들, 제2 화소의 화소 전극들, 및 화소 연결 배선들의 일 예를 보여주는 확대 레이아웃 도이다.
도 9에 도시된 제1 홀(H1)들과 도 10에 도시된 화소 연결 배선(PXC)들을 하나의 도면에 도시하는 경우, 제1 홀(H1)들과 화소 연결 배선(PXC)들이 중첩하는 영역의 도시가 어려우므로, 두 개의 도면들에 제1 홀(H1)들과 화소 연결 배선(PXC)들을 나누어 도시하였다.
도 9 및 도 10을 참조하면, 제2 표시 영역(DA2)에서 구동 전압 배선(VSL)은 제1 구동 전압 배선(VSL1), 제1 구동 연결 전극(VCE1)들, 및 제3 구동 전압 배선(VSL3)을 포함할 수 있다.
제1 구동 전압 배선(VSL1)은 화소 홀(PH)들과 제1 홀(H1)들을 포함할 수 있다. 화소 홀(PH)들은 제2 화소(PX2)들이 배치되는 영역일 수 있다. 제2 평탄화막(160)은 유기막으로 이루어지므로, 제1 홀(H1)들은 유기막의 아웃가스 경로일 수 있다. 제1 홀(H1)들을 통해 유기막의 아웃가스가 배출될 수 있으므로, 유기막의 배출되지 못한 아웃가스에 의해 발광 소자들(LEL1, LEL2)의 발광층들(172, 172’)이 손상되는 것을 줄이거나 방지할 수 있다.
화소 홀(PH)들과 제1 홀(H1)들은 서로 떨어져 배치될 수 있다. 화소 홀(PH)의 크기는 제1 홀(H1)의 크기보다 클 수 있다. A 방향(DRA)에서 서로 인접한 화소 홀(PH)들 사이의 거리는 A 방향(DRA)에서 서로 인접한 제1 홀(H1)들 사이의 거리보다 클 수 있다. B 방향(DRB)에서 서로 인접한 화소 홀(PH)들 사이의 거리는 B 방향(DRB)에서 서로 인접한 제1 홀(H1)들 사이의 거리보다 클 수 있다. A 방향(DRA)에서 서로 인접한 화소 홀(PH)들 사이에는 복수의 제1 홀(H1)들이 배치될 수 있다. B 방향(DRB)에서 서로 인접한 화소 홀(PH)들 사이에는 복수의 제2 홀(H2)들이 배치될 수 있다.
제1 구동 연결 전극(VCE1)들 각각은 제1 구동 연결 콘택홀(VCT1)과 중첩할 수 있다. 제1 구동 연결 전극(VCE1)들 각각은 직사각형의 평면 형태를 가질 수 있다. 제1 구동 연결 전극(VCE1)들 각각은 제3 방향(Z축 방향)에서 제2 화소(PX2)들과 중첩하지 않을 수 있다. 제1 구동 연결 전극(VCE1)들 각각은 제3 방향(Z축 방향)에서 제1 구동 전압 배선(VSL1)과 중첩할 수 있다. 또한, 제1 구동 연결 전극(VCE1)들 각각은 제3 방향(Z축 방향)에서 제3 구동 전압 배선(VSL3)과 중첩할 수 있다. 제1 구동 전압 배선(VSL1), 제1 구동 연결 전극(VCE1), 및 제3 구동 전압 배선(VSL3)은 제1 구동 연결 콘택홀(VCT1)에서 서로 연결될 수 있다.
제3 구동 전압 배선(VSL3)의 폭은 제1 구동 전압 배선(VSL1)의 폭보다 작을 수 있다. 제3 구동 전압 배선(VSL3)은 A 방향(DRA)에서 인접한 제2 화소(PX2)들 사이에 배치될 수 있다.
제2 화소(PX2)의 화소 전극(171’)들은 화소 홀(PH)에 배치될 수 있다. 제2 화소(PX2)의 화소 전극(171’)들 각각은 화소 연결 배선(PXC)을 통해 화소 구동부(PXD)의 제2 박막 트랜지스터(ST2)에 연결될 수 있다.
이하에서는 설명의 편의를 위해, 제2 화소(PX2)의 제1 발광 영역(도 8의 EA1’)의 화소 전극(171’)을 제1 화소 전극(1711)로 정의하고, 제2 발광 영역(도 8의 EA2’)의 화소 전극(171’)을 제2 화소 전극(1712)로 정의하며, 제3 발광 영역(도 8의 EA3’)의 화소 전극(171’)을 제3 화소 전극(1713)으로 정의하기로 한다. 이 경우, 제1 화소 전극(1711) 상에 배치되는 발광층(도 11의 172’)은 제1 발광층, 제2 화소 전극(1712) 상에 배치되는 발광층(도 11의 172’)은 제2 발광층, 제3 화소 전극(1713) 상에 배치되는 발광층(도 11의 172’)은 제3 발광층으로 정의될 수 있다.
또한, 이하에서는 설명의 편의를 위해, 제1 화소 전극(1711)에 연결되는 화소 연결 배선(PXC)을 제1 화소 연결 배선(PXC1)으로 정의하고, 제2 화소 전극(1712)에 연결되는 화소 연결 배선(PXC)을 제2 화소 연결 배선(PXC2)으로 정의하며, 제3 화소 전극(1713)에 연결되는 화소 연결 배선(PXC)을 제3 화소 연결 배선(PXC3)으로 정의하기로 한다.
제1 화소 연결 배선(PXC1)들 각각의 일 단은 제1 화소 콘택홀(PCT1)을 통해 제1 화소 전극(1711)에 연결될 수 있다. 제1 화소 연결 배선(PXC1)들 각각의 타 단은 제1 구동 콘택홀(DCT1)을 통해 제2 박막 트랜지스터(ST2)에 연결될 수 있다.
제1 화소 연결 배선(PXC1)들 각각은 A 방향(DRA)으로 연장될 수 있다. 제1 화소 연결 배선(PXC1)들 중 일부는 적어도 한 번 절곡될 수 있다. 제1 화소 연결 배선(PXC1)들 중 나머지는 절곡되지 않을 수 있다. 예를 들어, 제1 구동 전압 배선(VSL1)과 절개 패턴(CP)들 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 적어도 한 번 절곡될 수 있다. 또한, 절개 패턴(CP)에 인접한 화소 홀(PH)에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 적어도 한 번 절곡될 수 있다. 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 절곡되지 않을 수 있다. 또한, 화소 구동부(PD)에 인접한 화소 홀(PH)에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 절곡되지 않을 수 있다.
제1 화소 연결 배선(PXC1)들의 길이는 서로 상이할 수 있다. 예를 들어, 제1 구동 전압 배선(VSL1)과 절개 패턴(CP)들 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)의 길이가 가장 길 수 있다. 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 가장 짧을 수 있다.
제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 제3 방향(Z축 방향)에서 제2 화소(PX2)의 제3 화소 전극(1713)과 중첩할 수 있다. 예를 들어, 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 제3 방향(Z축 방향)에서 상기 제2 화소(PX2)의 제3 화소 전극(1713)과 중첩할 수 있다.
또한, 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 제3 방향(Z축 방향)에서 또 다른 제2 화소(PX2)의 제1 화소 전극(1711) 및 제3 화소 전극(1713)과 중첩할 수 있다. 예를 들어, 화소 구동부(PD)에 인접한 화소 홀(PH)에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711)에 연결되는 제1 화소 연결 배선(PXC1)은 제3 방향(Z축 방향)에서 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치되는 제2 화소(PX2)의 제1 화소 전극(1711) 및 제3 화소 전극(1713)과 중첩할 수 있다.
제2 화소 연결 배선(PXC2)들 각각의 일 단은 제2 화소 콘택홀(PCT2)을 통해 제2 화소 전극(1712)에 연결될 수 있다. 제2 화소 연결 배선(PXC2)들 각각의 타 단은 제2 구동 콘택홀(DCT2)을 통해 제2 박막 트랜지스터(ST2)에 연결될 수 있다.
제2 화소 연결 배선(PXC2)들 각각은 A 방향(DRA)으로 연장될 수 있다. 제2 화소 연결 배선(PXC2)들 중 일부는 적어도 한 번 절곡될 수 있다. 제2 화소 연결 배선(PXC2)들 중 나머지는 절곡되지 않을 수 있다. 제2 화소 연결 배선(PXC2)들의 길이는 서로 상이할 수 있다. 제2 화소(PX2)의 제2 화소 전극(1712)에 연결되는 제2 화소 연결 배선(PXC2)은 제3 방향(Z축 방향)에서 제2 화소(PX2)의 제3 화소 전극(1713)과 중첩할 수 있다.
제3 화소 연결 배선(PXC3)들 각각의 일 단은 제3 화소 콘택홀(PCT3)을 통해 제3 화소 전극(1713)에 연결될 수 있다. 제3 화소 연결 배선(PXC3)들 각각의 타 단은 제3 구동 콘택홀(DCT3)을 통해 제2 박막 트랜지스터(ST2)에 연결될 수 있다.
제3 화소 연결 배선(PXC3)들 각각은 A 방향(DRA)으로 연장될 수 있다. 제3 화소 연결 배선(PXC3)들 중 일부는 적어도 한 번 절곡될 수 있다. 제3 화소 연결 배선(PXC3)들 중 나머지는 절곡되지 않을 수 있다. 제3 화소 연결 배선(PXC3)들의 길이는 서로 상이할 수 있다. 제2 화소(PX2)의 제3 화소 전극(1713)에 연결되는 제3 화소 연결 배선(PXC3)은 제3 방향(Z축 방향)에서 또 다른 제2 화소(PX2)의 제2 화소 전극(1712) 및 제3 화소 전극(1713)과 중첩할 수 있다.
제1 구동 연결 콘택홀(VCT1)은 A 방향(DRA)에서 서로 인접하는 제2 화소(PX2)들 사이에 배치될 수 있다. 제1 구동 연결 콘택홀(VCT1)은 B 방향(DRB)에서 서로 인접하는 화소 연결 배선(PXC)들 사이에 배치될 수 있다.
도 9 및 도 10과 같이, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지하기 위해, 제2 화소(PX2)들을 포함하여 화상을 표시할 수 있다. 이때, 제2 화소(PX2)들 각각은 제2 표시 영역(DA2)에서 제1 구동 전압 배선(VSL1)의 화소 홀(PH)에 배치되므로, 제2 화소(PX2)들은 제1 구동 전압 배선(VSL1)을 회피하여 배치될 수 있다.
또한, 제2 표시 영역(DA2)에서 제2 화소(PX2)들의 제2 발광 소자(도 11의 LEL2)들에 구동 전류 또는 구동 전압을 공급하기 위한 제2 박막 트랜지스터(도 11의 ST2)들을 포함하는 화소 구동부(PXD)를 제1 구동 전압 배선(VSL1)과 제1 표시 영역(DA1) 사이에 배치할 수 있다. 이 경우, 화소 연결 배선(도 10의 PXC)들을 통해 제2 화소(PX2)들의 제2 발광 소자(도 11의 LEL2)들과 화소 구동부(PXD)의 제2 박막 트랜지스터(도 11의 ST2)들을 연결할 수 있다. 따라서, 제2 박막 트랜지스터(도 11의 ST2)들은 제2 표시 영역(DA2)에 배치되는 스캔 구동부의 스캔 구동 트랜지스터(도 11의 SDT)들을 회피하여 배치될 수 있다.
도 11은 도 9와 도 10의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 12는 도 9와 도 10의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11 및 도 12를 참조하면, 박막 트랜지스터층(TFTL)은 화소 구동부(PXD)의 제2 박막 트랜지스터(ST2)들과 스캔 구동부의 스캔 구동 트랜지스터(SDT)들을 포함할 수 있다.
제2 박막 트랜지스터(ST2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다. 제2 박막 트랜지스터(ST2)의 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)은 도 7을 결부하여 설명한 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 실질적으로 동일하므로, 제2 박막 트랜지스터(ST2)에 대한 설명은 생략한다.
스캔 구동 트랜지스터(SDT)는 스캔 액티브층(SACT), 스캔 게이트 전극(SG), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)을 포함할 수 있다. 스캔 구동 트랜지스터(SDT)는 스캔 액티브층(SACT), 스캔 게이트 전극(SG), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)은 도 7을 결부하여 설명한 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 실질적으로 동일하므로, 제2 박막 트랜지스터(ST2)에 대한 설명은 생략한다.
발광 소자층(EML)의 제2 발광 소자(LEL2)들은 도 7을 결부하여 설명한 발광 소자층(EML)의 제1 발광 소자(LEL1)들과 실질적으로 동일하므로, 발광 소자층(EML)의 제2 발광 소자(LEL2)들에 대한 설명은 생략한다.
박막 봉지층(TFEL)과 센서 전극층(SENL)은 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 박막 봉지층(TFEL)과 센서 전극층(SENL)에 대한 설명은 생략한다.
제1 화소 연결 배선(PXC1)은 제1 구동 콘택홀(DCT1)을 통해 제2 박막 트랜지스터(ST2)의 제2 드레인 전극(D2)에 연결될 수 있다. 제1 구동 콘택홀(DCT1)은 제1 평탄화막(150)을 관통하여 제2 박막 트랜지스터(ST2)의 제2 드레인 전극(D2)을 노출하는 홀일 수 있다.
제1 화소 연결 배선(PXC1)은 A 방향(DRA)으로 연장될 수 있다. 제1 화소 연결 배선(PXC1)은 제3 방향(Z축 방향)에서 적어도 하나의 스캔 구동 트랜지스터(SDT)와 중첩할 수 있다.
제1 발광 영역(EA1’)의 화소 전극(171’)은 제1 화소 콘택홀(PCT1)을 통해 제1 화소 연결 전극(PXC1)에 연결될 수 있다. 제1 발광 영역(EA1’)의 화소 전극(171’)은 도 9 및 도 10의 제1 화소 전극(1711)일 수 있다. 제2 발광 영역(EA2’)의 화소 전극(171’)은 제2 화소 콘택홀(PCT2)을 통해 제2 화소 연결 전극(PXC2)에 연결될 수 있다. 제2 발광 영역(EA2’)의 화소 전극(171’)은 도 9 및 도 10의 제2 화소 전극(1712)일 수 있다. 제3 발광 영역(EA3’)의 화소 전극(171’)은 제3 화소 콘택홀(PCT3)을 통해 제3 화소 연결 전극(PXC3)에 연결될 수 있다. 제3 발광 영역(EA3’)의 화소 전극(171’)은 도 9 및 도 10의 제3 화소 전극(1713)일 수 있다.
화소 연결 전극들(PXC1, PXC2, PXC3)은 제1 연결 전극(도 7의 ANDE1)과 동일한 층에 배치되고, 제1 연결 전극(도 7의 ANDE1)과 동일한 물질로 형성될 수 있다. 예를 들어, 화소 연결 전극들(PXC1, PXC2, PXC3)은 제1 평탄화막(150) 상에 배치될 수 있다. 화소 연결 전극들(PXC1, PXC2, PXC3) 상에는 제2 평탄화막(160)이 배치될 수 있다.
제2 발광 소자(LEL2)의 화소 전극(171’)은 제1 화소 콘택홀(PCT1)을 통해 제1 화소 연결 배선(PXC1)에 연결될 수 있다. 제1 화소 콘택홀(PCT1)은 제2 평탄화막(160)을 관통하여 제1 화소 연결 배선(PXC1)을 노출하는 홀일 수 있다.
구동 전압 배선(VSL)은 제1 구동 전압 배선(VSL1), 제1 구동 연결 전극(VCE1), 및 제3 구동 전압 배선(VSL3)을 포함할 수 있다.
제1 구동 전압 배선(VSL1)은 제2 발광 소자(LEL2)의 화소 전극(171’)과 동일한 층에 배치되고, 제2 발광 소자(LEL2)의 화소 전극(171’)과 동일한 물질로 형성될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL1)은 배리어막(161) 상에 배치될 수 있다. 제1 구동 전압 배선(VSL1) 상에는 뱅크(180)가 배치될 수 있다. 제1 구동 전압 배선(VSL1)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 반사율을 높이기 위해 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
제1 구동 전압 배선(VSL1)은 제3 방향(Z축 방향)에서 제1 화소 연결 전극(PXC1)과 중첩할 수 있다. 제1 구동 전압 배선(VSL1)은 제3 방향(Z축 방향)에서 적어도 하나의 스캔 구동 트랜지스터(SDT)와 중첩할 수 있다.
또한, 제1 구동 전압 배선(VSL1)의 화소 홀(PH)과 제1 홀(H1) 각각은 제3 방향(Z축 방향)에서 제1 화소 연결 전극(PXC1)과 중첩할 수 있다. 제1 구동 전압 배선(VSL1)의 화소 홀(PH)과 제1 홀(H1) 각각은 제3 방향(Z축 방향)에서 적어도 하나의 스캔 구동 트랜지스터(SDT)와 중첩할 수 있다.
제1 구동 연결 전극(VCE1)은 화소 연결 전극들(PXC1, PXC2, PXC3)과 동일한 층에 배치되고, 화소 연결 전극들(PXC1, PXC2, PXC3)과 동일한 물질로 형성될 수 있다. 예를 들어, 제1 구동 연결 전극(VCE1)은 제1 평탄화막(150) 상에 배치될 수 있다. 제1 구동 연결 전극(VCE1) 상에는 제2 평탄화막(160)이 배치될 수 있다.
제3 구동 전압 배선(VSL3)은 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)과 동일한 층에 배치되고, 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 구동 전압 배선(VSL3)은 제2 층간 절연막(142) 상에 배치될 수 있다. 제3 구동 전압 배선(VSL3) 상에는 제1 평탄화막(150)이 배치될 수 있다. 제3 구동 전압 배선(VSL3)은 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)을 회피하기 위해, 제1 구동 연결 콘택홀(VCT1)과 중첩하도록 배치될 수 있다.
제1 구동 연결 전극(VCE1)은 제1 구동 연결 콘택홀(VCT1)에서 제1 구동 전압 배선(VSL1) 및 제3 구동 전압 배선(VSL3)에 연결될 수 있다. 제1 구동 연결 콘택홀(VCT1)에서 제1 구동 연결 전극(VCE1)은 제3 구동 전압 배선(VSL3) 상에 배치되고, 제1 구동 전압 배선(VSL1)은 제1 구동 연결 전극(VCE1) 상에 배치되며, 공통 전극(173’)은 제1 구동 전압 배선(VSL1) 상에 배치될 수 있다. 제1 구동 연결 콘택홀(VCT1)에서 제3 구동 전압 배선(VSL3)은 제1 구동 연결 전극(VCE1)에 접촉하고, 제1 구동 전압 배선(VSL1)은 제1 구동 연결 전극(VCE1)에 접촉하며, 공통 전극(173’)은 제1 구동 전압 배선(VSL1)에 접촉할 수 있다. 제1 구동 연결 콘택홀(VCT1)은 제1 평탄화막(150), 제2 평탄화막(160), 및 뱅크(180)를 관통하여 제3 구동 전압 배선(VSL3)을 노출하는 홀일 수 있다.
도 11 및 도 12와 같이, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)이 표시하는 화상과 제3 표시 영역(DA3)이 표시하는 화상 사이에 갭이 사용자에게 시인되는 것을 방지하기 위해, 제2 화소(PX2)들을 포함하여 화상을 표시할 수 있다. 이때, 제2 화소(PX2)들 각각은 제2 표시 영역(DA2)에서 제1 구동 전압 배선(VSL1)의 화소 홀(PH)에 배치되므로, 제2 화소(PX2)들은 제1 구동 전압 배선(VSL1)을 회피하여 배치될 수 있다.
또한, 제2 화소(PX2)들의 제2 발광 소자(LEL2)들에 구동 전류 또는 구동 전압을 공급하기 위한 제2 박막 트랜지스터(ST2)들은 스캔 배선들에 스캔 신호들을 공급하기 위한 스캔 구동부의 스캔 구동 트랜지스터(SDT)들과 떨어져 배치될 수 있다. 이 경우, 화소 연결 배선(PXC1)을 통해 제2 발광 소자(LEL2)의 화소 전극(171’)과 제2 박막 트랜지스터(ST2)의 제2 드레인 전극(D2)을 연결할 수 있다. 따라서, 제2 박막 트랜지스터(ST2)들은 제2 표시 영역(DA2)에 배치되는 스캔 구동부의 스캔 구동 트랜지스터(SDT)들을 회피하여 배치될 수 있다.
도 13은 도 5의 비표시 영역의 일 예를 보여주는 레이아웃 도이다.
도 13을 참조하면, 구동 전압 배선(VSL)은 비표시 영역(NDA)에서 제1 구동 전압 배선(VSL1), 제2 구동 전압 배선(VSL2), 및 제3 구동 전압 배선(VSL3)을 포함할 수 있다. 제1 구동 전압 배선(VSL1), 제2 구동 전압 배선(VSL2), 및 제3 구동 전압 배선(VSL3)은 제3 방향(Z축 방향)에서 중첩할 수 있다.
비표시 영역(NDA)에는 제2 화소(PX2)들이 배치되지 않으므로, 제1 구동 전압 배선(VSL1)은 비표시 영역(NDA)에서 화소 홀(PH)을 포함하지 않는다. 제1 구동 전압 배선(VSL1)은 비표시 영역(NDA)에서 제1 홀(H1)들을 포함할 수 있다. 제1 홀(H1)들은 A 방향(DRA)과 B 방향(DRB)으로 배열될 수 있다. 즉, 제1 홀(H1)들은 매트릭스 형태로 배열될 수 있다. 제2 평탄화막(160)은 유기막으로 이루어지므로, 제1 홀(H1)들은 유기막의 아웃가스 경로일 수 있다.
제2 구동 전압 배선(VSL2)은 비표시 영역(NDA)에서 제2 홀(H2)들을 포함할 수 있다. 제2 홀(H2)들은 A 방향(DRA)과 B 방향(DRB)으로 배열될 수 있다. 즉, 제2 홀(H2)들은 매트릭스 형태로 배열될 수 있다. 제1 평탄화막(150)은 유기막으로 이루어지므로, 제2 홀(H2)들은 유기막의 아웃가스 경로일 수 있다. 제1 홀(H1)들과 제2 홀(H2)들을 통해 유기막의 아웃가스가 배출될 수 있으므로, 유기막의 배출되지 못한 아웃가스에 의해 발광 소자들(LEL1, LEL2)의 발광층들(172, 172’)이 손상되는 것을 줄이거나 방지할 수 있다.
제1 홀(H1)들과 제2 홀(H2)들은 A 방향(DRA)에서 교번하여 배치될 수 있다. 예를 들어, 제1 홀(H1)들과 제2 홀(H2)들은 A 방향(DRA)에서 제1 홀(H1), 제2 홀(H2), 제1 홀(H1), 및 제2 홀(H2)의 순서로 배치될 수 있다.
제1 홀(H1)들과 제2 홀(H2)들은 B 방향(DRB)에서 교번하여 배치될 수 있다. 예를 들어, 제1 홀(H1)들과 제2 홀(H2)들은 B 방향(DRB)에서 제1 홀(H1), 제2 홀(H2), 제1 홀(H1), 및 제2 홀(H2)의 순서로 배치될 수 있다.
제3 구동 전압 배선(VSL3)의 폭은 제1 구동 전압 배선(VSL1)의 폭보다 작을 수 있다. 제3 구동 전압 배선(VSL3)의 폭은 제2 구동 전압 배선(VSL2)의 폭보다 작을 수 있다. 제3 구동 전압 배선(VSL3)은 제3 방향(Z축 방향)에서 제1 홀(H1)들 및 제2 홀(H2)들과 중첩하지 않을 수 있다. 제3 구동 전압 배선(VSL3)은 제1 구동 전압 배선(VSL1)의 내측보다 외측에 가깝게 배치될 수 있다. 제1 구동 전압 배선(VSL1)의 내측은 제1 표시 영역(DA1)에 인접한 일 측을 가리키며, 외측은 기판(SUB)의 가장자리에 인접한 일 측을 가리킨다.
도 14는 도 13의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14를 참조하면, 박막 트랜지스터층(TFTL)은 스캔 구동부의 스캔 구동 트랜지스터(SDT)들을 포함할 수 있다.
스캔 구동 트랜지스터(SDT)는 스캔 액티브층(SACT), 스캔 게이트 전극(SG), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)을 포함할 수 있다. 스캔 구동 트랜지스터(SDT)는 스캔 액티브층(SACT), 스캔 게이트 전극(SG), 스캔 소스 전극(SS), 및 스캔 드레인 전극(SD)은 도 7을 결부하여 설명한 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 실질적으로 동일하므로, 제2 박막 트랜지스터(ST2)에 대한 설명은 생략한다.
구동 전압 배선(VSL)은 제1 구동 전압 배선(VSL1), 제2 구동 전압 전극(VSL2), 및 제3 구동 전압 배선(VSL3)을 포함할 수 있다.
제1 구동 전압 배선(VSL1)은 제2 발광 소자(LEL2)의 화소 전극(171’)과 동일한 층에 배치되고, 제2 발광 소자(LEL2)의 화소 전극(171’)과 동일한 물질로 형성될 수 있다. 제1 구동 전압 배선(VSL1)의 제1 홀(H1)들 중 적어도 어느 하나는 제3 방향(Z축 방향)에서 스캔 구동 트랜지스터(SDT)와 중첩할 수 있다.
제2 구동 전압 배선(VSL2)은 제1 연결 전극(도 7의 ANDE1)과 동일한 층에 배치되고, 제1 연결 전극(도 7의 ANDE1)과 동일한 물질로 형성될 수 있다. 제2 구동 전압 배선(VSL2)의 제2 홀(H2)들 중 적어도 어느 하나는 제3 방향(Z축 방향)에서 스캔 구동 트랜지스터(SDT)와 중첩할 수 있다.
제3 구동 전압 배선(VSL3)은 제3 구동 전압 배선(VSL3)은 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)과 동일한 층에 배치되고, 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)과 동일한 물질로 형성될 수 있다. 제3 구동 전압 배선(VSL3)은 스캔 구동 트랜지스터(SDT)의 스캔 소스 전극(SS) 및 스캔 드레인 전극(SD)을 회피하기 위해, 제1 구동 연결 콘택홀(VCT1)과 중첩하도록 배치될 수 있다.
제1 구동 전압 배선(VSL1), 제2 구동 전압 배선(VSL2), 및 제3 구동 전압 배선(VSL3)은 제1 구동 연결 콘택홀(VCT1)에서 서로 연결될 수 있다. 제1 구동 연결 콘택홀(VCT1)에서 제1 구동 연결 전극(VCE1)은 제3 구동 전압 배선(VSL3) 상에 배치되고, 제1 구동 전압 배선(VSL1)은 제1 구동 연결 전극(VCE1) 상에 배치될 수 있다. 제1 구동 연결 콘택홀(VCT1)에서 제3 구동 전압 배선(VSL3)은 제1 구동 연결 전극(VCE1)과 접촉하고, 제1 구동 전압 배선(VSL1)은 제1 구동 연결 전극(VCE1)과 접촉할 수 있다. 제1 구동 연결 콘택홀(VCT1)은 제1 평탄화막(150), 제2 평탄화막(160), 및 뱅크(180)를 관통하여 제3 구동 전압 배선(VSL3)을 노출하는 홀일 수 있다.
도 13 및 도 14와 같이, 비표시 영역(NDA)에는 제2 화소(PX2)들이 배치되지 않으므로, 제1 구동 전압 배선(VSL1)은 화소 홀(PH)을 포함하지 않는다. 또한, 비표시 영역(NDA)에서는 화소 구동부(PXD)의 제2 박막 트랜지스터(ST2)와 제2 화소(PX2)들의 화소 전극(171’)들을 연결할 필요가 없으므로, 화소 연결 배선(PXC)들이 필요 없다. 그러므로, 비표시 영역(NDA)에는 화소 연결 배선(PXC)들 대신에 제2 구동 전압 배선(VSL2)이 배치될 수 있으므로, 구동 전압 배선(VSL)의 저항을 낮출 수 있다.
도 15는 도 5의 제3 표시 영역의 일 예를 보여주는 레이 아웃도이다.
도 15를 참조하면, 제3 표시 영역(DA3)은 복수의 절개 패턴(CP)들과 절개부(CG)를 포함할 수 있다. 절개 패턴(CP)들은 표시 패널(300)을 레이저에 의해 절개함으로써 형성될 수 있다. 이로 인해, 서로 인접한 절개 패턴(CP)들 사이에는 절개부(CG)가 존재할 수 있다. 절개 패턴(CP)들 각각의 일 단은 제2 표시 영역(DA2)에 연결되고, 타 단은 비표시 영역(NDA)에 연결될 수 있다.
절개 패턴(CP)들 각각에는 제3 화소(PX3)들과 댐(DAM2)이 배치될 수 있다.
제3 화소(PX3)들은 A 방향(DRA)으로 배열될 수 있다. 제3 화소(PX3)들 각각은 복수의 발광 영역들(EA1”, EA2”, EA3”)을 포함할 수 있다. 제3 화소(PX3)들 각각의 발광 영역들(EA1”, EA2”, EA3”)은 제2 화소(PX2)들 각각의 발광 영역들(EA1’, EA2’, EA3’)과 실질적으로 동일할 수 있다. 그러므로, 제3 화소(PX3)들 각각의 발광 영역들(EA1”, EA2”, EA3”)에 대한 설명은 생략한다.
댐(DAM2)은 제3 화소(PX3)들을 둘러싸도록 배치될 수 있다. 댐(DAM2)은 절개 패턴(CP)들 각각의 가장자리에 배치될 수 있다.
도 15과 같이, 제3 표시 영역(DA3)이 절개 패턴(CP)들과 절개부(CG)들을 포함하는 경우, 절개부(CG)에 의해 서로 인접한 절개 패턴(CP)들 사이에 공간이 마련될 수 있다. 이로 인해, 제1 코너부(CS1)가 복곡률을 갖더라도, 제1 코너부(CS1)의 연신과 수축이 가능하므로, 절개부(CG)들에 의해 제1 코너부(CS1)에 인가되는 스트레인은 줄어들 수 있다.
도 16은 도 15의 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16을 참조하면, 박막 트랜지스터층(TFTL)은 제3 박막 트랜지스터(ST3)들을 포함할 수 있다. 제3 박막 트랜지스터(ST3)는 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)을 포함할 수 있다. 제3 박막 트랜지스터(ST3)의 제3 액티브층(ACT3), 제3 게이트 전극(G3), 제3 소스 전극(S3), 및 제3 드레인 전극(D3)은 도 7을 결부하여 설명한 제1 박막 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)과 실질적으로 동일하므로, 제3 박막 트랜지스터(ST3)에 대한 설명은 생략한다.
발광 소자층(EML)의 제3 발광 소자(LEL3)들은 도 7을 결부하여 설명한 발광 소자층(EML)의 제1 발광 소자(LEL1)들과 실질적으로 동일하므로, 발광 소자층(EML)의 제3 발광 소자(LEL3)들에 대한 설명은 생략한다.
박막 봉지층(TFEL)과 센서 전극층(SENL)은 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 박막 봉지층(TFEL)과 센서 전극층(SENL)에 대한 설명은 생략한다.
댐(DAM2)은 제2 평탄화막(160)과 동일한 물질로 형성되는 제1 서브 댐(SDAM1’), 배리어막(161)과 동일한 물질로 형성되는 제2 서브 댐(SDAM2’), 및 뱅크(180)와 동일한 물질로 형성되는 제3 서브 댐(SDAM3’)을 포함할 수 있다. 댐(DAM2)은 제3 서브 댐(SDAM3’) 상에 배치되는 제4 서브 댐을 더 포함할 수 있다.
댐(DAM2)의 내측에는 댐 홀(DMH)이 배치될 수 있다. 댐 홀(DMH)은 언더컷 형태를 가질 수 있다. 언더 컷 형태의 홀은 입구의 크기가 바닥의 크기보다 작은 홀 또는 입구의 크기가 입구와 바닥 사이의 영역의 크기가 보다 작은 홀을 가리킨다. 언더 컷 형태의 홀은 항아리 형태 또는 지붕의 처마(eaves)의 형태와 유사할 수 있다. 예를 들어, 댐 홀(DMH)의 입구는 배리어막(161)에 의해 정의될 수 있다. 제2 평탄화막(160)이 배리어막(161)의 하면은 제2 평탄화막(160)에 의해 덮이지 않을 수 있다. 이로 인해, 댐 홀(DMH)의 입구의 크기는 댐 홀(DMH)의 입구와 바닥 사이의 영역의 크기보다 작을 수 있다.
댐 홀(DMH)에는 제1 플로팅 패턴(FP1), 제2 플로팅 패턴(FP2), 제1 봉지 무기막(191)이 배치되고, 봉지 유기막(192)이 댐 홀(DMH)에 채워질 수 있다. 이때, 발광층(172”)과 공통 전극(173”)은 스텝 커버리지(step coverage)가 좋지 않다. 그러므로, 댐 홀(DMH)이 언더컷 형태를 갖는 경우, 발광층(172”)과 공통 전극(173”)은 댐 홀(DMH)의 측벽에는 배치되지 않을 수 있다. 따라서, 발광층(172”)과 공통 전극(173”)은 댐 홀(DMH)에서 끊어질 수 있다. 스텝 커버리지는 소정의 증착 방법에 의해 증착된 막이 계단과 같이 단차가 형성된 부분에서도 끊기지 않고 이어지도록 형성되는 것을 가리킨다.
제1 플로팅 패턴(FP1)은 댐 홀(DMH)에서 제2 평탄화막(160) 상에 배치될 수 있다. 제1 플로팅 패턴(FP1)은 발광층(172”)과 이어지지 않고 끊어진 발광층(172”)의 잔막일 수 있다. 제1 플로팅 패턴(FP1)은 발광층(172”)과 동일한 물질로 이루어질 수 있다. 댐 홀(DMH)의 크기가 작은 경우, 제1 플로팅 패턴(FP1)은 존재하지 않을 수도 있다.
또한, 제2 플로팅 패턴(FP2)은 댐 홀(DMH)의 제1 플로팅 패턴(FP1) 상에 배치될 수 있다. 제2 플로팅 패턴(FP2)은 공통 전극(173”)과 이어지지 않고 끊어진 공통 전극(173”)의 잔막일 수 있다. 제2 플로팅 패턴(FP2)은 공통 전극(173”)과 동일한 물질로 이루어질 수 있다. 댐 홀(DMH)의 크기가 작은 경우, 제2 플로팅 패턴(FP2)은 존재하지 않을 수도 있다.
또한, 절개 패턴(CP)의 절개면 또는 측면 상에는 제1 봉지 무기막(191)과 제2 봉지 무기막(193)이 배치될 수 있다. 예를 들어, 절개 패턴(CP)의 기판(SUB), 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(150)의 절개면 또는 측면 상에는 제1 봉지 무기막(191)과 제2 봉지 무기막(193)이 배치될 수 있다. 이로 인해, 절개 패턴(CP)의 절개면 또는 측면을 통해 수분 또는 산소가 유입되어 발광층(172”)이 손상되는 것을 방지할 수 있다.
도 17은 도 8의 B-1 영역의 공통 전극, 제2 화소 전극들, 구동 연결 콘택홀들, 화소 연결 배선들, 및 공통 연결 전극들의 일 예를 보여주는 확대 레이아웃 도이다.
도 17의 실시예는 구동 전압 배선(VSL)이 제2 구동 연결 전극(VCE2)을 더 포함하는 것에서 도 10의 실시예와 차이가 있다. 도 17에서는 도 10의 실시예와 차이점 위주로 설명한다.
도 17을 참조하면, 제2 구동 연결 전극(VCE2)은 B 방향(DRB)에서 서로 인접한 제2 화소(PX2)들 사이에 배치될 수 있다. 제2 구동 연결 전극(VCE2)은 B 방향(DRB)에서 서로 인접한 제1 구동 연결 콘택홀(VCT1)들 사이에 배치될 수 있다. 제2 구동 연결 전극(VCE2)은 A 방향(DRA)으로 연장될 수 있다.
제2 구동 연결 전극(VCE2)은 제3 방향(Z축 방향)에서 제1 구동 전압 배선(VSL1)과 중첩할 수 있다. 제2 구동 연결 전극(VCE2)은 제3 방향(Z축 방향)에서 제2 화소(PX2)들, 제1 구동 연결 전극(VCE1)들, 및 화소 연결 배선(PXC)들과 중첩하지 않을 수 있다. 제1 구동 전압 배선(VSL1)은 적어도 하나의 제2 구동 연결 콘택홀(VCT2)을 통해 제2 구동 연결 전극(VCE2)에 연결될 수 있다.
도 18은 도 17의 Ⅶ-Ⅶ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18을 참조하면, 제2 구동 연결 전극(VCE2)은 제1 구동 연결 전극(VCE1) 및 화소 연결 전극들(PXC1, PXC2, PXC3)과 동일한 층에 배치되고, 제1 구동 연결 전극(VCE1) 및 화소 연결 전극들(PXC1, PXC2, PXC3)과 동일한 물질로 형성될 수 있다. 예를 들어, 제2 구동 연결 전극(VCE2)은 제1 평탄화막(150) 상에 배치될 수 있다. 제2 구동 연결 전극(VCE2) 상에는 제2 평탄화막(160)이 배치될 수 있다.
제1 구동 전압 배선(VSL1), 제2 구동 연결 전극(VCE2), 및 공통 전극(173’)은 제2 구동 연결 콘택홀(VCT2)에서 서로 연결될 수 있다. 제2 구동 연결 콘택홀(VCT2)에서 제1 구동 전압 배선(VSL1)은 제2 구동 연결 전극(VCE2) 상에 배치되고, 공통 전극(173’)은 제1 구동 전압 배선(VSL1) 상에 배치될 수 있다. 제2 구동 연결 콘택홀(VCT2)에서 제1 구동 전압 배선(VSL1)은 제2 구동 연결 전극(VCE2)과 접촉하고, 공통 전극(173’)은 제1 구동 전압 배선(VSL1)과 접촉할 수 있다. 제2 구동 연결 콘택홀(VCT2)은 제2 평탄화막(160)과 뱅크(180)를 관통하여 제2 구동 연결 전극(VCE2)을 노출하는 홀일 수 있다.
도 17 및 도 18과 같이, 구동 전압 배선(VSL)은 제2 구동 연결 콘택홀(VCT2)을 통해 제1 구동 전압 배선(VSL1)에 연결되는 제2 구동 연결 전극(VCE2)을 더 포함함으로써, 구동 전압 배선(VSL)의 저항을 낮출 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 300: 표시 패널
FS: 전면부 SS1: 제1 측면부
SS2: 제2 측면부 SS3: 제3 측면부
SS4: 제4 측면부 CS1: 제1 코너부
CS2: 제2 코너부 CS3: 제3 코너부
CS4: 제4 코너부 DA1: 제1 표시 영역
DA2: 제2 표시 영역 DA3: 제3 표시 영역
NDA: 비표시 영역 TE: 구동 전극
RE: 감지 전극 CP: 절개 패턴
CG: 절개부

Claims (24)

  1. 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판;
    상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역; 및
    상기 기판의 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소와 제1 구동 전압 배선을 포함하는 제2 표시 영역을 구비하고,
    상기 제2 화소는,
    제1 화소 전극;
    상기 제1 화소 전극 상에 배치되는 제1 발광층; 및
    상기 제1 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 제1 구동 전압 배선은 상기 기판의 두께 방향에서 상기 제1 화소 전극과 중첩하지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 구동 전압 배선은 상기 제1 화소 전극이 배치되는 화소 홀을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 구동 전압 배선은 상기 화소 홀과 떨어져 배치되는 제1 홀을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 화소 홀의 크기는 상기 제1 홀의 크기보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 화소는 상기 기판의 가장자리와 상기 제1 구동 전압 배선 사이에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 화소는,
    상기 제1 화소 전극과 떨어져 배치되는 제2 화소 전극; 및
    상기 제2 화소 전극 상에 배치되는 제2 발광층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 화소 전극은 상기 화소 홀과 떨어져 배치되는 또 다른 화소 홀에 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되며, 상기 제2 화소를 구동하기 위한 트랜지스터들을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 트랜지스터들 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되는 화소 연결 배선들; 및
    상기 화소 연결 배선 상에 배치되는 제2 평탄화막을 더 구비하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제2 평탄화막 상에 배치되고,
    상기 화소 연결 배선들은,
    상기 제2 평탄화막을 관통하는 제1 화소 콘택홀을 통해 상기 제1 화소 전극에 연결되는 제1 화소 연결 배선; 및
    상기 제2 평탄화막을 관통하는 제2 화소 콘택홀을 통해 상기 제2 화소 전극에 연결되는 제2 화소 연결 배선을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 화소 연결 배선은 상기 기판의 두께 방향에서 상기 제2 화소 전극과 중첩하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 화소 연결 배선과 상기 제2 화소 연결 배선은 상기 기판의 두께 방향에서 상기 제1 구동 전압 배선과 중첩하는 표시 장치.
  13. 제9 항에 있어서,
    상기 제1 평탄화막 상에 배치되며, 상기 제1 평탄화막과 상기 제2 평탄화막을 관통하는 제1 구동 연결 콘택홀을 통해 상기 제1 구동 전압 배선에 연결되는 제1 구동 연결 전극을 더 구비하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 기판의 두께 방향에서 상기 제1 구동 연결 전극과 중첩하지 않는 표시 장치.
  15. 제13 항에 있어서,
    상기 기판 상에 배치되는 상기 트랜지스터의 액티브층;
    상기 트랜지스터의 액티브층 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 상기 트랜지스터의 게이트 전극;
    상기 트랜지스터의 게이트 전극 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 제1 절연막을 관통하는 소스 콘택홀을 통해 상기 트랜지스터의 액티브층에 연결되는 상기 트랜지스터의 소스 전극; 및
    상기 제1 절연막 상에 배치되며, 상기 제1 절연막을 관통하는 드레인 콘택홀을 통해 상기 트랜지스터의 액티브층에 연결되는 상기 트랜지스터의 드레인 전극을 더 구비하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 측면부의 비표시 영역에서 상기 제1 구동 연결 콘택홀을 통해 상기 제1 구동 전압 배선에 연결되는 제2 구동 전압 배선을 더 구비하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 평탄화막은 상기 트랜지스터의 소스 전극과 드레인 전극 상에 배치되며, 상기 제2 구동 전압 배선은 상기 제1 평탄화막 상에 배치되는 표시 장치.
  18. 제16 항에 있어서,
    상기 제2 표시 영역과 상기 제1 측면부의 비표시 영역에서 상기 제1 구동 연결 콘택홀을 통해 상기 제1 구동 전압 배선에 전기적으로 연결되는 제3 구동 전압 배선을 더 구비하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제3 구동 전압 배선은 상기 제1 절연막 상에 배치되는 표시 장치.
  20. 제9 항에 있어서,
    상기 제1 표시 영역은 일 방향으로 연장되는 스캔 배선들을 더 포함하고,
    상기 제2 표시 영역은 상기 스캔 배선들에 스캔 신호들을 출력하기 위한 스캔 구동 트랜지스터들을 더 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극 중 적어도 어느 하나는 상기 기판의 두께 방향에서 상기 스캔 구동 트랜지스터들 중 적어도 하나와 중첩하는 표시 장치.
  22. 제20 항에 있어서,
    상기 제1 구동 전압 배선은 상기 기판의 두께 방향에서 상기 기판의 두께 방향에서 상기 스캔 구동 트랜지스터들 중 적어도 하나와 중첩하는 표시 장치.
  23. 전면부, 상기 전면부의 제1 측으로부터 연장하는 제1 측면부, 상기 전면부의 제2 측으로부터 연장하는 제2 측면부, 및 상기 제1 측면부와 상기 제2 측면부 사이에 배치되는 코너부를 포함하는 기판;
    상기 기판의 전면부 상에 배치되며, 화상을 표시하는 제1 화소를 포함하는 제1 표시 영역;
    상기 기판의 코너부 상에 배치되며, 상기 화상을 표시하는 제2 화소와 제1 구동 전압 배선을 포함하는 제2 표시 영역;
    상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되며, 상기 제2 화소를 구동하기 위한 트랜지스터를 구비하고,
    상기 제2 화소의 화소 전극과 상기 트랜지스터의 소스 전극 또는 드레인 전극을 연결하는 화소 연결 배선을 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 화소 연결 배선은 상기 기판의 두께 방향에서 상기 제1 구동 전압 배선과 중첩하는 표시 장치.
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