JP4006284B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に画像表示領域を拡大した液晶表示装置に関する。
【０００２】
液晶表示装置は、テレビ、パソコン、携帯用端末のディスプレイ等に使用されている。
【０００３】
特に、アクティブ・マトリックス方式の液晶表示装置は、液晶を介在して互いに対向配置される透明基板を備えている。
【０００４】
【従来の技術】
図２０は従来の液晶表示装置の製造途中の透明基板及びその周辺の配線図である。
【０００５】
透明基板のうち一方の透明基板の液晶側の面は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設されるゲート線群GWと、このゲート線群と絶縁されてｙ方向に延在しｘ方向に並設されるドレイン（またはソース）線群DWとを備えている。
【０００６】
互いに交差するゲート線群とドレイン線群とで囲まれる各領域に、該ゲート線からの走査信号によってオンするスイッチング素子と、該ドレイン線からの映像信号が前記スイッチング素子を介して供給される画素電極とが形成されて、いわゆる画素が構成されている。これらゲート線群とドレイン線群とで囲まれた領域が画素領域ARである。
【０００７】
【発明が解決しようとする課題】
携帯機器において、携帯機器本体は小型化され、一方、情報の認識性を良好にするために画像表示領域は拡大している。そのため、液晶表示装置は、透明基板における画素領域の割合が増加し、画素領域を取り囲む周辺領域の割合が減少している。液晶表示装置における周辺領域は液晶駆動用の回路チップ（以下ドライバという）や接続用の配線が配置されている。
【０００８】
ゲート線GWおよびドレイン線DWは周辺領域に配置されたゲート接続線GCおよびドレイン接続線DCを介してゲートドライバおよびドレインドライバと夫々電気的に接続している。画像表示領域を大きくした液晶表示装置は、周辺領域が狭いためゲート接続線GCまたはドレイン接続線DCの間隔が狭くなり、接続線間で電気的に短絡するという問題がある。また、接続線を細くすると断線が問題となる。
【０００９】
さらに周辺領域の狭小化にともない、ドライバの設置領域も小さくなっている。
【００１０】
ゲートドライバGDrは画素領域側の長辺にゲート信号の出力端子を持っている。ゲート接続線GCはゲートドライバGDrの下を通ってゲート共通線GCOMにつながっている。そのため、ゲートドライバGDrのパネル短辺側には信号発信用または受信用の端子を設置できなかった。
【００１１】
【課題を解決するための手段】
液晶表示装置は、液晶を介在して互いに対向配置される透明基板を備えている。一方の透明基板は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設される複数のゲート線と、この複数のゲート線と絶縁されてｘ方向に延在しｙ方向に並設される複数のドレイン（またはソース）線とを備えている。またこの透明基板はこれら複数のゲート線と複数のドレイン線とで形成された画素領域を取り囲んで周辺領域を備えている。
【００１２】
複数のゲート線は周辺領域に形成された複数のゲート接続線と繋がっている。この複数のゲート接続線は周辺領域で積層している。
【００１３】
また、ゲート接続線はドライバを設置した辺と異なる辺からゲート共通線に向けて延在する。
【００１４】
さらに、ゲートドライバの下にドレイン接続線が配置してある。
【００１５】
このように構成することで周辺領域を小さくした液晶表示装置を提供できる。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施例を図面を参照して説明する。
【００１７】
各実施例において、同じ機能の部位には同じ参照番号を付けた。
【００１８】
図１は、本発明による液晶表示装置の基板の平面図である。また、図１は、有効画面の対角方向の寸法が約５．０８ｃｍの携帯端末用の液晶表示装置の平面図であり、画素電極を形成した透明基板の平面図である。図１の液晶表示装置はアクティブ・マトリクス方式を採用している。
【００１９】
アクティブ・マトリックス方式の液晶表示装置は、互いに対向配置される多角形の基板を備えており、第１の基板と第２の基板との間に液晶層を有する。
【００２０】
第２の基板には共通電極が形成されている。また共通電極と画素電極とでコンデンサが形成され、電圧を保持している。
【００２１】
また第１の基板PNL1の液晶側の面は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設されるゲート線群GWと、ゲート線群GWと絶縁されてｘ方向に延在しｙ方向に並設されるドレイン線群（またはソース線群という）DWとを備えている。
【００２２】
互いに交差するゲート線とドレイン線とで囲まれる各領域に、該ゲート線からの走査信号によってオンするスイッチング素子と、該ドレイン線からの映像信号が前記スイッチング素子を介して供給される画素電極とが形成されて、いわゆる画素が構成されている。スイッチング素子としては薄膜トランジスタがある。
【００２３】
ゲートドライバGDrとドレインドライバDDrの各１つのドライバはパネルPNLの短辺の片側にフリップチップ方式で実装してある。ゲートドライバGDrはゲート線GWに接続し、ドレインドライバはドレイン線DWに接続している。
【００２４】
図１には複数あるゲート線GWの内の一部を記載した。ドライバから最も遠い画素を制御するゲート線GW1、ゲート線GW1に隣り合うゲート線GW2、画面中央の画素を制御するゲート線GW4、ゲート線GW4と隣り合いドライバから遠い側に位置するゲート線GW3、ゲート線GW4と隣り合いドライバ側に位置する画素を制御するゲート線GW5、ゲート線GW5と隣り合うゲート線GW6、最もドライバに近い画素を制御するゲート線GWm、ゲート線GWmに隣り合うゲート線GWm-1を記載してある。各ゲート線GW1,GW2,GW3,GW4,GW5,GW6,GWm-1,GWmはゲート接続線GC1,GC2,GC3,GC4,GC5,GC6,GCm-1,GCmと夫々電気的に接続している。また各ゲート接続線GC1,GC2,GC3,GC4,GC5,GC6,GCm-1,GCmはゲートドライバGDrと接続している。
【００２５】
図１には複数あるドレイン線DWの一部を記載し、画素領域の両端に配置したドレイン線DR1、DRnを記載した。ゲート線GW1、GWmとドレイン線DR1、DRnで囲まれた領域が画素領域ARである。画素領域ARを囲んで周辺領域APがある。周辺領域には画素が形成されていない。
【００２６】
図１の基板は短辺と長辺を持つ矩形の基板である。
【００２７】
周辺領域APのうち、一方の長辺側の領域GA1（以下、第１長辺領域GA1という）にはゲート接続線群GCおよび共通線VCLが配置してある。周辺領域のうち、他方の長辺側の領域GA2（以下、第２長辺側領域GA2という）には保持容量配線群SWおよび共通線VCLが配置してある。共通線VCLは共通線接続端子VCPを介して対向配置された共通電極に電気的に接続されている。
【００２８】
周辺領域のうち、一方の短辺側の領域DA1（以下、第１短辺側領域DA1という）には液晶表示装置を駆動させるためのＩＣチップが固着してある。
【００２９】
第１短辺側領域DA1の中央部を含む領域に、ドレイン線群DWと電気的に接続される駆動回路チップ（以下ドレインドライバという）DDrが配置してある。ドレイン線群DWとドレインドライバDDrはドレイン接続線DCにより接続されている。
【００３０】
図２はドレインドライバを配置した周辺領域におけるドレイン接続線の配置図である。
【００３１】
最も左側に位置する第１ドレイン接続線DC1と第１ドレイン接続線に隣り合う第２ドレイン接続線DC2とは間隔DPだけ離れている。
【００３２】
第１ドレイン接続線DC1と第２ドレイン接続線DC2を平行に配置することで間隔DPを一定にすることができ、またドレイン接続線の幅も一定にすることができる。よって、ドレイン接続線の全域で、接続線の電気的短絡や断線を抑制することができる。
【００３３】
また、ドライバから最も遠い接続線と近い接続線とは配線抵抗を揃えてある。配線抵抗が揃っているので、ドライバから画素への信号波形のなまりは均等になっている。配線抵抗を揃えることにより、表示特性のばらつきは低減できる。
【００３４】
接続線の抵抗は接続線の長さの差が少なく、間隔DPが大きいほど揃えやすい。間隔DPはDP=sinθ1×Pによって算出することができる。ここで、Pは画素ピッチである。画素ピッチPは製品によって決定される値なので角度θ1を大きくすることで、間隔DPを大きくすることができる。
【００３５】
ドレインドライバを中央に配置することで間隔DPを最も最大とすることができる。
【００３６】
ドレインドライバDDrの左側に間隔をあけてゲート線群GWと電気的に接続される駆動回路チップ（以下ゲートドライバという）GDrが配置してある。このように構成することで、ドライバを実装する個所は基板の１辺側のみとなり、ドライバを配置していない他の辺は周辺領域を小さくすることができる。
【００３７】
ゲートドライバGDrは基板PNLの短辺と平行に長辺をもち、基板PNLの長辺と平行に短辺をもつ矩形状である。ゲート接続線GCはゲートドライバGDrの表示領域側の長辺および短辺に設けられた端子と接続している。
【００３８】
ゲートドライバGDrの短辺に端子を設けることで、ゲートドライバの長辺を短くすることができ、周辺領域の増大を抑制できる。またゲートドライバの長辺を短くすることで、ドレイン接続線のY軸に対する入射角を大きくでき、製造上の歩留を改善できる。
【００３９】
画素領域ARの上側（ドライバから遠い側）半分のゲート線に接続するゲート接続線GC1,GC2,GC3,GC4と下側（ドライバ側）半分のゲート線に接続するゲート接続線GC5,GC6,GCm-1,GCmとは重なり合って配置されている。第１長辺側領域GA1では、ゲート接続線GC1とゲート接続線GC5が重なり、ゲート接続線GC2とゲート接続線GC6が重なり、ゲート接続線GC3とゲート接続線GCm-1が重なり、ゲート接続線GC4とゲート接続線GCmが重なっている。
【００４０】
第１短辺側領域DA1では、ゲート接続線GC5は上側半分のゲート線に接続する接続線GC1,GC2,GC3,GC4と絶縁されて交差している。
【００４１】
図３は図１の線Ｉ−Ｉの断面図である。
【００４２】
画素領域の上側（ドライバから遠い側）半分のゲート線に接続するゲート接続線は、下側（ドライバ側）半分のゲート線に接続するゲート接続線の上層に配置されている。
【００４３】
図３において、パネルPNL上に下層のゲート接続線GC5,GC6,GCm-1,GCmが形成され、この下層のゲート接続線GC5,GC6,GCm-1,GCmの上に上層ゲート接続線GC1,GC2,GC3,GC4が夫々形成されている。ゲート接続線GC3,GC4は下層のゲート接続線GCm-1,GCmを乗越えて延びる上層のゲート線である。
【００４４】
上層のゲート接続線と下層のゲート接続線は異なる制御を受けている。
【００４５】
下層のゲート接続線は表面が酸化した酸化膜1を有している。酸化膜１の上に下層ゲート接続線と上層ゲート接続線の絶縁を目的とした第１保護膜２が形成されている。第１保護膜の上にアモルファスシリコン層３が形成されている。上層のゲート接続線の上には第２保護膜４が形成されている。第２保護膜４によりゲート接続線の保護および他の配線からの絶縁をすることができる。
【００４６】
基板上の画素領域に第１ゲート線と第２ゲート線を有し、周辺領域に第１ゲート線と液晶駆動回路とを電気的に接続する第１ゲート接続線と、第２ゲート線と前記液晶駆動回路とを電気的に接続する第２ゲート接続線とを配置し、第１ゲート接続線と第２ゲート接続線とを基板の厚さ方向に積層することで、周辺領域を狭くすることができると共に、画素領域を大きくできる。
【００４７】
また、ゲート接続線の幅を太くすることも可能であり、ゲート接続線の断線を抑制できる。さらに、ゲート線の間隔を長くすることも可能であり、ゲート線間の短絡を抑制できる。
【００４８】
図４は図１の線II−IIの断面図である。
【００４９】
ゲート接続線は第１保護膜２の上に形成されたアモルファスシリコン層３の上に形成されている。またゲート接続線はゲート線と一部で重なり、電気的に接続している。
【００５０】
ゲート線は表面に酸化膜１を有するが、ゲート接続線との接続部は酸化膜を有さない。この構成により、ゲート線とゲート接続線とが電気的に接続している。
【００５１】
図５はゲート接続線の他の構成例を示す断面図であり、図１の線Ｉ−Ｉの断面の他の構成例を示す断面図である。図５において、上層のゲート接続線と下層のゲート接続線とはずれて配置してある。
【００５２】
図５のように上層のゲート接続線を下層のゲート接続線の間に形成することで、上層のゲート接続線と下層のゲート接続線との間にかかる付加容量を低減することができる。結果とて、波形のなまりやノイズによる画質への影響を低減することができる。
【００５３】
図６は本発明の他の構造による液晶表示装置の基板の平面図である。
【００５４】
図６のゲート接続線は隣り合うゲート線に接続するゲート接続線を夫々上下に配置した。この構造により、ゲートドライバ周辺のゲート接続線の交差を減らすことができる。
【００５５】
図７は図６のIII−III線に沿った断面図である。
【００５６】
ゲート接続線GC2の上層に隣合うゲート接続線GC1が配置されている。
【００５７】
下層のゲート接続線GC2は表面に酸化膜１を有し、その上を第１の保護膜２で覆われている。第１保護膜２の上にアモルファスシリコン層３が形成されている。第１保護膜２とアモルファスシリコン層３によって下層ゲート接続線と上層ゲート接続線を確実に絶縁している。
【００５８】
図８は２つの分離した液晶表示装置を１つのドレインドライバで駆動する液晶表示装置ユニットの基板の平面図である。
【００５９】
１つのゲートドライバおよび１つのドレインドライバは第１の液晶表示装置と第２の液晶表示装置の２つの液晶表示装置を駆動する構成となっている。第１の液晶表示装置と第２の液晶表示装置は第１の画素領域AR1と第２の画素領域AR2を夫々もっている。
【００６０】
第１の液晶表示装置は第１の基板PNL1と第２の基板PNL2との間に液晶層を有し、第２の液晶表示装置は第３の基板PNL3と第４の基板PNL4との間に液晶層を有する。これらの基板のうち、第１の基板PNL1と第３の基板PNL3にはゲート線、ドレイン線、ゲート接続線、ドレイン接続線、スイッチング素子、画素電極等が形成されている。
【００６１】
第１の基板PNL1は第１短辺側領域DA1にゲートドライバGDrおよびドレインドライバDDrの配置してある。また、周辺領域のうち、他方の短辺側の領域DA2（以下、第２短辺側領域DA2という）には、フレキシブル基板に接続するためのフレキシブル基板接続用パッドFPADが形成されている。
【００６２】
フレキシブル基板の一端は第１の基板PNL1のフレキシブル基板接続用パッドFPADに接続され、フレキシブル基板の他の一端は、第３の基板PNL3のフレキシブル基板接続用パッドFPADに接続される。
【００６３】
また第１の基板PNL1のフレキシブル基板接続用パッドFPADにはゲート接続線GMCおよびドレイン接続線DCが接続されている。ゲート接続線およびドレイン接続線はフレキシブル基板を介して、第３の基板PNL3のゲート線およびドレイン線に夫々接続する。
【００６４】
第２液晶用のゲート接続線GMCは任意の数（ｋ本）だけゲートドライバに接続している。また第２液晶用のゲート接続線GMCは、ドライバから最も遠いゲート線GW1に接続するゲート接続線GC１から順に第２液晶用のゲート接続線GMCの数に合わせて配置した。このように構成することで、第２液晶用のゲート接続線GMCとゲート線GWとの交差は少なくなり、ゲート接続線の断線を防止できる。
【００６５】
第２液晶用のゲート接続線GMC1,GMCkはフレキシブル基板を介して第３の基板のゲート線GMW1,GMWkに夫々接続している。
【００６６】
図９は第１の基板の断面図であり、図８のIV−IV線に沿った断面図である。
【００６７】
第１の基板に形成されたゲート線GW1に接続するゲート接続線GC1の上層に第３の基板に形成されたゲート線GMWに接続するゲート接続線GMC1が配置されている。
【００６８】
また、第１の基板に形成されたゲート線GWkに接続するゲート接続線GCkの上層に第３の基板に形成されたゲート線GMWkに接続するゲート接続線GMCkが配置されている。
【００６９】
下層のゲート接続線GCは表面に酸化膜を有し、その上を第１の保護膜で覆われている。第１保護膜２の上にアモルファスシリコン層３が形成されている。第１保護膜２とアモルファスシリコン層３によって下層ゲート接続線GCと上層ゲート接続線GMCを確実に絶縁している。
【００７０】
次に本発明の第２の実施例を説明する。
【００７１】
図１０は本発明の第２の実施例による液晶表示装置の基板を含む硝子板ＧＬの平面図である。
【００７２】
基板PNLは薄膜トランジスタおよび周辺の配線が形成された硝子板から切り離される。
【００７３】
ゲート線GWは基板PNLの外に配置されているゲート共通線GCOMに接続している。ゲート共通線GCOMから電圧を供給してゲート線GWの表層に酸化膜を形成している（陽極酸化）。
【００７４】
ドレイン線DWは、製造工程中の静電気を逃がすため、ドレインドライバDDrを配置した第１短辺側領域DA1と対向する第２短辺側領域DA2に延び、パネルPNLの短辺を越えてドレイン共通線DCOMと電気的に接続している。
【００７５】
保持容量配線SWは基板PNLの外に配置されているゲート共通線GCOMに電気的に接続している。また、保持容量配線SWはゲート線GWを同じ辺側からゲート共通線GCOMに向かって延びている。ゲート線GWはゲート共通線GCOMから電圧を供給してゲート線GWの表層を酸化させている。
【００７６】
ゲート線GWと保持容量配線SWは平行に配置され、共通線VCLはゲート線GWおよび保持容量破線SWと直交するように配置してある。
【００７７】
図１１は図１０の線V−Vに沿った断面図である。基板PNL上にゲート線GW4,GW5と、保持容量量配線SW4,SW5が形成されている。これらゲート線GW4,GW5及び保持容量量配線SW4,SW5はアルミで形成されている。アルミの表面層は酸化している。またゲート線GW4,GW5及び保持容量量配線SW4,SW5を覆って保護膜４が形成されている。保護膜４は配線の保護と配線間を絶縁するために形成されている。
【００７８】
図１２は図１０の線VI−VIに沿った断面図である。基板PNL上にゲート線GW（GW4,GW5）と、保持容量配線SW（SW4,SW5）が形成されている。これらゲート線GW（GW4,GW5）及び保持容量配線SW（SW4,SW5）はアルミで形成されている。
【００７９】
ゲート線GW（GW4,GW5）はその表面層が酸化している。表面層が酸化したゲート線GW（GW4,GW5）の上層に第１保護膜２が積層されている。第１の保護膜の上層にアモルファスシリコン層３が積層されている。
【００８０】
一方、保持容量配線SW（SW4,SW5）はゲート線GW（GW4,GW5）と同じ層に形成されているが、共通線VCLと接続個所は酸化層が無い。陽極を酸化する際に、保持容量配線SW（SW4,SW5）の共通線VCLとの接続個所をレジストで覆い当該接続個所の酸化を防止している。
【００８１】
また保持容量配線SW（SW4,SW5）の上層に形成した第１保護膜２及びアモルファスシリコン層３は孔が開いている。
【００８２】
そして、アモルファスシリコン層３の上層に共通線VCLが積層される。ゲート線GW（GW4,GW5）上には第１保護膜２とアモルファスシリコン層３があるため、ゲート線GWと共通線VCLとは絶縁されている。保持容量配線SW（SW4,SW5）の上層に形成した第１保護膜２及びアモルファスシリコン層３は孔が開いているため、共通線VCLと保持容量配線SW（SW4,SW5）とを電気的に接続している。
【００８３】
共通線VCLの上層に、共通線VCLを保護し且つ他の配線との絶縁を保つための第２保護膜４が形成されている。
【００８４】
図１２の構造とすれば、ゲート線GWと保持容量配線SWが陽極酸化用のゲート共通線GCOMと電気的に接続しているので、ゲート線GWと保持容量配線SWとに酸化層を形成でき、保持容量配線SWは共通線VCLとの接続ができる。
【００８５】
ガラス板GLをパネルPNLの外形に沿って切断することでゲート線GWは1本づつに分断される。
【００８６】
陽極酸化するためにゲート共通線に接続する線を共通線VCL側に配置したので、従来ゲートドライバGDrの下に配置していたゲート共通線に接続する線が不要になる。
【００８７】
図１３は液晶表示装置の基板PNL及びその周辺に設けた配線の平面図である。
【００８８】
図１３中、円で囲んだ領域Tの断面構造を図１２のように構成した。
【００８９】
共通線VCLはゲート線と平行に延在している。
【００９０】
また、図１３の液晶表示装置において、ゲート線GW及び保持容量配線SWとゲート共通線とはゲートドライバGDrを設置した第２短辺側領域DA2と対向する第１短辺側領域DA1で接続している。
【００９１】
さらに、図１３の液晶表示装置は、ドレイン共通線DCOMへの接続線とゲート共通線GCOMへの接続線を１つの短辺側のみに配置したため、静電気による不具合を低減できる。具体的には、静電気の帯電によるＴＦＴのしきい値が変動し表示がばらつくなどの不具合を低減することができる。また、電蝕による断線を低減することができる。
【００９２】
ゲート共通線に接続する線はゲートドライバGDrを実装した辺以外の辺でゲート共通線に向かって延在している。
【００９３】
本実施例によれば、ゲート共通線に接続する線はゲートドライバGDrを実装した辺以外の辺に配置したので、従来ゲートドライバGDrの下に配置していたゲート共通線への接続線が不要になる。よって、ゲートドライバGDrは端子を全周に配置することができ、ゲートドライバGDrを小さくすることができる。
【００９４】
また、表示領域内において保持容量配線は酸化膜を有している。なぜなら、表示領域内ではゲート線GWとドレイン線DWが直交しているのと同様に、保持容量配線SWとドレイン線DWも直交しているので、ゲート線と同じ構造としておく必要がある。絶縁層である酸化膜を形成することで保持容量配線SWの短絡を抑制できる。
【００９５】
共通線VCLは対向電極にコモン電圧を送る役目と保持容量配線に一定電圧をかける役割がある。画面の上部と下部の保持容量配線に対してVCLの抵抗が大きく異なると電圧降下が生じ表示で輝度むらとなる。画面の上部と下部の保持容量配線までの抵抗差を低減するためVCLを太くしている。
【００９６】
図１４は液晶表示装置の基板PNL及びその周辺に設けた配線の平面図である。
【００９７】
図１４中、円で囲んだ領域Tと領域Uの断面構造を図１２のように構成した。
【００９８】
ゲート共通線に接続する線はゲートドライバGDrを実装した第１短辺側領域DA1と第２短辺側領域DA2とでゲート共通線に向かって延在している。図１４の液晶表示装置では、ゲートドライバGDrに近い側半分のゲート線及び保持容量配線はゲートドライバGDrを実装した短辺側でゲート共通線に向かって延在している。一方ゲートドライバGDrから遠い側半分のゲート線GW及び保持容量配線SWは他の短辺側でゲート共通線に向かって延在している。
【００９９】
図１４のような構造とすることで、第２長辺側領域GA2を狭くすることができる。
【０１００】
図１５はゲートドライバとドレインドライバを１つのチップで形成したときの各線の配置を示した平面図である。また、図１５はパネル内の配線と、製造途中のパネル外側の配線を示した。
【０１０１】
ゲート接続線はドライバDrの左右側に接続する。
【０１０２】
ドライバDrから遠い側半分のゲート線GWはゲート線を平行に延長することでゲート共通線GCOMに接続している。すなわち、第１長辺側領域を通過してゲート共通線GCOMに接続している。
【０１０３】
一方、ドライバDrに近い側半分のゲート線に接続するゲート接続線はドライバの下に延在してゲート共通線GCOMと接続している。
【０１０４】
図１５に示した構造とすることで、ドライバDrの下を通過する配線を少なくできる。
【０１０５】
次に本発明の第３の実施例を説明する。
【０１０６】
図１６はドライバDrを配置したパネルの配線の模式拡大図である。
【０１０７】
ゲートドライバGDrとドレインドライバDDrはパネルPNLにフリップチップ方式で実装されている。
【０１０８】
ドレイン接続線DC1a,DC2aはドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に接続している。ドレイン接続線DC1aは最もパネルPNL短部側に配置した端子に接続し、ドレイン接続線DC2aは最も画素領域側に配置した端子に接続している。これらのドレイン接続線DC1a,DC2aはゲートドライバを避けて配置されている。
【０１０９】
ドレイン接続線DC1aは画素領域ARの近傍で画素領域ARに対し角度θ２を持っている。すなわちドレイン接続線DC1aは画素領域近傍でゲート線GWと平行な線に対し角度θ２を持っている。また、このドレイン接続線DC1aはドレインドライバDDr近傍でゲート線GWと平行な線に対し角度θ３を持っている。
【０１１０】
ドレイン接続線DC3aはドレインドライバDDrの長辺に設けた端子のうち最もゲートドライバGDrに位置する端子に接続する。ドレイン接続線DC3aはゲート線GWと平行な線に対し角度θ４を持っている。
【０１１１】
このとき、角度θ２と角度θ３の関係は、θ２＜θ３である。
【０１１２】
このような構成とすることで、周辺領域を狭くすることができる。
【０１１３】
図１７はドライバDrを配置したパネルの配線の模式拡大図である。
【０１１４】
ドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に電気的に接続しているドレイン接続線DCはゲートドライバGDrの下を通ってドレイン線DWに電気的に接続している。
【０１１５】
ドレイン接続線DC1b,DC2bはドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に接続している。ドレイン接続線DC1bは最もパネルPNL短部側に配置した端子に接続し、ドレイン接続線DC2bは最も画素領域側に配置した端子に接続している。
【０１１６】
図１７において、ドレイン接続線DC1bは画素領域近傍でゲート線GWと平行な線に対し角度θ５を持っている。またドレインドライバDDrのゲートドライバGDr側の短辺に接続しているドレイン接続線DC1b及びドレイン接続線DC2bは、その一部をゲート線と略平行に配置してある。
【０１１７】
また、これらのドレイン接続線DC1b,DC2bはゲートドライバGDrの下を通っている。
【０１１８】
ドレイン接続線DC3bはドレインドライバDDrの長辺に設けた端子のうち最もゲートドライバGDrに位置する端子に接続する。ドレイン接続線DC3bはゲート線GWと平行な線に対し角度θ６を持っている。
【０１１９】
ドレイン接続線DC1b,DC2bはゲートドライバの下を通過する。そのため、ドレイン接続線DC1b,DC2bは画素領域との角度θ５を大きくすることができる。よって、隣り合うドレイン接続線DCの間隔を大きくすることができ、ドレイン接続線間の短絡を抑制できる。
【０１２０】
図１７の角度θ５は図１６の角度θ４よりも大きくすることができる。
【０１２１】
このような構成とすることで、周辺領域を狭くすることができると共に、ドレイン接続線間の短絡を抑制できる。また、ドレイン接続線の断線を抑制することができる。
【０１２２】
本実施例は、他の各実施例のうちゲートドライバGDrとドレインドライバDDrの２つのドライバを夫々パネルPNLに実装した液晶表示装置に適用してもよい。
【０１２３】
図１８は図１７のゲートドライバGDrを上面からの透視した図であり、端子部の配置を示した図である。
【０１２４】
ゲートドライバは矩形であり、各辺部には端子８が設けられている。ゲートドライバGDrの一方の短辺側には第１出力用端子群GOUT1が配置され、他の一方の短辺側にはドレイン接続線DCが通過できる第２領域6とゲート信号系の端子群G2とが配置されている。第２領域6とゲート信号系の端子群G2が配置されている短辺はドレインドライバDDr側の短辺である。
【０１２５】
ゲートドライバGDrの一方の長辺、特に画素領域側の長辺側には第２出力用端子群GOUT2とドレイン接続線DCが通過できる第１領域5が配置されている。ゲートドライバGDrの他の一方の長辺にはゲート線GWを陽極酸化させるための配線を通過させる第３領域AREA7とゲートドライバGDrへの入出力用端子端子群G1が配置されている。
【０１２６】
第１領域５と第２領域６に設けられた端子８はダミー端子であり、第１領域5と第２領域6の下にドレイン接続線を配置しても、ゲートドライバGDrの内部回路とドレイン線の電気的干渉を防止できる。
【０１２７】
上述の構成により、表示領域を取り囲む周辺領域の面積を小さくすることができる。
【０１２８】
図１９は第３の実施例の他の構成を示す図で、ドレイン接続線DCの配置を示す平面図である。
【０１２９】
ドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に電気的に接続している一部のドレイン接続線DCはゲートドライバGDrの下を通ってドレイン線DWに電気的に接続している。
【０１３０】
図１９のドレイン接続線は最も外側に位置するドレイン接続線DC1cとドレイン接続線DC1cに隣接するDC2cの２本がゲートドライバGDrのダミー端子間を通ってドレイン線に接続している。
【０１３１】
【発明の効果】
上述の構成することで、表示領域を取り囲むパネル周辺領域を小さくすることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の基板の平面図である。
【図２】本発明によるドレイン接続線の配置図である。
【図３】図１のＩ−Ｉ線の断面図である。
【図４】図１のII−II線に沿った断面図である。
【図５】本発明のゲート接続線の他の構成例を示す断面図である。
【図６】本発明の他の構造による液晶表示装置の基板の平面図である。
【図７】図６のIII−III線に沿った断面図である。
【図８】本発明の２つの液晶表示装置を１つのドライバで駆動する液晶表示装置ユニットの平面図である。
【図９】本発明の液晶表示装置の基板の断面図であり、図８のIV−IV線に沿った断面図である。
【図１０】本発明の第２の実施例による液晶表示装置の基板の平面図である。
【図１１】図１０の線Ｖ−Ｖに沿った断面図である。
【図１２】図１０の線VI−VIに沿った断面図である。
【図１３】本発明の液晶表示装置の基板及びその周辺に設けた配線の平面図である。
【図１４】本発明の液晶表示装置の基板及びその周辺に設けた配線の平面図である。
【図１５】本発明の他の構成による液晶表示装置の基板の平面図である。
【図１６】ドライバを配置した本発明の液晶表示装置の模式拡大図である。
【図１７】ドライバを配置した本発明の液晶表示装置の模式拡大図である。
【図１８】図１７のゲートドライバの上面からの透視図である。
【図１９】ドレイン接続線DCの配置を示す平面図である。
【図２０】従来の液晶表示装置の透明基板の配線の平面図である。
【符号の説明】
１・・・・酸化膜、２・・・・第１保護膜、３・・・・アモルファスシリコン層、４・・・・第２保護膜、GW・・・・ゲート線群、DW・・・・ドレイン線群、SW・・・・保持容量配線群、GC・・・・ゲート接続線群、DC・・・・ドレイン接続線群、GDr・・・・ゲートドライバ、DDr・・・・ドレインドライバ、GCOM・・・・ゲート共通線、DCOM・・・・ドレイン共通線、PNL・・・・パネル（基板）、AR・・・・画素領域、AP・・・・周辺領域。
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に画像表示領域を拡大した液晶表示装置に関する。
【０００２】
液晶表示装置は、テレビ、パソコン、携帯用端末のディスプレイ等に使用されている。
【０００３】
特に、アクティブ・マトリックス方式の液晶表示装置は、液晶を介在して互いに対向配置される透明基板を備えている。
【０００４】
【従来の技術】
図２０は従来の液晶表示装置の製造途中の透明基板及びその周辺の配線図である。
【０００５】
透明基板のうち一方の透明基板の液晶側の面は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設されるゲート線群GWと、このゲート線群と絶縁されてｙ方向に延在しｘ方向に並設されるドレイン（またはソース）線群DWとを備えている。
【０００６】
互いに交差するゲート線群とドレイン線群とで囲まれる各領域に、該ゲート線からの走査信号によってオンするスイッチング素子と、該ドレイン線からの映像信号が前記スイッチング素子を介して供給される画素電極とが形成されて、いわゆる画素が構成されている。これらゲート線群とドレイン線群とで囲まれた領域が画素領域ARである。
【０００７】
【発明が解決しようとする課題】
携帯機器において、携帯機器本体は小型化され、一方、情報の認識性を良好にするために画像表示領域は拡大している。そのため、液晶表示装置は、透明基板における画素領域の割合が増加し、画素領域を取り囲む周辺領域の割合が減少している。液晶表示装置における周辺領域は液晶駆動用の回路チップ（以下ドライバという）や接続用の配線が配置されている。
【０００８】
ゲート線GWおよびドレイン線DWは周辺領域に配置されたゲート接続線GCおよびドレイン接続線DCを介してゲートドライバおよびドレインドライバと夫々電気的に接続している。画像表示領域を大きくした液晶表示装置は、周辺領域が狭いためゲート接続線GCまたはドレイン接続線DCの間隔が狭くなり、接続線間で電気的に短絡するという問題がある。また、接続線を細くすると断線が問題となる。
【０００９】
さらに周辺領域の狭小化にともない、ドライバの設置領域も小さくなっている。
【００１０】
ゲートドライバGDrは画素領域側の長辺にゲート信号の出力端子を持っている。ゲート接続線GCはゲートドライバGDrの下を通ってゲート共通線GCOMにつながっている。そのため、ゲートドライバGDrのパネル短辺側には信号発信用または受信用の端子を設置できなかった。
【００１１】
【課題を解決するための手段】
液晶表示装置は、液晶を介在して互いに対向配置される透明基板を備えている。一方の透明基板は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設される複数のゲート線と、この複数のゲート線と絶縁されてｘ方向に延在しｙ方向に並設される複数のドレイン（またはソース）線とを備えている。またこの透明基板はこれら複数のゲート線と複数のドレイン線とで形成された画素領域を取り囲んで周辺領域を備えている。
【００１２】
複数のゲート線は周辺領域に形成された複数のゲート接続線と繋がっている。この複数のゲート接続線は周辺領域で積層している。
【００１３】
また、ゲート接続線はドライバを設置した辺と異なる辺からゲート共通線に向けて延在する。
【００１４】
さらに、ゲートドライバの下にドレイン接続線が配置してある。
【００１５】
このように構成することで周辺領域を小さくした液晶表示装置を提供できる。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施例を図面を参照して説明する。
【００１７】
各実施例において、同じ機能の部位には同じ参照番号を付けた。
【００１８】
図１は、本発明による液晶表示装置の基板の平面図である。また、図１は、有効画面の対角方向の寸法が約５．０８ｃｍの携帯端末用の液晶表示装置の平面図であり、画素電極を形成した透明基板の平面図である。図１の液晶表示装置はアクティブ・マトリクス方式を採用している。
【００１９】
アクティブ・マトリックス方式の液晶表示装置は、互いに対向配置される多角形の基板を備えており、第１の基板と第２の基板との間に液晶層を有する。
【００２０】
第２の基板には共通電極が形成されている。また共通電極と画素電極とでコンデンサが形成され、電圧を保持している。
【００２１】
また第１の基板PNL1の液晶側の面は、ｘ方向（横方向）に延在しｙ方向（縦方向）に並設されるゲート線群GWと、ゲート線群GWと絶縁されてｘ方向に延在しｙ方向に並設されるドレイン線群（またはソース線群という）DWとを備えている。
【００２２】
互いに交差するゲート線とドレイン線とで囲まれる各領域に、該ゲート線からの走査信号によってオンするスイッチング素子と、該ドレイン線からの映像信号が前記スイッチング素子を介して供給される画素電極とが形成されて、いわゆる画素が構成されている。スイッチング素子としては薄膜トランジスタがある。
【００２３】
ゲートドライバGDrとドレインドライバDDrの各１つのドライバはパネルPNLの短辺の片側にフリップチップ方式で実装してある。ゲートドライバGDrはゲート線GWに接続し、ドレインドライバはドレイン線DWに接続している。
【００２４】
図１には複数あるゲート線GWの内の一部を記載した。ドライバから最も遠い画素を制御するゲート線GW1、ゲート線GW1に隣り合うゲート線GW2、画面中央の画素を制御するゲート線GW4、ゲート線GW4と隣り合いドライバから遠い側に位置するゲート線GW3、ゲート線GW4と隣り合いドライバ側に位置する画素を制御するゲート線GW5、ゲート線GW5と隣り合うゲート線GW6、最もドライバに近い画素を制御するゲート線GWm、ゲート線GWmに隣り合うゲート線GWm-1を記載してある。各ゲート線GW1,GW2,GW3,GW4,GW5,GW6,GWm-1,GWmはゲート接続線GC1,GC2,GC3,GC4,GC5,GC6,GCm-1,GCmと夫々電気的に接続している。また各ゲート接続線GC1,GC2,GC3,GC4,GC5,GC6,GCm-1,GCmはゲートドライバGDrと接続している。
【００２５】
図１には複数あるドレイン線DWの一部を記載し、画素領域の両端に配置したドレイン線DR1、DRnを記載した。ゲート線GW1、GWmとドレイン線DR1、DRnで囲まれた領域が画素領域ARである。画素領域ARを囲んで周辺領域APがある。周辺領域には画素が形成されていない。
【００２６】
図１の基板は短辺と長辺を持つ矩形の基板である。
【００２７】
周辺領域APのうち、一方の長辺側の領域GA1（以下、第１長辺領域GA1という）にはゲート接続線群GCおよび共通線VCLが配置してある。周辺領域のうち、他方の長辺側の領域GA2（以下、第２長辺側領域GA2という）には保持容量配線群SWおよび共通線VCLが配置してある。共通線VCLは共通線接続端子VCPを介して対向配置された共通電極に電気的に接続されている。
【００２８】
周辺領域のうち、一方の短辺側の領域DA1（以下、第１短辺側領域DA1という）には液晶表示装置を駆動させるためのＩＣチップが固着してある。
【００２９】
第１短辺側領域DA1の中央部を含む領域に、ドレイン線群DWと電気的に接続される駆動回路チップ（以下ドレインドライバという）DDrが配置してある。ドレイン線群DWとドレインドライバDDrはドレイン接続線DCにより接続されている。
【００３０】
図２はドレインドライバを配置した周辺領域におけるドレイン接続線の配置図である。
【００３１】
最も左側に位置する第１ドレイン接続線DC1と第１ドレイン接続線に隣り合う第２ドレイン接続線DC2とは間隔DPだけ離れている。
【００３２】
第１ドレイン接続線DC1と第２ドレイン接続線DC2を平行に配置することで間隔DPを一定にすることができ、またドレイン接続線の幅も一定にすることができる。よって、ドレイン接続線の全域で、接続線の電気的短絡や断線を抑制することができる。
【００３３】
また、ドライバから最も遠い接続線と近い接続線とは配線抵抗を揃えてある。配線抵抗が揃っているので、ドライバから画素への信号波形のなまりは均等になっている。配線抵抗を揃えることにより、表示特性のばらつきは低減できる。
【００３４】
接続線の抵抗は接続線の長さの差が少なく、間隔DPが大きいほど揃えやすい。間隔DPはDP=sinθ1×Pによって算出することができる。ここで、Pは画素ピッチである。画素ピッチPは製品によって決定される値なので角度θ1を大きくすることで、間隔DPを大きくすることができる。
【００３５】
ドレインドライバを中央に配置することで間隔DPを最も最大とすることができる。
【００３６】
ドレインドライバDDrの左側に間隔をあけてゲート線群GWと電気的に接続される駆動回路チップ（以下ゲートドライバという）GDrが配置してある。このように構成することで、ドライバを実装する個所は基板の１辺側のみとなり、ドライバを配置していない他の辺は周辺領域を小さくすることができる。
【００３７】
ゲートドライバGDrは基板PNLの短辺と平行に長辺をもち、基板PNLの長辺と平行に短辺をもつ矩形状である。ゲート接続線GCはゲートドライバGDrの表示領域側の長辺および短辺に設けられた端子と接続している。
【００３８】
ゲートドライバGDrの短辺に端子を設けることで、ゲートドライバの長辺を短くすることができ、周辺領域の増大を抑制できる。またゲートドライバの長辺を短くすることで、ドレイン接続線のY軸に対する入射角を大きくでき、製造上の歩留を改善できる。
【００３９】
画素領域ARの上側（ドライバから遠い側）半分のゲート線に接続するゲート接続線GC1,GC2,GC3,GC4と下側（ドライバ側）半分のゲート線に接続するゲート接続線GC5,GC6,GCm-1,GCmとは重なり合って配置されている。第１長辺側領域GA1では、ゲート接続線GC1とゲート接続線GC5が重なり、ゲート接続線GC2とゲート接続線GC6が重なり、ゲート接続線GC3とゲート接続線GCm-1が重なり、ゲート接続線GC4とゲート接続線GCmが重なっている。
【００４０】
第１短辺側領域DA1では、ゲート接続線GC5は上側半分のゲート線に接続する接続線GC1,GC2,GC3,GC4と絶縁されて交差している。
【００４１】
図３は図１の線Ｉ−Ｉの断面図である。
【００４２】
画素領域の上側（ドライバから遠い側）半分のゲート線に接続するゲート接続線は、下側（ドライバ側）半分のゲート線に接続するゲート接続線の上層に配置されている。
【００４３】
図３において、パネルPNL上に下層のゲート接続線GC5,GC6,GCm-1,GCmが形成され、この下層のゲート接続線GC5,GC6,GCm-1,GCmの上に上層ゲート接続線GC1,GC2,GC3,GC4が夫々形成されている。ゲート接続線GC3,GC4は下層のゲート接続線GCm-1,GCmを乗越えて延びる上層のゲート線である。
【００４４】
上層のゲート接続線と下層のゲート接続線は異なる制御を受けている。
【００４５】
下層のゲート接続線は表面が酸化した酸化膜1を有している。酸化膜１の上に下層ゲート接続線と上層ゲート接続線の絶縁を目的とした第１保護膜２が形成されている。第１保護膜の上にアモルファスシリコン層３が形成されている。上層のゲート接続線の上には第２保護膜４が形成されている。第２保護膜４によりゲート接続線の保護および他の配線からの絶縁をすることができる。
【００４６】
基板上の画素領域に第１ゲート線と第２ゲート線を有し、周辺領域に第１ゲート線と液晶駆動回路とを電気的に接続する第１ゲート接続線と、第２ゲート線と前記液晶駆動回路とを電気的に接続する第２ゲート接続線とを配置し、第１ゲート接続線と第２ゲート接続線とを基板の厚さ方向に積層することで、周辺領域を狭くすることができると共に、画素領域を大きくできる。
【００４７】
また、ゲート接続線の幅を太くすることも可能であり、ゲート接続線の断線を抑制できる。さらに、ゲート線の間隔を長くすることも可能であり、ゲート線間の短絡を抑制できる。
【００４８】
図４は図１の線II−IIの断面図である。
【００４９】
ゲート接続線は第１保護膜２の上に形成されたアモルファスシリコン層３の上に形成されている。またゲート接続線はゲート線と一部で重なり、電気的に接続している。
【００５０】
ゲート線は表面に酸化膜１を有するが、ゲート接続線との接続部は酸化膜を有さない。この構成により、ゲート線とゲート接続線とが電気的に接続している。
【００５１】
図５はゲート接続線の他の構成例を示す断面図であり、図１の線Ｉ−Ｉの断面の他の構成例を示す断面図である。図５において、上層のゲート接続線と下層のゲート接続線とはずれて配置してある。
【００５２】
図５のように上層のゲート接続線を下層のゲート接続線の間に形成することで、上層のゲート接続線と下層のゲート接続線との間にかかる付加容量を低減することができる。結果とて、波形のなまりやノイズによる画質への影響を低減することができる。
【００５３】
図６は本発明の他の構造による液晶表示装置の基板の平面図である。
【００５４】
図６のゲート接続線は隣り合うゲート線に接続するゲート接続線を夫々上下に配置した。この構造により、ゲートドライバ周辺のゲート接続線の交差を減らすことができる。
【００５５】
図７は図６のIII−III線に沿った断面図である。
【００５６】
ゲート接続線GC2の上層に隣合うゲート接続線GC1が配置されている。
【００５７】
下層のゲート接続線GC2は表面に酸化膜１を有し、その上を第１の保護膜２で覆われている。第１保護膜２の上にアモルファスシリコン層３が形成されている。第１保護膜２とアモルファスシリコン層３によって下層ゲート接続線と上層ゲート接続線を確実に絶縁している。
【００５８】
図８は２つの分離した液晶表示装置を１つのドレインドライバで駆動する液晶表示装置ユニットの基板の平面図である。
【００５９】
１つのゲートドライバおよび１つのドレインドライバは第１の液晶表示装置と第２の液晶表示装置の２つの液晶表示装置を駆動する構成となっている。第１の液晶表示装置と第２の液晶表示装置は第１の画素領域AR1と第２の画素領域AR2を夫々もっている。
【００６０】
第１の液晶表示装置は第１の基板PNL1と第２の基板PNL2との間に液晶層を有し、第２の液晶表示装置は第３の基板PNL3と第４の基板PNL4との間に液晶層を有する。これらの基板のうち、第１の基板PNL1と第３の基板PNL3にはゲート線、ドレイン線、ゲート接続線、ドレイン接続線、スイッチング素子、画素電極等が形成されている。
【００６１】
第１の基板PNL1は第１短辺側領域DA1にゲートドライバGDrおよびドレインドライバDDrの配置してある。また、周辺領域のうち、他方の短辺側の領域DA2（以下、第２短辺側領域DA2という）には、フレキシブル基板に接続するためのフレキシブル基板接続用パッドFPADが形成されている。
【００６２】
フレキシブル基板の一端は第１の基板PNL1のフレキシブル基板接続用パッドFPADに接続され、フレキシブル基板の他の一端は、第３の基板PNL3のフレキシブル基板接続用パッドFPADに接続される。
【００６３】
また第１の基板PNL1のフレキシブル基板接続用パッドFPADにはゲート接続線GMCおよびドレイン接続線DCが接続されている。ゲート接続線およびドレイン接続線はフレキシブル基板を介して、第３の基板PNL3のゲート線およびドレイン線に夫々接続する。
【００６４】
第２液晶用のゲート接続線GMCは任意の数（ｋ本）だけゲートドライバに接続している。また第２液晶用のゲート接続線GMCは、ドライバから最も遠いゲート線GW1に接続するゲート接続線GC１から順に第２液晶用のゲート接続線GMCの数に合わせて配置した。このように構成することで、第２液晶用のゲート接続線GMCとゲート線GWとの交差は少なくなり、ゲート接続線の断線を防止できる。
【００６５】
第２液晶用のゲート接続線GMC1,GMCkはフレキシブル基板を介して第３の基板のゲート線GMW1,GMWkに夫々接続している。
【００６６】
図９は第１の基板の断面図であり、図８のIV−IV線に沿った断面図である。
【００６７】
第１の基板に形成されたゲート線GW1に接続するゲート接続線GC1の上層に第３の基板に形成されたゲート線GMWに接続するゲート接続線GMC1が配置されている。
【００６８】
また、第１の基板に形成されたゲート線GWkに接続するゲート接続線GCkの上層に第３の基板に形成されたゲート線GMWkに接続するゲート接続線GMCkが配置されている。
【００６９】
下層のゲート接続線GCは表面に酸化膜を有し、その上を第１の保護膜で覆われている。第１保護膜２の上にアモルファスシリコン層３が形成されている。第１保護膜２とアモルファスシリコン層３によって下層ゲート接続線GCと上層ゲート接続線GMCを確実に絶縁している。
【００７０】
次に本発明の第２の実施例を説明する。
【００７１】
図１０は本発明の第２の実施例による液晶表示装置の基板を含む硝子板ＧＬの平面図である。
【００７２】
基板PNLは薄膜トランジスタおよび周辺の配線が形成された硝子板から切り離される。
【００７３】
ゲート線GWは基板PNLの外に配置されているゲート共通線GCOMに接続している。ゲート共通線GCOMから電圧を供給してゲート線GWの表層に酸化膜を形成している（陽極酸化）。
【００７４】
ドレイン線DWは、製造工程中の静電気を逃がすため、ドレインドライバDDrを配置した第１短辺側領域DA1と対向する第２短辺側領域DA2に延び、パネルPNLの短辺を越えてドレイン共通線DCOMと電気的に接続している。
【００７５】
保持容量配線SWは基板PNLの外に配置されているゲート共通線GCOMに電気的に接続している。また、保持容量配線SWはゲート線GWを同じ辺側からゲート共通線GCOMに向かって延びている。ゲート線GWはゲート共通線GCOMから電圧を供給してゲート線GWの表層を酸化させている。
【００７６】
ゲート線GWと保持容量配線SWは平行に配置され、共通線VCLはゲート線GWおよび保持容量破線SWと直交するように配置してある。
【００７７】
図１１は図１０の線V−Vに沿った断面図である。基板PNL上にゲート線GW4,GW5と、保持容量量配線SW4,SW5が形成されている。これらゲート線GW4,GW5及び保持容量量配線SW4,SW5はアルミで形成されている。アルミの表面層は酸化している。またゲート線GW4,GW5及び保持容量量配線SW4,SW5を覆って保護膜４が形成されている。保護膜４は配線の保護と配線間を絶縁するために形成されている。
【００７８】
図１２は図１０の線VI−VIに沿った断面図である。基板PNL上にゲート線GW（GW4,GW5）と、保持容量配線SW（SW4,SW5）が形成されている。これらゲート線GW（GW4,GW5）及び保持容量配線SW（SW4,SW5）はアルミで形成されている。
【００７９】
ゲート線GW（GW4,GW5）はその表面層が酸化している。表面層が酸化したゲート線GW（GW4,GW5）の上層に第１保護膜２が積層されている。第１の保護膜の上層にアモルファスシリコン層３が積層されている。
【００８０】
一方、保持容量配線SW（SW4,SW5）はゲート線GW（GW4,GW5）と同じ層に形成されているが、共通線VCLと接続個所は酸化層が無い。陽極を酸化する際に、保持容量配線SW（SW4,SW5）の共通線VCLとの接続個所をレジストで覆い当該接続個所の酸化を防止している。
【００８１】
また保持容量配線SW（SW4,SW5）の上層に形成した第１保護膜２及びアモルファスシリコン層３は孔が開いている。
【００８２】
そして、アモルファスシリコン層３の上層に共通線VCLが積層される。ゲート線GW（GW4,GW5）上には第１保護膜２とアモルファスシリコン層３があるため、ゲート線GWと共通線VCLとは絶縁されている。保持容量配線SW（SW4,SW5）の上層に形成した第１保護膜２及びアモルファスシリコン層３は孔が開いているため、共通線VCLと保持容量配線SW（SW4,SW5）とを電気的に接続している。
【００８３】
共通線VCLの上層に、共通線VCLを保護し且つ他の配線との絶縁を保つための第２保護膜４が形成されている。
【００８４】
図１２の構造とすれば、ゲート線GWと保持容量配線SWが陽極酸化用のゲート共通線GCOMと電気的に接続しているので、ゲート線GWと保持容量配線SWとに酸化層を形成でき、保持容量配線SWは共通線VCLとの接続ができる。
【００８５】
ガラス板GLをパネルPNLの外形に沿って切断することでゲート線GWは1本づつに分断される。
【００８６】
陽極酸化するためにゲート共通線に接続する線を共通線VCL側に配置したので、従来ゲートドライバGDrの下に配置していたゲート共通線に接続する線が不要になる。
【００８７】
図１３は液晶表示装置の基板PNL及びその周辺に設けた配線の平面図である。
【００８８】
図１３中、円で囲んだ領域Tの断面構造を図１２のように構成した。
【００８９】
共通線VCLはゲート線と平行に延在している。
【００９０】
また、図１３の液晶表示装置において、ゲート線GW及び保持容量配線SWとゲート共通線とはゲートドライバGDrを設置した第２短辺側領域DA2と対向する第１短辺側領域DA1で接続している。
【００９１】
さらに、図１３の液晶表示装置は、ドレイン共通線DCOMへの接続線とゲート共通線GCOMへの接続線を１つの短辺側のみに配置したため、静電気による不具合を低減できる。具体的には、静電気の帯電によるＴＦＴのしきい値が変動し表示がばらつくなどの不具合を低減することができる。また、電蝕による断線を低減することができる。
【００９２】
ゲート共通線に接続する線はゲートドライバGDrを実装した辺以外の辺でゲート共通線に向かって延在している。
【００９３】
本実施例によれば、ゲート共通線に接続する線はゲートドライバGDrを実装した辺以外の辺に配置したので、従来ゲートドライバGDrの下に配置していたゲート共通線への接続線が不要になる。よって、ゲートドライバGDrは端子を全周に配置することができ、ゲートドライバGDrを小さくすることができる。
【００９４】
また、表示領域内において保持容量配線は酸化膜を有している。なぜなら、表示領域内ではゲート線GWとドレイン線DWが直交しているのと同様に、保持容量配線SWとドレイン線DWも直交しているので、ゲート線と同じ構造としておく必要がある。絶縁層である酸化膜を形成することで保持容量配線SWの短絡を抑制できる。
【００９５】
共通線VCLは対向電極にコモン電圧を送る役目と保持容量配線に一定電圧をかける役割がある。画面の上部と下部の保持容量配線に対してVCLの抵抗が大きく異なると電圧降下が生じ表示で輝度むらとなる。画面の上部と下部の保持容量配線までの抵抗差を低減するためVCLを太くしている。
【００９６】
図１４は液晶表示装置の基板PNL及びその周辺に設けた配線の平面図である。
【００９７】
図１４中、円で囲んだ領域Tと領域Uの断面構造を図１２のように構成した。
【００９８】
ゲート共通線に接続する線はゲートドライバGDrを実装した第１短辺側領域DA1と第２短辺側領域DA2とでゲート共通線に向かって延在している。図１４の液晶表示装置では、ゲートドライバGDrに近い側半分のゲート線及び保持容量配線はゲートドライバGDrを実装した短辺側でゲート共通線に向かって延在している。一方ゲートドライバGDrから遠い側半分のゲート線GW及び保持容量配線SWは他の短辺側でゲート共通線に向かって延在している。
【００９９】
図１４のような構造とすることで、第２長辺側領域GA2を狭くすることができる。
【０１００】
図１５はゲートドライバとドレインドライバを１つのチップで形成したときの各線の配置を示した平面図である。また、図１５はパネル内の配線と、製造途中のパネル外側の配線を示した。
【０１０１】
ゲート接続線はドライバDrの左右側に接続する。
【０１０２】
ドライバDrから遠い側半分のゲート線GWはゲート線を平行に延長することでゲート共通線GCOMに接続している。すなわち、第１長辺側領域を通過してゲート共通線GCOMに接続している。
【０１０３】
一方、ドライバDrに近い側半分のゲート線に接続するゲート接続線はドライバの下に延在してゲート共通線GCOMと接続している。
【０１０４】
図１５に示した構造とすることで、ドライバDrの下を通過する配線を少なくできる。
【０１０５】
次に本発明の第３の実施例を説明する。
【０１０６】
図１６はドライバDrを配置したパネルの配線の模式拡大図である。
【０１０７】
ゲートドライバGDrとドレインドライバDDrはパネルPNLにフリップチップ方式で実装されている。
【０１０８】
ドレイン接続線DC1a,DC2aはドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に接続している。ドレイン接続線DC1aは最もパネルPNL短部側に配置した端子に接続し、ドレイン接続線DC2aは最も画素領域側に配置した端子に接続している。これらのドレイン接続線DC1a,DC2aはゲートドライバを避けて配置されている。
【０１０９】
ドレイン接続線DC1aは画素領域ARの近傍で画素領域ARに対し角度θ２を持っている。すなわちドレイン接続線DC1aは画素領域近傍でゲート線GWと平行な線に対し角度θ２を持っている。また、このドレイン接続線DC1aはドレインドライバDDr近傍でゲート線GWと平行な線に対し角度θ３を持っている。
【０１１０】
ドレイン接続線DC3aはドレインドライバDDrの長辺に設けた端子のうち最もゲートドライバGDrに位置する端子に接続する。ドレイン接続線DC3aはゲート線GWと平行な線に対し角度θ４を持っている。
【０１１１】
このとき、角度θ２と角度θ３の関係は、θ２＜θ３である。
【０１１２】
このような構成とすることで、周辺領域を狭くすることができる。
【０１１３】
図１７はドライバDrを配置したパネルの配線の模式拡大図である。
【０１１４】
ドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に電気的に接続しているドレイン接続線DCはゲートドライバGDrの下を通ってドレイン線DWに電気的に接続している。
【０１１５】
ドレイン接続線DC1b,DC2bはドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に接続している。ドレイン接続線DC1bは最もパネルPNL短部側に配置した端子に接続し、ドレイン接続線DC2bは最も画素領域側に配置した端子に接続している。
【０１１６】
図１７において、ドレイン接続線DC1bは画素領域近傍でゲート線GWと平行な線に対し角度θ５を持っている。またドレインドライバDDrのゲートドライバGDr側の短辺に接続しているドレイン接続線DC1b及びドレイン接続線DC2bは、その一部をゲート線と略平行に配置してある。
【０１１７】
また、これらのドレイン接続線DC1b,DC2bはゲートドライバGDrの下を通っている。
【０１１８】
ドレイン接続線DC3bはドレインドライバDDrの長辺に設けた端子のうち最もゲートドライバGDrに位置する端子に接続する。ドレイン接続線DC3bはゲート線GWと平行な線に対し角度θ６を持っている。
【０１１９】
ドレイン接続線DC1b,DC2bはゲートドライバの下を通過する。そのため、ドレイン接続線DC1b,DC2bは画素領域との角度θ５を大きくすることができる。よって、隣り合うドレイン接続線DCの間隔を大きくすることができ、ドレイン接続線間の短絡を抑制できる。
【０１２０】
図１７の角度θ５は図１６の角度θ４よりも大きくすることができる。
【０１２１】
このような構成とすることで、周辺領域を狭くすることができると共に、ドレイン接続線間の短絡を抑制できる。また、ドレイン接続線の断線を抑制することができる。
【０１２２】
本実施例は、他の各実施例のうちゲートドライバGDrとドレインドライバDDrの２つのドライバを夫々パネルPNLに実装した液晶表示装置に適用してもよい。
【０１２３】
図１８は図１７のゲートドライバGDrを上面からの透視した図であり、端子部の配置を示した図である。
【０１２４】
ゲートドライバは矩形であり、各辺部には端子８が設けられている。ゲートドライバGDrの一方の短辺側には第１出力用端子群GOUT1が配置され、他の一方の短辺側にはドレイン接続線DCが通過できる第２領域6とゲート信号系の端子群G2とが配置されている。第２領域6とゲート信号系の端子群G2が配置されている短辺はドレインドライバDDr側の短辺である。
【０１２５】
ゲートドライバGDrの一方の長辺、特に画素領域側の長辺側には第２出力用端子群GOUT2とドレイン接続線DCが通過できる第１領域5が配置されている。ゲートドライバGDrの他の一方の長辺にはゲート線GWを陽極酸化させるための配線を通過させる第３領域AREA7とゲートドライバGDrへの入出力用端子端子群G1が配置されている。
【０１２６】
第１領域５と第２領域６に設けられた端子８はダミー端子であり、第１領域5と第２領域6の下にドレイン接続線を配置しても、ゲートドライバGDrの内部回路とドレイン線の電気的干渉を防止できる。
【０１２７】
上述の構成により、表示領域を取り囲む周辺領域の面積を小さくすることができる。
【０１２８】
図１９は第３の実施例の他の構成を示す図で、ドレイン接続線DCの配置を示す平面図である。
【０１２９】
ドレインドライバDDrのゲートドライバGDr側短辺に配置した端子に電気的に接続している一部のドレイン接続線DCはゲートドライバGDrの下を通ってドレイン線DWに電気的に接続している。
【０１３０】
図１９のドレイン接続線は最も外側に位置するドレイン接続線DC1cとドレイン接続線DC1cに隣接するDC2cの２本がゲートドライバGDrのダミー端子間を通ってドレイン線に接続している。
【０１３１】
【発明の効果】
上述の構成することで、表示領域を取り囲むパネル周辺領域を小さくすることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の基板の平面図である。
【図２】本発明によるドレイン接続線の配置図である。
【図３】図１のＩ−Ｉ線の断面図である。
【図４】図１のII−II線に沿った断面図である。
【図５】本発明のゲート接続線の他の構成例を示す断面図である。
【図６】本発明の他の構造による液晶表示装置の基板の平面図である。
【図７】図６のIII−III線に沿った断面図である。
【図８】本発明の２つの液晶表示装置を１つのドライバで駆動する液晶表示装置ユニットの平面図である。
【図９】本発明の液晶表示装置の基板の断面図であり、図８のIV−IV線に沿った断面図である。
【図１０】本発明の第２の実施例による液晶表示装置の基板の平面図である。
【図１１】図１０の線Ｖ−Ｖに沿った断面図である。
【図１２】図１０の線VI−VIに沿った断面図である。
【図１３】本発明の液晶表示装置の基板及びその周辺に設けた配線の平面図である。
【図１４】本発明の液晶表示装置の基板及びその周辺に設けた配線の平面図である。
【図１５】本発明の他の構成による液晶表示装置の基板の平面図である。
【図１６】ドライバを配置した本発明の液晶表示装置の模式拡大図である。
【図１７】ドライバを配置した本発明の液晶表示装置の模式拡大図である。
【図１８】図１７のゲートドライバの上面からの透視図である。
【図１９】ドレイン接続線DCの配置を示す平面図である。
【図２０】従来の液晶表示装置の透明基板の配線の平面図である。
【符号の説明】
１・・・・酸化膜、２・・・・第１保護膜、３・・・・アモルファスシリコン層、４・・・・第２保護膜、GW・・・・ゲート線群、DW・・・・ドレイン線群、SW・・・・保持容量配線群、GC・・・・ゲート接続線群、DC・・・・ドレイン接続線群、GDr・・・・ゲートドライバ、DDr・・・・ドレインドライバ、GCOM・・・・ゲート共通線、DCOM・・・・ドレイン共通線、PNL・・・・パネル（基板）、AR・・・・画素領域、AP・・・・周辺領域。
Claims (3)
- 第１の基板と第２の基板との間に液晶層を有する液晶表示装置であって、
前記第１の基板は複数の画素電極を有する画素領域と前記画素領域を囲む周辺領域とを有し、
前記周辺領域には、前記画素領域の駆動を制御する液晶駆動回路を有し、
前記画素領域は複数のゲート線と複数のドレイン線を有し、前記複数のゲート線は複数の第１ゲート線と複数の第２ゲート線とで構成され
前記周辺領域には前記複数の第１ゲート線と前記液晶駆動回路とを夫々電気的に接続する複数の第１ゲート接続線と、前記複数の第２ゲート線と前記液晶駆動回路とを夫々電気的に接続する複数の第２ゲート接続線とが配置され、
前記複数の第１ゲート接続線と前記複数の第２ゲート接続線とは、絶縁膜を介して異層に形成されており、平面的に見た場合に、前記複数の第１ゲート接続線の夫々が、隣り合う２つの前記第２ゲート接続線の間に配置されていることを特徴とする液晶表示装置。 - 請求項１において、前記複数の第１ゲート線は前記複数の第２ゲート線よりも前記液晶駆動回路の配置位置からの距離が大きく、前記複数の第１ゲート接続線は前記複数の第２ゲート接続線よりも上層に位置することを特徴とする液晶表示装置。
- 請求項１において、前記画素領域は第１の画素領域と第２の画素領域とで構成されており、前記複数の第１のゲート線は前記第１の画素領域に形成され、前記複数の第２のゲート線は前記第２の画素領域に形成されていることを特徴とする液晶表示装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002207691A JP4006284B2 (ja) | 2002-07-17 | 2002-07-17 | 液晶表示装置 |
| TW092115981A TWI274948B (en) | 2002-07-17 | 2003-06-12 | Liquid crystal display device |
| CN2007101089421A CN101101419B (zh) | 2002-07-17 | 2003-07-04 | 液晶显示装置 |
| CNB031457800A CN1329772C (zh) | 2002-07-17 | 2003-07-04 | 液晶显示装置 |
| US10/618,748 US7304710B2 (en) | 2002-07-17 | 2003-07-15 | Liquid crystal display device |
| KR1020030048536A KR100592457B1 (ko) | 2002-07-17 | 2003-07-16 | 액정 표시 장치 |
| US11/797,944 US20070216822A1 (en) | 2002-07-17 | 2007-05-09 | Liquid crystal display device |
| US12/604,103 US7944538B2 (en) | 2002-07-17 | 2009-10-22 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002207691A JP4006284B2 (ja) | 2002-07-17 | 2002-07-17 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007061198A Division JP4657233B2 (ja) | 2007-03-12 | 2007-03-12 | 表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004053702A JP2004053702A (ja) | 2004-02-19 |
| JP2004053702A5 JP2004053702A5 (ja) | 2005-09-02 |
| JP4006284B2 true JP4006284B2 (ja) | 2007-11-14 |
Family
ID=30437508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002207691A Expired - Fee Related JP4006284B2 (ja) | 2002-07-17 | 2002-07-17 | 液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US7304710B2 (ja) |
| JP (1) | JP4006284B2 (ja) |
| KR (1) | KR100592457B1 (ja) |
| CN (2) | CN101101419B (ja) |
| TW (1) | TWI274948B (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4006284B2 (ja) * | 2002-07-17 | 2007-11-14 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| KR100923056B1 (ko) * | 2002-09-16 | 2009-10-22 | 삼성전자주식회사 | 표시 장치 및 이의 제조방법 |
| TWI220045B (en) * | 2003-08-06 | 2004-08-01 | Au Optronics Corp | LCD display of slim frame design |
| JP4178090B2 (ja) * | 2003-09-19 | 2008-11-12 | シャープ株式会社 | 電極配線基板および表示装置 |
| KR101022278B1 (ko) * | 2003-12-15 | 2011-03-21 | 삼성전자주식회사 | 구동 칩 및 이를 갖는 표시장치 |
| JP4525174B2 (ja) * | 2004-05-21 | 2010-08-18 | セイコーエプソン株式会社 | 液晶表示装置 |
| US20060139551A1 (en) * | 2004-12-27 | 2006-06-29 | Yohei Kimura | Display device |
| JP2006209089A (ja) * | 2004-12-27 | 2006-08-10 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
| KR101082893B1 (ko) * | 2005-08-24 | 2011-11-11 | 삼성전자주식회사 | 어레이 기판 및 이를 갖는 표시장치 |
| JP5175433B2 (ja) * | 2005-09-22 | 2013-04-03 | 京セラ株式会社 | 画像表示装置 |
| US8334960B2 (en) * | 2006-01-18 | 2012-12-18 | Samsung Display Co., Ltd. | Liquid crystal display having gate driver with multiple regions |
| JP2007192968A (ja) * | 2006-01-18 | 2007-08-02 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007219046A (ja) * | 2006-02-15 | 2007-08-30 | Epson Imaging Devices Corp | 液晶表示パネル |
| KR101005654B1 (ko) * | 2006-05-19 | 2011-01-05 | 샤프 가부시키가이샤 | 표시 장치 |
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| KR20080001975A (ko) * | 2006-06-30 | 2008-01-04 | 삼성전자주식회사 | 표시 기판 및 이를 구비한 표시 장치 |
| KR101274037B1 (ko) * | 2006-09-25 | 2013-06-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR101297387B1 (ko) * | 2006-11-09 | 2013-08-19 | 삼성디스플레이 주식회사 | 터치 패널 일체형 액정 표시 장치 |
| KR101326594B1 (ko) * | 2006-12-15 | 2013-11-07 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR100851197B1 (ko) * | 2007-03-08 | 2008-08-08 | 삼성에스디아이 주식회사 | 평판 표시장치 |
| JP4968681B2 (ja) * | 2007-07-17 | 2012-07-04 | Ｎｌｔテクノロジー株式会社 | 半導体回路とそれを用いた表示装置並びにその駆動方法 |
| KR101435527B1 (ko) * | 2007-07-25 | 2014-08-29 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP4448535B2 (ja) | 2007-12-18 | 2010-04-14 | 株式会社 日立ディスプレイズ | 表示装置 |
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| KR101947163B1 (ko) | 2012-02-10 | 2019-02-13 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| JP5834133B2 (ja) * | 2012-03-21 | 2015-12-16 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた表示パネル |
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| KR102279058B1 (ko) * | 2014-07-25 | 2021-07-20 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN104280954B (zh) * | 2014-08-06 | 2017-02-08 | 深圳市华星光电技术有限公司 | 一种液晶显示器及其液晶显示器下基板组件 |
| US10228595B2 (en) * | 2014-11-21 | 2019-03-12 | Sharp Kabushiki Kaisha | Display device with layered wiring structure for external connection |
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| CN104640390B (zh) * | 2014-12-26 | 2017-10-10 | 小米科技有限责任公司 | 窄边框及配置有窄边框的显示器 |
| CN104698711B (zh) * | 2015-04-01 | 2018-06-01 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及电子设备 |
| JP6560887B2 (ja) | 2015-04-08 | 2019-08-14 | 株式会社ジャパンディスプレイ | トランジスタ基板および表示装置 |
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| KR102605283B1 (ko) | 2016-06-30 | 2023-11-27 | 삼성디스플레이 주식회사 | 표시 장치 |
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| KR102613863B1 (ko) | 2016-09-22 | 2023-12-18 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102611958B1 (ko) | 2016-09-23 | 2023-12-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP6775376B2 (ja) | 2016-10-14 | 2020-10-28 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR102559096B1 (ko) | 2016-11-29 | 2023-07-26 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20180061568A (ko) | 2016-11-29 | 2018-06-08 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20180096875A (ko) | 2017-02-21 | 2018-08-30 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102417989B1 (ko) | 2017-05-23 | 2022-07-07 | 삼성디스플레이 주식회사 | 표시 장치 |
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| KR20200053720A (ko) * | 2018-11-08 | 2020-05-19 | 삼성디스플레이 주식회사 | 표시장치 |
| JP7159031B2 (ja) * | 2018-12-18 | 2022-10-24 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR102082278B1 (ko) * | 2019-02-01 | 2020-04-24 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991016656A1 (en) * | 1990-04-24 | 1991-10-31 | Seiko Epson Corporation | Semiconductor device provided with circuit cell and array, and data input-output device |
| TW293093B (ja) * | 1994-09-08 | 1996-12-11 | Hitachi Ltd | |
| JP3465429B2 (ja) | 1995-07-14 | 2003-11-10 | Ｊｓｒ株式会社 | 共重合体ラテックスの製造方法 |
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| JP2001274551A (ja) | 2000-03-28 | 2001-10-05 | Seiko Epson Corp | 多層配線基板とこれを用いた電気光学装置ならびに電子機器と液晶装置 |
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| JP2002131767A (ja) * | 2000-10-27 | 2002-05-09 | Hitachi Ltd | 液晶表示装置 |
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| JP4006284B2 (ja) * | 2002-07-17 | 2007-11-14 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
-
2002
- 2002-07-17 JP JP2002207691A patent/JP4006284B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-12 TW TW092115981A patent/TWI274948B/zh not_active IP Right Cessation
- 2003-07-04 CN CN2007101089421A patent/CN101101419B/zh not_active Expired - Lifetime
- 2003-07-04 CN CNB031457800A patent/CN1329772C/zh not_active Expired - Lifetime
- 2003-07-15 US US10/618,748 patent/US7304710B2/en not_active Expired - Lifetime
- 2003-07-16 KR KR1020030048536A patent/KR100592457B1/ko active IP Right Grant
-
2007
- 2007-05-09 US US11/797,944 patent/US20070216822A1/en not_active Abandoned
-
2009
- 2009-10-22 US US12/604,103 patent/US7944538B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7304710B2 (en) | 2007-12-04 |
| CN1329772C (zh) | 2007-08-01 |
| TWI274948B (en) | 2007-03-01 |
| KR20040008089A (ko) | 2004-01-28 |
| CN1485666A (zh) | 2004-03-31 |
| TW200417800A (en) | 2004-09-16 |
| US7944538B2 (en) | 2011-05-17 |
| US20040012744A1 (en) | 2004-01-22 |
| US20100039600A1 (en) | 2010-02-18 |
| KR100592457B1 (ko) | 2006-06-22 |
| US20070216822A1 (en) | 2007-09-20 |
| JP2004053702A (ja) | 2004-02-19 |
| CN101101419A (zh) | 2008-01-09 |
| CN101101419B (zh) | 2012-02-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050209 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050209 |
|
| A521 | Request for written amendment filed |
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|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060331 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060510 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070312 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070827 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4006284 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |