JP2008003118A - 電気光学装置、電子機器、および電気光学装置の製造方法 - Google Patents
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Abstract
【解決手段】液晶装置1の素子基板において、複数本のゲート引き回し配線1xが平行な平行配線領域1gでは、ゲート引き回し配線1xを一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとし、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとする。第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは、第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭く、例えば0である。
【選択図】図3
Description
ソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、前記複数のゲート線は第1メタル層により形成され、前記複数のソース線は、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成されており、前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的にずれた位置に形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする。
誘電体層よりも厚いことが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜の膜厚が厚いので、第1メタル配線と第2メタル配線との間に大きな寄生容量が発生しない。
(液晶装置の全体構成)
図1(a)、(b)はそれぞれ、液晶装置(電気光学装置)をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。図1(a)、(b)において、本形態の液晶装置1は、TN(Twisted Nematic)
モード、ECB(Electrically Controlled Birefringence)モード、あるいはVAN(Vertical Aligned Nematic)モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置1では、シール材22を介して素子基板10と対向基板20とが貼り合わされ、その間に液晶1fが保持されている。
図2は、図1に示す液晶装置の素子基板の電気的な構成を示すブロック図である。図2において、ソース引き回し配線およびゲート引き回し配線を構成する第1メタル配線については細い実線で示し、第2メタル配線について太い実線で示してある。
も省略してある。なお、保持容量1hは、前段のゲート線3aとの間に構成される場合があり、この場合、容量線3bは省略できる。
図3(a)、(b)、(c)は、本発明の実施の形態1に係る液晶装置の画素1つ分の平面図、A1−B1線、C1−D1線、E1−F1線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図3(a)、(c)では、画素電極およびそれと同時形成された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体膜を細くて短い点線で示してある。なお、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。
タル層)により形成されている。
図2および図3(b)、(c)に示すように、画像表示領域1aの外側領域1bには、複数本のゲート引き回し配線1xが平行に延びた平行配線領域1gが形成されており、かかる平行配線領域1gの幅寸法は、液晶装置1において画像の表示に直接、寄与しない額縁領域の幅を規定するため、狭い方が好ましい。そこで、本形態では、以下の構成が採用されている。
上層側である第2層間にソースメタル層によって形成された第2メタル配線6sとにより構成されており、平行配線領域1gでは第1メタル配線3sと第2メタル配線6sとが交互に形成されている。
図4(a)〜(g)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。なお、素子基板10を製造するには、素子基板10を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板10として説明する。
mのモリブデン膜との積層膜)を形成した後、フォトリソグラフィ技術を用いてゲートメタル層をパターニングし、ゲート線3a(ゲート電極)、容量線3b(下電極3c)、ゲート引き回し配線1xの第1メタル配線3sを同時形成する。
、別途形成した大型の対向基板20とシール材22で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口25が開口するので、液晶注入口25から素子基板10と対向基板20との間に液晶1fを注入した後、液晶注入口25を封止材26により封止する。
以上説明したように、本形態の液晶装置1において、複数本のゲート引き回し配線1xが平行に延びた平行配線領域1gでは、ゲート引き回し配線1xを一本おきに、層間絶縁膜4sの下層側に形成された第1メタル配線3sとする一方、他の1本おきのゲート引き回し配線1xについては層間絶縁膜4sの上層側に形成された第2メタル配線6sとし、かつ、平行配線領域1gにおいて、第1メタル配線3sおよび第2メタル配線6sを平面的に重なることなく並列させている。このため、ゲート引き回し配線1xを平面的に近接させても、大きな寄生容量が発生しない。また、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sは略0であり、第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭いので、平行配線領域1gの幅寸法を狭くすることができる。それ故、画像表示領域1aの外側領域1bにおいて、画像の表示に直接、寄与しない額縁領域の幅を狭くすることができる。特に本形態では、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅が略0であることから、平行配線領域1gの幅寸法を極限まで狭くすることができる。
れることを防止でき、画素トランジスタ1cの信頼性を向上することができる。
図5(a)、(b)、(c)は、本発明の実施の形態2に係る液晶装置の画素1つ分の平面図、A2−B2線、C2−D2線、E2−F2線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。なお、本形態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態1と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。
図6(a)、(b)、(c)は、本発明の実施の形態3に係る液晶装置の画素1つ分の平面図、A3−B3線、C3−D3線、E3−F3線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図7(a)〜(g)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。
ンジスタ1cの寄生容量が1画素全体の容量に占める割合が高くなる。この寄生容量の割合(以下、寄生容量比)が大きくなると、液晶装置1ではフリッカや、クロストーク、焼き付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくなるように設計を行うのが一般的である。しかしながら前記のような高精細なレイアウトによって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難である。しかし本発明の構造、プロセスを用いれば、画素トランジスタ1cのゲート絶縁層4eの膜厚を保持容量1hの側とは全く独立に設定・製造できる。すなわち、前記の高精細画素においては、ゲート絶縁層を標準的な条件よりも厚く設定することにより、画素トランジスタ1cの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このような条件設定においては、画素トランジスタ1cの電流駆動能力(画素への信号書き込み能力)が低下するが、高精細画素は、書き込む画素容量1hそのものが小さくなっているため、このようにゲート絶縁層厚を厚くしても書き込み能力的には問題を生じないように設計をおこなうことができる。また、層間絶縁膜4sの膜厚も保持容量1hの側とは全く独立に設定・製造できる。
基板10を大気と接触させない。それにより、絶縁膜4の表面が清浄な状態でアモルファスシリコン膜7dを積層できる。
図8(a)、(b)、(c)は、本発明の実施の形態4に係る液晶装置の画素1つ分の平面図、A4−B4線、C4−D4線、E4−F4線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
図9(a)、(b)、(c)は、本発明の実施の形態5に係る液晶装置の画素1つ分の平面図、A5−B5線、C5−D5線、E5−F5線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
図10(a)、(b)、(c)は、本発明の実施の形態6に係る液晶装置の画素1つ分の平面図、A6−B6線、C5−D6線、E6−F6線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
図11(a)、(b)、(c)は、本発明の実施の形態7に係る液晶装置の画素1つ分の平面図、A7−B7線、C7−D7線、E7−F7線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
導体膜7sは、画素トランジスタ1cの能動層7aを形成する際、同時形成されたアモルファスシリコン膜である。その他の構成は、実施の形態1と同様であるため、説明を省略するが、本形態では、第2メタル配線6sと層間絶縁膜4sの間に半導体膜7sが介在するので、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅を0に設定した場合でも、ゲート引き回し配線1x間に大きな寄生容量が発生することを確実に防止しながら、平行配線領域1gの幅寸法を極限まで狭くすることができる。なお、本形態の構成は、実施の形態1に限らず、上記のいずれの実施の形態に適用してもよい。
上記実施の形態3〜5では、下層側絶縁膜4aおよび上層側絶縁膜4bのいずれをもシリコン窒化膜で構成したが、下層側絶縁膜4aおよび上層側絶縁膜4bの一方をシリコン窒化膜で構成し、他方をシリコン酸化膜で形成してもよい。この場合、層間絶縁膜4sやゲート絶縁層4eについてはシリコン窒化膜とシリコン酸化膜との2層構造とし、保持容量1hの誘電体層4cについては、シリコン酸化膜を除去してシリコン窒化膜のみで構成すればよい。このように構成した場合、シリコン酸化膜は、比誘電率がシリコン窒化膜よりも低いので、層間絶縁膜4sおよびゲート絶縁層4eは、低誘電体層を含むことになる。従って、ゲート引き回し配線1x間および画素トランジスタ1cに大きな寄生容量が発生することを確実に防止しながら、単位面積当たりの容量が高い保持容量1hを構成することができる。
上記実施の形態のいずれにおいても、図3(b)を参照して説明したように、ゲート引き回し配線1xについては、平行配線領域1gで、第1メタル配線3sおよび第2メタル配線6sは平面的に重なることなく並列し、かつ、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sを略0に設定したが、図12(a)に示すように、第1メタル配線3sと第2メタル配線6sとの間の平面的なスペース幅Sが第1メタル配線3sのライン幅L1および第2メタル配線6sのライン幅L2のいずれよりも狭ければ、0に設定されていなくても、従来よりも平行配線領域1gの幅寸法を狭くすることができる。その際、第1メタル配線3sのライン幅L1と第2メタル配線6sのライン幅L2とが同一の構成を採用してもよいが、第1メタル配線3sおよび第2メタル配線6sを構成する導電材料の種類などによっては、図12(a)に示すように、第1メタル配線3sのライン幅L1と第2メタル配線6sのライン幅L2とを相違させてもよい。
な容量が寄生することはない。特に、層間絶縁膜4eの膜厚が厚い場合、層間絶縁膜4eが低誘電率層を含んでいる場合、第1メタル配線3sと第2メタル配線6sとの層間に半導体膜が介在している場合には、第1メタル配線3sと第2メタル配線6sとが部分的に重なっている場合でも、隣接するゲート引き回し配線1xの間に大きな容量が寄生することはない。
図13は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源170、表示情報処理回路171、電源回路172、タイミングジェネレータ173、そして液晶装置1を有する。また、液晶装置1は、パネル175および駆動回路176を有しており、前述した液晶装置1を用いることができる。表示情報出力源170は、ROM(Read Only Memory)、RAM(Random
Access Memory)等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ173によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路171に供給する。表示情報処理回路171は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLKと共に駆動回路176へ供給する。電源回路172は、各構成要素に所定の電圧を供給する。
Claims (14)
- 素子基板上に、複数本のゲート線と複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、
前記複数のゲート線は第1メタル層により形成され、前記複数のソース線は、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成されており、
前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的にずれた位置に形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする電気光学装置。 - 前記平行配線領域では、前記第1メタル配線と前記第2メタル配線とが平面的に重なることなく形成され、前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭いことを特徴とする請求項1に記載の電気光学装置。
- 前記第1メタル配線と前記第2メタル配線との間の平面的なスペース幅および重なり幅が0であることを特徴とする請求項1に記載の電気光学装置。
- 前記画素トランジスタは、前記第1メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第2メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えていることを特徴とする請求項1乃至3の何れか一項に記載の電気光学装置。
- 前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、膜厚が前記誘電体層よりも厚いことを特徴とする請求項4に記載の電気光学装置。 - 前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることを特徴とする請求項5に記載の電気光学装置。
- 前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることを特徴とする請求項4に記載の電気光学装置。 - 前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることを特徴とする請求項4乃至7の何れか一項に記載の電気光学装置。
- 前記第2メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体
膜が形成されていることを特徴とする請求項4乃至8の何れか一項に記載の電気光学装置。 - 前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、1本の引き回し配線において前記第1メタル配線と前記第2メタル配線とが切り換わる箇所の数が等しいことを特徴とする請求項1乃至9の何れか一項に記載の電気光学装置。
- 前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、
前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ICまたは配線基板が実装されていることを特徴とする請求項1乃至10の何れか一項に記載の電気光学装置。 - 前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第1メタル配線と前記第2メタル配線とを備え、
当該一方の引き回し配線では、1本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わり、他の1本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の1箇所のみで前記第1メタル配線と前記第2メタル配線との間で切り換わっていることを特徴とする請求項11に記載の電気光学装置。 - 請求項1乃至12の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
- 素子基板上に、第1メタル層により形成された複数本のゲート線と、前記第1メタル層との間に層間絶縁膜が介在する第2メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、1本おきに、前記第1メタル層により形成された第1メタル配線と、前記第2メタル層により形成された第2メタル配線とにより構成された電気光学装置の製造方法において、
前記ゲート線を形成するとともに、前記平行配線領域に前記第1メタル配線を形成するゲート線形成工程と、
前記ゲート線および前記第1メタル配線の上層に前記画素トランジスタのゲート絶縁層および前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、
前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、
前記半導体膜をパターニングする半導体膜パターニング工程と、
前記ソース線を形成するとともに、前記平行配線領域のうち、前記第1メタル配線に対して平面的にずれた位置であって前記第1メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第1メタル配線のライン幅および前記第2メタル配線のライン幅のいずれよりも狭くなるような位置に前記第2メタル配線を形成するソース線形成工程と、を有し、
前記層間絶縁膜に対して前記第1メタル配線と前記第2メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする電気光学装置の製造方法。
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