WO2019187156A1 - 表示デバイス - Google Patents

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WO2019187156A1
WO2019187156A1 PCT/JP2018/013987 JP2018013987W WO2019187156A1 WO 2019187156 A1 WO2019187156 A1 WO 2019187156A1 JP 2018013987 W JP2018013987 W JP 2018013987W WO 2019187156 A1 WO2019187156 A1 WO 2019187156A1
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WO
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wiring
display device
electrically connected
routing
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真 横山
山田　淳一
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シャープ株式会社
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a technique for suppressing uneven luminance in a display portion having a deformed shape (a shape in which a corner is cut out).
  • JP 2012-103335 A published May 31, 2012
  • the conventional technology has a problem that the display unit is limited to a specific shape.
  • a display device includes a non-rectangular display region and a frame region surrounding the display region, and a plurality of data signal lines that transmit data signals to the display region, and the plurality of data A plurality of control lines intersecting with the signal lines, and a plurality of sub-pixel circuits provided corresponding to intersections of the plurality of data signal lines and the plurality of control lines, and the frame region includes the plurality of the plurality of sub-pixel circuits.
  • FIG. 1 It is a flowchart which shows an example of the manufacturing method of a display device.
  • A is sectional drawing which shows the structural example of the display part of a display device
  • (b) is a flowchart which shows an example of the formation process of a TFT layer.
  • 3 is a plan view illustrating a configuration of a display device according to Embodiment 1.
  • FIG. It is a circuit diagram which shows the structural example of the sub pixel circuit contained in a display area. It is a top view which shows the structure around the edge of a display area.
  • A) is a cross-sectional view taken along the line aa in FIG. 5, and
  • (b) is a cross-sectional view taken along the line bb in FIG.
  • FIG. 1 (A) (b) is a schematic diagram which shows the scanning pulse waveform in Embodiment 1
  • (c) is a schematic diagram which shows the scanning pulse waveform in a reference example. It is a top view which shows the superimposition structure of routing wiring. It is a top view which shows another structural example around the edge of a display area. It is a top view which shows another structural example around the edge of a display area. 6 is a plan view illustrating a configuration of a display device according to Embodiment 2.
  • FIG. It is a top view which shows the structure around the edge of a display area.
  • (A) is a sectional view taken along the line aa in FIG. 12, and
  • (b) is a sectional view taken along the line bb in FIG. 6 is a plan view illustrating a configuration of a display device according to Embodiment 3.
  • “same layer” means formed in the same process (film formation step), and “lower layer” means formed in a process prior to the layer to be compared.
  • the “upper layer” means that it is formed in a later process than the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a display device manufacturing method.
  • FIG. 2A is a cross-sectional view illustrating a configuration example of a display portion of a display device
  • FIG. 2B is a flowchart illustrating an example of a TFT layer forming process.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • an upper surface film is pasted on the sealing layer 6 (step S6).
  • step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • step S9 the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces.
  • step S10 an electronic circuit board (for example, an IC chip and an FPC) is mounted on a part (terminal portion) outside (a non-display area, a frame) of the display area where the plurality of sub-pixels are formed (step S11).
  • steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an oxynitride formed by a CVD method is used.
  • a silicon film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, a gate electrode GE and a gate wiring GH above the inorganic insulating film 16, and a gate electrode GE and An inorganic insulating film 18 above the gate wiring GH, a capacitive electrode CE above the inorganic insulating film 18, an inorganic insulating film 20 above the capacitive electrode CE, and a source wiring SH above the inorganic insulating film 20 And a planarizing film 21 (interlayer insulating film) that is an upper layer than the source wiring SH.
  • the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O-based semiconductor), and a transistor (TFT) is formed so as to include the semiconductor film 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the capacitor electrode CE, and the source wiring SH are configured by, for example, a single layer film or a stacked film of a metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the TFT layer 4 includes one semiconductor layer and three metal layers (a first metal layer, a second metal layer, and a third metal layer).
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarizing film 21 can be made of, for example, an applicable organic material such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above the upper layer.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light-emitting element ES for example, OLED: organic light-emitting diode, QLED: quantum dot light-emitting diode
  • ES for example, OLED: organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • An ES control circuit is formed in the TFT layer 4, and a light emitting element and its control circuit constitute a sub-pixel circuit.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each subpixel) of the edge cover 23 by a vapor deposition method or an ink jet method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the structure which does not form one or more layers among a positive hole injection layer, a positive hole transport layer, an electron carrying layer, and an electron injection layer is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar), and an island-shaped light emitting layer (corresponding to one subpixel) is formed by an organic material that has passed through one opening.
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one subpixel) by, for example, applying a solvent in which quantum dots are diffused by inkjet.
  • the anode 22 is composed of, for example, a laminate of ITO (IndiumITOTin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflective, the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the light-emitting element ES is a QLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and the excitons generated thereby are conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the sealing layer 6 is translucent, and includes an inorganic sealing film 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing film 26, and an inorganic sealing film 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the flexible display device has been described above. However, in the case of manufacturing a non-flexible display device, it is generally unnecessary to form a resin layer or change the base material.
  • the stacking process of S5 is performed, and then the process proceeds to step S9.
  • FIG. 3 is a plan view illustrating the configuration of the display device according to the first embodiment
  • FIG. 4 is a circuit diagram illustrating a configuration example of the sub-pixel circuit included in the display area.
  • the display device 2 includes a display area DA including sub-pixels and a frame area (non-display area) NA surrounding the display area DA.
  • the display area DA is an ellipse having the major axis in the x direction, and the entire edge of the display area DA is a curved edge EC.
  • the subpixel circuit SP including the light emitting element ES includes the data signal line DL and the scanning signal line GL.
  • the drive transistor Ta has a gate terminal connected to the scanning signal line Gx, a source terminal connected to the data signal line DL via the write transistor Tb, and a drain terminal connected to the light emitting element ES via the transistor Td.
  • the data signal line DL is connected to the source driver SD
  • the scanning signal line GL is connected to the gate drivers (drive circuits) GD1 and GD2
  • the light emission control line EM is connected to the light emission drivers (drive circuits) ED1 and ED2.
  • the gate drivers GD1 and GD2 and the light emission drivers ED1 and ED2 are monolithically formed on the TFT layer 4 included in the frame area NA.
  • the gate drivers GD1 and GD2 are arcuate along the curved edge EC, and are arranged in the major axis direction so as to sandwich the display area DA. The same applies to the light emission drivers ED1 and ED2.
  • scanning signal lines Ga to Gd, Gm, and Gn extending in the x direction and data signal lines DL extending in the y direction and intersecting with the scanning signal lines are provided in the display area DA.
  • the scanning signal lines Ga and Gb are adjacent to each other, the scanning signal lines Gc and Gd are adjacent to each other, and the scanning signal lines Gm and Gn are adjacent to each other.
  • Gc is located closer to the center of the display area than the scanning signal line Ga, and the length of the scanning signal line Gc> the length of the scanning signal line Ga.
  • Gm is located in the center of the display area, and the length of the scanning signal line Gm> the length of the scanning signal line Gc.
  • the scanning signal lines Ga to Gd, Gm, and Gn are connected to the gate drivers GD1 and GD2.
  • a terminal portion TS for mounting an external substrate is disposed at one end portion in the minor axis direction (y direction).
  • routing wirings w1 to w6 are abbreviated as routing wirings w1 to w6, respectively.
  • FIG. 5 is a plan view showing a configuration around the edge of the display area.
  • 6A is a cross-sectional view taken along the line aa in FIG. 5
  • FIG. 6B is a cross-sectional view taken along the line bb in FIG.
  • a semiconductor layer including the semiconductor film 15 of FIG. 2 is formed in step S3a
  • step S3c the first metal layer (the gate electrode GE and the gate wiring GH of FIG.
  • step S3e a second metal layer (including the capacitor electrode CE in FIG. 2) is formed
  • step S3g a third metal layer (including the source wiring SH in FIG. 2) is formed.
  • the TFT layer 4 of the display device 2 includes a routing wiring w1 (first routing wiring) included in the first metal layer and a routing wiring w2 included in the second metal layer. (Second lead-out wiring).
  • the lead wiring w1 is electrically connected to the extended wiring J1 (included in the first metal layer) extending outward from the curved edge EC via the relay electrode Ta (included in the third metal layer) and relayed. It is connected to the gate driver GD1 via the electrode Tb (included in the third metal layer) and the relay wiring LL (included in the first metal layer).
  • the lead wiring w2 is electrically connected to the extended wiring J2 (included in the first metal layer) extending outward from the curved edge EC via the relay electrode Tc (included in the third metal layer) and relayed. It is connected to the gate driver GD1 via the electrode Td (included in the third metal layer) and the relay wiring LL (included in the first metal layer).
  • the extended wiring J1 is connected to the scanning signal line Ga (included in the first metal layer) in the display area DA, and the extended wiring J2 is connected to the scanning signal line Gb (included in the first metal layer) in the display area DA.
  • the routing wirings w1 and w2 are linear, and overlap with the inorganic insulating film 18 while extending in the x direction.
  • the overlapping portion has an elongated shape. As a result, it is possible to add a capacitance between the routing wiring w1 and the routing wiring w2, and to add a capacitance between the routing wiring w2 and the routing wiring w1.
  • the TFT layer 4 of the display device 2 includes a lead wiring w3 included in the first metal layer and a lead wiring w4 included in the second metal layer.
  • the lead wiring w3 is electrically connected to the extended wiring J3 (included in the first metal layer) extending outward from the curved edge EC via the relay electrode Te (included in the third metal layer) and relayed.
  • the gate driver GD1 is connected via the electrode Tf (included in the third metal layer) and the relay wiring LL (included in the first metal layer).
  • the lead wiring w4 is electrically connected to the extended wiring J4 (included in the first metal layer) extending outward from the curved edge EC via the relay electrode Tg (included in the third metal layer) and relayed.
  • the gate driver GD1 is connected via the electrode Th (included in the third metal layer) and the relay wiring LL (included in the first metal layer).
  • the extended wiring J3 is connected to the scanning signal line Gc (included in the first metal layer) in the display area DA, and the extended wiring J4 is connected to the scanning signal line Gd (included in the first metal layer) in the display area DA.
  • the routing wirings w1 and w2 are linear, and overlap with the inorganic insulating film 18 while extending in the x direction.
  • the overlapping region has an elongated shape. As a result, it is possible to add a capacitance between the routing wiring w3 and the routing wiring w4, and to add a capacitance between the routing wiring w4 and the routing wiring w3.
  • the overlapping area of the routing wiring w3 and the routing wiring w4 is smaller than the overlapping area of the routing wiring w1 and the routing wiring w2. Therefore, the capacitance added to the routing wiring w1 electrically connected to the scanning signal line Ga is larger than the capacitance added to the routing wiring w3 electrically connected to the scanning signal line Gc.
  • FIG. 7 (a) and 7 (b) are schematic diagrams showing the scanning pulse waveform in the first embodiment
  • FIG. 7 (c) is a schematic diagram showing the scanning pulse waveform in the reference example. Since the number of sub-pixel circuits connected to the scanning signal line Ga is smaller than the number of sub-pixel circuits connected to the scanning signal line Gc (the length of the scanning signal line Gc> the scanning signal line Ga), the gate For the drivers GD1 and GD2, the driving load of the scanning signal line Ga that is electrically connected is smaller than the driving load of the scanning signal line Gc. Therefore, by adding a larger capacity to the routing wiring w1 than the routing wiring w3, the difference between the driving load of the scanning signal line Gc and the driving load of the scanning signal line Ga can be reduced.
  • the rising waveform and the return waveform of the signal pulse on the scanning signal line Ga becomes steeper than the rising waveform and the returning waveform of the signal pulse on the scanning signal line Gc (see FIG. 7A), and luminance unevenness may occur.
  • the overlapping width of the routing wiring w3 and the routing wiring w4 is smaller than the overlapping width of the routing wiring w1 and the routing wiring w2, but the overlapping length of the routing wiring w3 and the routing wiring w4 is set to be the same as that of the routing wiring w1 and the routing wiring w1. It may be smaller than the overlapping length of the routing wiring w2.
  • the scanning signal lines Gm and Gn that pass through the vicinity of the major axis of the elliptical display area DA and have the maximum driving load are electrically connected to the scanning signal line Gm as shown in FIG. 6B.
  • the routing wiring w5 included in the first metal layer
  • the routing wiring w6 included in the second metal layer
  • the routing wiring w2 is overlapped only on the routing wiring w1, but the present invention is not limited to this.
  • the routing wirings w1 and w2 may be linear as shown in FIG. 8A, or may have a shape having concave and convex portions in the planar direction as shown in FIG. 8B.
  • the convex portion of the routing wiring w2 overlaps with the routing wiring w1 and the like.
  • each of the routing wiring w1 and the routing wiring w2 has a wide portion Hx that is locally wide, and the wide portion Hx of the routing wiring w1 and the routing wiring w2 A configuration in which the wide portion Hx overlaps may be used.
  • the routing wirings w1 and w2 are bent, and the x-direction extension portion wx1 of the routing wiring w1 and the x-direction extension portion wx2 of the routing wiring w2 form the inorganic insulating film 18.
  • the structure which superimposes via may be sufficient. By so doing, it is possible to add a capacitance between the routing wiring w1 and the routing wiring w2, and to add a capacitance between the routing wiring w2 and the routing wiring w1.
  • the routing wiring w1 (included in the first metal layer) and the routing wiring w2 (included in the second metal layer) are connected to the light emission control lines Ea and Eb (included in the first metal layer). Included) and the light emitting driver ED1 (for example, monolithically formed in the frame region NA).
  • the routing wiring w1 (included in the first metal layer) and the routing wiring w2 (included in the second metal layer) are connected to the data signal lines Da and Db (in the third metal layer).
  • a source driver SD (for example, a time-division drive circuit SSD monolithically formed in the frame area NA) may be electrically connected.
  • the lead wiring w1 may be electrically connected to the scanning signal line Ga and the gate driver GD1, and the lead wiring w2 may be electrically connected to the light emission control line Ea and the light emission driver ED1. .
  • the display area DA is elliptical, but is not limited thereto, and may be circular, for example.
  • FIG. 11 is a plan view showing the configuration of the display device according to the first embodiment
  • FIG. 12 is a plan view showing the configuration around the edge of the display area
  • FIG. 13B is a bb cross-sectional view of FIG.
  • a conductive film K1 (included in the second metal layer) is provided in the gap between the curved edge EC and the gate driver GD1, and the extended wirings J1 and J2 and the conductive film K1 are provided. And overlap with each other through the inorganic insulating film 18.
  • the extended wirings J1 and J2 have a wide portion Hb that is locally wide, and the conductive film K1 overlaps the entire wide portion Hb.
  • Each wide portion Hb has a longitudinal shape in which the size in the stretching direction (x direction) is larger than the size in the width direction (y direction perpendicular to the x direction).
  • a conductive film K2 that overlaps with the extended wiring from the scanning signal lines Ga and Gb is also provided in the vicinity of the gate driver GD2.
  • the conductive film K1 is connected to the low voltage power supply line Pr branched from the low voltage power supply trunk line PM (included in the third metal layer) through the contact hole. Is supplied with a low voltage power supply (ELVSS).
  • the low voltage power supply (ELVSS) is supplied to the cathode 25 of the light emitting element ES.
  • the conductive film K1 overlaps the cathode 25 (common cathode of each subpixel circuit).
  • the conductive film K1 may be electrically connected to the high-voltage power supply main line so that the high-voltage power supply (ELVDD) is supplied to the conductive film K1.
  • the high voltage power supply (ELVDD) is supplied to the capacitor Cp of the sub-pixel circuit in FIG.
  • extension wirings J5 and J6 extending from the scanning signal lines Gm and Gn where the drive load is almost maximum do not overlap with the conductive film K1 (no capacitance is added) as shown in FIG. .
  • FIG. 14 is a plan view showing the configuration of the display device of the third embodiment.
  • the display area DA is elliptical, but the present invention is not limited to this.
  • the display area DA may have a curved edge EC (round corner) and a straight edge ET.
  • the routing wirings w1 and w2 that are electrically connected to the scanning signal lines Ga and Gb reaching the curved edge EC may be provided in the frame area NA, and the routing wirings w1 and w2 may be overlapped via the inorganic insulating film.
  • the routing wires w5 and w6 that are electrically connected to the scanning signal lines Gm and Gn (maximum driving load) reaching the straight edge ET are not overlapped with each other.
  • the electro-optical element (electro-optical element whose luminance and transmittance are controlled by current) included in the display device according to the present embodiment is not particularly limited.
  • the display device according to the present embodiment includes, for example, an organic EL (Electro Luminescence) display including an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light-emitting diode as an electro-optical element.
  • OLED Organic Light Emitting Diode
  • inorganic light-emitting diode as an electro-optical element.
  • Inorganic EL displays, and QLED displays equipped with QLEDs (Quantum dot Light Emitting Diodes) as electro-optical elements are exemplified.
  • the adjacent data signal line or the adjacent control line extends from the edge of the display area to the frame area, and is electrically connected to the second routing wiring via an extended wiring included in the first metal layer.
  • the display device according to, for example, aspect 1 or 2, connected.
  • a plurality of drive circuits are formed along the edge of the display area, A signal is transmitted from the driving circuit electrically connected to the first routing wiring to the one data signal line or the one control line; A signal is transmitted from the driving circuit electrically connected to the second routing wiring to the adjacent data signal line or the adjacent control line; At least one corner of the non-rectangular display area has a curved shape or an inclined shape, 5.
  • the first lead wiring and the second lead wiring are formed between the drive circuit and a portion having a curved shape or an inclined shape, which is included in an edge of the non-rectangular display region, for example.
  • the display device according to any one of the above.
  • At least one corner of the non-rectangular display area is a curved shape or an inclined shape, The display device according to any one of aspects 1 to 6, for example, wherein the first routing wiring and the second routing wiring are arranged in a frame region located outside the corner.
  • One of the plurality of data signal lines or one of the plurality of control lines extends from the edge of the display area to the frame area, and extends through the extended wiring included in the first metal layer.
  • the display device according to, for example, the aspect 1 or 2, which is electrically connected to the lead wiring.
  • the first routing wiring is electrically connected to one of two adjacent scanning signal lines, and the second routing wiring is connected to the other of the two adjacent scanning signal lines. Display device.
  • the first lead wiring is electrically connected to one of two adjacent light emission control lines, and the second lead wiring is connected to the other of the two adjacent light emission control lines. Display device.
  • the frame region includes a third routing wiring and a fourth routing wiring that are electrically connected to two adjacent control lines or two adjacent data signal lines, The third routing wiring and the fourth routing wiring overlap through the inorganic insulating film; The overlapping area of the third routing wiring and the fourth routing wiring is smaller than the overlapping area of the first routing wiring and the second routing wiring, The control line electrically connected to the third lead wiring is connected to more subpixel circuits than the control line electrically connected to the first lead wiring, for example, any one of modes 1 to 15 Display device.
  • Aspect 18 The display device according to Aspect 16, for example, wherein an overlapping length of the third routing wiring and the fourth routing wiring is smaller than an overlapping length of the first routing wiring and the second routing wiring.
  • the frame region includes a fifth routing wiring and a sixth routing wiring that are electrically connected to two adjacent control lines or two adjacent data signal lines, The fifth routing wiring and the sixth routing wiring do not overlap,
  • the display device according to Aspect 16 for example, wherein the scanning signal line electrically connected to the fifth lead wiring is connected to more subpixel circuits than the scanning signal line electrically connected to the third lead wiring. .
  • the display area is oval;
  • Each of the first routing wiring and the second routing wiring has a wide portion that is locally wide, The display device according to any one of aspects 1 to 23, for example, in which a wide portion of the first routing wiring overlaps a wide portion of the second routing wiring.

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Abstract

第１引き回し配線と電気的に接続する、複数のデータ信号線の１つあるいは複数の制御線の１つと、第２引き回し配線と電気的に接続する、複数のデータ信号線の別の１つあるいは複数の制御線の別の１つとが隣接し、第１引き回し配線が第１金属層に含まれ、第２引き回し配線が前記第１金属層とは異なる層である第２金属層に含まれ、第１引き回し配線と前記第２引き回し配線とが無機絶縁膜を介して重畳する。

Description

表示デバイス
　本発明は表示デバイスに関する。
　特許文献１には、異形（コーナが切り欠かれた形状）の表示部の輝度ムラを抑える技術が開示されている。
日本国公開特許公報「特開２０１２－１０３３３５号公報（２０１２年５月３１日公開）」
　前記従来の技術では、表示部が特定の形状に限定されるという問題がある。
　本発明の一態様に係る表示デバイスは、非矩形の表示領域と、前記表示領域を囲む額縁領域とを備え、前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の制御線と、前記複数のデータ信号線および前記複数の制御線の交点に対応して設けられた複数のサブ画素回路とが含まれ、前記額縁領域に、前記複数のデータ信号線の１つあるいは前記複数の制御線の１つと電気的に接続された第１引き回し配線と、前記１つのデータ信号線に隣接するデータ信号線あるいは前記１つの制御線に隣接する制御線と電気的に接続された第２引き回し配線と、前記第１引き回し配線と電気的に接続する駆動回路と、前記第２引き回し配線と電気的に接続する駆動回路とが設けられ、前記第１引き回し配線が第１金属層に含まれ、前記第２引き回し配線が前記第１金属層とは異なる層である第２金属層に含まれ、前記第１引き回し配線と前記第２引き回し配線とが無機絶縁膜を介して重畳する。
　本発明の一態様によれば、異形の表示領域の輝度ムラを改善することができる。
表示デバイスの製造方法の一例を示すフローチャートである。 （ａ）は表示デバイスの表示部の構成例を示す断面図であり、（ｂ）はＴＦＴ層の形成工程の一例を示すフローチャートである。 実施形態１の表示デバイスの構成を示す平面図である。 表示領域に含まれるサブ画素回路の構成例を示す回路図である。 表示領域のエッジ周りの構成を示す平面図である。 （ａ）は、図５のａ－ａ断面図であり、（ｂ）は、図５のｂ－ｂ断面図である。 （ａ）（ｂ）は実施形態１での走査パルス波形を示す模式図であり、（ｃ）は参考例での走査パルス波形を示す模式図である。 引き回し配線の重畳構成を示す平面図である。 表示領域のエッジ周りの別構成例を示す平面図である。 表示領域のエッジ周りの別構成例を示す平面図である。 実施形態２の表示デバイスの構成を示す平面図である。 表示領域のエッジ周りの構成を示す平面図である。 （ａ）は、図１２のａ－ａ断面図であり、（ｂ）は、図１２のｂ－ｂ断面図である。 実施形態３の表示デバイスの構成を示す平面図である。
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１は表示デバイスの製造方法の一例を示すフローチャートである。図２（ａ）は表示デバイスの表示部の構成例を示す断面図であり、図２（ｂ）はＴＦＴ層の形成工程の一例を示すフローチャートである。
　フレキシブルな表示デバイスを製造する場合、図１および図２に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示領域よりも外側（非表示領域、額縁）の一部（端子部）に電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥおよびゲート配線ＧＨと、ゲート電極ＧＥおよびゲート配線ＧＨよりも上層の無機絶縁膜１８と、無機絶縁膜１８よりも上層の容量電極ＣＥと、容量電極ＣＥよりも上層の無機絶縁膜２０と、無機絶縁膜２０よりも上層のソース配線ＳＨと、ソース配線ＳＨよりも上層の平坦化膜２１（層間絶縁膜）とを含む。
　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成され、半導体膜１５およびゲート電極ＧＥを含むようにトランジスタ（ＴＦＴ）が構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極ＧＥ、ゲート配線ＧＨ、容量電極ＣＥ、およびソース配線ＳＨは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。ＴＦＴ層４には、図２（ｂ）に示すように、一層の半導体層と、三層の金属層（第１金属層、第２金属層および第３金属層）が含まれる。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ごとに、島状のアノード２２、ＥＬ層２４、およびカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳの制御回路がＴＦＴ層４に形成され、発光素子およびその制御回路でサブ画素回路が構成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード（陽極）２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　〔実施形態１〕
　図３は実施形態１の表示デバイスの構成を示す平面図であり、図４は、表示領域に含まれるサブ画素回路の構成例を示す回路図である。図３に示すように、表示デバイス２は、サブ画素を含む表示領域ＤＡと、表示領域ＤＡを取り囲む額縁領域（非表示領域）ＮＡを含む。表示領域ＤＡは、ｘ方向を長軸とする楕円型であり、表示領域ＤＡのエッジ全体が曲線エッジＥＣである、発光素子ＥＳを含むサブ画素回路ＳＰは、データ信号線ＤＬ、走査信号線ＧＬ、発光制御線ＥＭ、高電圧電源線Ｐｈ、および初期化電源線Ｐｉに接続される。なお、容量Ｃｐの一方電極が高電圧電源線Ｐｈに接続され、他方電極が駆動トランジスタＴａのゲート端子に接続される。駆動トランジスタＴａは、そのゲート端子が走査信号線Ｇｘに接続され、そのソース端子が書き込みトランジスタＴｂを介してデータ信号線ＤＬに接続され、そのドレイン端子がトランジスタＴｄを介して発光素子ＥＳに接続される。データ信号線ＤＬはソースドライバＳＤに接続され、走査信号線ＧＬはゲートドライバ（駆動回路）ＧＤ１・ＧＤ２に接続され、発光制御線ＥＭは発光ドライバ（駆動回路）ＥＤ１・ＥＤ２に接続される。ゲートドライバＧＤ１・ＧＤ２および発光ドライバＥＤ１・ＥＤ２は、額縁領域ＮＡに含まれるＴＦＴ層４にモノリシック形成される。ゲートドライバＧＤ１・ＧＤ２は、曲線エッジＥＣに沿う弓形であり、表示領域ＤＡを挟むようにその長軸方向に並べられる。発光ドライバＥＤ１・ＥＤ２についても同様である。
　表示デバイス２では、表示領域ＤＡに、ｘ方向に延伸する走査信号線Ｇａ～Ｇｄ・Ｇｍ・Ｇｎと、ｙ方向に延伸し、各走査信号線と交差するデータ信号線ＤＬとが設けられる。走査信号線Ｇａ・Ｇｂが隣り合い、走査信号線Ｇｃ・Ｇｄが隣り合い、走査信号線Ｇｍ・Ｇｎが隣り合う。Ｇｃは走査信号線Ｇａよりも表示領域中央側に位置し、走査信号線Ｇｃの長さ＞走査信号線Ｇａの長さとなる。Ｇｍは表示領域中央に位置し、走査信号線Ｇｍの長さ＞走査信号線Ｇｃの長さとなる。
　走査信号線Ｇａ～Ｇｄ・Ｇｍ・ＧｎはゲートドライバＧＤ１・ＧＤ２に接続される。なお、額縁領域ＮＡに、外部基板をマウントするための端子部ＴＳが、短軸方向（ｙ方向）に関する一端部に配されている。
　以下では、第１引き回し配線ｗ１～第６引き回し配線ｗ６それぞれについて、引き回し配線ｗ１～ｗ６と略記する。
　図５は、表示領域のエッジ周りの構成を示す平面図である。図６（ａ）は、図５のａ－ａ断面図であり、図６（ｂ）は、図５のｂ－ｂ断面図である。図２に示すように、ＴＦＴ層４については、ステップＳ３ａで半導体層（図２の半導体膜１５を含む）を形成し、ステップＳ３ｃで第１金属層（図２のゲート電極ＧＥおよびゲート配線ＧＨを含む）を形成し、ステップＳ３ｅで第２金属層（図２の容量電極ＣＥを含む）を形成し、ステップＳ３ｇで第３金属層（図２のソース配線ＳＨを含む）を形成する。
　図５（ａ）・図６に示すように、表示デバイス２のＴＦＴ層４は、第１金属層に含まれる引き回し配線ｗ１（第１引き回し配線）と、第２金属層に含まれる引き回し配線ｗ２（第２引き回し配線）とを含む。引き回し配線ｗ１は、曲線エッジＥＣから外側に延伸する延伸配線Ｊ１（第１金属層に含まれる）と、中継電極Ｔａ（第３金属層に含まれる）を介して電気的に接続し、かつ中継電極Ｔｂ（第３金属層に含まれる）および中継配線ＬＬ（第１金属層に含まれる）を介してゲートドライバＧＤ１に接続される。引き回し配線ｗ２は、曲線エッジＥＣから外側に延伸する延伸配線Ｊ２（第１金属層に含まれる）と、中継電極Ｔｃ（第３金属層に含まれる）を介して電気的に接続し、かつ中継電極Ｔｄ（第３金属層に含まれる）および中継配線ＬＬ（第１金属層に含まれる）を介してゲートドライバＧＤ１に接続される。
　延伸配線Ｊ１は表示領域ＤＡの走査信号線Ｇａ（第１金属層に含まれる）に接続され、延伸配線Ｊ２は表示領域ＤＡの走査信号線Ｇｂ（第１金属層に含まれる）に接続される。引き回し配線ｗ１・ｗ２は直線状であり、ｘ方向に延伸しつつ、無機絶縁膜１８を介して重畳する。重畳部分は細長形状となる。これにより、引き回し配線ｗ１に、引き回し配線ｗ２との間の容量を付加し、引き回し配線ｗ２に、引き回し配線ｗ１との間の容量を付加することができる。
　図５（ｂ）・図６に示すように、表示デバイス２のＴＦＴ層４は、第１金属層に含まれる引き回し配線ｗ３と、第２金属層に含まれる引き回し配線ｗ４とを含む。引き回し配線ｗ３は、曲線エッジＥＣから外側に延伸する延伸配線Ｊ３（第１金属層に含まれる）と、中継電極Ｔｅ（第３金属層に含まれる）を介して電気的に接続し、かつ中継電極Ｔｆ（第３金属層に含まれる）および中継配線ＬＬ（第１金属層に含まれる）を介してゲートドライバＧＤ１に接続される。引き回し配線ｗ４は、曲線エッジＥＣから外側に延伸する延伸配線Ｊ４（第１金属層に含まれる）と、中継電極Ｔｇ（第３金属層に含まれる）を介して電気的に接続し、かつ中継電極Ｔｈ（第３金属層に含まれる）および中継配線ＬＬ（第１金属層に含まれる）を介してゲートドライバＧＤ１に接続される。
　延伸配線Ｊ３は表示領域ＤＡの走査信号線Ｇｃ（第１金属層に含まれる）に接続され、延伸配線Ｊ４は表示領域ＤＡの走査信号線Ｇｄ（第１金属層に含まれる）に接続される。引き回し配線ｗ１・ｗ２は直線状であり、ｘ方向に延伸しつつ、無機絶縁膜１８を介して重畳する。重畳領域は細長形状となる。これにより、引き回し配線ｗ３に、引き回し配線ｗ４との間の容量を付加し、引き回し配線ｗ４に、引き回し配線ｗ３との間の容量を付加することができる。
　図５・図６のように、引き回し配線ｗ３および引き回し配線ｗ４の重なり面積が、引き回し配線ｗ１および引き回し配線ｗ２の重なり面積よりも小さい。よって、走査信号線Ｇａと電気的に接続する引き回し配線ｗ１に付加される容量は、走査信号線Ｇｃと電気的に接続する引き回し配線ｗ３に付加される容量よりも大きい。
　図７（ａ）（ｂ）は実施形態１での走査パルス波形を示す模式図であり、図７（ｃ）は参考例での走査パルス波形を示す模式図である。走査信号線Ｇａに接続されるサブ画素回路の個数は、走査信号線Ｇｃに接続されるサブ画素回路の個数よりも少ない（走査信号線Ｇｃの長さ＞走査信号線Ｇａである）ため、ゲートドライバＧＤ１・ＧＤ２にとっては、電気的に接続される走査信号線Ｇａの駆動負荷が、走査信号線Ｇｃの駆動負荷よりも小さい。そこで、引き回し配線ｗ１に、引き回し配線ｗ３よりも大きな容量を付加することで、走査信号線Ｇｃの駆動負荷と、走査信号線Ｇａの駆動負荷との差を小さくすることができる。
　これにより、走査信号線Ｇｃにおける走査パルスの立ち上がり波形および戻り波形（図７（ａ）参照）と、走査信号線Ｇａそれぞれにおける走査パルスの立ち上がり波形および戻り波形（図７（ｂ）参照）とが揃い、表示領域ＤＡに短軸（ｙ方向）の輝度ムラが生じ難くなる。
　なお、引き回し配線ｗ１・ｗ３に容量を付加しない（引き回し配線ｗ１・ｗ２を重ねず、引き回し配線ｗ３・ｗ４を重ねない）場合、走査信号線Ｇａにおける信号パルスの立ち上がり波形および戻り波形（図７（ｃ）参照）が、走査信号線Ｇｃにおける信号パルスの立ち上がり波形および戻り波形（図７（ａ）参照）よりも急峻となり、輝度ムラが生じうる。
　図５では、引き回し配線ｗ３および引き回し配線ｗ４の重なり幅を、引き回し配線ｗ１および引き回し配線ｗ２の重なり幅よりも小さくしているが、引き回し配線ｗ３および引き回し配線ｗ４の重なり長を、引き回し配線ｗ１および引き回し配線ｗ２の重なり長よりも小さくしてもよい。
　なお、楕円形の表示領域ＤＡの長軸近傍を通り、駆動負荷がほぼ最大となる走査信号線Ｇｍ・Ｇｎについては、図６（ｂ）のように、走査信号線Ｇｍと電気的に接続する引き回し配線ｗ５（第１金属層に含まれる）と、走査信号線Ｇｎと電気的に接続する引き回し配線ｗ６（第２金属層に含まれる）とを重ねない（引き回し配線ｗ５・ｗ６に容量を付加しない）ようにする。
　図５・図６では、ゲートドライバＧＤ１近傍の引き回し配線の重畳構造について説明したが、ゲートドライバＧＤ２近傍の引き回し配線についても同様の重畳構造とされる。
　図５では引き回し配線ｗ２を引き回し配線ｗ１だけに重ねているがこれに限定されない。例えば図８のように、引き回し配線ｗ２を、隣り合う２つの引き回し配線に重ねる構成も可能である。この場合、引き回し配線ｗ１・ｗ２を、図８（ａ）のように直線状としてもよいし、図８（ｂ）のように平面方向の凹部および凸部をもつ形状としてもよい。この場合、引き回し配線ｗ２の凸部が、引き回し配線ｗ１等と重なる。
　実施形態１では、図９（ａ）のように、引き回し配線ｗ１および引き回し配線ｗ２それぞれが、局所的に幅広となる幅広部Ｈｘを有し、引き回し配線ｗ１の幅広部Ｈｘと、引き回し配線ｗ２の幅広部Ｈｘとが重畳する構成でもよい。
　また、図９（ｂ）のように、引き回し配線ｗ１・ｗ２を屈曲形状とし、引き回し配線ｗ１のｘ方向延伸部ｗｘ１と、引き回し配線ｗ２のｘ方向延伸部ｗｘ２とが、が無機絶縁膜１８を介して重畳する構成でもよい。こうすれば、引き回し配線ｗ１に、引き回し配線ｗ２との間の容量を付加し、引き回し配線ｗ２に、引き回し配線ｗ１との間の容量を付加することができる。
　また、図１０（ａ）のように、引き回し配線ｗ１（第１金属層に含まれる）および引き回し配線ｗ２（第２金属層に含まれる）を、発光制御線Ｅａ・Ｅｂ（第１金属層に含まれる）および発光ドライバＥＤ１（例えば、額縁領域ＮＡにモノリシック形成される）に電気的に接続してもよい。
　また、図１０（ｂ）のように、引き回し配線ｗ１（第１金属層に含まれる）および引き回し配線ｗ２（第２金属層に含まれる）を、データ信号線Ｄａ・Ｄｂ（第３金属層に含まれる）およびソースドライバＳＤ（例えば、額縁領域ＮＡにモノリシック形成される時分割駆動回路ＳＳＤ）に電気的に接続してもよい。
　また、図１０（ｃ）ように、引き回し配線ｗ１を走査信号線ＧａおよびゲートドライバＧＤ１に電気的に接続し、引き回し配線ｗ２を発光制御線Ｅａおよび発光ドライバＥＤ１に電気的に接続してもよい。
　実施形態１では、表示領域ＤＡを楕円形としているがこれに限定されず、例えば円形でもよい。
　〔実施形態２〕
　図１１は実施形態１の表示デバイスの構成を示す平面図であり、図１２は、表示領域のエッジ周りの構成を示す平面図であり、図１３（ａ）は、図１２のａ－ａ断面図であり、図１３（ｂ）は、図１２のｂ－ｂ断面図である。
　実施形態２では、図１２・図１３に示すように、曲線エッジＥＣおよびゲートドライバＧＤ１の間隙に、導電膜Ｋ１（第２金属層に含まれる）を設け、延伸配線Ｊ１・Ｊ２と導電膜Ｋ１とが無機絶縁膜１８を介して重畳する。具体的には、延伸配線Ｊ１・Ｊ２は、局所的に幅広となる幅広部Ｈｂを有し、導電膜Ｋ１は、各幅広部Ｈｂの全体と重畳する。各幅広部Ｈｂは、延伸方向（ｘ方向）のサイズが幅方向（ｘ方向に直交するｙ方向）のサイズよりも大きい長手形状である。こうすれば、走査信号線Ｇａ・Ｇｂからの延伸配線Ｊ１・Ｊ２に、幅広部Ｈｂおよび導電膜Ｋ１間の容量を付加することができ、表示領域ＤＡの短軸（ｙ方向）の輝度ムラを抑制することができる。なお、ゲートドライバＧＤ２の近傍についても、走査信号線Ｇａ・Ｇｂからの延伸配線と重なる導電膜Ｋ２を設ける。
　図１２・図１３では、導電膜Ｋ１は、コンタクトホールを介して、低電圧電源幹配線ＰＭ（第３金属層に含まれる）から枝分かれする低電圧電源線Ｐｒに接続されており、導電膜Ｋ１には低電圧電源（ＥＬＶＳＳ）が供給される。低電圧電源（ＥＬＶＳＳ）は発光素子ＥＳのカソード２５に供給される。また、導電膜Ｋ１は、カソード２５（各サブ画素回路の共通陰極）に重なる。
　なお、導電膜Ｋ１を高電圧電源幹配線と電気的に接続し、導電膜Ｋ１に高電圧電源（ＥＬＶＤＤ）が供給される構成でもよい。なお、高電圧電源（ＥＬＶＤＤ）は、図４のサブ画素回路の容量Ｃｐに供給される。
　なお、駆動負荷がほぼ最大となる走査信号線Ｇｍ・Ｇｎにから延伸する延伸配線Ｊ５・Ｊ６ついては、図１２（ｂ）のように、導電膜Ｋ１と重ならない（容量を付加しない）ようにする。
　図１４は、実施形態３の表示デバイスの構成を示す平面図である。実施形態１・２では表示領域ＤＡが楕円形であるがこれに限定されない。図１１のように、曲線エッジＥＣ（ラウンドコーナ）と直線エッジＥＴとを有する表示領域ＤＡでもよい。この場合、曲線エッジＥＣに到る走査信号線Ｇａ・Ｇｂと電気的に接続する引き回し配線ｗ１・ｗ２を額縁領域ＮＡに設け、引き回し配線ｗ１・ｗ２を、無機絶縁膜を介して重ねればよい。なお、直線エッジＥＴに到る走査信号線Ｇｍ・Ｇｎ（駆動負荷最大）と電気的に接続する引き回し配線ｗ５・ｗ６については、相互に重ならないようにする。
　〔まとめ〕
　本実施形態にかかる表示デバイスが備える電気光学素子（電流によって輝度や透過率が制御される電気光学素子）は特に限定されるものではない。本実施形態にかかる表示装置としては、例えば、電気光学素子としてＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ＥＬディスプレイ、電気光学素子としてＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等が挙げられる。
　〔態様１〕
　非矩形の表示領域と、前記表示領域を囲む額縁領域とを備え、
　前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の制御線と、前記複数のデータ信号線および前記複数の制御線の交点に対応して設けられた複数のサブ画素回路とが含まれ、
　前記額縁領域に、
前記複数のデータ信号線の１つあるいは前記複数の制御線の１つと電気的に接続された第１引き回し配線と、
前記１つのデータ信号線に隣接するデータ信号線あるいは前記１つの制御線に隣接する制御線と電気的に接続された第２引き回し配線と、
前記第１引き回し配線と電気的に接続する駆動回路と、
前記第２引き回し配線と電気的に接続する駆動回路とが設けられ、
　前記第１引き回し配線が第１金属層に含まれ、
　前記第２引き回し配線が前記第１金属層とは異なる層である第２金属層に含まれ、
　前記第１引き回し配線と前記第２引き回し配線とが無機絶縁膜を介して重畳する表示デバイス。
　〔態様２〕
　前記第１引き回し配線および前記第２引き回し配線は、互いの重畳部を除いて、平面視において隣接しつつ引き回される例えば態様１記載の表示デバイス。
　〔態様３〕
　前記隣接するデータ信号線あるいは前記隣接する制御線は、前記表示領域のエッジから前記額縁領域に延伸し、前記第１金属層に含まれる延伸配線を介して、前記第２引き回し配線と電気的に接続される例えば態様１または２に記載の表示デバイス。
　〔態様４〕
　前記第２引き回し配線は、前記第１金属層に含まれる中継配線を介して、前記駆動回路と電気的に接続される例えば態様１～３のいずれか１項に記載の表示デバイス。
　〔態様５〕
　前記額縁領域には、複数の駆動回路が、前記表示領域のエッジに沿うように形成され、
　前記第１引き回し配線と電気的に接続する駆動回路から、前記１つのデータ信号線あるいは前記１つの制御線に信号を伝達し、
　前記第２引き回し配線と電気的に接続する駆動回路から、前記隣接するデータ信号線あるいは前記隣接する制御線に信号を伝達し、
　前記非矩形の表示領域の少なくとも１つの隅部は、曲線形状または傾斜形状であって、
　前記第１引き回し配線および前記第２引き回し配線が、前記駆動回路と前記隅部の間に形成される例えば態様１～４のいずれか１項に記載の表示デバイス。
　〔態様６〕
　前記第１引き回し配線および前記第２引き回し配線は、前記非矩形の表示領域のエッジが有する、曲線形状あるいは傾斜形状である部分と、前記駆動回路との間に形成される例えば態様１～５のいずれか１項に記載の表示デバイス。
　〔態様７〕
　前記非矩形の表示領域の少なくとも１つの隅部は、曲線形状または傾斜形状であり、
　前記第１引き回し配線および前記第２引き回し配線は、前記隅部の外側に位置する額縁領域に配されている例えば態様１～６のいずれか１項に記載の表示デバイス。
　〔態様８〕
　前記複数のデータ信号線の１つあるいは前記複数の制御線の１つは、前記表示領域のエッジから前記額縁領域に延伸し、前記第１金属層に含まれる延伸配線を介して、前記第１引き回し配線と電気的に接続される例えば態様１または２に記載の表示デバイス。
　〔態様９〕
　前記複数の制御線には、複数の走査信号線と、複数の発光制御線との少なくとも一方が含まれる例えば態様１～８のいずれか１項に記載の表示デバイス。
　〔態様１０〕
　前記第１引き回し配線は、隣り合う２つの走査信号線の一方に電気的に接続され、前記第２引き回し配線は、前記隣り合う２つの走査信号線の他方に接続されている例えば態様９に記載の表示デバイス。
　〔態様１１〕
　前記第１引き回し配線は、隣り合う２つの発光制御線の一方に電気的に接続され、前記第２引き回し配線は、前記隣り合う２つの発光制御線の他方に接続されている例えば態様９に記載の表示デバイス。
　〔態様１２〕
　隣り合う走査信号線および発光制御線の一方と前記第１引き回し配線とが電気的に接続され、他方と前記第２引き回し配線とが接続されている例えば態様９記載の表示デバイス。
　〔態様１３〕
　前記表示領域が楕円形あるいは円形である例えば態様１～１２のいずれか１項に記載の表示デバイス。
　〔態様１４〕
　前記複数の制御線と電気的に接続する駆動回路が、前記非矩形の表示領域に沿うように前記額縁領域に配置される例えば態様１～１３のいずれか１項に記載の表示デバイス。
　〔態様１５〕
　前記表示領域には、前記第１金属層に含まれるゲート電極と、前記第２金属層に含まれる容量電極とが設けられる例えば態様１～１４のいずれか１項に記載の表示デバイス。
　〔態様１６〕
　前記額縁領域に、隣り合う２つの制御線あるいは隣り合う２つのデータ信号線と電気的に接続する、第３引き回し配線および第４引き回し配線を含み、
　前記第３引き回し配線および前記第４引き回し配線が前記無機絶縁膜を介して重なり、
　前記第３引き回し配線および前記第４引き回し配線の重なり面積が、前記第１引き回し配線および前記第２引き回し配線の重なり面積よりも小さく、
　第３引き回し配線と電気的に接続する制御線は、第１引き回し配線と電気的に接続する制御線よりも多くのサブ画素回路に接続されている例えば態様１～１５のいずれか１項に記載の表示デバイス。
　〔態様１７〕
　前記第３引き回し配線および前記第４引き回し配線の重なり幅が、前記第１引き回し配線および前記第２引き回し配線の重なり幅よりも小さい例えば態様１６に記載の表示デバイス。
　〔態様１８〕
　前記第３引き回し配線および前記第４引き回し配線の重なり長が、前記第１引き回し配線および前記第２引き回し配線の重なり長よりも小さい例えば態様１６に記載の表示デバイス。
　〔態様１９〕
　前記額縁領域に、隣り合う２つの制御線あるいは隣り合う２つのデータ信号線と電気的に接続する、第５引き回し配線および第６引き回し配線を含み、
　前記第５引き回し配線および前記第６引き回し配線は重ならず、
　前記第５引き回し配線と電気的に接続する走査信号線は、前記第３引き回し配線と電気的に接続する走査信号線よりも多くのサブ画素回路に接続されている例えば態様１６に記載の表示デバイス。
　〔態様２０〕
　前記第１引き回し配線および前記第２引き回し配線が同一方向に延伸する部分において重なる例えば態様１～１９のいずれか１項に記載の表示デバイス。
　〔態様２１〕
　前記表示領域が楕円形であり、
　前記複数の制御線が、前記表示領域の長軸と平行な方向に延伸する例えば態様１～２０のいずれか１項に記載の表示デバイス。
　〔態様２２〕
　前記第２金属層に、前記無機絶縁膜を介して前記延伸配線と重なる導電膜が含まれる例えば態様３または８に記載の表示デバイス。
　〔態様２３〕
　前記第１引き回し配線および前記第２引き回し配線が、前記第１金属層に含まれる２本の制御線と電気的に接続されている例えば態様１～２２のいずれか１項に記載の表示デバイス。
　〔態様２４〕
　前記第１引き回し配線および前記第２引き回し配線それぞれが、局所的に幅広となる幅広部を有し、
　前記第１引き回し配線の幅広部と、前記第２引き回し配線の幅広部とが重畳する例えば態様１～２３のいずれか１項に記載の表示デバイス。
　２　　表示デバイス
　３　　バリア層
　４　　ＴＦＴ層
　５　　発光素子層
　６　　封止層
　１２　樹脂層
　１６・１８・２０　無機絶縁膜
　２１　平坦化膜
　２３　アノードカバー膜
　２４　ＥＬ層
　ＤＡ　表示領域
　ＮＡ　額縁領域
　Ｇａ・Ｇｍ　走査信号線
　ｗ１～ｗ８　引き回し配線（第１引き回し配線～第８引き回し配線）
　導電膜　Ｋ１～Ｋ２（第１導電膜～第２導電膜）

Claims (24)

  1. 　非矩形の表示領域と、前記表示領域を囲む額縁領域とを備え、
    　前記表示領域に、データ信号を伝達する複数のデータ信号線と、前記複数のデータ信号線と交差する複数の制御線と、前記複数のデータ信号線および前記複数の制御線の交点に対応して設けられた複数のサブ画素回路とが含まれ、
    　前記額縁領域に、
    前記複数のデータ信号線の１つあるいは前記複数の制御線の１つと電気的に接続された第１引き回し配線と、
    前記１つのデータ信号線に隣接するデータ信号線あるいは前記１つの制御線に隣接する制御線と電気的に接続された第２引き回し配線と、
    前記第１引き回し配線と電気的に接続する駆動回路と、
    前記第２引き回し配線と電気的に接続する駆動回路とが設けられ、
    　前記第１引き回し配線が第１金属層に含まれ、
    　前記第２引き回し配線が前記第１金属層とは異なる層である第２金属層に含まれ、
    　前記第１引き回し配線と前記第２引き回し配線とが無機絶縁膜を介して重畳する表示デバイス。
  2. 　前記第１引き回し配線および前記第２引き回し配線は、互いの重畳部を除いて、平面視において隣接しつつ引き回される請求項１記載の表示デバイス。
  3. 　前記隣接するデータ信号線あるいは前記隣接する制御線は、前記表示領域のエッジから前記額縁領域に延伸し、前記第１金属層に含まれる延伸配線を介して、前記第２引き回し配線と電気的に接続される請求項１または２に記載の表示デバイス。
  4. 　前記第２引き回し配線は、前記第１金属層に含まれる中継配線を介して、前記駆動回路と電気的に接続される請求項１～３のいずれか１項に記載の表示デバイス。
  5. 　前記額縁領域には、複数の駆動回路が、前記表示領域のエッジに沿うように形成され、
    　前記第１引き回し配線と電気的に接続する駆動回路から、前記１つのデータ信号線あるいは前記１つの制御線に信号を伝達し、
    　前記第２引き回し配線と電気的に接続する駆動回路から、前記隣接するデータ信号線あるいは前記隣接する制御線に信号を伝達し、
    　前記非矩形の表示領域の少なくとも１つの隅部は、曲線形状または傾斜形状であって、
    　前記第１引き回し配線および前記第２引き回し配線が、前記駆動回路と前記隅部の間に形成される請求項１～４のいずれか１項に記載の表示デバイス。
  6. 　前記第１引き回し配線および前記第２引き回し配線は、前記非矩形の表示領域のエッジが有する、曲線形状あるいは傾斜形状である部分と、前記駆動回路との間に形成される請求項１～５のいずれか１項に記載の表示デバイス。
  7. 　前記非矩形の表示領域の少なくとも１つの隅部は、曲線形状または傾斜形状であり、
    　前記第１引き回し配線および前記第２引き回し配線は、前記隅部の外側に位置する額縁領域に配されている請求項１～６のいずれか１項に記載の表示デバイス。
  8. 　前記複数のデータ信号線の１つあるいは前記複数の制御線の１つは、前記表示領域のエッジから前記額縁領域に延伸し、前記第１金属層に含まれる延伸配線を介して、前記第１引き回し配線と電気的に接続される請求項１または２に記載の表示デバイス。
  9. 　前記複数の制御線には、複数の走査信号線と、複数の発光制御線との少なくとも一方が含まれる請求項１～８のいずれか１項に記載の表示デバイス。
  10. 　前記第１引き回し配線は、隣り合う２つの走査信号線の一方に電気的に接続され、前記第２引き回し配線は、前記隣り合う２つの走査信号線の他方に接続されている請求項９に記載の表示デバイス。
  11. 　前記第１引き回し配線は、隣り合う２つの発光制御線の一方に電気的に接続され、前記第２引き回し配線は、前記隣り合う２つの発光制御線の他方に接続されている請求項９に記載の表示デバイス。
  12. 　隣り合う走査信号線および発光制御線の一方と前記第１引き回し配線とが電気的に接続され、他方と前記第２引き回し配線とが接続されている請求項９記載の表示デバイス。
  13. 　前記表示領域が楕円形あるいは円形である請求項１～１２のいずれか１項に記載の表示デバイス。
  14. 　前記複数の制御線と電気的に接続する駆動回路が、前記非矩形の表示領域に沿うように前記額縁領域に配置される請求項１～１３のいずれか１項に記載の表示デバイス。
  15. 　前記表示領域には、前記第１金属層に含まれるゲート電極と、前記第２金属層に含まれる容量電極とが設けられる請求項１～１４のいずれか１項に記載の表示デバイス。
  16. 　前記額縁領域に、隣り合う２つの制御線あるいは隣り合う２つのデータ信号線と電気的に接続する、第３引き回し配線および第４引き回し配線を含み、
    　前記第３引き回し配線および前記第４引き回し配線が前記無機絶縁膜を介して重なり、
    　前記第３引き回し配線および前記第４引き回し配線の重なり面積が、前記第１引き回し配線および前記第２引き回し配線の重なり面積よりも小さく、
    　第３引き回し配線と電気的に接続する制御線は、第１引き回し配線と電気的に接続する制御線よりも多くのサブ画素回路に接続されている請求項１～１５のいずれか１項に記載の表示デバイス。
  17. 　前記第３引き回し配線および前記第４引き回し配線の重なり幅が、前記第１引き回し配線および前記第２引き回し配線の重なり幅よりも小さい請求項１６に記載の表示デバイス。
  18. 　前記第３引き回し配線および前記第４引き回し配線の重なり長が、前記第１引き回し配線および前記第２引き回し配線の重なり長よりも小さい請求項１６に記載の表示デバイス。
  19. 　前記額縁領域に、隣り合う２つの制御線あるいは隣り合う２つのデータ信号線と電気的に接続する、第５引き回し配線および第６引き回し配線を含み、
    　前記第５引き回し配線および前記第６引き回し配線は重ならず、
    　前記第５引き回し配線と電気的に接続する走査信号線は、前記第３引き回し配線と電気的に接続する走査信号線よりも多くのサブ画素回路に接続されている請求項１６に記載の表示デバイス。
  20. 　前記第１引き回し配線および前記第２引き回し配線が同一方向に延伸する部分において重なる請求項１～１９のいずれか１項に記載の表示デバイス。
  21. 　前記表示領域が楕円形であり、
    　前記複数の制御線が、前記表示領域の長軸と平行な方向に延伸する請求項１～２０のいずれか１項に記載の表示デバイス。
  22. 　前記第２金属層に、前記無機絶縁膜を介して前記延伸配線と重なる導電膜が含まれる請求項３または８に記載の表示デバイス。
  23. 　前記第１引き回し配線および前記第２引き回し配線が、前記第１金属層に含まれる２本の制御線と電気的に接続されている請求項１～２２のいずれか１項に記載の表示デバイス。
  24. 　前記第１引き回し配線および前記第２引き回し配線それぞれが、局所的に幅広となる幅広部を有し、
    　前記第１引き回し配線の幅広部と、前記第２引き回し配線の幅広部とが重畳する請求項１～２３のいずれか１項に記載の表示デバイス。
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