KR102632612B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 비사각형의 표시영역에 배치된 복수의 화소들; 및 상기 표시영역 외측의 주변영역에 배치되고, 상기 복수의 화소들에 연결된 복수의 구동회로들;을 포함하고, 상기 복수의 구동회로들 각각에 포함된 복수의 서브구동회로들이 상기 주변영역에 일 열로 분산 배치된, 표시장치를 개시한다.

Description

표시장치{Display apparatus}
본 발명의 실시예들은 표시장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시장치가 소개되고 있다. 표시장치는 표시영역에 배치된 복수의 화소들 및 표시영역 주변에 배치되어 화소들을 구동하는 구동회로들을 포함한다. 최근에는 표시장치의 데드영역이 감소하고, 표시영역의 면적이 확대되고 있는 추세이다.
본 발명의 실시예들은, 데드영역이 감소하고 표시영역의 면적을 증가시킬 수 있는 표시장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시장치는, 비사각형의 표시영역에 배치된 복수의 화소들; 상기 복수의 화소들로 제1신호를 출력하는 복수의 제1서브구동회로들을 포함하는 제1구동회로; 상기 복수의 화소들로 제2신호를 출력하는 복수의 제2서브구동회로들을 포함하는 제2구동회로; 및 상기 복수의 화소들로 제3신호를 출력하는 복수의 제3서브구동회로들을 포함하는 제3구동회로;를 포함한다. 상기 표시영역 외측의 주변영역이 상기 표시영역을 사이에 두고 대칭인 제1주변영역과 제2주변영역을 포함하고, 상기 제1주변영역에 상기 제1서브구동회로들과 상기 제2서브구동회로들이 일 열로 교대로 배치되고, 상기 제2주변영역에 상기 제3서브구동회로들이 일 열로 배치되고, 상기 제1서브구동회로들 중 하나가 배치된 영역의 사이즈와 상기 제2서브구동회로들 중 하나가 배치된 영역의 사이즈의 합이 상기 제3서브구동회로들 중 하나가 배치된 영역의 사이즈와 동일하다.
일 실시예에 있어서, 상기 복수의 화소들 각각은, 실리콘 반도체를 포함하는 제1박막트랜지스터와 제2박막트랜지스터 및 산화물 반도체를 포함하는 제3박막트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1서브구동회로들은 상기 제1박막트랜지스터의 게이트전극에 연결되고, 제1방향으로 연장된 제1신호선에 연결되고, 상기 제2서브구동회로들은 상기 제2박막트랜지스터의 게이트전극에 연결되고, 상기 제1방향으로 연장된 제2신호선에 연결되고, 상기 제3서브구동회로들은 상기 제3박막트랜지스터의 게이트전극에 연결되고, 상기 제1방향으로 연장된 제3신호선에 연결될 수 있다.
일 실시예에 있어서, 상기 복수의 화소들 각각은, 상기 제1방향에 교차하는 제2방향으로 연장된 제4신호선에 연결되고, 상기 제4신호선들의 일 단으로 제4신호를 출력하는 복수의 제4서브구동회로들을 포함하는 제4구동회로; 및 상기 제4신호선들의 타 단으로 제5신호를 출력하는 복수의 제5서브구동회로들을 포함하는 제5구동회로;를 더 포함하고, 상기 제1주변영역과 상기 제2주변영역에 상기 제4서브구동회로들 및 상기 제5서브구동회로들이 분산 배치될 수 있다.
일 실시예에 있어서, 상기 제4서브구동회로들 및 상기 제5서브구동회로들은 상기 제1 내지 제3서브구동회로들 사이에 분산 배치될 수 있다.
일 실시예에 있어서, 상기 제4서브구동회로들 및 상기 제5서브구동회로들은 제1서브구동회로와 제2서브구동회로의 쌍들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 표시장치는, 상기 주변영역에 배치되고, 상기 제1 내지 제4신호선들과 상기 제1 내지 제5구동회로들을 연결하는 복수의 출력선들;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 출력선들 각각은 상기 표시영역의 중심을 향하는 방향으로 연장된 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 가질 수 있다.
일 실시예에 있어서, 상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역 및 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역의 폭이 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역의 폭보다 좁을 수 있다.
본 발명의 다른 실시예에 따른 표시장치는, 비사각형의 표시영역에 제1방향으로 연장되며 배치된 복수의 신호선들; 상기 표시영역 외측의 주변영역에 배치되고, 상기 신호선들로 신호를 출력하는 복수의 구동회로들; 및 상기 주변영역에 배치되고, 상기 복수의 구동회로들과 상기 복수의 신호선들을 연결하는 복수의 출력선들;을 포함하고, 상기 주변영역에 상기 복수의 구동회로들 각각에 포함된 복수의 서브구동회로들이 일 열로 배치되고, 상기 복수의 출력선들 각각은 상기 표시영역의 중심을 향하는 방향으로 연장된 부분을 포함한다.
일 실시예에 있어서, 상기 복수의 신호선들은, 복수의 제1신호선들, 복수의 제2신호선들 및 복수의 제3신호선들을 포함하고, 상기 복수의 서브구동회로들은, 상기 제1신호선들로 제1신호를 출력하는 복수의 제1서브구동회로들과, 상기 제2신호선들로 제2신호를 출력하는 복수의 제2서브구동회로들과, 상기 제3신호선들로 제3신호를 출력하는 복수의 제3서브구동회로들을 포함하고, 상기 주변영역이 상기 표시영역을 사이에 두고 대칭인 제1주변영역과 제2주변영역을 포함하고, 상기 제1주변영역에 상기 제1서브구동회로들과 상기 제2서브구동회로들이 일 열로 교대로 배치되고, 상기 제2주변영역에 상기 제3서브구동회로들이 일 열로 배치되고, 상기 제1서브구동회로들 중 하나가 배치된 영역의 사이즈와 상기 제2서브구동회로들 중 하나가 배치된 영역의 사이즈의 합이 상기 제3서브구동회로들 중 하나가 배치된 영역의 사이즈와 동일할 수 있다.
일 실시예에 있어서, 상기 복수의 신호선들은, 상기 표시영역에 상기 제1방향과 교차하는 제2방향으로 연장되며 배치된 제4신호선들을 더 포함하고,
상기 복수의 서브구동회로들은, 상기 제4신호선들의 일 단으로 제4신호를 출력하는 복수의 제4서브구동회로들 및 상기 제4신호선들의 타 단으로 제5신호를 출력하는 복수의 제5서브구동회로들을 더 포함하고, 상기 제1주변영역과 상기 제2주변영역에 상기 제4서브구동회로들 및 상기 제5서브구동회로들이 분산 배치될 수 있다.
일 실시예에 있어서, 상기 제4서브구동회로들 및 상기 제5서브구동회로들은 상기 제1 내지 제3서브구동회로들 사이에 분산 배치될 수 있다.
일 실시예에 있어서, 상기 제4서브구동회로들 및 상기 제5서브구동회로들은 제1서브구동회로와 제2서브구동회로의 쌍들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 가질 수 있다.
일 실시예에 있어서, 상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역 및 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역의 폭이 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역의 폭보다 좁을 수 있다.
일 실시예에 있어서, 상기 표시영역에 상기 복수의 신호선들에 연결된 복수의 화소들이 배치되고, 상기 복수의 화소들 각각은, 실리콘 반도체를 포함하는 제1박막트랜지스터와 제2박막트랜지스터 및 산화물 반도체를 포함하는 제3박막트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 의하면, 표시영역 주변에 배치되는 서로 다른 구동회로들을 혼합하여 분산 배치함에 따라 표시장치의 데드영역이 감소할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성도이고, 도 2는 도 1에 도시된 표시장치의 표시패널을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치의 일부를 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 제1스캔구동회로 및 발광제어회로를 개략적으로 보여주는 도면이고, 도 6은 본 발명의 일 실시예에 따른 제2스캔구동회로를 개략적으로 보여주는 도면이다.
도 7은 도 2의 A1 부분의 일 예를 개략적으로 도시한 평면도이고, 도 8은 도 2의 A2 부분의 일 예를 개략적으로 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 구동회로들의 사이즈를 개략적으로 설명하는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략적인 구성도이고, 도 11은 도 10에 도시된 표시장치의 표시패널을 보여주는 도면이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 테스트회로를 개략적으로 보여주는 도면들이고, 도 13은 본 발명의 일 실시예에 따른 데이터분배회로를 개략적으로 보여주는 도면이다.
도 14 내지 도 17은 도 11의 B1 내지 B4 부분들의 일 예를 개략적으로 도시한 평면도들이다.
도 18은 본 발명의 일 실시예에 따른 출력선의 배치를 개략적으로 설명하는 도면이고, 도 19는 본 발명의 일 실시예에 따른 출력선 배치의 예시도이다.
도 20 내지 도 22는 본 발명의 다른 실시예에 따른 표시장치의 표시패널을 보여주는 도면들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성도이다. 도 2는 도 1에 도시된 표시장치의 표시패널을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시장치(10)는 표시패널(110)을 포함하고, 표시패널(110)은 기판(100)을 구비할 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA) 외측의 비표시영역인 주변영역(PA)을 가질 수 있다.
기판(100)은 비사각 형상일 수 있다. 비사각 형상은, 예를 들어 원형, 타원형, 일부가 원형인 다각형, 사각형을 제외한 다각형일 수 있다.
표시영역(DA)은 기판(100)의 형상에 대응하는 형상을 가질 수 있다. 도 2에서 기판(100)은 원형이고, 표시영역(DA)은 기판(100)의 형상에 대응하는 원형인 예를 도시한다. 표시영역(DA)은 표시영역(DA)의 중심(O)을 기준으로 4개의 영역으로 구분할 수 있다. 표시영역(DA)은 좌상의 제1표시영역(DA1) 및 좌하의 제2표시영역(DA2)과, 우상의 제3표시영역(DA3) 및 우하의 제4표시영역(DA4)을 포함할 수 있다. 주변영역(PA)은 표시영역(DA)을 둘러싸며, 표시영역(DA)의 가장자리 형상에 대응하는 형상을 가질 수 있다. 주변영역(PA)은 제1표시영역(DA1)의 가장자리의 주변인 제1주변영역(PA1), 제2표시영역(DA2)의 가장자리의 주변인 제2주변영역(PA2), 제3표시영역(DA3)의 가장자리의 주변인 제3주변영역(PA3) 및 제4표시영역(DA4)의 가장자리의 주변인 제4주변영역(PA4)을 포함할 수 있다. 제1주변영역(PA1) 및 제2주변영역(PA2)은 표시영역(DA)을 사이에 두고 제3주변영역(PA3) 및 제4주변영역(PA4)과 대칭일 수 있다. 제1주변영역(PA1)과 제3주변영역(PA3)은 데드 스페이스(dead space)를 축소화 하고, 제2주변영역(PA2)과 제4주변영역(PA4)은 데드 스페이스를 축소화 할 수 있다.
표시영역(DA)에는 복수의 화소(PX)들 및 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들이 위치할 수 있다. 복수의 화소(PX)들은 제1색의 광을 방출하는 제1화소(PX1), 제2색의 광을 방출하는 제2화소(PX2) 및 제3색의 광을 방출하는 제3화소(PX3)를 포함할 수 있다. 도 2에 도시된 바와 같이, 표시영역(DA)에는 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)로 구성된 단위 화소(PU)들이 제1방향(D1) 및 제2방향(D2)으로 반복적으로 배열될 수 있다. 단위 화소(UP)들은 표시영역(DA)의 형상에 대응하여 적절히 배치될 수 있다. 예를 들어, 표시영역(DA)의 가장자리를 따라 배치된 단위 화소(UP)들의 행 및 열 배열이 계단 형상으로 단차가 발생할 수 있다.
화소(PX)들 각각으로 전기적인 신호를 인가할 수 있는 신호선들은 복수의 데이터선(DL)들, 복수의 제1스캔선(SL1)들, 복수의 제2스캔선(SL2)들, 복수의 제3스캔선(SL3)들, 복수의 제4스캔선(SL4)들 및 복수의 발광제어선(EL)들을 포함할 수 있다. 복수의 데이터선(DL)들 각각은 제1방향(D1)으로 연장될 수 있다. 복수의 제1 내지 제4스캔선(SL1 내지 SL4)들 및 복수의 발광제어선(EL)들 각각은 제2방향(D2)으로 연장될 수 있다.
화소(PX)들 각각은 복수의 제1스캔선(SL1)들 중 대응하는 제1스캔선(SL1), 복수의 제2스캔선(SL2)들 중 대응하는 제2스캔선(SL2), 복수의 제3스캔선(SL3)들 중 대응하는 제3스캔선(SL3), 복수의 제4스캔선(SL4)들 중 대응하는 제4스캔선(SL4), 복수의 발광제어선(EL)들 중 대응하는 발광제어선(EL), 및 복수의 데이터선(DL)들 중 대응하는 데이터선(DL)에 연결될 수 있다.
주변영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 화소(PX)들을 구동시키기 위한 신호를 공급하는 구동회로들이 위치할 수 있다. 구동회로들은 제1스캔구동회로(120), 제2스캔구동회로(130), 발광제어회로(140) 및 데이터구동회로(150)를 포함할 수 있다. 제1스캔구동회로(120)는 제1스캔선(SL1)들 및 제2스캔선(SL2)들에 연결되고, 제1스캔신호(GP1, 도 3)를 제1스캔선(SL1)들로 출력하고, 제2스캔신호(GP2, 도 3)를 제2스캔선(SL2)들로 출력할 수 있다. 제2스캔구동회로(130)는 제3스캔선(SL3)들 및 제4스캔선(SL4)들에 연결되고, 제3스캔신호(GN1, 도 3)를 제3스캔선(SL3)들로 출력하고, 제4스캔신호(GN2, 도 3)를 제4스캔선(SL4)들로 출력할 수 있다. 발광제어회로(140)는 발광제어선(EL)들에 연결되고, 발광제어신호(EM, 도 3)를 발광제어선(EL)들로 출력할 수 있다. 데이터구동회로(150)는 데이터선(DL)들에 연결되고, 데이터신호(DATA, 도 3)를 데이터선(DL)들로 출력할 수 있다.
제1스캔구동회로(120), 제2스캔구동회로(130), 발광제어회로(140)는 표시영역(DA)의 가장자리, 즉 표시영역(DA)의 둘레를 따라 주변영역(PA)에 적절하게 배치될 수 있다. 예를 들어, 제1주변영역(PA1) 및 제2주변영역(PA2)에는 제1스캔구동회로(120) 및 발광제어회로(140)가 배치될 수 있다. 제1주변영역(PA1) 및 제2주변영역(PA2)에는 제1스캔구동회로(120)에 포함된 복수의 서브구동회로들과 발광제어회로(140)에 포함된 복수의 서브구동회로들이 일 열로 배치될 수 있다. 제3주변영역(PA3) 및 제4주변영역(PA4)에는 제2스캔구동회로(130)가 배치될 수 있다. 제3주변영역(PA3) 및 제4주변영역(PA4)에는 제2스캔구동회로(130)에 포함된 복수의 서브구동회로들이 일 열로 배치될 수 있다. 제1주변영역(PA1) 내지 제4주변영역(PA4)에 복수의 서브구동회로들을 일 열로 배치함으로써 데드 스페이스(dead space)를 축소할 수 있다. 도 2에서 표시영역(DA)을 사이에 두고 마주하는 주변영역들은 상호 대칭일 수 있다. 다른 실시예에서, 표시영역(DA)을 사이에 두고 마주하는 주변영역들은 상호 대칭이 아닐 수 있다. 예를 들어, 터치 드라이버와 같은 입력감지 드라이버가 배치되는 주변영역은 마주하는 주변영역과 대칭이 아닐 수 있다. 입력감지 드라이버가 배치되는 위치에 따라 주변영역의 일부의 형태가 타 주변영역의 형태와 다를 수 있다.
데이터구동회로(150)는 COF(Chip On Film) 방식으로 기판(100)의 주변영역(PA)에 배치된 패드들과 전기적으로 연결된 필름(103) 상에 배치될 수 있다. 도 2에서는 원형의 기판에 연결된 필름(103)을 도시하고 있으나, 다른 실시예에서, 기판(100)의 일측에서 연장되어 돌출된 돌출부를 더 포함하고, 데이터구동회로(150)는 돌출부 상에 배치된 패드들과 전기적으로 연결된 필름(103) 상에 배치될 수 있다. 돌출부는 주변영역(PA)에 포함될 수 있고, 돌출부는 벤딩영역을 포함할 수 있다. 또 다른 실시예에서, 데이터구동회로(150)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100)으로부터 연장되어 돌출된 기판 상에 직접 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 3을 참조하면, 화소(PX)는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1커패시터(Cst), 제2커패시터(Cbt), 표시요소로서 유기발광다이오드(OLED), 및 이들에 연결된 신호선들(SL11, SL12, SL21, SL22, EL, DL), 초기화전압선(VIL) 및 전원전압선(PL)을 포함한다. 다른 실시예로서, 신호선들(SL11, SL12, SL21, SL22, EL, DL) 중 적어도 어느 하나, 초기화전압선(VIL) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)은 박막트랜지스터로 구현될 수 있다. 도 3에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
신호선들은 복수의 데이터선(DL)들, 복수의 제1스캔선(SL1)들, 복수의 제2스캔선(SL2)들, 복수의 제3스캔선(SL3)들, 복수의 제4스캔선(SL4)들 및 복수의 발광제어선(EL)들을 포함할 수 있다. 제2스캔선(SL2)은 제1스캔선(SL1)과 연결될 수 있고, 제1스캔신호(GP1)는 제2스캔신호(GP2)일 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하고, 초기화전압선(VIL)은 제1트랜지스터(T1) 및 유기발광다이오드(OLED)를 초기화하는 초기화전압(Vint)을 서브화소(SPX)로 전달한다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL) 및 초기화전압선(VIL)은 제2방향(D2)으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 제1방향(D1)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급한다.
제2트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GP1)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(GN2)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제3스캔선(SL3) 및 초기화전압선(VIL)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GNI)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(Ioled)가 흐를 수 있도록 전류 경로를 형성한다,
제7트랜지스터(T7)는 제2스캔선(SL2) 및 초기화전압선(VIL)에 연결되며, 제2스캔선(LS2)을 통해 전달받은 제2스캔신호(GP2)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(Vint)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 전원전압선(PL)에 연결된다. 제1커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1전극(CE1)에 연결된다. 제2 커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(GP1)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Ioled)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(GN1)가 공급되면, 제3스캔신호(GN1)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 제1트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1), 제2스캔선(SL2) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(GP1), 제2스캔신호(GP2) 및 제4스캔신호(GN2)가 공급되면, 제1스캔신호(GP1), 제2스캔신호(GP2) 및 제4스캔신호(GN2)에 대응하여 제2트랜지스터(T2), 제7트랜지스터(T7), 제3트랜지스터(T3)가 턴-온된다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가된다. 턴-온된 제7트랜지스터(T7)에 의해 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 유기발광다이오드(OLED)가 초기화된다. 제1커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 제1커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(EM)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시장치의 일부를 개략적으로 나타낸 단면도이다.
도 4a를 참조하면, 일 실시예에 따른 표시장치는 기판(100), 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 제1커패시터(Cst) 및 제2커패시터(Cbt)를 포함할 수 있다. 제1박막트랜지스터(TFT1)는 도 2의 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 또는 제7트랜지스터(T7)일 수 있다. 제2박막트랜지스터(TFT2)는 도 2의 제3트랜지스터(T3) 또는 제4트랜지스터(T4)일 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(110)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(110)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)와 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
기판(100)과 버퍼층(110) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 실리콘 반도체층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물 및/또는 유기물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(110) 상에는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1)의 제1반도체층(AS)이 배치될 수 있다. 제1반도체층(AS)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 소스영역(S1) 및 드레인영역(D1)과 이들 사이에 배치된 채널영역(C1)을 포함할 수 있다. 소스영역(S1) 및 드레인영역(D1)은 각각 제1박막트랜지스터(TFT1)의 소스전극 및 드레인전극에 대응될 수 있으며, 소스영역(S1) 및 드레인영역(D1)은 그 위치가 서로 바뀔 수 있다.
제1반도체층(AS) 상에는 제1박막트랜지스터(TFT1)의 게이트전극(GE1)이 배치되고, 제1반도체층(AS)과 게이트전극(GE1)의 사이에는 제1절연층(111)이 배치될 수 있다.
제1절연층(111)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1)은 제1반도체층(AS)의 채널영역(C1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일층에 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3)이 배치될 수 있다. 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3)은 제1박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일 물질을 포함할 수 있다. 예를 들어, 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1), 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3) 상에 제2절연층(112)이 배치될 수 있다.
제2절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2절연층(112) 상에는 제1커패시터(Cst)의 제1전극(CE1)과 중첩되도록 제1커패시터(Cst)의 제2전극(CE2)이 배치될 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1커패시터(Cst)의 제2전극(CE2) 상에는 제3절연층(113)이 배치될 수 있다. 제3절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 4a에서는 제1커패시터(Cst)가 제1박막트랜지스터(TFT1)와 이격 배치되어 있으나, 도 4b와 같이, 제1커패시터(Cst)가 제1박막트랜지스터(TFT1)와 중첩하게 배치될 수 있다. 예를 들어, 제1박막트랜지스터(TFT1)의 게이트전극(GE1) 상부에 게이트전극(GE1)에 중첩되도록 제2전극(CE2)이 배치될 수 있다. 이 경우 제1박막트랜지스터(TFT1)의 게이트전극(GE1)은 게이트전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
제3절연층(113) 상에는 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)의 제2반도체층(AO)이 배치될 수 있다. 제2반도체층(AO)은 도전성을 가지며 서로 이격되어 있는 소스영역(S2)과 드레인영역(D2), 및 소스영역(S2)과 드레인영역(D2) 사이에 배치된 채널영역(C2)을 포함할 수 있다. 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 예를 들어, 제2반도체층(AO)은 ZnO에 인듐(In),과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 제2반도체층(AO)의 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예를 들어, 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2박막트랜지스터(TFT2)의 제2반도체층(AO) 하부에는 제1게이트전극(GEa)이 배치되고, 제2박막트랜지스터(TFT2)의 제2반도체층(AO) 상부에는 제2게이트전극(GEb)이 배치될 수 있다. 즉, 제2박막트랜지스터(TFT2)의 게이트전극(GE2)은 이중 게이트 전극 구조일 수 있다. 제2박막트랜지스터(TFT2)의 제1게이트전극(GEa)과 제2반도체층(AO) 사이에 제3절연층(113)이 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제1게이트전극(GEa)은 제1커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 형성될 수 있다. 제2반도체층(AO)의 채널영역(C2)이 제2박막트랜지스터(TFT2)의 제1게이트전극(GEa)에 중첩할 수 있다.
제2박막트랜지스터(TFT2)의 제2반도체층(AO)과 제2게이트전극(GEb) 사이에는 제4절연층(114)이 배치될 수 있다. 제2게이트전극(GEb)은 제2반도체층(AO)의 채널영역(C2)에 중첩할 수 있다. 제4절연층(114)은 제2게이트전극(GEb)과 동일 마스크 공정을 통해 형성될 수 있으며, 이 경우, 제4절연층(114)은 제2게이트전극(GEb)과 동일한 형상으로 형성될 수 있다.
제4절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제4절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2게이트전극(GEb)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제3절연층(113) 상에는 제2커패시터(Cbt)의 제4전극(CE4)이 제3전극(CE3)에 중첩하게 배치될 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제2커패시터(Cbt)의 제4전극(CE4)은 제2박막트랜지스터(TFT2)의 제2반도체층(AO)으로부터 연장되어 제3전극(CE3)에 중첩하는 부분일 수 있다. 제3전극(CE3) 및 제4전극(CE4) 사이에는 제2절연층(112) 및 제3절연층(113)이 배치될 수 있다.
제5절연층(115)은 제2박막트랜지스터(TFT2)를 덮으며 배치될 수 있다. 제5절연층(115)은 제2게이트전극(GEb) 상부에 배치되고, 제5절연층(115) 상부에 전원전압선(PL) 및 제1연결전극(167)이 배치될 수 있다.
제5절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제5절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
전원전압선(PL) 및 제1연결전극(167)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예를 들어, 전원전압선(PL) 및 제1연결전극(167)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 전원전압선(PL) 및 제1연결전극(167)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제1연결전극(167)은 콘택홀(H1)을 통해 제1반도체층(AS)과 연결될 수 있다. 콘택홀(H1)은 제1절연층(111), 제2절연층(112), 제3절연층(113) 및 제5절연층(115)을 관통하며, 제1반도체층(AS)의 일부를 노출시킬 수 있다. 제1연결전극(167)의 일부가 콘택홀(H1)에 삽입되어, 제1반도체층(AS)과 전기적으로 연결될 수 있다.
전원전압선(PL) 및 제1연결전극(167) 상에는 평탄화층인 제6절연층(116)이 배치될 수 있다. 제6절연층(116)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는 제6절연층(116)은 무기물을 포함할 수 있다. 제6절연층(116)은 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)를 덮는 보호막 역할을 하며, 제6절연층(116)의 상부는 평탄할 수 있다. 제6절연층(116)은 단층 또는 다층으로 구비될 수 있다.
제6절연층(116) 상에는 데이터선(DL) 및 제2연결전극(177)이 배치될 수 있다. 데이터선(DL)은 전원전압선(PL)과 일부 중첩되어 배치될 수 있다. 제2연결전극(177)은 제6절연층(116)에 정의된 콘택홀(H2)을 통해 제1연결전극(167)과 연결될 수 있다. 데이터선(DL) 및 제2연결전극(177)은 금속, 전도성 산화물 등 도전성 물질로 구비될 수 있다. 예를 들어, 데이터선(DL) 및 제2연결전극(177)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 단층 또는 다층으로 구비될 수 있다. 데이터선(DL) 및 제2연결전극(177) 상부에 제7절연층(117)이 배치될 수 있다.
제7절연층(117) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 포함할 수 있다.
화소전극(310)은 제7절연층(117)에 정의된 콘택홀(H2)을 통해 제2연결전극(177)에 연결되고, 제2연결전극(177) 및 제1연결전극(167)에 의해 제1박막트랜지스터(TFT1)에 연결될 수 있다.
제7절연층(117) 상부에 화소정의막으로서 제8절연층(118)이 배치될 수 있다. 제8절연층(118)은 각 화소들에 대응하는 개구, 즉 화소전극(310)의 일부가 노출되도록 하는 개구(OP)를 가짐으로써 화소를 정의하는 역할을 할 수 있다. 또한, 제8절연층(118)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 제8절연층(118)은 예를 들어, 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소전극(310)은 제7절연층(117) 상에 배치되며, 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 발광층을 포함한다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 일 실시예로, 중간층(320)은 발광층의 아래에 배치된 제1기능층 및/또는 발광층의 위에 배치된 제2기능층을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 복수의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
제1기능층은 단층 또는 다층일 수 있다. 예컨대 제1기능층이 고분자 물질로 형성되는 경우, 제1기능층은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1기능층이 저분자 물질로 형성되는 경우, 제1기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2기능층은 언제나 구비되는 것은 아니다. 예컨대, 제1기능층과 발광층을 고분자 물질로 형성하는 경우, 유기발광다이오드의 특성이 우수해지도록 하기 위해, 제2기능층을 형성하는 것이 바람직하다. 제2기능층은 단층 또는 다층일 수 있다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 마주보도록 배치된다. 대향전극(330)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(330)은 중간층(320)과 제8절연층(118)의 상부에 배치될 수 있다. 대향전극(330)은 표시영역(DA)에서 복수의 유기발광다이오드(OLED)들에 있어 일체(一體)로 형성되어 복수의 화소전극(310)들에 대향하는 공통전극일 수 있다.
유기발광다이오드(OLED) 상부에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 표시영역(DA) 외측에서 기판(100)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 제8절연층(118) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 5는 본 발명의 일 실시예에 따른 제1스캔구동회로 및 발광제어회로를 개략적으로 보여주는 도면이고, 도 6은 본 발명의 일 실시예에 따른 제2스캔구동회로를 개략적으로 보여주는 도면이다.
도 5 및 도 6을 참조하면, 제1스캔구동회로(120), 제2스캔구동회로(130) 및 발광제어회로(140)는 각각 복수의 스테이지들을 포함하는 쉬프트 레지스터로 구현될 수 있다.
제1스캔구동회로(120)는 종속적으로 접속된 복수의 스테이지들(SST11 내지 SST1n)을 포함할 수 있다. 복수의 스테이지들(SST11 내지 SST1n)은 제1스캔신호(GP11 내지 GP1n)를 대응하는 제1스캔선(SL1)으로 출력하고, 제2스캔신호(GP21 내지 GP2n)를 대응하는 제2스캔선(SL2)으로 출력할 수 있다. 복수의 스테이지들(SST11 내지 SST1n) 중 첫번째 스테이지(SST11)는 시작신호(FLM)에 응답하여 제1스캔신호 및 제2스캔신호를 출력하고, 첫번째 스테이지(SST11) 외의 나머지 스테이지들(SST12 내지 SST1n)은 이전 스테이지들(SST11 내지 SST1n-1)로부터 캐리신호를 시작신호로서 전달받을 수 있다. 캐리신호는 이전 스테이지가 출력하는 제1스캔신호 또는 제2스캔신호일 수 있다. 복수의 스테이지들(SST11 내지 SST1n) 각각은 제1스캔신호와 제2스캔신호를 구동 타이밍에 따라 출력할 수 있다. 일 실시예에서, 제1스캔신호와 제2스캔신호는 각 스테이지의 다른 출력단들로부터 각각 출력되어 제1스캔선(SL1)과 제2스캔선(SL2)으로 출력될 수 있다. 다른 실시예에서, 제1스캔신호와 제2스캔신호는 각 스테이지의 하나의 출력단으로부터 하나의 스캔신호로 출력되어 제1스캔선(SL1)과 제2스캔선(SL2)으로 분기되어 출력될 수 있다. 스테이지들(SST11 내지 SST1n) 각각은 스테이지들(SST11 내지 SST1n) 외측에 배열된 복수의 입력선(211)들에 연결될 수 있다. 복수의 입력선(211)들은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다. 도 5에서는 도시의 편의상 하나의 입력선만이 도시되어 있다.
제2스캔구동회로(130)는 종속적으로 접속된 복수의 스테이지들(SST21 내지 SST2n)을 포함할 수 있다. 복수의 스테이지들(SST21 내지 SST2n)은 제3스캔신호(GN11 내지 GN1n)를 대응하는 제3스캔선(SL3)으로 출력하고, 제4스캔신호(GN21 내지 GN2n)를 대응하는 제4스캔선(SL2)으로 출력할 수 있다. 복수의 스테이지들(SST21 내지 SST2n) 중 첫번째 스테이지(SST21)는 시작신호(FLM)에 응답하여 제3스캔신호 및 제4스캔신호를 출력하고, 첫번째 스테이지(SST21) 외의 나머지 스테이지들(SST22 내지 SST2n)은 이전 스테이지들(SST21 내지 SST2n-1)로부터 캐리신호를 시작신호로서 전달받을 수 있다. 캐리신호는 이전 스테이지가 출력하는 제3스캔신호 또는 제4스캔신호일 수 있다. 복수의 스테이지들(SST21 내지 SST2n) 각각은 제3스캔신호와 제4스캔신호를 구동 타이밍에 따라 출력할 수 있다. 일 실시예에서, 제3스캔신호와 제4스캔신호는 각 스테이지의 다른 출력단들로부터 서로 다른 타이밍에 각각 출력되어 각각 제3스캔선(SL3)과 제4스캔선(SL4)으로 출력될 수 있다. 스테이지들(SST21 내지 SST2n) 각각은 스테이지들(SST21 내지 SST2n) 외측에 배열된 복수의 입력선(213)들에 연결될 수 있다. 복수의 입력선(213)들은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다. 도 6에서는 도시의 편의상 하나의 입력선만이 도시되어 있다.
발광제어회로(140)는 종속적으로 접속된 복수의 스테이지들(EST1 내지 ESTn)을 포함할 수 있다. 복수의 스테이지들(EST1 내지 ESTn)은 발광제어신호(EM)를 대응하는 발광제어선(EL)으로 출력할 수 있다. 복수의 스테이지들(EST1 내지 ESTn) 중 첫번째 스테이지(EST1)는 시작신호(FLM)에 응답하여 발광제어신호를 출력하고, 첫번째 스테이지(EST1) 외의 나머지 스테이지들(EST2 내지 ESTn)은 이전 스테이지들(EST1 내지 ESTn-1)로부터 캐리신호를 시작신호로서 전달받을 수 있다. 캐리신호는 이전 스테이지가 출력하는 발광제어신호일 수 있다. 스테이지들(EST1 내지 ESTn) 각각은 스테이지들(EST1 내지 ESTn) 외측에 배열된 복수의 입력선(215)들에 연결될 수 있다. 복수의 입력선(215)들은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다. 도 5에서는 도시의 편의상 하나의 입력선만이 도시되어 있다.
도 7은 도 2의 A1 부분의 일 예를 개략적으로 도시한 평면도이고, 도 8은 도 2의 A2 부분의 일 예를 개략적으로 도시한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 구동회로들의 사이즈를 개략적으로 설명하는 도면이다.
도 7을 참조하면, 제1주변영역(PA1) 및 제2주변영역(PA2)에는 제1스캔구동회로(120) 및 발광제어회로(140)가 혼합하여 배치될 수 있다. 즉, 주변영역(PA)에 서로 다른 구동회로가 일 열로 배치될 수 있다. 제1주변영역(PA1) 및 제2주변영역(PA2)에 제1스캔구동회로(120)의 스테이지(SST1)와 발광제어회로(140)의 스테이지(EST)가 교대로 배치될 수 있다. 한 쌍의 제1스캔구동회로(120)의 스테이지(SST1)와 발광제어회로(140)의 스테이지(EST)(이하, 스테이지 그룹(SG)이라 함)가 하나의 행에 대응하며 일 열로 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, i번째 행에 대응하는 한 쌍의 제1스캔구동회로(120)의 i번째 스테이지(SST1i)와 발광제어회로(140)의 i번째 스테이지(ESTi)가 표시영역(DA)의 가장자리를 따라 일 열로 인접 배치될 수 있다. i+1번째 행에 대응하는 한 쌍의 제1스캔구동회로(120)의 i+1번째 스테이지(SST1i+1)와 발광제어회로(140)의 i+1번째 스테이지(ESTi+1)가 표시영역(DA)의 가장자리를 따라 일 열로 인접 배치될 수 있다. 서로 다른 기능을 수행하는 구동회로들을 혼합하여 일 열로 분산 배치함에 따라 주변영역(PA)의 폭을 줄일 수 있다.
제1스캔구동회로(120)의 스테이지들(SST11 내지 SST1n) 각각은 제1출력선(OLs11) 및 제2출력선(OLs12)에 연결되고, 제1출력선(OLs11) 및 제2출력선(OLs12)은 대응하는 행의 화소(PX)들의 제1스캔선(SL1) 및 제2스캔선(SL2)에 연결될 수 있다. 제1스캔구동회로(120)의 스테이지들(SST11 내지 SST1n) 각각에서 출력된 제1스캔신호(GP1) 및 제2스캔신호(GP2)는 제1출력선(OLs11) 및 제2출력선(OLs12)을 통해 대응하는 행의 화소(PX)들로 인가될 수 있다. 발광제어회로(140)의 스테이지들(EST1 내지 ESTn) 각각은 출력선(OLe)에 연결되고, 출력선(OLe)은 대응하는 행의 화소(PX)들의 발광제어선(EL)에 연결될 수 있다. 발광제어회로(140)의 스테이지들(EST1 내지 ESTn) 각각에서 출력된 발광제어신호(EM)는 대응하는 출력선(OLe)을 통해 대응하는 행의 화소(PX)들로 인가될 수 있다.
도 8을 참조하면, 제3주변영역(PA3) 및 제4주변영역(PA4)에는 제2스캔구동회로(130)가 배치될 수 있다. 제2스캔구동회로(130)의 스테이지들(SST21 내지 SST2n) 각각이 하나의 행에 대응하여 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, i번째 행에 대응하는 제2스캔구동회로(130)의 i번째 스테이지(SST2i)와 i+1번째 행에 대응하는 제2스캔구동회로(130)의 i+1번째 스테이지(SST2i+1)가 표시영역(DA)의 가장자리를 따라 일 열로 인접 배치될 수 있다. 제2스캔구동회로(130)의 스테이지들(SST21 내지 SST2n) 각각은 제1출력선(OLs21) 및 제2출력선(OLs22)에 연결되고, 제1출력선(OLs21) 및 제2출력선(OLs22)은 대응하는 행의 화소(PX)들의 제3스캔선(SL3) 및 제4스캔선(SL4)에 연결될 수 있다. 제2스캔구동회로(140)의 스테이지들(SST21 내지 SST2n) 각각에서 출력된 제3스캔신호(GN1) 및 제4스캔신호(GN2)는 제1출력선(OLs21) 및 제2출력선(OLs22)을 통해 대응하는 행의 화소(PX)들로 인가될 수 있다.
서로 다른 구동회로들의 스테이지들이 차지하는 면적은 서로 다를 수 있다. 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 면적, 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 면적 및 발광제어회로(140)의 하나의 스테이지(EST)의 면적이 서로 다를 수 있다. 도 9에 도시된 바와 같이, 제1스캔구동회로(120)의 하나의 스테이지(SST1), 제2스캔구동회로(130)의 하나의 스테이지(SST2) 및 발광제어회로(140)의 하나의 스테이지(EST)가 각각 주변영역(PA)에 배치된 영역은 대략 사각형 형상을 가질 수 있다. 이하에서는 각 스테이지가 배치된 영역의 사이즈를 각 스테이지의 사이즈로 정의한다.
제1스캔구동회로(120)의 하나의 스테이지(SST1)의 장변의 길이(W1), 발광제어회로(140)의 하나의 스테이지(EST)의 장변의 길이(W2) 및 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 장변의 길이(W3)는 대략 동일하거나 또는 상이할 수 있다. 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1), 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2) 및 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 단변의 길이(H3)는 상이할 수 있다. 다른 실시예에서, 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1)와 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2)는 대략 동일할 수 있다. 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 단변의 길이(H3)는 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1)와 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2)의 합(H)과 대략 동일할 수 있다. 본 명세서에서, '대략 동일하다'는 길이의 차이가 미리 설정된 오차범위 내에 포함됨을 의미하며, 오차범위는 5% 이내일 수 있다.
본 발명의 실시예는 표시영역(DA)의 좌우에 배치되는 구동회로의 개수가 서로 다른 경우, 좌우 대칭이 되도록 각 구동회로의 스테이지 사이즈를 결정할 수 있다. 예를 들어, 표시영역(DA)의 좌측에 2개의 서로 다른 구동회로들, 즉 제1스캔구동회로(120)와 발광제어회로(140)가 배치되고, 표시영역(DA)의 우측에 하나의 구동회로, 즉 제2스캔구동회로(130)가 배치되는 경우, 제1스캔구동회로(120)의 스테이지(SST1)와 발광제어회로(140)의 스테이지(EST)의 사이즈 합이 제2스캔구동회로(130)의 스테이지(SST2)의 사이즈와 대략 동일하도록 설계함으로써, 좌측과 우측 중 일측의 주변영역을 더 큰 사이즈로할 필요없이 데드 스페이스를 줄일수 있는 회로설계가 가능하도록 할 수 있다. 한편, 제1스캔구동회로(120)와 제2스캔구동회로(130)는 좌우 위치가 변경될 수 있다. 즉, 표시영역(DA)의 좌측의 주병영역에 제2스캔구동회로(130)와 발광제어회로(140)가 분산 배치되고, 우측의 주변영역에 제1스캔구동회로(120)가 배치될 수 있다.
구동회로들 각각의 스테이지들은 평면상 표시영역(DA)의 형상에 따라 소정각도로 기울어져 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1스캔구동회로(120)의 스테이지(SST1)는 기준선(Lref)에 대해 제1각도(α1)로 기울어져 배치될 수 있다. 발광제어회로(140)의 스테이지(EST)는 기준선(Lref)에 대해 제2각도(α2)로 기울어져 배치될 수 있다. 제2스캔구동회로(130)의 스테이지(SST2)는 기준선(Lref)에 대해 제3각도(α3)로 기울어져 배치될 수 있다. 기준선(Lref)은 제2방향(D2)에 수평한 가상의 선일 수 있다. 제1 내지 제3각도들(α1, α2, α3)은 스테이지의 위치에 따라 변경될 수 있다. 제1 내지 제3각도들(α1, α2, α3) 각각은 0도보다 크고 90도보다 작은 범위에서 변경될 수 있다.
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도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략적인 구성도이다. 도 11은 도 10에 도시된 표시장치의 표시패널을 보여주는 도면이다. 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 테스트회로를 개략적으로 보여주는 도면들이고, 도 13은 본 발명의 일 실시예에 따른 데이터분배회로를 개략적으로 보여주는 도면이다.
도 10 및 도 11을 참조하면, 일 실시예에 따른 표시장치(10')는 표시패널(110')을 포함하고, 표시패널(110')은 기판(100)을 구비할 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA) 외측의 비표시영역인 주변영역(PA)을 가질 수 있다. 주변영역(PA)은 표시영역(DA)을 둘러싸며, 표시영역(DA)의 가장자리 형상에 대응하는 형상을 가질 수 있다.
도 10에 도시된 표시장치(10')는 도 1에 도시된 표시장치(10)에 데이터분배회로(160) 및 테스트회로(170)가 더 포함되어 있다. 이하에서는 도 1에 추가된 구성을 중심으로 설명한다.
제1스캔구동회로(120)의 복수의 스테이지들(SST11 내지 SST1n)은 제1주변영역(PA1) 및 제2주변영역(PA2)에 분산 배치될 수 있다. 제2스캔구동회로(130)의 복수의 스테이지들(SST21 내지 SST2n)은 제3주변영역(PA3) 및 제4주변영역(PA4)에 분산 배치될 수 있다. 발광제어회로(140)의 복수의 스테이지들(EST1 내지 ESTn)은 제1주변영역(PA1) 및 제2주변영역(PA2)에 분산 배치될 수 있다.
데이터분배회로(160)는 데이터구동회로(150)와 표시영역(DA) 사이에 구비되어, 데이터선(DL)들에 연결되어 데이터구동회로(150)로부터의 데이터신호를 데이터선(DL)들로 전달할 수 있다. 데이터분배회로(160)는 데이터구동회로(150)의 하나의 출력선(FL)을 통해 인가되는 데이터신호를 시분할하여 복수의 데이터선(DL)들로 분배할 수 있다.
도 12a에 도시된 바와 같이, 데이터분배회로(160)는 복수의 디멀티플렉서(DMUX)들을 포함할 수 있다. 디멀티플렉서(DMUX)의 개수는 출력선의 개수와 동일할 수 있다. 각 디멀티플렉서(DMUX)는 복수의 제1스위치(SW1)들을 포함할 수 있다. 제1스위치(SW1)는 박막트랜지스터로 구현될 수 있다.
각 디멀티플렉서(DMUX)는 데이터구동회로(150)의 출력선(FL)들 중 하나의 출력선(FL)으로부터 인가되는 데이터신호(DATA)를 6개의 데이터선들(DL1 내지 DL6)로 분할하여 공급할 수 있다. 제1스위치(SW1)들 각각은 대응하는 제어신호(CLA 내지 CLF)에 따라 턴온되어 데이터신호(DATA)를 대응하는 데이터선들(DL1 내지 DL6)로 인가할 수 있다. 디멀티플렉서(DMUX)들을 이용함으로써 데이터구동회로(150)의 출력선(FL)들의 개수를 데이터선(DL)들의 개수의 1/6로 줄일 수 있다. 하나의 디멀티플렉서(DMUX)에 연결된 데이터선(DL)의 개수는 변경될 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 각 디멀티플렉서(DMUX)는 데이터구동회로(150)의 출력선(FL)들 중 하나의 출력선(FL)으로부터 인가되는 데이터신호(DATA)를 9개의 데이터선들(DL1 내지 DL9)로 분할하여 공급할 수 있다. 제1스위치(SW1)들 각각은 대응하는 제어신호(CLA 내지 CLI)에 따라 턴온되어 데이터신호(DATA)를 대응하는 데이터선들(DL1 내지 DL9)로 인가할 수 있다. 디멀티플렉서(DMUX)들 각각은 복수의 서브디멀티플렉서(SDMUX)들로 분할될 수 있다. 도 12a 및 도 12b에 도시된 바와 같이, 디멀티플렉서(DMUX)들 각각은 세 개의 데이터선들 단위의 서브디멀티플렉서(SDMUX)들로 분할될 수 있다. 디멀티플렉서(DMUX)들의 서브디멀티플렉서(SDMUX)들은 제2주변영역(PA2) 및 제4주변영역(PA4)에 분산 배치될 수 있다.
테스트회로(170)는 데이터선(DL)들에 연결되고, 데이터선(DL)들로 테스트신호를 인가할 수 있다. 도 13에 도시된 바와 같이, 테스트회로(170)는 복수의 서브테스트회로(STU)들을 포함할 수 있다. 서브테스트회로(STU)들 각각은 단위 화소(UP)를 구성하는 복수의 화소(PX)들의 개수만큼의 제2스위치(SW2)들을 포함할 수 있다. 도 13에서는 서브테스트회로(STU)가 3개의 제2스위치(SW2)들을 포함하는 예를 도시하고 있다. 제2스위치(SW2)들은 3개의 화소(PX)들에 각각 연결된 3개의 데이터선(DL)들에 연결될 수 있다. 제2스위치(SW2)는 박막트랜지스터로 구현될 수 있다. 제2스위치(SW2)들 각각은 제어신호(DC_GATE)에 의해 턴온되어 입력선들(221, 223, 225) 중 대응하는 입력선으로부터 인가되는 테스트신호(DC_R, DC_G, DC_B)를 대응하는 데이터선(DL)으로 출력할 수 있다. 표시장치(10')는 테스트회로(170)를 이용하여 화소(PX)들 및 신호선들의 결함 유무를 알 수 있다. 테스트회로(170)의 서브테스트회로(STU)들은 제1주변영역(PA1) 및 제3주변영역(PA3)에 분산 배치될 수 있다.
데이터분배회로(160)는 복수의 데이터선(DL)들의 일 단에 연결되고, 테스트회로(170)는 복수의 데이터선(DL)들의 타 단에 연결될 수 있다.
도 14 내지 도 17은 도 11의 B1 내지 B4 부분들의 일 예를 개략적으로 도시한 평면도들이다. 이하에서 도 7 내지 도 9에서 설명한 내용과 중복하는 내용은 생략한다.
도 14를 참조하면, 제1주변영역(PA1)에는 테스트회로(170), 제1스캔구동회로(120) 및 발광제어회로(140)가 혼합하여 배치될 수 있다. 즉, 제1주변영역(PA1)에 서로 다른 구동회로들이 일 열로 배치될 수 있다. 제1주변영역(PA1)에 스테이지 그룹(SG)들 각각이 하나의 행에 대응하여 일 열로 배치될 수 있다. 테스트회로(170)의 서브테스트회로(STU)들 중 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치된 데이터선(DL)들에 연결되는 서브테스트회로(STU)들은 제1주변영역(PA1)의 스테이지 그룹(SG)들 사이에 분산 배치될 수 있다.
화소의 배열에 따라, 스테이지 그룹(SG)들 사이에 적어도 하나의 서브테스트회로(STU)가 배치되거나, 두 개의 서브테스트회로(STU)들 사이에 적어도 하나의 스테이지 그룹(SG)이 배치될 수 있다. 예를 들어, 제1주변영역(PA1)의 일 영역에는 두 개의 스테이지 그룹(SG)들 사이에 하나 또는 둘 이상의 서브테스트회로(STU)들이 연속하여 일 열로 배열될 수 있다. 제1주변영역(PA1)의 다른 일 영역에는 두 개의 서브테스트회로(STU)들 사이에 하나 또는 둘 이상의 스테이지 그룹(SG)들이 연속하여 일 열로 배열될 수 있다.
서브테스트회로(STU)들 각각은 단위 화소(UP)를 구성하는 화소들의 개수만큼의 출력선들에 연결될 수 있다. 예를 들어, 서브테스트회로(STU)들 각각은 세 개의 제1 내지 제3출력선들(OLt1, OLt2, OLt3)에 연결될 수 있다. 제1 내지 제3출력선들(OLt1, OLt2, OLt3) 각각은 대응하는 열의 데이터선(DL)에 연결될 수 있다. 서브테스트회로(STU)에서 출력된 세 개의 테스트신호들(DC_R, DC_G, DC_B) 각각은 제1 내지 제3출력선들(OLt1, OLt2, OLt3)들 중 대응하는 출력선을 통해 대응하는 열의 화소(PX)들로 인가될 수 있다.
도 15를 참조하면, 제2주변영역(PA2)에는 데이터분배회로(160), 제1스캔구동회로(120) 및 발광제어회로(140)가 혼합하여 배치될 수 있다. 즉, 제2주변영역(PA2)에 서로 다른 구동회로가 일 열로 배치될 수 있다. 제2주변영역(PA2)에 스테이지 그룹(SG)들 각각이 하나의 행에 대응하여 일 열로 배치될 수 있다. 데이터분배회로(160)의 서브디멀티플렉서(SDMUX)들 중 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치된 데이터선(DL)들에 연결되는 서브디멀티플렉서(SDMUX)들은 제2주변영역(PA2)의 스테이지 그룹(SG)들 사이에 분산 배치될 수 있다.
화소의 배열에 따라, 스테이지 그룹(SG)들 사이에 적어도 하나의 서브디멀티플렉서(SDMUX)가 배치되거나, 두 개의 서브디멀티플렉서(SDMUX)들 사이에 적어도 하나의 스테이지 그룹(SG)이 배치될 수 있다. 예를 들어, 제2주변영역(PA2)의 일 영역에는 스테이지 그룹(SG)들 사이에 하나 또는 둘 이상의 서브디멀티플렉서(SDMUX)들이 연속하여 일 열로 배열될 수 있다. 제1주변영역(PA1)의 다른 일 영역에는 두 개의 서브디멀티플렉서(SDMUX)들 사이에 하나 또는 둘 이상의 스테이지 그룹(SG)들이 연속하여 일 열로 배열될 수 있다.
서브디멀티플렉서(DMUX)들 각각은 단위 화소(UP)를 구성하는 화소들의 개수만큼의 출력선들에 연결될 수 있다. 예를 들어, 서브디멀티플렉서(DMUX)들 각각은 세 개의 제1 내지 제3출력선들(OLd1, OLd2, OLd3)에 연결될 수 있다. 제1 내지 제3출력선들(OLd1, OLd2, OLd3) 각각은 대응하는 열의 데이터선(DL)에 연결될 수 있다. 서브디멀티플렉서(DMUX)들에서 출력되는 데이터신호는 제1 내지 제3출력선들(OLd1, OLd2, OLd3)들 중 대응하는 출력선을 통해 대응하는 열의 화소(PX)들로 인가될 수 있다.
도 16을 참조하면, 제3주변영역(PA3)에는 테스트회로(170) 및 제2스캔구동회로(130)가 혼합하여 배치될 수 있다. 즉, 제3주변영역(PA1)에 서로 다른 구동회로들이 일 열로 배치될 수 있다. 제3주변영역(PA3)에 제2스캔구동회로(120)의 스테이지(SST2)들 각각이 하나의 행에 대응하여 일 열로 배치될 수 있다. 테스트회로(170)의 서브테스트회로(STU)들 중 제3표시영역(DA3) 및 제4표시영역(DA4)에 배치된 데이터선(DL)들에 연결되는 서브테스트회로(STU)들은 제3주변영역(PA3)의 스테이지(SST2)들 사이에 분산 배치될 수 있다.
화소의 배열에 따라, 스테이지(SST2)들 사이에 적어도 하나의 서브테스트회로(STU)가 배치되거나, 두 개의 서브테스트회로(STU)들 사이에 적어도 하나의 스테이지(SST2)가 배치될 수 있다. 예를 들어, 제3주변영역(PA3)의 일 영역에는 두 개의 스테이지(SST2)들 사이에 하나 또는 둘 이상의 서브테스트회로(STU)들이 연속하여 일 열로 배열될 수 있다. 제3주변영역(PA3)의 다른 일 영역에는 두 개의 서브테스트회로(STU)들 사이에 하나 또는 둘 이상의 스테이지(SST2)들이 연속하여 일 열로 배열될 수 있다.
도 17을 참조하면, 제4주변영역(PA3)에는 데이터분배회로(160) 및 제2스캔구동회로(130)가 혼합하여 배치될 수 있다. 즉, 제4주변영역(PA4)에 서로 다른 구동회로들이 일 열로 배치될 수 있다. 제4주변영역(PA4)에 제2스캔구동회로(120)의 스테이지(SST2)들 각각이 하나의 행에 대응하며 일 열로 배치될 수 있다. 데이터분배회로(160)의 서브디멀티플렉서(SDMUX)들 중 제3표시영역(DA3) 및 제4표시영역(DA4)에 배치된 데이터선(DL)들에 연결되는 서브디멀티플렉서(SDMUX)들은 제4주변영역(PA4)의 스테이지(SST2)들 사이에 분산 배치될 수 있다.
화소의 배열에 따라, 스테이지(SST2)들 사이에 적어도 하나의 서브디멀티플렉서(SDMUX)가 배치되거나, 두 개의 서브디멀티플렉서(SDMUX)들 사이에 적어도 하나의 스테이지(SST2)가 배치될 수 있다. 예를 들어, 제4주변영역(PA4)의 일 영역에는 스테이지(SST2)들 사이에 하나 또는 둘 이상의 서브디멀티플렉서(SDMUX)들이 연속하여 일 열로 배열될 수 있다. 제4주변영역(PA4)의 다른 일 영역에는 두 개의 서브디멀티플렉서(SDMUX)들 사이에 하나 또는 둘 이상의 스테이지(SST2)들이 연속하여 일 열로 배열될 수 있다.
도 14 내지 도 17에서, 동일층에 배치된 출력선들은 서로 교차하지 않도록 소정 방향으로 연장되며 배치될 수 있다.
서로 다른 구동회로들의 스테이지들이 차지하는 면적은 서로 다를 수 있다. 테스트회로(170)의 하나의 서브테스트회로(STU) 및 데이터분배회로(160)의 하나의 서브디멀티플렉서(SDMUX)들 각각이 주변영역(PA)에 배치된 영역은 대략 사각형 형상을 가질 수 있다. 테스트회로(170)의 하나의 서브테스트회로(STU)의 면적, 데이터분배회로(170)의 하나의 서브디멀티플렉서(SDMUX)의 면적, 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 면적, 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 면적 및 발광제어회로(140)의 하나의 스테이지(EST)의 면적은 서로 동일 또는 상이할 수 있다.
도 11의 실시예에서도, 도 9에 도시된 바와 같이, 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 장변의 길이(W1), 발광제어회로(140)의 하나의 스테이지(EST)의 장변의 길이(W2) 및 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 장변의 길이(W3)는 대략 동일하거나 또는 상이할 수 있다. 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1), 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2) 및 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 단변의 길이(H3)는 상이할 수 있다. 다른 실시예에서, 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1)와 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2)는 대략 동일할 수 있다. 제2스캔구동회로(130)의 하나의 스테이지(SST2)의 단변의 길이(H3)는 제1스캔구동회로(120)의 하나의 스테이지(SST1)의 단변의 길이(H1)와 발광제어회로(140)의 하나의 스테이지(EST)의 단변의 길이(H2)의 합(H)과 대략 동일할 수 있다.
도 18은 본 발명의 일 실시예에 따른 출력선의 배치를 개략적으로 설명하는 도면이다. 도 19는 본 발명의 일 실시예에 따른 출력선 배치의 예시도이다.
도 18을 참조하면, 기판(100)의 주변영역(PA)은 표시영역(DA)의 가장자리를 따라 구동회로가 배열되는 구동회로영역(DCA)을 포함할 수 있다. 구동회로영역(DCA)에는 도 2 및 도 11에서 설명한 바와 같이 복수의 서로 다른 구동회로들의 서브구동회로(SC)들이 혼합되어 일 열로 분산 배치될 수 있다. 서브구동회로(SC)들은 제1스캔구동회로(120)의 스테이지(SST1)들, 제2스캔구동회로(130)의 스테이지(SST2)들, 발광제어회로(140)의 스테이지(EST)들, 데이터분배회로(160)의 서브디멀티플렉서(SDMUX)들 및 테스트회로(170)의 서브테스트회로(STU)들을 포함할 수 있다.
기판(100)의 주변영역(PA)은 구동회로영역(DCA)과 기판(100)의 가장자리 사이에 구동회로들로 신호 및/또는 전압을 인가하는 복수의 입력선들이 배치되는 입력선영역(ILA)을 더 포함할 수 있다. 입력선들은 제1스캔구동회로(120)의 입력선들(211, 도 5), 제2스캔구동회로(130)의 입력선들(213, 도 6), 발광제어회로(140)의 입력선들(215, 도 5), 데이터분배회로(160)로 데이터신호(DATA)를 전달하는 출력선(FL)들 및 제어신호(CLA 내지 CLI, 도 12a 및 도 12b)를 인가하는 신호선들, 테스트회로(170)로 제어신호(DC_GATE)를 인가하는 신호선 및 테스트신호(DC_R, DC_G, DC_B)를 인가하는 입력선들(221, 223, 225, 도 13)을 포함할 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA)과 구동회로영역(DCA) 사이에 서브구동회로(SC)들과 화소(PX)들을 연결하는 출력선(OL)들이 배치되는 출력선영역(OLA)을 더 포함할 수 있다. 출력선(OL)들은 제1스캔구동회로(120)의 제1출력선(OLs11)들 및 제2출력선(OLs12)들, 제2스캔구동회로(130)의 제1출력선(OLs21)들 및 제2출력선(OLs22)들, 발광제어회로(140)의 출력선(OLe)들, 데이터분배회로(160)의 제1 내지 제3출력선들(OLd1, OLd2, OLd3), 및 테스트회로(170)의 제1 내지 제3출력선들(OLt1, OLt2, OLt3)을 포함할 수 있다. 제1스캔구동회로(120)의 제1출력선(OLs11)들 및 제2출력선(OLs12)들 각각은 대응하는 행의 제1스캔선(SL1) 및 제2스캔선(SL2)에 전기적으로 연결될 수 있다. 제2스캔구동회로(130)의 제1출력선(OLs21)들 및 제2출력선(OLs22)들 각각은 대응하는 행의 제3스캔선(SL3) 및 제4스캔선(SL4)에 전기적으로 연결될 수 있다. 발광제어회로(140)의 출력선(OLe)들 각각은 대응하는 행의 발광제어선(EL)에 전기적으로 연결될 수 있다. 데이터분배회로(160)의 제1 내지 제3출력선들(OLd1, OLd2, OLd3) 각각은 대응하는 열의 데이터선(DL)에 전기적으로 연결될 수 있다. 테스트회로(170)의 제1 내지 제3출력선들(OLt1, OLt2, OLt3) 각각은 대응하는 열의 데이터선(DL)에 전기적으로 연결될 수 있다.
출력선영역(OLA)은 구동회로영역(DCA)에 인접한 제1출력선영역(OLA1)과 표시영역(DA)에 인접한 제2출력선영역(OLA2)을 포함할 수 있다. 출력선(OL)들 각각은 제1출력선영역(OLA1)에 배치된 제1부분(OLa)과 제2출력선영역(OLA2)에 배치된 제2부분(OLb)을 포함할 수 있다. 출력선(OL)들 각각의 제1부분(OLa)은 제1출력선영역(OLA1)에서 소정 방향으로 연장되고, 제1부분(OLa)으로부터 절곡된 제2부분(OLb)은 제2출력선영역(OLA2)에서 표시영역(DA)의 중심(O)을 향하여 연장될 수 있다. 즉, 출력선(OL)들의 제2부분(OLb)들 각각의 연장선들은 표시영역(DA)의 중심(O)으로 수렴할 수 있다. 출력선(OL)들의 제2부분(OLb)들은 기준선(Lref)에 대해 제4각도(*?*)로 기울어질 수 있다. 출력선(OL)들의 위치에 따라 제4각도()는 달라질 수 있다.
본 발명의 실시예는 구동회로들의 서브구동회로(SC)들에 연결된 출력선들이 제1출력선영역(OLA1)과 제2출력선영역(OLA2)의 경계에서 절곡되어 방향성을 갖도록 함으로써 서브구동회로(SC)와 화소(PX)의 출력선과의 연결 불가 영역이 발생하지 않도록 한다.
도 19에는 구동회로영역(DCA)에 일 열로 배열된 세 개의 서브구동회로들로서, 테스트회로(170)의 서브테스트회로(STU), 제1스캔구동회로(120)의 스테이지(SST1) 및 발광제어회로(140)의 스테이지(EST)가 예시적으로 도시되어 있다.
입력선영역(ILA)에는 복수의 입력선들이 배치될 수 있다. 도 19에는 도시의 편의상 하나의 입력선이 각 서브구동회로에 연결된 것으로 도시되어 있으나, 각 서브구동회로에는 복수의 입력선들이 연결될 수 있다. 예를 들어, 입력선영역(ILA)에는 제1스캔구동회로(120)의 스테이지(SST1)에 연결된 제1입력선들(IL1), 발광제어회로(140)의 스테이지(EST)에 연결된 제2입력선들(IL2) 및 테스트회로(170)의 서브테스트회로(STU)에 연결된 제3입력선들(IL3)이 소정 간격 이격 배치될 수 있다. 제1입력선들(IL1) 및 제2입력선들(IL2)은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다. 제3입력선들(IL3)은 서브테스트회로(STU)로 제어신호(DC_GATE) 및 테스트신호(DC_R, DC_G, DC_B)를 인가하는 복수의 신호선들을 포함할 수 있다.
출력선영역(OLA)에는 서브구동회로(SC)들과 제1 내지 제3화소들(PX1, PX2, PX3)을 연결하는 출력선(OL)들이 이격 배치될 수 있다. 출력선(OL)들은 서브구동회로(SC)들의 도전선(231)과 연결패드(235)에 의해 서브구동회로(SC)들에 연결될 수 있다. 출력선(OL)들 각각의 제1부분(OLa)은 서브구동회로(SC)들의 배치에 따라 서로 교차하지 않도록 이격되며 소정 방향으로 연장될 수 있다. 출력선(OL)들 각각의 제2부분(OLb)들은 제1출력선영역(OLA1)과 제2출력선영역(OLA2)의 경계에서 절곡되어 제2출력선영역(OLA2)에서 중심(O)을 향하여 연장될 수 있다.
도 19에서는 제1스캔구동회로(120)의 스테이지(SST1)의 도전선(237)으로부터 출력되는 스캔신호가 두 개의 출력선들로 분기되어 전달되고, 두 개의 출력선들은 각각 제1스캔선(SL1)과 제2스캔선(SL2)에 전기적으로 연결되는 예를 도시하고 있다.
한편, 구동회로영역(DCA)에는 표시영역(DA)의 가장자리를 따라 공통초기화전압선(CVIL)이 더 배치될 수 있다. 공통초기화전압선(CVIL)은 화소(PX)의 초기화전압선(VIL)으로 초기화전압(Vint)을 인가할 수 있다. 구동회로영역(DCA)에서 공통초기화전압선(CVIL)에 연결된 도전선(237)은 연결패드(235)에 의해 출력선(OL')과 연결되고, 출력선(OL')은 화소(PX)의 초기화전압선(VIL)과 전기적으로 연결될 수 있다. 공통초기화전압선(CVIL)과 연결된 출력선(OL')들 또한 타 출력선(OL)들과 마찬가지로 제1부분(OLa) 및 제2부분(OLb)을 포함하고, 출력선(OL')들 각각의 제2부분(OLb)의 연장선은 표시영역(DA)의 원점(O)을 지날 수 있다.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 표시장치의 표시패널을 보여주는 도면들이다.
도 20을 참조하면, 일 실시예에 따른 표시패널의 기판(100')은 일부가 원형인 비사각 형상일 수 있다. 기판(100')은 원형의 제1가장자리(E1)와 직선의 제2가장자리(E2)를 가질 수 있다. 표시영역(DA)은 전체적으로 원형일 수 있다. 표시영역(DA)을 둘러싸는 주변영역(PA)은 표시영역(DA)의 형상에 대응하는 형상을 갖는 영역과 표시영역(DA)의 형상과 다른 형상을 갖는 영역을 포함할 수 있다.
구동회로영역(DCA)은 원형의 제1구동회로영역(DCAa) 및 직선형의 제2구동회로영역(DCAb)을 포함할 수 있다. 제1구동회로영역(DCAa)은 표시영역(DA)의 형상에 대응하는 형상을 갖는 주변영역(PA)에 포함되고, 제2구동회로영역(DCAb)은 표시영역(DA)의 형상과 다른 형상을 갖는 주변영역(PA)에 포함될 수 있다. 즉, 표시영역(DA)은 원형이나, 구동회로영역(DCA)은 표시영역(DA)의 형상에 대응하는 형상을 갖는 영역과 표시영역(DA)의 형상과 다른 형상을 갖는 영역을 포함할 수 있다.
제1구동회로영역(DCAa)에 배열되는 서브구동회로(SC)들은 표시영역(DA)의 형상에 따라 기준선(Lref)에 대해 소정각도(α)로 기울어져 배치될 수 있다. 제2구동회로영역(DCAb)에 배열되는 서브구동회로(SC)들은 기준선(Lref)에 대해 90도로 배치될 수 있다. 제2구동회로영역(DCAb)이 위치하는 주변영역(PA)의 폭(W5)은 제1구동회로영역(DCAa)이 위치하는 주변영역(PA)의 폭(W4)보다 좁을 수 있다. 따라서, 표시장치의 주변영역, 즉 데드스페이스를 줄일 수 있다.
도 21에 도시된 바와 같이, 표시영역(DA)의 형상과 다른 형상을 갖는 주변영역(PA)은 표시영역(DA)의 형상에 대응하는 형상을 갖는 주변영역(PA)들 사이에 하나 이상 구비될 수 있다. 유사하게, 표시영역(DA)의 형상과 다른 형상을 갖는 제2구동회로영역(DCAb)은 제1구동회로영역(DCAa)들 사이에 둘 이상 구비될 수 있다. 제2구동회로영역(DCAb)들은 서브구동회로(SC)들이 기준선(Lref)에 대해 90도로 배치되는 적어도 하나의 제2구동회로영역(DCAb1)과 서브구동회로(SC)들이 기준선(Lref)에 대해 0도로 배치되는 적어도 하나의 제2구동회로영역(DCAb2)을 포함할 수 있다. 도 21에서 기판(100")은 원형의 제1가장자리(E1), 제3가장자리(E3) 및 제5가장자리(E5)와 직선형의 제2가장자리(E2), 제4가장자리(E4) 및 제6가장자리(E6)를 가질 수 있다. 표시영역(DA)은 전체적으로 원형이나, 구동회로영역(DCA)은 기판(100")의 형상에 따라 표시영역(DA)의 형상과 다른 형상을 갖는 영역을 일부 포함할 수 있다.
도 22는 본 발명의 다른 실시예에 따른 표시장치의 표시패널을 보여주는 도면이다.
도 22를 참조하면, 일 실시예에 따른 표시패널의 기판(100a)은 일부가 원형인 비사각 형상일 수 있다. 기판(100a)은 전체적으로 원형일 수 있다. 기판(100a)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 전체적으로 원 형상을 가지되, 일부가 직선 형상을 가질 수 있다.
도 22에서는 표시영역(DA)의 좌측 가장자리의 일부가 직선 형상을 가지고, 이에 따라 좌측의 주변영역(PA)과 우측의 주변영역(PA)의 형상 및 사이즈가 상이할 수 있다. 다른 실시예에서, 표시영역(DA)의 좌우상하 가장자리 중 일 측 가장자리의 일부가 직선 형상을 가질 수 있다.
직선 형상의 표시영역(DA)의 가장자리를 둘러싸는 주변영역(PA)의 폭(Wb)은 원 형상의 표시영역(DA)의 가장자리를 둘러싸는 주변영역(PA)의 폭(Wa)보다 클 수 있다. 직선 형상의 표시영역(DA)의 가장자리를 둘러싸는 주변영역(PA)에는 입력감지부재(예를 들어, 터치패널)의 구동을 위한 드라이버가 구비된 FPCB(flexible Printed circuit board)와 전기적으로 접속하는 패드들이 배치될 수 있다. 이러한 패드들이 배치되는 영역은 주변영역(PA)에 분산배치되는 서브구동회로(SC)들 사이의 일정 영역일 수 있다.
본 발명의 일 실시예에 따르면, 표시요소를 구동하는 화소회로가 실리콘 반도체로 구성된 제1박막트랜지스터 및 산화물 반도체로 구성된 제2박막트랜지스터를 포함하도록 구성함으로써, 소비 전력이 낮은 고해상도 표시장치를 제공할 수 있다.
또한 본 발명의 일 실시예에 따르면, 서로 다른 반도체로 구성된 박막트랜지스터들이 혼합된 화소를 구동하기 위한 서로 다른 신호를 출력하는 구동회로들을 주변영역에 일 열로 배치함으로써 주변영역의 면적을 감소시키고, 구동회로들을 좌우 주변영역에 대칭 배치시킬 수 있는 표시장치를 제공할 수 있다. 본 발명의 실시예들은 단일 반도체로 구성된 박막트랜지스터들을 포함하는 화소를 구동하기 위한 서로 다른 신호를 출력하는 구동회로들의 배치에도 적용될 수 있다.
또한 본 발명의 일 실시예에 따르면, 구동회로들과 화소들에 연결된 신호선들을 연결하는 출력선들을 방향성을 갖게 함으로써 구동회로들을 최적으로 배치할 수 있는 표시장치를 제공할 수 있다.
또한 본 발명의 일 실시예에 따르면, 표시영역을 둘러싸는 주변영역의 일부를 표시영역의 형상과 다른 형상으로 하여 구동회로들을 배치함으로써 주변영역의 면적이 감소된 표시장치를 제공할 수 있다. 표시영역을 마주하는 주변영역들은 일 실시예에서 상호 대칭일 수도 있고, 다른 실시예에서 비대칭일 수도 있으며, 어느 경우라도 주변영역들의 사이즈(폭)를 최소화하도록 구동회로들 및 집적회로칩이 주변영역에 적절히 배치될 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 비사각형의 표시영역에 배치된 복수의 화소들;
    상기 복수의 화소들로 제1신호를 출력하는 복수의 제1서브구동회로들을 포함하는 제1구동회로;
    상기 복수의 화소들로 제2신호를 출력하는 복수의 제2서브구동회로들을 포함하는 제2구동회로; 및
    상기 복수의 화소들로 제3신호를 출력하는 복수의 제3서브구동회로들을 포함하는 제3구동회로;를 포함하고,
    상기 표시영역 외측의 주변영역이 상기 표시영역을 사이에 두고 대칭인 제1주변영역과 제2주변영역을 포함하고,
    상기 제1주변영역에 상기 제1서브구동회로들과 상기 제2서브구동회로들이 일 열로 교대로 배치되고,
    상기 제2주변영역에 상기 제3서브구동회로들이 일 열로 배치되고,
    상기 제1주변영역에서 상기 제1서브구동회로들 중 하나가 배치된 영역의 사이즈와 상기 제2서브구동회로들 중 하나가 배치된 영역의 사이즈의 합이, 상기 표시영역을 사이에 두고 상기 제1주변영역에 대칭인 상기 제2주변영역에서 상기 제3서브구동회로들 중 하나가 배치된 영역의 사이즈와 동일한, 표시장치.
  2. 제1항에 있어서,
    상기 복수의 화소들 각각은, 실리콘 반도체를 포함하는 제1박막트랜지스터와 제2박막트랜지스터 및 산화물 반도체를 포함하는 제3박막트랜지스터를 포함하는, 표시장치.
  3. 제2항에 있어서,
    상기 제1서브구동회로들은 상기 제1박막트랜지스터의 게이트전극에 연결되고, 제1방향으로 연장된 제1신호선에 연결되고,
    상기 제2서브구동회로들은 상기 제2박막트랜지스터의 게이트전극에 연결되고, 상기 제1방향으로 연장된 제2신호선에 연결되고,
    상기 제3서브구동회로들은 상기 제3박막트랜지스터의 게이트전극에 연결되고, 상기 제1방향으로 연장된 제3신호선에 연결된, 표시장치.
  4. 제3항에 있어서,
    상기 복수의 화소들 각각은, 상기 제1방향에 교차하는 제2방향으로 연장된 제4신호선에 연결되고,
    상기 제4신호선들의 일 단으로 제4신호를 출력하는 복수의 제4서브구동회로들을 포함하는 제4구동회로; 및
    상기 제4신호선들의 타 단으로 제5신호를 출력하는 복수의 제5서브구동회로들을 포함하는 제5구동회로;를 더 포함하고,
    상기 제1주변영역과 상기 제2주변영역에 상기 제4서브구동회로들 및 상기 제5서브구동회로들이 분산 배치된, 표시장치.
  5. 제4항에 있어서,
    상기 제4서브구동회로들 및 상기 제5서브구동회로들은 상기 제1 내지 제3서브구동회로들 사이에 분산 배치된, 표시장치.
  6. 제4항에 있어서,
    상기 제4서브구동회로들 및 상기 제5서브구동회로들은 제1서브구동회로와 제2서브구동회로의 쌍들 사이에 배치된, 표시장치.
  7. 제4항에 있어서,
    상기 주변영역에 배치되고, 상기 제1 내지 제4신호선들과 상기 제1 내지 제5구동회로들을 연결하는 복수의 출력선들;을 더 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 복수의 출력선들 각각은 상기 표시영역의 중심을 향하는 방향으로 연장된 부분을 포함하는, 표시장치.
  9. 제1항에 있어서,
    상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는, 표시장치.
  10. 제1항에 있어서,
    상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역 및 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역을 포함하는, 표시장치.
  11. 제10항에 있어서,
    상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역의 폭이 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역의 폭보다 좁은, 표시장치.
  12. 비사각형의 표시영역에 제1방향으로 연장되며 배치된 복수의 신호선들;
    상기 표시영역 외측의 주변영역에 배치되고, 상기 신호선들로 신호를 출력하는 복수의 구동회로들; 및
    상기 주변영역에 배치되고, 상기 복수의 구동회로들과 상기 복수의 신호선들을 연결하는 복수의 출력선들;을 포함하고,
    상기 주변영역에 상기 복수의 구동회로들 각각에 포함된 복수의 서브구동회로들이 일 열로 배치되고,
    상기 복수의 출력선들 각각은 상기 표시영역의 중심을 향하는 방향으로 연장된 부분을 포함하고,
    상기 복수의 출력선들 각각의 상기 표시영역의 중심을 향하는 방향으로 연장된 부분의 가상의 연장선은 상기 표시영역의 중심을 지나는, 표시장치.
  13. 제12항에 있어서,
    상기 복수의 신호선들은, 복수의 제1신호선들, 복수의 제2신호선들 및 복수의 제3신호선들을 포함하고,
    상기 복수의 서브구동회로들은, 상기 제1신호선들로 제1신호를 출력하는 복수의 제1서브구동회로들과, 상기 제2신호선들로 제2신호를 출력하는 복수의 제2서브구동회로들과, 상기 제3신호선들로 제3신호를 출력하는 복수의 제3서브구동회로들을 포함하고,
    상기 주변영역이 상기 표시영역을 사이에 두고 대칭인 제1주변영역과 제2주변영역을 포함하고,
    상기 제1주변영역에 상기 제1서브구동회로들과 상기 제2서브구동회로들이 일 열로 교대로 배치되고,
    상기 제2주변영역에 상기 제3서브구동회로들이 일 열로 배치되고,
    상기 제1서브구동회로들 중 하나가 배치된 영역의 사이즈와 상기 제2서브구동회로들 중 하나가 배치된 영역의 사이즈의 합이 상기 제3서브구동회로들 중 하나가 배치된 영역의 사이즈와 동일한, 표시장치.
  14. 제13항에 있어서,
    상기 복수의 신호선들은, 상기 표시영역에 상기 제1방향과 교차하는 제2방향으로 연장되며 배치된 제4신호선들을 더 포함하고,
    상기 복수의 서브구동회로들은, 상기 제4신호선들의 일 단으로 제4신호를 출력하는 복수의 제4서브구동회로들 및 상기 제4신호선들의 타 단으로 제5신호를 출력하는 복수의 제5서브구동회로들을 더 포함하고,
    상기 제1주변영역과 상기 제2주변영역에 상기 제4서브구동회로들 및 상기 제5서브구동회로들이 분산 배치된, 표시장치.
  15. 제14항에 있어서,
    상기 제4서브구동회로들 및 상기 제5서브구동회로들은 상기 제1 내지 제3서브구동회로들 사이에 분산 배치된, 표시장치.
  16. 제14항에 있어서,
    상기 제4서브구동회로들 및 상기 제5서브구동회로들은 제1서브구동회로와 제2서브구동회로의 쌍들 사이에 배치된, 표시장치.
  17. 제12항에 있어서,
    상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는, 표시장치.
  18. 제12항에 있어서,
    상기 주변영역은 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역 및 상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역을 포함하는, 표시장치.
  19. 제18항에 있어서,
    상기 표시영역의 가장자리 형상과 상이한 형상을 갖는 영역의 폭이 상기 표시영역의 가장자리 형상에 대응하는 형상을 갖는 영역의 폭보다 좁은, 표시장치.
  20. 제10항에 있어서,
    상기 표시영역에 상기 복수의 신호선들에 연결된 복수의 화소들이 배치되고,
    상기 복수의 화소들 각각은, 실리콘 반도체를 포함하는 제1박막트랜지스터와 제2박막트랜지스터 및 산화물 반도체를 포함하는 제3박막트랜지스터를 포함하는, 표시장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230148233A1 (en) * 2020-08-07 2023-05-11 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display device
US11785814B2 (en) * 2020-08-31 2023-10-10 Chengdu Boe Optoelectronics Technology Co., Ltd. Display panel and display device
WO2022056901A1 (zh) * 2020-09-21 2022-03-24 京东方科技集团股份有限公司 显示基板、显示装置
US11711956B2 (en) * 2020-09-29 2023-07-25 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display apparatus
CN114241993B (zh) * 2021-12-31 2023-08-15 武汉天马微电子有限公司 驱动电路及其驱动方法、显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351107A1 (en) * 2015-06-01 2016-12-01 Apple Inc. Electronic Device Having Display With Curved Edges

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320682B2 (ja) 2006-07-20 2009-08-26 セイコーエプソン株式会社 表示装置、表示装置の駆動方法及び電子機器
US8023087B2 (en) 2006-08-23 2011-09-20 Hitachi Displays, Ltd. Display device having particular pixels and signal wiring internal circuits
US8638280B2 (en) * 2007-04-27 2014-01-28 Nlt Technologies, Ltd. Non-rectangular display apparatus
US9626900B2 (en) * 2007-10-23 2017-04-18 Japan Display Inc. Electro-optical device
US8462099B2 (en) * 2007-10-24 2013-06-11 Sharp Kabushiki Kaisha Display panel and display device
JP5532481B2 (ja) 2009-05-13 2014-06-25 Ｎｌｔテクノロジー株式会社 カラー画像表示方式、カラーフィルタ基板、カラー画素アレイ基板、画像表示装置及び電子機器
KR20140109261A (ko) 2013-03-05 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102276995B1 (ko) 2015-02-12 2021-07-21 삼성디스플레이 주식회사 비사각형 디스플레이
JP6130613B2 (ja) * 2015-03-10 2017-05-17 シャープ株式会社 表示装置
KR102429674B1 (ko) * 2015-10-22 2022-08-08 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
KR102512480B1 (ko) * 2015-11-30 2023-03-22 엘지디스플레이 주식회사 표시장치
KR102504129B1 (ko) * 2016-03-31 2023-02-28 삼성디스플레이 주식회사 표시 장치
KR20180030314A (ko) 2016-09-12 2018-03-22 삼성디스플레이 주식회사 표시 장치
KR102645930B1 (ko) 2016-09-29 2024-03-12 엘지디스플레이 주식회사 표시장치
KR102636515B1 (ko) * 2017-01-06 2024-02-15 삼성디스플레이 주식회사 유기발광 표시장치
KR20180096843A (ko) * 2017-02-20 2018-08-30 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
US11132953B2 (en) * 2018-03-19 2021-09-28 Sharp Kabushiki Kaisha Display device
WO2019187156A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス
CN110349547A (zh) * 2018-04-03 2019-10-18 群创光电股份有限公司 显示装置
CN208271481U (zh) * 2018-05-14 2018-12-21 昆山国显光电有限公司 异形显示屏及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351107A1 (en) * 2015-06-01 2016-12-01 Apple Inc. Electronic Device Having Display With Curved Edges

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