KR20210014263A - 표시 장치 - Google Patents

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윤일구
김병선
이지은
조승한
조준영
최민희
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Abstract

본 발명의 일 실시예는 비사각의 표시영역에 위치하는 복수의 화소회로들과, 제1방향을 따라 상기 표시영역을 지나고 복수의 화소회로들 중 제1화소회로에 전기적으로 연결된 제1신호선과, 제1방향을 따라 상기 표시영역을 지나는 제1전압선, 제1신호선 및 제1전압선의 단부들에 인접하게 배치되는 제1로드 보상 커패시터와, 표시영역의 외곽에 위치하는 테스트 회로와, 테스트 회로와 전기적으로 연결된 출력배선, 그리고 테스트 회로의 출력배선, 제1신호선, 및 제1로드 보상 커패시터의 전극을 전기적으로 연결하는 위치하는 접속부를 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 표시 장치, 보다 구체적으로 비사각의 표시 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 표시 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시장치가 소개되고 있다. 표시장치는 표시영역에 배치된 복수의 화소들 및 표시영역 주변에 배치되어 화소들을 구동하는 구동회로들을 포함한다. 최근에는 표시장치의 데드영역이 감소하고, 표시영역의 면적이 확대되고 있는 추세이며, 다양한 형상을 갖는 표시 장치에 대한 요구가 증가되고 있다.
본 발명의 실시예들은 비사각의 표시 장치를 제공한다.
본 발명의 일 실시예는 비사각의 표시영역에 위치하는 복수의 화소회로들;
제1방향을 따라 상기 표시영역을 지나고, 상기 복수의 화소회로들 중 제1화소회로에 전기적으로 연결된 제1신호선; 상기 제1방향을 따라 상기 표시영역을 지나는 제1전압선; 상기 제1신호선 및 상기 제1전압선의 단부들에 인접하게 배치되는, 제1로드 보상 커패시터; 상기 표시영역의 외곽에 위치하는 테스트 회로; 상기 테스트 회로와 전기적으로 연결된 출력배선; 및 상기 테스트 회로의 출력배선, 상기 제1신호선, 및 상기 제1로드 보상 커패시터의 전극을 전기적으로 연결하는 위치하는 접속부;를 포함하는, 표시 장치를 개시한다.
상기 접속부는 상기 제1화소회로 및 상기 제1로드 보상 커패시터 사이에 위치할 수 있다.
상기 제1로드 보상 커패시터는 서로 중첩하는 제1전극 및 제2전극을 포함하고, 상기 제1전극 및 상기 제2전극 중 어느 하나는 상기 접속부를 통해 상기 출력배선 및 상기 제1신호선과 전기적으로 연결될 수 있다.
상기 제1전극 및 상기 제2전극 중 다른 하나는 상기 제1전압선에 전기적으로 연결될 수 있다.
상기 제1로드 보상 커패시터는 상기 제1전극 및 상기 제2전극과 중첩하는 제3전극을 더 포함할 수 있다.
상기 제3전극은 상기 제1전압선에 전기적으로 연결될 수 있다.
상기 제1화소회로는, 제1반도체층, 및 상기 제1반도체층과 일부 중첩하는 제1게이트전극을 구비하는 제1박막트랜지스터; 상기 제1박막트랜지스터와 전기적으로 연결된 제1커패시터; 및상기 제1박막트랜지스터 상에 배치되며, 제2반도체층 및 상기 제2반도체층과 일부 중첩하는 제2게이트전극을 구비하는 제2박막트랜지스터;를 포함할 수 있다.
상기 제1반도체층 및 상기 제2반도체층 중 어느 하나는 실리콘 반도체를 포함하고, 다른 하나는 산화물 반도체를 포함할 수 있다.
상기 제1로드 보상 커패시터는 적어도 두 개의 전극을 포함하되, 상기 적어도 두 개의 전극 중 어느 하나는 상기 제1게이트전극 또는 상기 제2게이트전극과 동일한 물질을 포함하고, 다른 하나는 상기 제1커패시터에 구비된 전극과 동일한 물질을 포함할 수 있다.
상기 복수의 화소회로들은 상기 표시영역의 가장자리에서 계단식 배열을 가질 수 있다.
상기 제1방향을 따라 상기 표시영역을 지나고, 상기 제1화소회로와 다른 제2화소에 전기적으로 연결된 제2신호선; 및 상기 제2신호선의 단부에 인접하게 배치되고, 상기 제1로드 보상 커패시터 보다 커패시턴스가 작은 제2로드 보상 커패시터;를 더 포함할 수 있다.
상기 제2로드 보상 커패시터는, 상기 제1로드 보상 커패시터 보다 상기 제1방향을 따라 상기 표시영역의 중심을 지나는 제1가상선에 더 인접할 수 있다.
상기 표시영역은, 원형,타원형, 또는 커브진 다각형일 수 있다.
본 발명의 다른 실시예는 비사각의 표시영역에 위치하는 복수의 화소회로들; 제1방향을 따라 상기 표시영역을 지나는 제1신호선; 상기 제1신호선에 인접하게 배치되되, 표시영역의 외곽에 위치하고, 제1전극 및 제2전극을 포함하는 로드 보상 커패시터; 상기 제1신호선과 상기 로드 보상 커패시터 사이에 위치하며, 상기 제1신호선 및 상기 로드 보상 커패시터를 연결하는 접속부; 상기 표시영역의 외곽에 위치하는 테스트 회로; 및 상기 테스트 회로와 상기 접속부를 전기적으로 연결하는 출력배선;을 포함하는, 표시 장치를 개시한다.
상기 접속부는, 상기 로드 보상 커패시터의 제2전극과 상기 제1신호선 사이, 또는 상기 로드 보상 커패시터의 제2전극과 상기 출력배선 사이에 개재되는, 도전층을 포함할 수 있다.
상기 제1신호선과 인접하게 배치되며, 상기 표시영역을 지나는 제1전원선을 더 포함하고, 상기 로드 보상 커패시터의 상기 제1전극은 상기 제1전원선에 전기적으로 연결될 수 있다.
상기 로드 보상 커패시터는, 상기 제2전극을 사이에 두고 상기 제1전극의 반대편에 위치하는 제3전극을 더 포함할 수 있다.
상기 복수의 화소회로들 중 어느 하나는, 제1반도체층, 및 상기 제1반도체층과 일부 중첩하는 제1게이트전극을 구비하는 제1박막트랜지스터; 상기 제1박막트랜지스터와 전기적으로 연결된 제1커패시터; 및 제2반도체층 및 상기 제2반도체층과 일부 중첩하는 제2게이트전극을 구비하는 제2박막트랜지스터;를 포함할 수 있다.
상기 제2박막트랜지스터는 상기 제1박막트랜지스터와 다른 층 상에 위치할 수 있다.
상기 로드 보상 커패시터의 상기 제1전극 및 상기 제2전극은, 상기 제1게이트전극, 상기 제1커패시터의 전극들, 또는 상기 제2게이트전극 중 하나와 동일한 물질을 포함할 수 있다.
상기 제1반도체층 및 상기 제2반도체층은 서로 다른 물질을 포함할 수 있다. .
상기 제1반도체층은 실리콘 반도체를 포함하고, 상기 제2반도체는 산화물 반도체를 포함할 수 있다.
상기 복수의 화소회로들은 상기 표시영역의 가장자리 부근에서 계단식 배열을 갖도록 배치될 수 있다. .
상기 표시영역의 일 측에 배치된 패드를 더 포함하고, 상기 로드 보상 커패시터는, 상기 제1방향과 교차하는 제2방향을 따라 상기 표시영역의 중심을 지나는 가상선을 중심으로 상기 패드와 반대편에 위치할 수 있다.
상기 표시영역은, 원형 또는 타원형일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는 비사각의 표시영역의 형상에 따른 따른 로드 편차를 방지하거나 줄일 수 있으며, 표시장치의 공간을 충분히 활용할 수 있는 고품질의 표시 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도로서, 도 2의 IV-IV'선에 따른 단면에 해당할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시 장치에서 화소들에 포함된 화소회로들의 배치를 개략적으로 나타낸 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 표시 장치에서 화소회로들 및 로드 보상 커패시터를 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 확대한 평면도이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 따른 서브-테스트 회로를 개략적으로 보여주는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도이다.
도 9는 도 8의 IX- IX'선에 따른 단면도이다.
도 10은 도 8의 X- X'선에 따른 단면도이다.
도 11은 도 8의 XI- XI'선에 따른 단면도이다.
도 12는 도 8의 XII- XII'선에 따른 단면도이다.
도 13은 도 8의 XIII- XIII'선에 따른 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치에서 로드 매칭부들을 나타낸 평면도이다.
도 15는 본 발명의 일 실시예에 따른 로드 보상 커패시터들을 나타낸 단면도이다.
도 16은 도 15의 XVI 부분을 확대한 평면도이다.
도 17은 도 15의 XVII 부분을 확대한 평면도이다.
도 18은 도 15의 XVIII 부분을 확대한 평면도이다.
도 19는 도 15의 XIX 부분을 확대한 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 화소 어레이(AY)를 포함할 수 있다. 화소 어레이(AY)는 복수의 화소(PX)들을 포함할 수 있으며, 복수의 화소(PX)들은 소정의 규칙을 가지로 배열될 수 있다. 화소 어레이(AY)는 사용자에게 이미지를 표시할 수 있다.
복수의 화소(PX)들은 각각 신호선들과 전기적으로 연결될 수 있다. 각 화소(PX)에 연결된 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 데이터선(DL)은 제1방향으로 연장될 수 있다. 제1 내지 제4스캔선(SL1 내지 SL4) 및 발광제어선(EL)은 제2방향으로 연장될 수 있다.
전술한 신호선들은 표시영역(DA)의 외측에 배치된 구동회로들에 연결될 수 있다. 구동회로들은 제1스캔구동회로(120), 제2스캔구동회로(130), 발광제어회로(140) 및 데이터구동회로(150)를 포함할 수 있다.
제1스캔구동회로(120)는 복수의 스캔신호들을 출력할 수 있고, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 각각 제1스캔신호 및 제2스캔신호를 각 화소(PX)에 제공할 수 있다. 제2스캔구동회로(130)는 복수의 스캔신호들을 출력할 수 있고, 제3스캔선(SL3) 및 제4스캔선(SL4)을 통해 각각 제2스캔신호 및 제4스캔신호를 각 화소(PX)에 제공할 수 있다. 발광제어회로(140)는 발광제어신호를 출력할 수 있으며, 발광제어신호는 발광제어선(EL)을 통해 각 화소(PX)에 제공될 수 있다.
데이터구동회로(150)는 복수의 데이터신호들을 출력할 수 있고, 데이터선(DL)을 통해 데이터신호를 각 화소(PX)에 제공할 수 있다.
데이터분배회로(160)는 데이터구동회로(150)와 표시영역(DA) 사이에 구비될 수 있다. 데이터분배회로(160)는 데이터구동회로(150)로부터의 데이터신호를 데이터선(DL)으로 전달할 수 있다. 예컨대, 데이터분배회로(160)는 데이터구동회로(150)의 하나의 출력선(FL)을 통해 인가되는 데이터신호를 시분할하여 복수의 데이터선(DL)들로 분배할 수 있으며, 데이터분배회로(160)는 출력선(FL)들의 개수와 동일한 개수의 복수의 디멀티플렉서들을 포함할 수 있다. 데이터구동회로(150)를 포함하는 경우 표시영역(DA) 주변에서 신호선(예컨대 데이터선들)이 차지하는 공간을 감소시킬 수 있는 장점이 있다. 다른 실시예로, 데이터구동회로(150)와 표시영역(DA) 사이에는 데이터분배회로(160)가 생략될 수 있다.
테스트 회로(170)는 데이터선(DL)들에 테스트신호를 인가할 수 있다. 테스트 회로(170)는 복수의 스위칭요소, 예컨대 트랜지스터들을 포함할 수 있다. 테스트 회로(170)는 화소(PX)들이 정상적으로 동작하는지 여부를 확인하기 위한 테스트 신호를 인가할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시영역(DA)과 표시영역(DA)을 둘러싸는 외곽영역(PA)을 포함할 수 있다.
표시영역(DA)은 이미지가 표시되는 영역으로서, 이미지를 표시할 수 있는 복수의 화소(PX)들은 표시 장치(1)의 표시영역(DA)에 배치된다. 표시영역(DA)은 비사각 형태를 가질 수 있다. 예컨대, 표시영역(DA)은 원형, 타원형, 일부가 커브진 다각형과 같이 사각형을 제외한 다양한 형상을 가질 수 있다.
외곽영역(PA)은 복수의 화소(PX)들이 배치되지 않은 영역으로 이미지를 제공할 수 없기에 비표시영역에 해당하며, 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
외곽영역(PA)은 표시영역(DA)을 전체적으로 둘러싸는 제1외곽영역(PA1) 및 제1부분으로부터 일 방향을 향해 돌출된 제2외곽영역(PA2)을 포함할 수 있다. 제1외곽영역(PA1)은 비사각 형태를 갖는 표시영역(DA)의 가장자리를 따라 연장되며 소정의 폭을 갖는 고리형상을 가질 수 있다. 제2외곽영역(PA2)은 제1외곽영역(PA1)과 연결된 채 제1외곽영역(PA1)의 일 측에 위치할 수 있다. 제2외곽영역(PA2)은 벤딩되어 제1외곽영역(PA1)의 일부와 중첩될 수 있다.
도 2에 도시된 표시 장치(1)의 평면도는 표시 장치(1)에 구비된 기판(100)의 평면도일 수 있다. 예컨대, 기판(100)은 표시 장치(1)와 닮음인 형상을 가질 수 있다. 기판(100)은 표시 장치(1)의 표시영역(DA)과 대응되는 제1영역, 및 표시 장치(1)의 외곽영역(PA)과 대응되는 제2영역을 포함할 수 있다. 기판(100)의 제1영역은 표시영역(DA)에 대응하는 비사각의 형상이다. 예컨대, 기판(100)의 제1영역은 원형, 타원형, 일부가 커브진 다각형과 같이 사각형을 제외한 다양한 형상을 가질 수 있다. 기판(100)의 제2영역은 외곽영역(PA)과 대응되는 형상으로서, 제1외곽영역(PA1)과 대응되는 제2-1영역 및 제2외곽영역(PA2)과 대응되는 제2-2영역을 포함할 수 있다.
외곽영역(PA)에는 구동회로들이 배치될 수 있다. 구동회로들 중 일부는 표시영역(DA)을 적어도 부분적으로 둘러싸도록 배치될 수 있다. 이와 관련하여 도 2는 구동회로들이 배치되는 영역인 구동회로영역(DCR)이 외곽영역(PA) 중 제1외곽영역(PA1)에 위치하는 것을 도시하고 있다.
일 실시예로, 앞서 도 1을 참조하여 설명한 제1스캔구동회로(120), 제2스캔구동회로(130), 및 발광제어회로(140)는 구동회로영역(DCR)에 위치할 수 있다. 데이터분배회로(160) 및 테스트 회로(170)도 구동회로영역(DCR)에 위치할 수 있다. 제1스캔구동회로(120), 제2스캔구동회로(130), 발광제어회로(140), 및 데이터분배회로(160), 및 테스트 회로(170) 각각은 복수의 서브-회로들을 포함할 수 있으며, 복수의 서브-회로들은 외곽영역(PA), 예컨대 제1외곽영역(PA1)에 적절하게 배치될 수 있다. 제1외곽영역(PA1)은 복수의 영역을 포함할 수 있는데, 일 실시형태로, 도 2는 제1외곽영역(PA1)이 표시영역(DA)의 중심(C)을 지나고 제1방향으로 연장된 제1가상선(VL1), 및 표시영역(DA)의 중심(C)을 지나며 제2방향으로 연장된 제2가상선(VL2)으로 구획된 복수의 제1 내지 제4서브-외곽영역(SPA1-1, SPA1-2, SPA1-3, SPA1-4)을 포함하는 것을 도시하고 있다.
제1서브-외곽영역(SPA1-1)에는 제1스캔구동회로(120)의 서브-회로들, 발광제어회로(140)의 서브-회로들, 및 테스트 회로(170)의 서브-회로들이 배치될 수 있고, 제2서브-외곽영역(SPA1-2)에는 제1스캔구동회로(120)의 서브-회로들, 발광제어회로(140)의 서브-회로들, 및 데이터분배회로(160)의 서브-회로들이 배치될 수 있다. 제3서브-외곽영역(SPA1-3)에는 제2스캔구동회로(130)의 서브-회로들 및 테스트 회로(170)의 서브-회로들이 배치될 수 있다. 제4서브-외곽영역(SPA1-4)에는 제2스캔구동회로(130)의 서브-회로들 및 데이터분배회로(160)의 서브-회로들이 배치될 수 있다.
제2외곽영역(PA2)에는 데이터구동회로(150)가 배치될 수 있다. 일 실시예로, 도 2에 도시된 바와 같이 데이터구동회로(150)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 제2외곽영역(PA2)에 상에 직접 배치될 수 있다. 다른 실시예로, 데이터구동회로(150)는 COF(Chip On Film) 방식으로서, 별도의 연성 필름 상에 배치될 수 있다. 데이터구동회로(150)가 형성된 연성 필름은 외곽영역(PA)에 배치된 패드(PAD)에 접속될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소의 등가회로도이다.
도 3을 참조하면, 화소(PX)는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1커패시터(Cst), 제2커패시터(Cbt), 표시요소로서 유기발광다이오드(OLED), 및 이들에 연결된 신호선들(SL1, SL2, SL3, SL4, EL, DL), 초기화전압선(VIL) 및 전원전압선(PL)을 포함한다. 다른 실시예로서, 신호선들(SL1, SL2, SL3, SL4, EL, DL) 중 적어도 어느 하나, 초기화전압선(VIL) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)은 박막트랜지스터로 구현될 수 있다. 도 3에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
신호선들은 복수의 데이터선(DL)들, 복수의 제1스캔선(SL1)들, 복수의 제2스캔선(SL2)들, 복수의 제3스캔선(SL3)들, 복수의 제4스캔선(SL4)들 및 복수의 발광제어선(EL)들을 포함할 수 있다. 일 실시예로서, 제2스캔선(SL2)은 제1스캔선(SL1)과 연결될 수 있고, 이 경우 제1스캔신호(GP1)는 제2스캔신호(GP2)일 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하고, 초기화전압선(VIL)은 제1트랜지스터(T1) 및 유기발광다이오드(OLED)를 초기화하는 초기화전압(Vint)을 화소(PX)로 전달한다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL) 및 초기화전압선(VIL)은 일 방향으로 연장되며 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 다른 방향으로 연장되며 상호 이격 배치될 수 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
제2트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GP1)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(GN2)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제3스캔선(SL3) 및 초기화전압선(VIL)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GNI)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)는 제2스캔선(SL2) 및 초기화전압선(VIL)에 연결되며, 제2스캔선(LS2)을 통해 전달받은 제2스캔신호(GP2)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(Vint)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 전원전압선(PL)에 연결된다. 제1커패시터(Cst)는 스토리지 커패시터이다. 제1커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1전극(CE1)에 연결된다. 제2커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(GP1)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 전술한 트랜지스터들 및 커패시터들을 포함하는 화소회로(PC)에 전기적으로 연결된다. 유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(GN1)가 공급되면, 제3스캔신호(GN1)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 제1트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1), 제2스캔선(SL2) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(GP1), 제2스캔신호(GP2) 및 제4스캔신호(GN2)가 공급되면, 제1스캔신호(GP1), 제2스캔신호(GP2) 및 제4스캔신호(GN2)에 대응하여 제2트랜지스터(T2), 제7트랜지스터(T7), 제3트랜지스터(T3)가 턴-온된다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가된다. 턴-온된 제7트랜지스터(T7)에 의해 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 유기발광다이오드(OLED)가 초기화된다. 제1커패시터(Cst)의 양단에는 제1구동전압(ELVDD)과 보상전압이 인가되고, 제1커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(EM)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1구동전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 표시장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 형성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도로서, 도 2의 IV-IV'선에 따른 단면에 해당할 수 있다.
도 4를 참조하면, 일 실시예에 따른 표시장치는 기판(100), 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 제1커패시터(Cst) 및 제2커패시터(Cbt)를 포함할 수 있다. 제1박막트랜지스터(TFT1)는 앞서 도 3을 참조하여 설명한 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 또는 제7트랜지스터(T7)일 수 있다. 제2박막트랜지스터(TFT2)는 도 3의 제3트랜지스터(T3) 또는 제4트랜지스터(T4)일 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 적층 구조를 가지거나, 유기물/무기물/유기물/무기물의 적층 구조를 가질 수 있다.
버퍼층(110)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(110)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있다.
버퍼층(110) 상에는 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1)의 제1반도체층(AS)이 배치될 수 있다. 제1반도체층(AS)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 소스영역(S1) 및 드레인영역(D1)과 이들 사이에 배치된 채널영역(C1)을 포함할 수 있다. 소스영역(S1) 및 드레인영역(D1)은 각각 제1박막트랜지스터(TFT1)의 소스전극 및 드레인전극에 대응될 수 있다. 다른 실시예로서, 소스영역(S1) 및 드레인영역(D1)은 그 위치가 서로 바뀔 수 있다.
제1반도체층(AS) 상에는 제1박막트랜지스터(TFT1)의 게이트전극(GE1)이 배치되고, 제1반도체층(AS)과 게이트전극(GE1)의 사이에는 제1절연층(111)이 배치될 수 있다. 제1절연층(111)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1절연층(111)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물 등을 포함할 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1)은 제1반도체층(AS)의 채널영역(C1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일 층 상에 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3)이 배치될 수 있다. 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3)은 제1박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일한 물질을 포함할 수 있다.
제1박막트랜지스터(TFT1)의 게이트전극(GE1), 제1커패시터(Cst)의 제1전극(CE1) 및 제2커패시터(Cbt)의 제3전극(CE3) 상에 제2절연층(112)이 배치될 수 있다. 제2절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2절연층(112)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물 등을 포함할 수 있다.
제2절연층(112) 상에는 제1커패시터(Cst)의 제1전극(CE1)과 중첩되도록 제1커패시터(Cst)의 제2전극(CE2)이 배치될 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다.
제1커패시터(Cst)의 제2전극(CE2) 상에는 제3절연층(113)이 배치될 수 있다. 제3절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3절연층(113)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물 등을 포함할 수 있다.
도 4에서는 제1커패시터(Cst)가 제1박막트랜지스터(TFT1)와 이격 배치되어 있으나, 다른 실시예에서 제1커패시터(Cst)가 제1박막트랜지스터(TFT1)와 중첩하게 배치될 수 있다. 예를 들어, 제1박막트랜지스터(TFT1)가 앞서 도 3을 참조하여 설명한 구동 트랜지스터(예, 도 3의 제1트랜지스터)인 경우, 제1박막트랜지스터(TFT1)의 게이트전극(GE1) 상에 게이트전극(GE1)에 중첩하는 제2전극(CE2)이 배치될 수 있다. 이 경우 제1박막트랜지스터(TFT1)의 게이트전극(GE1)은 게이트전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
제3절연층(113) 상에는 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)의 제2반도체층(AO)이 배치될 수 있다. 제2반도체층(AO)은 도전성을 가지며 서로 이격되어 있는 소스영역(S2)과 드레인영역(D2), 및 소스영역(S2)과 드레인영역(D2) 사이에 배치된 채널영역(C2)을 포함할 수 있다. 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 예를 들어, 제2반도체층(AO)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 제2반도체층(AO)의 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체의 캐리어 농도를 조절하여 도전화하여 형성될 수 있다. 예를 들어, 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제2박막트랜지스터(TFT2)는 이중 게이트 전극을 구비할 수 있다. 예컨대, 제2박막트랜지스터(TFT2)의 제2반도체층(AO) 하부에는 제1게이트전극(GEa)이 배치되고, 제2박막트랜지스터(TFT2)의 제2반도체층(AO) 상부에는 제2게이트전극(GEb)이 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제1게이트전극(GEa)과 제2반도체층(AO) 사이에 제3절연층(113)이 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제1게이트전극(GEa)은 제1커패시터(Cst)의 제2전극(CE2)과 동일 층 상에 위치하고, 제1커패시터(Cst)의 제2전극(CE2)과 동일한 물질로 형성될 수 있다. 제1게이트전극(GEa)은 제2반도체층(AO)의 채널영역(C2)에 중첩할 수 있다.
제2박막트랜지스터(TFT2)의 제2반도체층(AO)과 제2게이트전극(GEb) 사이에는 제4절연층(114)이 배치될 수 있다. 제2게이트전극(GEb)은 제2반도체층(AO)의 채널영역(C2)에 중첩할 수 있다. 제4절연층(114)은 제2게이트전극(GEb)과 동일 마스크 공정을 통해 형성될 수 있으며, 이 경우, 제4절연층(114)은 제2게이트전극(GEb)과 실질적으로 동일한 형상으로 형성될 수 있다.
제4절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제4절연층(114)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물 등을 포함할 수 있다. 제2게이트전극(GEb)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다.
제3절연층(113) 상에는 제2커패시터(Cbt)의 제4전극(CE4)이 제3전극(CE3)과 중첩하게 배치될 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제2커패시터(Cbt)의 제4전극(CE4)은 제2박막트랜지스터(TFT2)의 제2반도체층(AO)으로부터 연장되어 제3전극(CE3)에 중첩하는 부분일 수 있다. 제3전극(CE3) 및 제4전극(CE4) 사이에는 제2절연층(112) 및 제3절연층(113)이 배치될 수 있다.
제5절연층(115)은 제2박막트랜지스터(TFT2)를 커버할 수 있다. 제5절연층(115)은 제2게이트전극(GEb) 상부에 배치되고, 제5절연층(115) 상에는 전원전압선(PL) 및 제1연결전극(167)이 배치될 수 있다.
제5절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제5절연층(115)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물 등을 포함할 수 있다.
전원전압선(PL) 및 제1연결전극(167)은 비교적 도전성이 높은 물질로 구비될 수 있다. 전원전압선(PL) 및 제1연결전극(167)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 전원전압선(PL) 및 제1연결전극(167)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중 층의 적층 구조를 가질 수 있다.
제1연결전극(167)은 콘택홀(H1)을 통해 제1반도체층(AS)과 연결될 수 있다. 콘택홀(H1)은 제1절연층(111), 제2절연층(112), 제3절연층(113) 및 제5절연층(115)을 관통하며, 제1반도체층(AS)의 일부를 노출시킬 수 있다. 제1연결전극(167)의 일부는 콘택홀(H1)을 통해 제1반도체층(AS)과 전기적으로 연결될 수 있다.
전원전압선(PL) 및 제1연결전극(167) 상에는 평탄화층인 제6절연층(116)이 배치될 수 있다. 제6절연층(116)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제6절연층(116)은 무기물을 포함할 수 있다. 제6절연층(116)은 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)를 덮는 보호막 역할을 하며, 제6절연층(116)의 상부는 평탄할 수 있다. 제6절연층(116)은 단층 또는 다층으로 구비될 수 있다.
제6절연층(116) 상에는 데이터선(DL) 및 제2연결전극(177)이 배치될 수 있다. 데이터선(DL)은 전원전압선(PL)과 일부 중첩되어 배치될 수 있다. 제2연결전극(177)은 제6절연층(116)에 정의된 콘택홀(H2)을 통해 제1연결전극(167)과 연결될 수 있다. 데이터선(DL) 및 제2연결전극(177)은 금속, 전도성 산화물 등 도전성 물질로 구비될 수 있다. 예를 들어, 데이터선(DL) 및 제2연결전극(177)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 전술한 물질을 포함하는 단층 또는 다층을 포함할 수 있다. 일 실시예로, 데이터선(DL) 및 제2연결전극(177)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중 층의 적층 구조를 가질 수 있다. 데이터선(DL) 및 제2연결전극(177) 상부에 제7절연층(117)이 배치될 수 있다.
제7절연층(117) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 포함할 수 있다.
화소전극(310)은 제7절연층(117)에 정의된 콘택홀(H2)을 통해 제2연결전극(177)에 연결되고, 제2연결전극(177) 및 제1연결전극(167)에 의해 제1박막트랜지스터(TFT1)에 연결될 수 있다.
제7절연층(117) 상부에 화소정의막으로서, 제8절연층(118)이 배치될 수 있다. 제8절연층(118)은 각 화소들에 대응하는 개구, 즉 화소전극(310)의 일부가 노출되도록 하는 개구(OP)를 가짐으로써 화소의 발과영역을 정의하는 역할을 할 수 있다. 또한, 제8절연층(118)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 제8절연층(118)은 예를 들어, 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소전극(310)은 제7절연층(117) 상에 배치되며, 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 발광층을 포함한다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 수 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 일 실시예로, 중간층(320)은 발광층의 아래에 배치된 제1기능층 및/또는 발광층의 위에 배치된 제2기능층을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 복수의 화소전극(310)들을 커버하도록 일체로 형성되거나, 복수의 화소전극(310)들 각각에 대응하도록 패터닝될 수 있다
제1기능층은 단층 또는 다층일 수 있다. 예컨대 제1기능층이 고분자 물질로 형성되는 경우, 제1기능층은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1기능층이 저분자 물질로 형성되는 경우, 제1기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2기능층은 선택적(optional)으로 구비될 수 있다. 예컨대, 제1기능층과 발광층을 고분자 물질로 형성하는 경우, 유기발광다이오드의 특성이 우수해지도록 하기 위해, 제2기능층을 형성하는 것이 바람직하다. 제2기능층은 단층 또는 다층일 수 있다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 마주보도록 배치된다. 대향전극(330)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(330)은 중간층(320)과 제8절연층(118)의 상부에 배치될 수 있다. 대향전극(330)은 표시영역(DA)에서 복수의 유기발광다이오드(OLED)들에 있어 일체(一體)로 형성되어 복수의 화소전극(310)들에 대향하는 공통전극일 수 있다.
유기발광다이오드(OLED) 상부에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 순차적으로 적층된 구조를 포함할 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 표시영역(DA) 외측에서 기판(100)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
제8절연층(118) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시 장치의 화소들에 포함된 화소회로들의 배치를 개략적으로 나타낸 평면도이고, 도 5b는 본 발명의 일 실시예에 따른 표시 장치에서 화소회로들 및 로드 보상 커패시터를 나타낸 평면도이다.
기판(100) 상에 복수의 화소들이 배치되되, 복수의 화소들은 비사각 형태의 이미지 면을 정의할 수 있다. 표시영역(DA)에 배치된 화소들 각각에 구비된 복수의 유기발광다이오드들에서 방출되는 빛에 의해 표시된 이미지는 비사각 형태의 이미지 면, 예컨대 원형의 이미지 면일 수 있다.
표시영역(DA)에 배치된 화소들 각각은 유기발광다이오드를 포함하되, 각 유기발광다이오드는 앞서 도 3을 참조하여 설명한 바와 같이 화소회로(PC)에 전기적으로 연결될 수 있다. 화소회로(PC)들은 유기발광다이오드들과 마찬가지로 표시영역(DA)에 배치될 수 있다. 예컨대, 각 화소마다 구비되는 복수의 화소회로(PC)들은 제1방향 및 제2방향을 따라 반복적으로 배열될 수 있다.
표시영역(DA)이 비사각 형태이므로, 복수의 화소회로(PC)들은 표시영역(DA)의 가장자리를 따라 계단식 배열(stepwise configuration)을 가질 수 있다. 이와 관련하여 도 5a는 복수의 화소회로(PC)들이 계단식으로 배열된 구조를 도시하되, 도 5a에 도시된 네모박스 하나는 화소회로그룹(PC-U)으로서 세 개의 화소회로(PC)를 포함할 수 있다. 편의상, 도 5a는 하나의 화소회로그룹(PC-U)이 3개의 화소회로(PC)들에 해당하는 것으로 도시하고 있으나, 다른 실시예로서 하나의 화소회로그룹(PC-U)은 2개의 화소회로(PC)들에 해당하거나, 1개의 화소회로(PC)에 해당할 수 있는 것과 같이 다양하게 변경될 수 있다. 이하에서는, 하나의 화소회로그룹(PC-U)이 3개의 화소회로(PC)들을 구비하는 경우로 설명하며, 편의상 3개의 화소회로(PC)들을 각각 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)라고 한다.
기판(100)에 배치된 복수의 화소회로그룹(PC-U)들은 제1방향을 따라 열(column)을 이룰 수 있다. 유사하게, 화소회로(PC)들도 제1방향을 따라 열(column)을 이룰 수 있다. 예컨대, 도 5b에 도시된 바와 같이, 제1방향을 따라 배열된 복수의 화소회로그룹(PC-U)들은 하나의 열(PUCL, 이하 회로그룹의 열)을 이룰 수 있다. 앞서 도 5a의 확대도와 같이 화소회로그룹(PC-U)이 세 개의 화소회로(PC)들을 포함하는 경우, 하나의 회로그룹의 열(PUCL)은 제1방향으로 배열된 화소회로(PC)들의 열(이하, PCCL, 이하 화소회로 열이라 함)을 세 개 포함하는 것으로 볼 수 있다. 이와 같이, 표시영역(DA)에는 제1방향으로 연장된 화소회로(PC)들의 열(PCCL)이 복수 개 배치될 수 있다.
표시영역(DA)이 비사각 형태이므로, 표시영역(DA)에 위치하는 화소회로 열(PCCL)들의 길이는 서로 다를 수 있다. 표시영역(DA)의 중심(C)을 지나는 제1가상선(VL1)에 인접하게 배치된 하나의 화소회로 열(PCCL)에 구비된 화소회로(PC)들의 개수는, 제2방향을 따라 제1가상선(VL1)으로부터 멀리 배치된 다른 하나의 화소회로 열(PCCL)에 구비된 화소회로(PC)들의 개수보다 많다.
본 발명의 비교예로서, 단순한 사각형의 표시영역에 화소회로들이 배치되는 경우, 하나의 화소회로 열에 구비된 화소회로들의 개수는 일정하고, 해당 화소회로들에 신호 또는 전압을 제공하는 선들의 길이도 일정할 수 있다. 따라서, 각각의 화소회로 열에 걸리는 로드(load)는 일정할 수 있다. 그러나, 도 5a 및 도 5b에 도시된 바와 같이 비사각의 표시영역(DA)에 배치된 화소회로 열들 각각에 구비된 화소회로(PC)의 개수는 화소회로 열의 위치에 따라 다르고, 각 화소회로 열에 신호 또는 전압을 제공하는 선들의 길이도 다르므로, 각각의 화소회로 열에 걸리는 로드가 일정하지 않을 수 있다. 예컨대, 각 화소회로 열을 따라 연장된 데이터선 및/또는 구동전압선은 그 길이가 위치 별로 상이하므로 데이터선 및/또는 구동전압선에 걸리는 로드가 일정하지 않을 수 있으며, 이와 같은 로드 편차는 이미지의 품질이 저하시킬 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 도 5b에 도시된 바와 같이 로드 매칭부(CLM)를 각 회로그룹의 열(PUCL) 마다 배치할 수 있으며, 따라서 전술한 문제를 방지할 수 있다.
로드 매칭부(CLM)는 예컨대, 로드 보상 커패시터(Clm)들을 포함할 수 있다. 앞서 설명한 바와 같이 각 회로그룹의 열(PUCL)이 세 개의 화소회로의 열(PCCL)을 포함할 수 있으며, 이 경우 도 5B의 또 다른 확대도에 도시된 바와 같이 로드 매칭부(CLM)는 각 화소회로의 열(PCCL)에 대응하는 세 개의 로드 보상 커패시터(Clm)를 포함하는 것을 도시한다. 로드 보상 커패시터(Clm)는 각 화소회로의 열(PCCL)에 대응하여 전술한 로드 편차를 보상할 수 있다.
로드 보상 커패시터(Clm)들, 예컨대 로드 매칭부(CLM)는 제2방향을 따라 표시영역(DA)의 중심(C)을 지나는 제2가상선(VL2)을 중심으로 패드(PAD)의 반대편에 위치할 수 있다.
로드 매칭부(CLM), 예컨대 로드 보상 커패시터(Clm)들은 위치 별로 크기 또는/및 면적이 서로 다르다. 예컨대, 제1가상선(VL1)에 인접한 회로그룹의 열(PUCL)에 대응하는 로드 매칭부(CLM)의 로드 보상 커패시터(Clm)의 크기 또는/및 면적은, 제2방향을 따라 제1가상선(VL1)에서 멀리 배치된 회로그룹의 열(PUCL)에 대응하는 로드 매칭부(CLM)의 로드 보상 커패시터(Clm)의 크기 또는/및 면적 보다 작다. 예컨대, 제1가상선(VL1)에 인접한 화소회로 열(PCCL)과 대응하는 로드 보상 커패시터(Clm)의 커패시턴스는, 제2방향을 따라 제1가상선(VL1)에서 멀리 배치된 화소회로 열(PCCL)에 대응하는 로드 보상 커패시터(Clm)의 커패시턴스 보다 작을 수 있다. 회로그룹의 열(PUCL)이 제1가상선(VL1)에서 멀어질수록 해당하는 화소회로 열(PCCL)에 구비된 화소회로(PC)들의 개수는 작아지므로, 로드 매칭부(CLM)에 구비된 로드 보상 커패시터(Clm)의 크기 또는/및 면적은 제1가상선(VL1)에서 멀어질수록 증가할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 확대한 평면도이다.
도 6을 참조하면, 외곽영역(PA)에는 테스트 회로(170, 도 1)의 서브-회로부인 서브-테스트 회로(170S)들이 배치될 수 있다. 서브-테스트 회로(170S)들은 상호 이격되어 배치될 수 있으며, 이웃하는 서브-테스트 회로(170S)들 사이에는 구동회로의 서브-회로부(들)이 배치될 수 있다. 이와 관련하여 도 6은 이웃한 서브-테스트 회로(170S)들 사이에는 서브-발광제어회로(140S) 및 서브-제1스캔구동회로(120S)가 배치된 것을 도시하나, 다른 실시예에서, 서브-테스트 회로(170S)들의 위치 별로 이웃한 서브-테스트 회로(170S) 사이에는 서브-발광제어회로 및 서브-제2스캔구동회로가 배치될 수 있다.
구동회로영역(DCR)의 외측인 입력배선영역(ILR)에는 서브-테스트 회로(170S)에 연결된 제1입력배선그룹(IL1)이 배치될 수 있다. 제1입력배선그룹(IL1)은 하나 또는 그 이상의 입력신호선을 포함할 수 있다. 일 실시예로 제1입력배선그룹(IL1)은 서브-테스트 회로(170S)에 제어신호 및 테스트신호를 인가하는 복수의 입력신호선들을 포함할 수 있다.
각 서브-테스트 회로(170S)는 제1입력배선그룹(IL1)을 통해 전달받은 제어신호에 따라 동작하며, 제1입력배선그룹(IL1)을 통해 전달받은 테스트신호를 화소회로의 신호선(예, 데이터선) 및 로드 보상 커패시터의 전극에 출력할 수 있다. 일 실시예로, 도 6에 도시된 바와 같이 각 서브-테스트 회로(170S)는 제1 내지 제3출력배선(WL1, WL2, WL3)을 통해 각각 제1 내지 제3화소회로(PC1, PC2, PC3)의 각 신호선 및 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)의 각 전극에 출력할 수 있다. 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 각각 제1 내지 제3화소회로(PC1, PC2, PC3)에 대응하여 위치할 수 있다.
서브-테스트 회로(170S)는 출력배선영역(OLR)에 배치된 제1출력배선(WL1)을 통해 제1접속부(210)에 전기적으로 연결되며, 제1접속부(210)는 제1화소, 예컨대 적색 화소(PXr)에 대응하는 제1화소회로(PC1)의 데이터선(DL) 및 제1로드 보상 커패시터(Clm1)에 연결될 수 있다. 마찬가지로, 서브-테스트 회로(170S)는 제2출력배선(WL2)을 통해 제2접속부(220)에 전기적으로 연결되며, 제2접속부(220)는 제2화소, 예컨대 녹색 화소(PXg)의 제2화소회로(PC2)의 신호선 및 제2로드 보상 커패시터(Clm2)에 연결될 수 있다. 서브-테스트 회로(170S)는 제3출력배선(WL3)을 통해 제3접속부(230)에 전기적으로 연결되며, 제3접속부(230)는 제3화소, 예컨대 청색 화소(PXb)의 제3화소회로(PC3)의 신호선 및 제3로드 보상 커패시터(Clm3)에 연결될 수 있다. 제1접속부(210), 제2접속부(220), 및 제3접속부(230) 각각은 제1 내지 제3화소회로(PC1, PC2, PC3) 중 해당하는 화소회로 및 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3) 중 해당하는 로드 보상 커패시터 사이에 위치할 수 있다.
구동회로영역(DCR)의 외측인 입력배선영역(ILR)에는 서브-제1스캔구동회로(120S) 및 서브-발광제어회로(140S)에 각각 연결된 제2입력배선그룹(IL2) 및 제3입력배선그룹(IL3)이 배치될 수 있다. 제2입력배선그룹(IL2) 및 제3입력배선그룹(IL3)은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다.
각 서브-제1스캔구동회로(120S)는 출력배선영역(OLR)에 배치된 배선을 통해 각 화소회로(PC)에 스캔신호를 출력할 수 있으며, 일 실시예로 도 6은 서브-제1스캔구동회로(120S)에서 출력되는 스캔신호가 두 개의 출력선, 예컨대 분기된 제1 및 제2출력선(L1, L2)을 통해 제2방향을 따라 배열된 제1 내지 제3화소회로(PC1, PC2, PC3)들에 전달되는 것을 도시한다. 각 서브-발광제어회로(140S)는 출력배선영역(OLR)에 배치된 제3출력선(L3)을 통해 각 화소회로(PC)에 발광제어신호를 출력할 수 있다.
구동회로영역(DCR)에는 공통초기화전압선(CVIL)이 배치될 수 있다. 공통초기화전압선(CVIL)에서 제공하는 초기화 전압은 출력배선영역(OLR)에 배치된 제4출력선(L4)을 통해 각 화소회로(PC)에 제공될 수 있다.
출력배선영역(OLR)에 배치된 배선들은 출력배선영역(OLR)에서 절곡된 형상을 가질 수 있다. 이와 관련하여, 도 6은 제1 내지 제3출력배선(WL1, WL2, WL3), 그리고 제1 내지 제4출력선(L1, L2, L3, L4)이 출력배선영역(OLR)에서 절곡된 형상을 도시한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치에 구비된 하나의 서브-테스트 회로와 화소회로 및 로드 보상 커패시터의 전기적 연결을 개략적으로 보여주는 회로도이다.
도 6 및 도 7a를 참조하면, 서브-테스트 회로(170S)는 제1입력배선그룹(IL1)의 제4입력신호선(IL1-4)을 통해 전달받은 제어신호(DC_GATE)에 따라 동작하는 스위치(SW)들을 포함할 수 있다. 스위치(SW)는 박막트랜지스터를 포함할 수 있다.
각 스위치(SW)는 제어신호(DC_GATE)에 의해 턴온되며, 서브-테스트 회로(170S)로 인가된 테스트신호(DC_R, DC_G, DC_B)들 각각을 제1 내지 제3화소회로(PC1, PC2, PC3) 중 해당하는 화소회로의 데이터선(DL) 및 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3) 중 해당하는 로드 보상 커패시터 중 해당하는 로드 보상 커패시터의 전극에 제공할 수 있다.
예컨대, 서브-테스트 회로(170S)의 어느 하나의 스위치(SW)는 제어신호(DC_GATE)에 의해 턴온되어 제1출력배선(WL1)을 통해 제1입력신호선(IL1-1)으로부터 인가된 테스트신호(DC_R)를 제1노드(N1)에 출력할 수 있다. 테스트신호(DC_R)는 제1노드(N1)에 접속된 적색 화소(PXr)에 구비된 제1화소회로(PC1)의 데이터선(DL) 및 제1로드 보상 커패시터(Clm1)의 전극에 각각 제공된다. 유사하게, 서브-테스트 회로(170S)의 다른 하나의 스위치(SW)는 제어신호(DC_GATE)에 의해 턴온되어 제2출력배선(WL2)을 통해 제2입력신호선(IL1-2)으로부터 인가된 테스트신호(DC_G)를 제2노드(N2)에 출력하고, 테스트신호(DC_G)는 제2노드(N2)에 접속된 녹색 화소(PXg)에 구비된 제2화소회로(PC2)의 데이터선(DL) 및 제2로드 보상 커패시터(Clm2)의 전극에 각각 제공된다. 서브-테스트 회로(170S)의 또 다른 하나의 스위치(SW)는 제어신호(DC_GATE)에 의해 턴온되어 제3출력배선(WL3)을 통해 제3입력신호선(IL1-3)으로부터 인가된 테스트신호(DC_B)를 제3노드(N3)에 출력하고, 테스트신호(DC_B)는 제3노드(N3)에 접속된 청색 화소(PXb)에 해당하는 제3화소회로(PC3)의 데이터선(DL) 및 제3로드 보상 커패시터(Clm3)의 전극에 각각 제공될 수 있다.
제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3) 각각의 다른 전극은 정전압, 예컨대 제1전원전압(ELVDD)의 레벨을 가질 수 있다.
도 7a는 각각의 노드에 접속된 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)가 하나의 커패시터를 구비하는 것을 도시하나, 다른 실시예로서, 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 병렬 연결된 복수의 서브-커패시터를 포함할 수 있다. 일 실시예로, 도 7b는 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)가 각각 병렬 연결된 2개의 서브-커패시터를 포함하는 것을 도시한다. 병렬 연결된 서브-커패시터들을 포함하는 경우, 비교적 좁은 영역에 제1 내지 제3로드 보상 커패시터(Clm1, , Clm2, Clm3)를 배치하더라도 충분한 커패시턴스를 확보할 수 있으므로, 로드 편차를 충분히 보상할 수 있으며, 외곽영역의 면적을 줄일 수 있다.
도 6 및 도 7a 내지 도 7b, 그리고 후술하는 실시예에서, 하나의 서브-테스트 회로(170S)는 3개의 스위치(SW)를 구비하여, 각 스위치(SW)가 적색 화소(PXr)에 대응하는 제1화소회로(PC1), 녹색 화소(PXg)에 대응하는 제2화소회로(PC2), 또는 청색 화소(PXb)에 대응하는 제3화소회로(PC3)에 전기적으로 연결되는 것을 나타내고 있다. 이 경우, 적색, 녹색 및 청색 화소가 하나의 단위를 이룰 수 있다. 다른 실시예로, 적색과 녹색 화소들 하나의 단위를 이루고, 녹색과 청색 화소들이 하나의 단위를 이룰 수 있다. 각 서브-테스트 회로(170S)는 화소회로들의 배치 구도 등에 따라 2개의 스위치를 구비하거나 4개의 스위치를 구비할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도이고, 도 9는 도 8의 IX- IX'선에 따른 단면도이며, 도 10은 도 8의 X- X'선에 따른 단면도이며, 도 11은 도 8의 XI- XI'선에 따른 단면도이고, 도 12는 도 8의 XII- XII'선에 따른 단면도이며, 도 13은 도 8의 XIII- XIII'선에 따른 단면도이다.
도 8을 참조하면, 제1화소 내지 제3화소, 예컨대 적색 화소(PXr), 녹색 화소(PXg), 청색 화소(PXb) 각각에 대응하는 제1 내지 제3화소회로(PC1, PC2, PC3)들은 제2방향을 따라 배치될 수 있다. 제1방향을 따라 배치된 제1화소회로(PC1)들은 제1방향으로 연장된 데이터선(DL) 및 전원전압선(PL)에 각각 연결될 수 있다. 바꾸어 말하면, 데이터선(DL)은 제1방향으로 배치된 복수의 제1화소회로(PC1)들에 전기적으로 연결될 수 있다. 마찬가지로, 전원전압선(PL) 각각은 제1방향으로 배치된 복수의 제1화소회로(PC1)들에 전기적으로 연결될 수 있다. 유사하게, 제1방향을 따라 배치된 제2화소회로(PC2)들은 데이터선(DL) 및 전원전압선(PL)에 각각 연결될 수 있고, 제1방향을 따라 배치된 제3화소회로(PC3)들도 데이터선(DL) 및 전원전압선(PL)에 각각 연결될 수 있다. 도 8에는 도시되지 않았으나, 제2방향을 따라 배열된 제1 내지 제3화소회로(PC1, PC2, PC3)들의 제2방향으로 연장된 스캔선들, 발광제어선, 초기화전압선등에 연결될 수 있음은 앞서 도 6을 참조하여 설명한 바와 같다.
각 데이터선(DL)의 일측, 예컨대 각 데이터선(DL)의 상측에는 로드 보상 커패시터가 배치될 수 있다. 제1화소회로(PC1)들을 지나는 데이터선(DL)의 상측에 제1로드 보상 커패시터(Clm1)가 배치되고, 제2화소회로(PC2)들을 지나는 데이터선(DL)의 상측에 제2로드 보상 커패시터(Clm2가 배치되며, 제3화소회로(PC3)들을 지나는 데이터선(DL)의 상측에 제3로드 보상 커패시터(Clm3)가 배치될 수 있다.
제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 각각 서로 중첩하는 적어도 두 개의 전극을 포함할 수 있다. 일 실시예로, 도 9는 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)가 각각 세 개의 전극을 포함하는 것을 도시한다.
도 9를 참조하면, 기판(100) 상에는 순차적으로 적층된 제1전극(510), 제2전극(520), 및 제3전극(530)이 배치될 수 있으며, 이웃한 전극들 사이에는 절연층이 개재될 수 있다. 제1전극(510)은 기판(100) 상에 형성된 버퍼층(110) 및 제1절연층(111) 상에 위치할 수 있고, 제2전극(520)은 제2절연층(112) 상에 위치할 수 있으며, 제3전극(530)은 제3절연층(113) 상에 위치할 수 있다. 제1절연층(111), 제2절연층(112), 제3절연층(113)은 앞서 도 4를 참조하여 설명한 바와 같이, 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기물을 포함할 수 있다. 제3전극(530) 상에는 순차적으로 적층된 제5절연층(115), 제6절연층(116), 및 제7절연층(117)이 배치될 수 있다.
제1전극(510)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 제1전극(510)은 앞서 도 4를 참조하여 설명한 제1박막트랜지스터의 게이트전극, 제1커패시터의 제1전극, 또는/및 제2커패시터의 제3전극과 동일한 층 상에 위치하고, 동일한 물질을 포함할 수 있다.
제2전극(520)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 제2전극(520)은 앞서 도 4를 참조하여 설명한 제2박막트랜지스터의 제1게이트전극, 또는/및 제1커패시터의 제2전극과 동일한 층 상에 위치하고, 동일한 물질을 포함할 수 있다.
제3전극(530)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 제3전극(530)은 앞서 도 4를 참조하여 설명한 제2박막트랜지스터의 제2게이트전극, 또는/및 제2커패시터의 제4전극과 동일한 층 상에 위치하고, 동일한 물질을 포함할 수 있다.
제2절연층(112)을 사이에 둔 채 서로 중첩하는 제1전극(510) 및 제2전극(520)은 제1서브-커패시터(LC1)를 형성할 수 있고, 제3절연층(113)을 사이에 둔 채 서로 중첩하는 제2전극(520) 및 제3전극(530)은 제2서브-커패시터(LC2)를 형성할 수 있다. 로드 보상 커패시터는 병렬 연결된 제1서브-커패시터(LC1) 및 제2서브-커패시터(LC2)를 포함할 수 있으며, 이와 관련하여 도 9는 제3로드 보상 커패시터(Clm3)를 도시한다.
제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 일부 전극을 공유할 수 있다. 일 실시예로서, 도 8 및 도 10을 참조하면, 각각의 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 제1전극(510), 제2전극(520) 및 제3전극(530)을 포함하되, 제1전극(510) 및 제3전극(530)은 공유할 수 있다. 상호 이격되도록 배치된 복수의 제2전극(520)들과 달리, 제1전극(510)은 상호 이격된 복수의 제2전극(520)들에 대응하는 면적을 가진 채 일체(one body)로 형성될 수 있다. 마찬가지로, 제3전극(530)도 상호 이격된 복수의 제2전극(520)들에 대응하는 면적을 가진 채 일체로 형성될 수 있다. 제1전극(510) 및 제3전극(530)은 각각 세 개의 제2전극(520)들에 대응하는 면적을 가질 수 있다.
각각의 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)가 병렬 연결된 제1 및 제2서브-커패시터(LC1, LC2)를 포함할 수 있음은 앞서 도 9를 참조하여 설명한 바와 같다.
다시 도 8을 참조하면, 화소회로들의 열과 로드 보상 커패시터 사이에는 접속부가 배치될 수 있다. 예컨대, 도 8에 도시된 바와 같이 제1접속부(210)는 서로 인접하게 배치된 적색 화소(PXr)의 제1화소회로(PC1)들의 열과 제1로드 보상 커패시터(Clm1) 사이에 위치하고, 제2접속부(220)는 서로 인접하게 배치된 녹색 화소(PXg)의 제2화소회로(PC2)들의 열과 제2로드 보상 커패시터(Clm2) 사이에 위치하며, 제3접속부(230)는 서로 인접하게 배치된 청색 화소(PXb)의 제3화소회로(PC3)들의 열과 제3로드 보상 커패시터(Clm3) 사이에 위치할 수 있다.
제1접속부(210)는 제1출력배선(WL1), 제1화소회로(PC1)의 데이터선(DL), 및 제1로드 보상 커패시터(Clm1)의 제2전극(520)이 전기적으로 연결되는 접속 구조로서, 앞서 도 7a 및 도 7b에 도시된 제1노드(N1)에 해당할 수 있다. 제1접속부(210)는 제1출력배선(WL1)의 일 단부, 제1화소회로(PC1)의 데이터선(DL)의 일 단부, 및 제1로드 보상 커패시터(Clm1)의 제2전극(520)의 일 단부가 서로 접속된 구조를 가질 수 있다.
도 8 및 도 11을 참조하면, 제1로드 보상 커패시터(Clm1)의 제2전극(520)은 제1화소회로(PC1)를 향해 돌출된 제1단부(521)를 포함할 수 있다. 제1단부(521) 상에는 제1단부(521)와 중첩하는 아일랜드 타입의 제1도전층(541)이 배치될 수 있다. 제1도전층(541)은 제5절연층(115) 상에 위치할 수 있으며, 제1단부(521)와의 사이에 배치된 절연층, 예컨대 제3절연층(113) 및 제5절연층(115)을 관통하는 제1콘택홀(Cnt1)을 통해 제1단부(521)에 접속될 수 있다.
제1도전층(541) 상에는 제1출력배선(WL1)로부터 연장된 단부(WL1p)가 위치하며, 제1출력배선(WL1)의 단부(WL1p)는 제1도전층(541)과의 사이에 배치된 제6절연층(116)을 관통하는 제2콘택홀(Cnt2)을 통해 제1도전층(541)에 접속될 수 있다. 제2콘택홀(Cnt2)은 제1콘택홀(Cnt1)과 중첩하지 않거나, 중첩할 수 있다. 제1출력배선(WL1)의 단부(WL1p)는 데이터선(DL)과 연결될 수 있다. 예컨대, 제1출력배선(WL1)과 데이터선(DL)은 동일한 물질을 포함하며 일체로 연결될 수 있다.
제1접속부(210)의 전술한 구조에 의해, 도 8에 도시된 바와 같이 화소회로(PC)들의 열을 지나는 데이터선(DL)과 로드 보상 커패시터(Clm)의 제2전극(520), 그리고 제1출력배선(WL1)은 전기적으로 연결될 수 있다. 따라서, 앞서 도 6 내지 도 7b를 참조하여 설명한 바와 같이 서브-테스트 회로로부터 출력된 테스트신호는 제1출력배선(WL1)을 통해 제1화소회로(PC1)에 연결된 데이터선(DL) 및 제1로드 보상 커패시터(Clm1)의 제2전극(520)에 제공될 수 있다.
제1로드 보상 커패시터(Clm1)의 제1전극(510) 및 제3전극(530)은 각각 예컨대 제1화소회로(PC1)들의 열을 지나는 전원전압선(PL)과 동일한 전압 레벨을 가질 수 있다. 일 실시예로, 제1로드 보상 커패시터(Clm1)의 제1전극(510) 및 제3전극(530)은 각각 제1화소회로(PC1)들의 열을 지나는 전원전압선(PL)과 전기적으로 연결될 수 있다.
도 8 및 도 12를 참조하면, 제1전극(510)은 일 방향, 예컨대 화소회로(PC)를 향해 돌출된 제1단부(511)를 포함할 수 있다. 제1단부(511) 상에는 전원전압선(PL)의 단부(PLp)가 위치할 수 있다. 전원전압선(PL)의 단부(PLp)는 도 8에 도시된 바와 같이 전원전압선(PL)의 폭 보다 큰 폭을 가질 수 있다. 전원전압선(PL)은 제5절연층(115) 상에 위치할 수 있으며, 앞서 도 4를 참조하여 설명한 제1연결전극과 동일한 물질, 예컨대, 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함할 수 있다.
전원전압선(PL)의 단부(PLp)는 제1전극(510)의 제1단부(511)와 중첩할 수 있다. 전원전압선(PL)의 단부(PLp)는 제1전극(510)의 제1단부(511)와의 사이에 개재된 절연층, 예컨대 제2절연층(112), 제3절연층(113) 및 제5절연층(115)을 관통하는 제3콘택홀(Cnt3)을 통해 제1전극(510)의 제1단부(511)와 접속될 수 있다.
도 8 및 도 13을 참조하면, 제3전극(530)은 일 방향, 예컨대 화소회로(PC)를 향해 돌출된 제1단부(531)를 포함할 수 있다. 제1단부(531) 상에는 전원전압선(PL)의 단부(PLp)가 위치할 수 있다. 전원전압선(PL)의 단부(PLp)는 제3전극(530)의 제1단부(531)와 중첩하며, 제4콘택홀(Cnt4)을 통해 제1전극(510)의 제1단부(511)와 접속될 수 있다. 예컨대, 전원전압선(PL)의 단부(PLp)는 제3전극(530)의 제1단부(531)와의 사이에 개재된 절연층, 예컨대 제5절연층(115)을 관통하는 제4콘택홀(Cnt4)을 통해 제3전극(530)의 제1단부(531)와 접속될 수 있다.
도 11을 참조하여 설명한 제1접속부(210)의 구조는, 제2접속부(220) 또는 제3접속부(230)의 구조와 동일할 수 있다. 예컨대, 제2접속부(220)는, 제2출력배선(WL2)의 단부, 아일랜드 타입의 도전층, 및 녹색 화소(PXg)와 인접하게 배치된 제2로드 보상 커패시터(Clm2)의 제2전극(520)의 단부들이 접속한 구조, 및 제2출력배선(WL2)의 단부가 데이터선(DL)과 연결된 구조를 가질 수 있다. 제2접속부(220)는 앞서 도 7a 및 도 7b에 도시된 제2노드에 해당할 수 있다. 제2화소회로(PC2)들의 열을 지나는 데이터선(DL), 제2로드 보상 커패시터(Clm2)의 제2전극(520), 및 제2출력배선(WL2)의 단부는 제2접속부(220)의 구조에 의해 전기적으로 연결될 수 있으며, 서브-테스트 회로로부터 출력된 테스트신호는 제2출력배선(WL2)을 통해 제2화소회로(PC2)에 연결된 데이터선(DL) 및 제2로드 보상 커패시터(Clm2)의 제2전극(520)에 제공될 수 있다.
유사하게, 제3접속부(230)는, 제3출력배선(WL3)의 단부, 아일랜드 타입의 도전층, 및 청색 화소(PXb)와 인접하게 배치된 제3로드 보상 커패시터(Clm3)의 제2전극(520)의 단부들이 접속하는 구조 및 제3출력배선(WL3)의 단부가 데이터선(DL)과 연결된 구조를 가질 수 있다. 제3접속부(230)는 앞서 도 7a 및 도 7b에 도시된 제3노드에 해당할 수 있다. 제3접속부(230)의 구조에 의해 제3화소회로(PC3)들의 열을 지나는 데이터선(DL)과 제3로드 보상 커패시터(Clm3)의 제2전극(520)은 전기적으로 연결될 수 있으며, 서브-테스트 회로로부터 출력된 테스트신호는 제3출력배선(WL3)을 통해 제3화소회로(PC3)에 연결된 데이터선(DL) 및 제3로드 보상 커패시터(Clm3)의 제2전극(520)에 제공될 수 있다.
앞서 도 8 내지 도 13을 참조하여 설명한 실시예에 따르면, 적색, 녹색, 청색 화소에 대응하는 제1 내지 제3화소회로(PC1, PC2, PC3)와 인접하게 배치된 각각의 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)가 제1전극(510) 및 제3전극(530)을 공유하는 것을 도시하고 있으나, 다른 실시예로 도 14에 도시된 바와 같이 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)들의 전극들은 각각 분리될 수 있다.
도 14는 본 발명의 일 실시예에 따른 로드 보상 커패시터들을 나타낸 단면도로서, 도 10의 변형 실시예에 할 수 있다.
도 8 및 도 14를 참조하면, 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)는 각각 적어도 두 개의 전극들, 예컨대 제1전극(510), 제2전극(520), 및 제3전극(530)을 포함할 수 있다. 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3) 각각에 구비된 제1 내지 제3전극(510, 520, 530)들은 서로 독립적으로 형성될 수 있다. 예컨대, 이웃한 로드 보상 커패시터(Clm)들 중 어느 하나의 로드 보상 커패시터(Clm)에 구비된 제1전극(510)은 다른 하나의 로드 보상 커패시터(Clm)에 구비된 제1전극(510)과 상호 이격될 수 있다. 마찬가지로, 어느 하나의 로드 보상 커패시터(Clm)에 구비된 제2전극(520) 또는 제3전극(530)은 다른 하나의 로드 보상 커패시터(Clm)에 구비된 제2전극(520) 또는 제3전극(530)과 상호 이격될 수 있다.
앞서 도 8을 참조하여 설명한 실시예에서는, 하나의 로드 매칭부에 대응하는 적색, 녹색, 청색 화소의 화소회로들과 인접하게 배치된 각각의 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)들의 길이가 상이한 것을 도시하고 있다. 예컨대, 적색 화소(PXr)의 제1화소회로(PC1)와 인접하게 배치된 제1로드 보상 커패시터(Clm1)의 길이, 녹색 화소(PXg)의 제2화소회로(PC2)와 인접하게 배치된 제2로드 보상 커패시터(Clm2)의 길이, 및 청색 화소(PXb)의 제3화소회로(PC3)와 인접하게 배치된 제3로드 보상 커패시터(Clm3)의 길이는 서로 다를 수 있다. 이는, 서로 다른 색상의 빛을 방출하는 화소들 간의 차이를 반영한 것으로, 각 로드 매칭부(CLM)에 포함된 로드 매칭 커패시터의 크기 또는 면적이 제1가상선에서 멀어지는 방향으로 커지는 것과 구별된다. 이에 대해서는 도 15를 참조하여 후술한다.
도 15는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 15를 참조하면, 로드 매칭부(CLM)들은 각 화소회로들의 열의 일측에 배치될 수 있다. 일 실시예로, 로드 매칭부(CLM)들은 표시영역(DA)의 중앙을 가로지르며 제2방향으로 연장된 제2가상선(VL2)을 중심으로 패드(PAD)의 반대편에 위치할 수 있다. 각 로드 매칭부(CLM)는 복수의 로드 보상 커패시터, 예컨대 제1 내지 제3로드 보상 커패시터(Clm1, Clm2, Clm3)를 포함할 수 있다.
각 로드 매칭부(CLM)에 구비된 로드 보상 커패시터의 길이는 로드 매칭부(CLM)의 위치에 따라 다를 수 있다. 예컨대, 상대적으로 제1가상선(VL1)에 인접하게 배치된 제1로드 매칭부(CLM-1)의 제1로드 보상 커패시터(Clm1)의 제1길이(d1)는, 제1가상선(VL1)에서 먼 N번째 로드 매칭부(CLM-N)의 제1로드 보상 커패시터(Clm1)의 제2길이(d2) 보다 작을 수 있다. 마찬가지로, 제1가상선(VL1)에 인접하게 배치된 제1로드 매칭부(CLM-1)의 제2로드 보상 커패시터(Clm2)의 길이는, 제1가상선(VL1)에서 먼 N번째 로드 매칭부(CLM-N)의 제2로드 보상 커패시터(Clm2)의 길이 보다 작을 수 있다. 제1가상선(VL1)에 인접하게 배치된 제1로드 매칭부(CLM-1)의 제3로드 보상 커패시터(Clm3)의 길이는, 제1가상선(VL1)에서 먼 N번째 로드 매칭부(CLM-N)의 제3로드 보상 커패시터(Clm3)의 길이 보다 작을 수 있다.
어느 하나의 로드 매칭 커패시터의 길이가 다른 로드 매칭 커패시터의 길이 보다 작다는 것은, 전술한 어느 하나의 로드 매칭 커패시터의 전극들의 중첩 면적이 다른 로드 매칭 커패시터의 전극들의 중첩 면적 보다 작다는 것은 의미할 수 있다. 또한, 전술한 어느 하나의 로드 매칭 커패시터의 커패시턴스가 다른 로드 매칭 커패시터의 커패시턴스 보다 상대적으로 작다는 것을 의미할 수 있다.
외곽영역(PA)은 구동회로들이 배치되는 구동회로영역(DCR)이 위치하되, 구동회로영역(DCR)에 배치되는 구동회로들은 그 위치에 따라 서로 다를 수 있다. 구동회로들의 배치에 대해서는 도 16 내지 도 19를 참조하여 후술한다.
도 16은 도 15의 XVI 부분을 확대한 평면도이고, 도 17은 도 15의 XVII 부분을 확대한 평면도이며, 도 18은 도 15의 XVIII 부분을 확대한 평면도이고, 도 19는 도 15의 XIX 부분을 확대한 평면도이다.
도 16을 참조하면, 제1서브-외곽영역(SPA1-1)에는 제1스캔구동회로(120, 도 1)의 서브-회로들인 서브-제1스캔구동회로(120S)들, 발광제어회로(140, 도 1)의 서브-회로들인 서브-발광제어회로(140S)들, 및 테스트 회로(170)의 서브-회로들인 서브-테스트 회로(170S)들이 교번적으로 배치될 수 있다.
도 17을 참조하면, 제2서브-외곽영역(SPA1-2)에는 제1스캔구동회로(120)의 서브-회로들인 서브-제1스캔구동회로(120S), 발광제어회로(140)의 서브-회로들인 서브-발광제어회로(140S)들, 및 데이터분배회로(160)의 서브-회로들인 서브-데이터분배회로(160S)들이 교번적으로 배치될 수 있다.
도 18을 참조하면, 제3서브-외곽영역(SPA1-3)에는 제2스캔구동회로(130, 도 1)의 서브-회로들인 서브-제2스캔구동회로(130S) 및 테스트 회로(170)의 서브-회로들인 서브-테스트 회로(170S)들이 교번적으로 배치될 수 있다.
도 19를 참조하면, 제4서브-외곽영역(SPA1-4)에는 제2스캔구동회로(130)의 서브-회로들인 서브-제2스캔구동회로(130S)들 및 데이터분배회로(160)의 서브-회로들인 서브-데이터분배회로(160S)들이 교번적으로 배치될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
120: 제1스캔구동회로
130: 제2스캔구동회로
140: 발광제어회로
150: 데이터구동회로
160: 데이터분배회로
170: 테스트 회로
210: 제1접속부
220: 제2접속부
230: 제3접속부
DL: 데이터선
PL: 전원전압선
Clm: 로드 보상 커패시터
510: 로드 보상 커패시터의 제1전극
520: 로드 보상 커패시터의 제2전극
530: 로드 보상 커패시터의 제3전극
WL1: 제1출력배선
WL2: 제2출력배선
WL3: 제3출력배선

Claims (25)

  1. 비사각의 표시영역에 위치하는 복수의 화소회로들;
    제1방향을 따라 상기 표시영역을 지나고, 상기 복수의 화소회로들 중 제1화소회로에 전기적으로 연결된 제1신호선;
    상기 제1방향을 따라 상기 표시영역을 지나는 제1전압선;
    상기 제1신호선 및 상기 제1전압선의 단부들에 인접하게 배치되는, 제1로드 보상 커패시터;
    상기 표시영역의 외곽에 위치하는 테스트 회로;
    상기 테스트 회로와 전기적으로 연결된 출력배선; 및
    상기 테스트 회로의 출력배선, 상기 제1신호선, 및 상기 제1로드 보상 커패시터의 전극을 전기적으로 연결하는 위치하는 접속부;를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 접속부는 상기 제1화소회로 및 상기 제1로드 보상 커패시터 사이에 위치하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1로드 보상 커패시터는 서로 중첩하는 제1전극 및 제2전극을 포함하고,
    상기 제1전극 및 상기 제2전극 중 어느 하나는 상기 접속부를 통해 상기 출력배선 및 상기 제1신호선과 전기적으로 연결되는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1전극 및 상기 제2전극 중 다른 하나는 상기 제1전압선에 전기적으로 연결된, 표시 장치.
  5. 제3항에 있어서,
    상기 제1로드 보상 커패시터는 상기 제1전극 및 상기 제2전극과 중첩하는 제3전극을 더 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제3전극은 상기 제1전압선에 전기적으로 연결되는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1화소회로는,
    제1반도체층, 및 상기 제1반도체층과 일부 중첩하는 제1게이트전극을 구비하는 제1박막트랜지스터;
    상기 제1박막트랜지스터와 전기적으로 연결된 제1커패시터; 및
    상기 제1박막트랜지스터 상에 배치되며, 제2반도체층 및 상기 제2반도체층과 일부 중첩하는 제2게이트전극을 구비하는 제2박막트랜지스터;를 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1반도체층 및 상기 제2반도체층 중 어느 하나는 실리콘 반도체를 포함하고, 다른 하나는 산화물 반도체를 포함하는, 표시 장치.
  9. 제7항에 있어서,
    상기 제1로드 보상 커패시터는 적어도 두 개의 전극을 포함하되,
    상기 적어도 두 개의 전극 중 어느 하나는 상기 제1게이트전극 또는 상기 제2게이트전극과 동일한 물질을 포함하고, 다른 하나는 상기 제1커패시터에 구비된 전극과 동일한 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 복수의 화소회로들은 상기 표시영역의 가장자리에서 계단식 배열을 갖는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1방향을 따라 상기 표시영역을 지나고, 상기 제1화소회로와 다른 제2화소에 전기적으로 연결된 제2신호선; 및
    상기 제2신호선의 단부에 인접하게 배치되고, 상기 제1로드 보상 커패시터 보다 커패시턴스가 작은 제2로드 보상 커패시터;를 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제2로드 보상 커패시터는,
    상기 제1로드 보상 커패시터 보다 상기 제1방향을 따라 상기 표시영역의 중심을 지나는 제1가상선에 더 인접한, 표시 장치.
  13. 제11항에 있어서,
    상기 표시영역은, 원형, 타원형, 또는 커브진 다각형인, 표시 장치.
  14. 비사각의 표시영역에 위치하는 복수의 화소회로들;
    제1방향을 따라 상기 표시영역을 지나는 제1신호선;
    상기 제1신호선에 인접하게 배치되되, 표시영역의 외곽에 위치하고, 제1전극 및 제2전극을 포함하는 로드 보상 커패시터;
    상기 제1신호선과 상기 로드 보상 커패시터 사이에 위치하며, 상기 제1신호선 및 상기 로드 보상 커패시터를 연결하는 접속부;
    상기 표시영역의 외곽에 위치하는 테스트 회로; 및
    상기 테스트 회로와 상기 접속부를 전기적으로 연결하는 출력배선;을 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 접속부는,
    상기 로드 보상 커패시터의 제2전극과 상기 제1신호선 사이, 또는 상기 로드 보상 커패시터의 제2전극과 상기 출력배선 사이에 개재되는, 도전층을 포함하는, 표시 장치.
  16. 제14항에 있어서,
    상기 제1신호선과 인접하게 배치되며, 상기 표시영역을 지나는 제1전원선을 더 포함하고,
    상기 로드 보상 커패시터의 상기 제1전극은 상기 제1전원선에 전기적으로 연결되는, 표시 장치.
  17. 제14항에 있어서,
    상기 로드 보상 커패시터는,
    상기 제2전극을 사이에 두고 상기 제1전극의 반대편에 위치하는 제3전극을 더 포함하는, 표시 장치.
  18. 제14항에 있어서,
    상기 복수의 화소회로들 중 어느 하나는,
    제1반도체층, 및 상기 제1반도체층과 일부 중첩하는 제1게이트전극을 구비하는 제1박막트랜지스터;
    상기 제1박막트랜지스터와 전기적으로 연결된 제1커패시터; 및
    제2반도체층 및 상기 제2반도체층과 일부 중첩하는 제2게이트전극을 구비하는 제2박막트랜지스터;를 포함하는, 표시 장치.
  19. 제18항에 있어서,
    상기 제2박막트랜지스터는 상기 제1박막트랜지스터와 다른 층 상에 위치하는, 표시 장치.
  20. 제18항에 있어서,
    상기 로드 보상 커패시터의 상기 제1전극 및 상기 제2전극은,
    상기 제1게이트전극, 상기 제1커패시터의 전극들, 또는 상기 제2게이트전극 중 하나와 동일한 물질을 포함하는, 표시 장치.
  21. 제18항에 있어서,
    상기 제1반도체층 및 상기 제2반도체층은 서로 다른 물질을 포함하는, 표시 장치.
  22. 제21항에 있어서,
    상기 제1반도체층은 실리콘 반도체를 포함하고, 상기 제2반도체는 산화물 반도체를 포함하는, 표시 장치.
  23. 제14항에 있어서,
    상기 복수의 화소회로들은 상기 표시영역의 가장자리 부근에서 계단식 배열을 갖도록 배치된, 표시 장치.
  24. 제14항에 있어서,
    상기 표시영역의 일 측에 배치된 패드를 더 포함하고,
    상기 로드 보상 커패시터는,
    상기 제1방향과 교차하는 제2방향을 따라 상기 표시영역의 중심을 지나는 가상선을 중심으로 상기 패드와 반대편에 위치하는, 표시 장치.
  25. 제14항에 있어서,
    상기 표시영역은, 원형 또는 타원형인, 표시 장치.
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