JP2024011562A - 光電変換装置、システム - Google Patents

Abstract

【課題】複数の画素を同時に制御する制御信号を印加すると、その立ち上がりで過渡的に大電流が流れてしまい、画素に誤動作が発生したり配線が損傷する可能性があった。【解決手段】行列状に配置された複数の画素と、前記複数の画素を制御する制御回路と、を備え、前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間が長い画素制御パルスと、を出力する、ことを特徴とする光電変換装置である。【選択図】図３

Description

本発明は、光電変換装置、システムに関する。

近年、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置では、受光素子と複数のトランジスタとで構成される画素を２次元的に配列した光電変換装置が用いられている。撮像される画像の質を向上するため、光電変換装置では種々の駆動方法が試みられている。

特許文献１には、飽和シェーディング現象やダイナミックレンジ減少を防止するため、全画素共通のドレイン線の電圧をオフ状態にする際の遷移時間（立下り時間）を、リセット配線や転送配線のオフ時の遷移時間に対して長くする方法が記載されている。

特許文献２には、ノイズや残像を低減するため、画素の転送スイッチをオン状態からオフ状態にするときに、第３のレベルを所定時間保持してなる転送スイッチの制御信号を生成することが記載されている。

特許文献３には、感度は高いがダイナミックレンジが小さい信号と、感度は低いがダイナミックレンジが大きな信号を、読み出しモードを切り替えて各画素から読み出す方法が記載されている。

特開２００４－３２０５９２号公報 特開２００２－７７７３０号公報 特開２０００－１６５７５４号公報

光電変換装置においては、複数の画素を同時に制御する制御信号を印加すると、その立ち上がりで過渡的に大電流が流れてしまい、画素に誤動作が発生したり配線が損傷する可能性があった。

本発明の第１の態様は、行列状に配置された複数の画素と、前記複数の画素を制御する制御回路と、を備え、前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間が長い画素制御パルスと、を出力する、ことを特徴とする光電変換装置である。

また、本発明の第２の態様は、行列状に配置された複数の画素と、前記複数の画素を制御する制御回路と、を備え、前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間および立下がり時間が長い画素制御パルスと、を出力する、ことを特徴とする光電変換装置である。

本発明の一態様によれば、複数の画素を同時に制御する画素制御信号を印加しても、画素制御信号の立ち上がりで過渡的に大電流が流れることにより誤動作が発生したり配線が損傷するのを抑制することが可能である。

実施形態に係る光電変換装置の回路構成を示す図。 実施形態１に係る単位画素の回路構成を示す図。 実施形態１に係る画素制御回路１２０の出力段の回路構成を示す図。 実施形態１における１行の画素から出力信号を読み出すサイクルを説明するためのタイミングチャート。 参考例の光電変換装置で発生するシェーディングを説明するための図。 （ａ）参考例の光電変換装置で発生するフローティングディフュージョン容量制御信号ＦＤＩＮＣの立上がり時間のばらつきを説明するための図。（ｂ）参考例の光電変換装置で発生するフローティングディフュージョンの電位上昇量のばらつきを説明するための図。 実施形態１に係る光電変換装置ではシェーディングが抑制されることを説明するための図。 実施形態２に係る単位画素の回路構成を示す図。 実施形態２に係る画素制御回路１２７の出力段の回路構成を示す図。 （ａ）実施形態２において電圧変換ゲインを１倍と２倍で読み出す場合のタイムチャート。（ｂ）実施形態２において電圧変換ゲインを２倍と８倍で読み出す場合のタイムチャート。 （ａ）実施形態２において電圧変換ゲインを１倍と８倍で読み出す場合のタイムチャート。（ｂ）実施形態２において電圧変換ゲインを８倍と８倍で読み出す場合のタイムチャート。 実施形態２におけるフローティングディフュージョン容量制御信号のハイ（Ｈ）／ロー（Ｌ）の組み合わせと、電圧変換ゲインの関係を示す表。 実施形態３に係る単位画素の回路構成を示す図。 実施形態３に係る画素制御回路１２８の出力段の回路構成を示す図。 （ａ）ＦＤ電位の上昇と輝度信号レベルの関係を示すグラフ。（ｂ）実施形態４に係るリニアリティ補正処理を説明するための図。 （ａ）実施形態に係る光電変換装置を備えた機器を説明する模式図。（ｂ）実施形態に係る車載カメラに関する光電変換システムの一例を示す図。（ｃ）車両前方を撮像する場合の光電変換システムを示す図。 実施形態１に係る単位画素の別の回路構成を示す図。

図面を参照して、本発明の実施形態である光電変換装置について説明する。以下に述べる各実施形態に記載された光電変換装置は撮像用途に限られない。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などにも適用可能である。
なお、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施形態中の説明に対し逆転させるようにすればよい。
尚、以下に示す実施形態は例示であり、例えば細部の構成については本発明の趣旨を逸脱しない範囲において当業者が適宜変更して実施をすることができる。

以下の実施形態の説明において参照する図面では、特に但し書きがない限り、同一の参照番号を付して示す要素は、同様の機能を有するものとする。また、図面は、図示および説明の便宜のために模式的に表現されている場合があるため、実物の形状、大きさ、配置などと厳密に一致しているとは限らないものとする。図中において、同一の要素が複数個配置されている場合には、符号の表示及びその説明が省略される場合がある。また、図面を参照して画素の配列について説明する際には、「行」とは横方向の並びを指し、「列」とは縦方向の並びを指すものとする。

［実施形態１］
図１に、本実施形態に係る光電変換装置の回路構成を示す。光電変換装置は、行列状に画素１０が配置された画素アレイ２０を備えており、行方向に並ぶ画素１０は行方向に延びる共通配線（制御信号線）を介して画素制御回路１２０と接続されている。また、列方向に並ぶ画素１０は、列方向に延びる垂直線（出力線）を介してＡＤ変換回路１６０および電流源４０と接続されている。

画素制御回路１２０は、画素のフローティングディフュージョンの容量の切り替えを制御するＦＤＩＮＣ、リセットトランジスタのオン／オフを制御するＲＥＳ、転送トランジスタのオン／オフを制御するＴＸ、選択トランジスタのオン／オフを制御するＳＥＬ、の各制御信号を画素の各行に対して出力する。図１では、制御信号名の後ろに括弧書きで画素の行番号を付記している。

ＡＤ変換回路１６０および電流源４０は、垂直線を介して各列の画素からアナログ信号を読み出してデジタル信号化するための回路である。ＡＤ変換回路１６０は、ランプ信号供給回路５０、比較器６０～比較器６３、第一のメモリ７０～第一のメモリ７３、第二のメモリ８０～第二のメモリ８３、カウンタ９０を備える。

比較器６０、６２は、それぞれ垂直線３０、３２の信号と、ランプ信号供給回路５０から出力されるランプ信号とを比較する。比較器６０、６２の出力が変化するタイミングで、第一のメモリ７０、７２はカウンタ９０のカウント信号を取り込む。また、比較器６１、６３の出力が変化するタイミングで、第一のメモリ７１、７３はカウンタ９０のカウント信号を取り込む。これらにより、画素１０から垂直線に出力された信号はＡＤ変換される。第一のメモリ７０～７３のデジタル信号は、第二のメモリ８０～８３へ転送された後、ＡＤ変換結果として処理回路９５に出力される。

処理回路９５は、ＡＤ変換回路１６０から出力されるデジタル信号に対して信号処理（例えば補正処理）を行うことが可能な処理部である。処理回路９５には、処理されたデジタル信号を外部に出力するための出力回路１００が接続されている。尚、本実施形態では、複数の回路で共通のカウンタ９０を用いた回路構成を例示しているが、共通のカウントクロックを供給し、各垂直線に対応する回路ごとにカウンタを配する構成であってもよい。このような構成では、カウンタ９０は1つではなく、第一のメモリ７０～７３のそれぞれに付随して配置される。尚、カウントクロックの一部のビットを共通のカウンタで第位置のメモリ７０～７３に伝送し、他の一部のビットは各垂直線に対応する回路ごとに設けられたカウンタが生成するようにしても良い。尚、本実施形態は、異なるゲインの出力信号を取得可能にするために、垂直線１本に対して２つの比較器を有する回路構成になっている。尚、ＡＤ変換回路は図示の方式に限られるわけではなく、他の方式の回路であってもよい。
また、光電変換装置はタイミングジェネレータ（ＴＧ）１６１を備える。ＴＧ１６１は、画素制御回路１２０、ＡＤ変換回路１６０、処理回路９５、出力回路１００の駆動タイミングを制御する。

次に、図２を参照して、画素アレイ２０の構成要素である単位画素について説明する。図２には、画素１０の回路構成を示すが、他の画素も同様の回路構成を備えている。画素１０は、フォトダイオード４００、転送トランジスタ４１０、フローティングディフュージョン４２０、ソースフォロワトランジスタ４３０、選択トランジスタ４４０、ＧＮＤノード４５０、リセットトランジスタ４５５、ゲイン切替トランジスタ４５６、電源ノード４６０を備えている。

光電変換部としてのフォトダイオード４００は、受光量に応じた信号電荷を発生させる。転送部としての転送トランジスタ４１０は、フォトダイオード４００とフローティングディフュージョン４２０の導通をオン／オフ可能な切り替えスイッチ（トランジスタ）である。例えば、フォトダイオード４００で生成された信号電荷をフローティングディフュージョン４２０に転送する際には、転送トランジスタ４１０がオンされる。転送トランジスタ４１０は、転送部制御信号ＴＸによって駆動される。

フローティングディフュージョン４２０は、蓄積容量Ｃｆｄを有し、転送トランジスタ４１０を介してフォトダイオード４００から転送される信号電荷を一時的に保持すると同時に、保持した信号電荷を電圧信号に変換する電荷電圧変換部として機能する。

リセット部としてのリセットトランジスタ４５５は、リセット部制御信号ＲＥＳによりオン／オフされるスイッチ（トランジスタ）である。また、容量切り替え部としてのゲイン切替トランジスタ４５６は、フローティングディフュージョン容量制御信号ＦＤＩＮＣによりオン／オフされるスイッチ（トランジスタ）である。

例えば、フローティングディフュージョン４２０の電荷をリセットする際には、リセットトランジスタ４５５とゲイン切替トランジスタ４５６が同時にオンされて、フローティングディフュージョン４２０と電源ノード４６０とが接続される。

また、リセットトランジスタ４５５がオフの状態でゲイン切替トランジスタ４５６をオン状態にすることにより、容量切り替え部のゲート容量Ｃｉｎｃをフローティングディフュージョン４２０の蓄積容量Ｃｆｄに付加することができる。これにより、感度は低いがダイナミックレンジが大きな状態で出力信号を読み出すことが出来る。すなわち、ゲイン切替トランジスタ４５６をオン状態ないしオフ状態に切り替えることで、フローティングディフュージョン部の蓄積容量を変化させ、電圧変換のゲインを切り替えることが可能な構成となっている。ここでいうフローティングディフュージョン部とは、フォトダイオード４００から転送される信号電荷を一次的に保持する容量全体を指す。つまり、ゲート容量Ｃｉｎｃがフローティングディフュージョン４２０に付加されている場合、フローティングディフュージョン４２０とゲート容量Ｃｉｎｃがフローティングディフュージョン部である。ゲイン切替トランジスタ４５６は、フローティングディフュージョン部の容量値を切り替えるトランジスタである。

増幅部としてのソースフォロワトランジスタ４３０は、フローティングディフュージョン４２０にて変換された電圧信号を増幅して、画素信号として出力する。選択部としての選択トランジスタ４４０は、ソースフォロワトランジスタ４３０にて増幅された画素信号を垂直線３０に出力するためのオン／オフスイッチ（トランジスタ）であり、選択部制御信号ＳＥＬにより駆動される。なお、ソースフォロワトランジスタ４３０とリセットトランジスタ４５５は共通の電源ノード４６０に接続されているが、別々の電源ノードに接続するようにしてもよい。この場合は、ソースフォロワトランジスタ４３０とリセットトランジスタ４５５の電源電圧を異ならせることができる。
なお、図２に示した各トランジスタはすべてＮ型のＭＯＳトランジスタで形成されている。ただし、この例に限定されるものではなく、各トランジスタをすべてＰ型のＭＯＳトランジスタとしても良い。また、一部のトランジスタをＮ型とし、別の一部のトランジスタをＰ型としても良い。各トランジスタを制御する制御信号の電位は、各トランジスタの導電型によって適宜変更される。

以後の説明では読み易くするため、転送部制御信号ＴＸは制御信号ＴＸと、リセット部制御信号ＲＥＳは制御信号ＲＥＳと、フローティングディフュージョン容量制御信号ＦＤＩＮＣは制御信号ＦＤＩＮＣと、選択部制御信号ＳＥＬは制御信号ＳＥＬと記す。また、ＳＥＬ、ＲＥＳ、ＦＤＩＮＣ、ＴＸ、等の参照符号は、制御信号を指すのに用いられる場合と、当該制御信号を伝播する信号線を指すのに用いられる場合があるものとする。

次に、図３を参照して、画素制御回路１２０の出力段の回路構成について説明する。図は、画素制御回路１２０の出力段の一部を抽出して示したものであり、１つの画素行に対してＦＤＩＮＣ、ＲＥＳ、ＴＸ、ＳＥＬの４種の制御信号を出力する部分を示している。画素制御回路１２０は、各画素行に対して同様の構成の回路を備えている。

１２１～１２４はバッファ回路であり、各バッファ回路に入力される信号の名称は、各バッファ回路から出力される制御信号の名称の末尾に「ＩＮ」が付記されたものになっている。以下の説明では、制御信号が画素のトランジスタを「オン」させる場合のことを制御信号が「ハイレベル」であるといい、画素のトランジスタを「オフ」させる場合のことを制御信号が「ローレベル」であるという場合がある。

バッファ回路１２１は、ゲイン切替トランジスタ４５６のオン／オフを切り替えるための制御信号ＦＤＩＮＣを出力するが、バッファ回路１２１には、電流源回路１２５と電流源回路１２６が接続されている。電流源回路１２５は、制御信号ＣＯＮＴ１によって電流量が制御される制御電流源であり、電流源回路１２６は、制御信号ＣＯＮＴ１によって電流量が制御される制御電流源である。制御信号ＣＯＮＴ１、ＣＯＮＴ２はＴＧ１６１から出力される信号であってもよいし、画素制御回路１２０の内部で生成するようにしても良い。

制御信号ＦＤＩＮＣのローレベルからハイレベルへの立上がり時間は、電流源回路１２５が供給する電流によって制御することが可能である。後述するように、制御信号ＦＤＩＮＣの立上がり時間を大きくする場合には、電流源回路１２５が供給する電流が小さくなるように制御信号ＣＯＮＴ１を設定すればよい。また、制御信号ＦＤＩＮＣのハイレベルからローレベルへの立下がり時間は、電流源回路１２６が引き抜く電流によって制御することが可能である。例えば、制御信号ＦＤＩＮＣの立下がり時間を大きくする場合には、電流源回路１２６が引き抜く電流が小さくなるように制御信号ＣＯＮＴ２を設定すればよい。

バッファ回路１２２は、リセットトランジスタ４５５のオン／オフを切り替える制御信号ＲＥＳを出力する。バッファ回路１２３は、転送トランジスタ４１０のオン／オフを切り替える制御信号ＴＸを出力する。バッファ回路１２４は、選択トランジスタ４４０のオン／オフを切り替える制御信号ＳＥＬ（行選択パルス）を出力する。

本実施形態では、制御信号ＦＤＩＮＣを出力するバッファ回路１２１のみに電流源回路が設けられ、他の制御信号を出力するバッファ回路には電流源回路は設けられてはいない。

次に、図４のタイミングチャートを参照して、１行の画素から出力信号を読み出すサイクルにおいて、画素制御回路１２０が出力する各制御信号の時間的推移について説明する。図には、画素制御回路１２０の中で読み出しを行う行のバッファ回路から出力される制御信号ＲＥＳ、制御信号ＦＤＩＮＣ、制御信号ＳＥＬ、制御信号ＴＸの波形が示されている。また、ランプ信号供給回路５０から出力されるランプ波形ＲＡＭＰと、当該行の中の１つの画素１０の選択トランジスタ４４０から垂直線に出力される画素出力信号ＳＩＧの波形が例示されている。各行の画素から出力信号を読み出す度に、読み出しを行う行に対応するバッファ回路からは、同様の制御信号が出力される。

まず、時刻ｔ０において、制御信号ＲＥＳと制御信号ＦＤＩＮＣがローレベルからハイレベルに遷移を開始し、画素１０のリセットトランジスタ４５５とゲイン切替トランジスタ４５６がオンになる。両トランジスタがオンになると、フローティングディフュージョン４２０の電荷がリセットされる。

時刻ｔ１において、行選択パルスとしての制御信号ＳＥＬがハイレベルとなり、当該行の各画素の選択トランジスタ４４０がオンになる。制御信号ＳＥＬは、バッファ回路１２４の出力端近傍における立上がりの傾斜が３０Ｖ／μｓｅｃ以上の急峻な波形であり、立上がり時間ＴＲ０は、制御信号ＦＤＩＮＣの立上がり時間ＴＲ１と比較して小さなものとなっている。尚、立上がり時間とは信号レベルが最大値の１０％から９０％まで移行するのに要する時間とし、立下がり時間とは信号レベルが最大値の９０％から１０％まで移行するのに要する時間とする。

時刻ｔ２において、制御信号ＲＥＳがローレベルとなり、当該行の各画素のフローティングディフュージョン４２０のリセットが解除される。画素出力信号ＳＩＧとして、画素のリセットレベルに応じた信号が、ソースフォロワトランジスタ４３０、選択トランジスタ４４０を介して垂直線３０に出力される。このとき、制御信号ＦＤＩＮＣはハイレベルであるため、ゲイン切替トランジスタ４５６はオン状態であり、フローティングディフュージョン部の蓄積容量は、ゲート容量Ｃｉｎｃ＋蓄積容量Ｃｆｄとなっている。すなわち、低ゲインが選択されており、画素出力信号ＳＩＧとしては、低ゲインにおける画素のリセットレベルに応じた信号ＬＧａｉｎＮが現れる。ＡＤ変換回路１６０は、信号ＬＧａｉｎＮとランプ波形ＲＡＭＰとを比較し、比較結果から、低ゲインにおける画素のリセットレベルのデジタルデータを取得する。デジタルデータは、ＣＤＳ用のデータとして、処理回路９５に送られる。

次に、時刻ｔ３において、制御信号ＦＤＩＮＣがローレベルとなり、ゲイン切替トランジスタ４５６がオフ状態になる。その結果、蓄積容量はフローティングディフュージョン４２０の蓄積容量Ｃｆｄとなり、変換ゲインが低ゲインから高ゲインに切り替わる。画素出力信号ＳＩＧとして、高ゲインにおける画素のリセットレベルに応じた信号ＨＧａｉｎＮが垂直線３０に出力される。ＡＤ変換回路１６０は、信号ＨＧａｉｎＮとランプ波形ＲＡＭＰとを比較し、比較結果から、高ゲインにおける画素のリセットレベルのデジタルデータを取得する。デジタルデータは、ＣＤＳ用のデータとして、処理回路９５に送られる。

ここで、制御信号ＦＤＩＮＣをハイレベルからローレベルに遷移させる際の立下り時間ＴＦ１は、バッファ回路１２１の電流源回路１２６により制御することが出来る。本実施形態では、図示のように、制御信号ＦＤＩＮＣの立下り時間ＴＦ１が、行選択パルスとしての制御信号ＳＥＬの立下り時間ＴＦ０よりも長くなるように、画素制御回路１２０が構成されている。

これらの制御信号は、行方向に並ぶ画素を共通接続するための行方向配線を介して伝搬されるが、いずれの配線も行方向に沿ってほぼ同様な形態で延在しており、概ね同程度の配線抵抗と寄生容量が分布している。寄生容量には、平行に延在する配線どうしの容量や、配線に接続される各画素に付帯する容量（例えば信号線ＦＤＩＮＣの場合は、図２に示すゲイン切替トランジスタ４５６のゲート・ソース間容量Ｃｇｓ）が含まれる。制御信号の立下りを急峻にすると、行方向配線を伝播するうちに画素制御回路１２０の出力部（バッファ回路）から遠ざかるにつれて信号波形が変形し、行方向における位置によって画素に印加される制御信号の波形に差異が生じ得る。

制御信号ＳＥＬについてみれば、当該行の出力信号の取得（ＡＤ変換）が完了してからローレベルへの遷移が始まるため、次の行を読み出すサイクルにおけるｔ１（立上がり）までの間は、垂直線の電位レベルは信号として活用されるわけではない。このため、各画素に印加される制御信号ＳＥＬの立下り波形（立下り時間）が、行方向における位置によってばらついたとしても、読み出し動作への支障は生じにくい。

これに対して、制御信号ＦＤＩＮＣについては、時刻ｔ３において画素のゲインを低ゲインから高ゲインに切り替えた後には、高ゲインにおけるリセットレベルを当該行の各画素から読み出す必要がある。制御信号ＦＤＩＮＣの立下りを制御信号ＳＥＬと同様に急峻にしてしまうと、行方向配線の抵抗や寄生容量の影響により、行方向における位置によって画素に印加される信号波形に差異が生じ得る。すると、画素毎にゲインの切替わりタイミングに差異が生じ、高ゲインにおける画素のリセットレベルの読み出し条件が、画素毎に不均一になってしまう。そこで、本実施形態では、バッファ回路１２１から出力される制御信号ＦＤＩＮＣの立下り時間ＴＦ１が、バッファ回路１２４から出力される制御信号ＳＥＬの立下り時間ＴＦ０よりも大きくなるように構成している。これにより、行方向の位置によらず、各画素から均一な条件で高ゲインにおける画素のリセットレベルを読み出すことが可能である。

時刻ｔ４において高ゲインにおけるリセットレベルのデジタル信号を取得した後、所定のタイミングにおいて、制御信号ＴＸが所定期間ハイレベルとなる。転送トランジスタ４１０がオンされ、フォトダイオード４００において光電変換された光電荷がフローティングディフュージョン４２０に転送される。

時刻ｔ５～ｔ６の期間において、高ゲインの状態でソースフォロワトランジスタ４３０と選択トランジスタ４４０を介して垂直線３０に読み出された画素出力信号ＳＩＧは、ＡＤ変換回路１６０によりＡＤ変換される。すなわち、ランプ信号供給回路５０から出力されるランプ波形ＲＡＭＰと、当該画素の選択トランジスタ４４０から垂直線に出力される画素出力信号ＳＩＧの波形が比較され、デジタルデータが取得される。尚、制御信号ＴＸが時刻ｔ５にてローレベルになった後は、フォトダイオード４００において再び光電荷が蓄積される。

次に、時刻ｔ６において、制御信号ＦＤＩＮＣを、ローレベルからハイレベルに遷移させる。ゲイン切替トランジスタ４５６がオン状態になり、フローティングディフュージョン部の蓄積容量は、ゲート容量Ｃｉｎｃ＋蓄積容量Ｃｆｄとなる。すなわち、高ゲインから低ゲインへの切り替えが行われる。

制御信号ＦＤＩＮＣをローレベルからハイレベルに遷移させる際の立上がり時間ＴＲ１は、バッファ回路１２１の電流源回路１２５により制御することが出来る。本実施形態では、図示のように、制御信号ＦＤＩＮＣの立上がり時間ＴＲ１が、行選択パルスとしての制御信号ＳＥＬの立上がり時間ＴＲ０よりも長くなるように、画素制御回路１２０が構成されている。言い換えれば、バッファ回路１２１から出力される制御信号ＦＤＩＮＣの立上がり時間ＴＲ１が、バッファ回路１２４から出力される制御信号ＳＥＬの立上がり時間ＴＲ０よりも大きくなるように回路を構成している。

本実施形態に対する比較対象として、図５を参照して、仮に、制御信号ＦＤＩＮＣを、制御信号ＳＥＬの立上がりと同様に傾斜が３０Ｖ／μｓｅｃ以上の急峻な波形にした場合について説明する。図５の下方には平面視した画素アレイ２０が模式的に示されており、この例では画素アレイの左右両側に画素制御回路ＤＲＣが配置されている。すなわち、制御信号は、各行方向配線の両側から供給される構造となっている。画素アレイの上に、行方向配線の１本を模式的に示すが、抵抗と寄生容量が分布した線路となっており、両端はそれぞれ画素制御回路ＤＲＣのバッファ回路に接続されている。バッファ回路から急峻な立上がりの制御信号ＦＤＩＮＣが出力されると、バッファ回路から遠ざかるにつれて図示のように立上がり波形が崩れ、バッファ回路に近い画素と遠い画素ではゲイン切り替えの遷移時間にばらつきが生じてしまう。すなわち、図６（ａ）に示すように、画素毎に制御信号ＦＤＩＮＣの立上がり時間にばらつきが生じ、バッファ回路から遠い画素ほど立上がり時間が大きくなる。

各画素では、制御信号ＦＤＩＮＣのオフからオンへの遷移時に、クロックフィードスルー現象が生じる。すなわち、ゲイン切替トランジスタ４５６のゲート・ソース間容量Ｃｇｓ（図２参照）を介した電荷注入によって、フローティングディフュージョン４２０の電位が上昇する。制御信号ＦＤＩＮＣの立上がりが急峻であれば、フローティングディフュージョンの電位上昇量（オンからオフへの振り上げ）が大きく、緩やかな立上りであれば、電位上昇量は少なくなる。図６（ａ）に示したように画素により立上がり時間がばらつくと、図６（ｂ）に示すように画素によりフローティングディフュージョン電位（すなわち画素の動作点）がばらついてしまう。このため、後段回路(ＡＤ変換回路やロジック回路)にて、Ｓ（信号成分）－Ｎ（リセット成分）の演算処理を行ったとしても、画素毎に動作点が異なるため、ある程度の画質の劣化が発生してしまう。すなわち、図５の上段に示すように、行方向において、画面の中央と両端とではシェーディングが発生してしまう。

これに対して、本実施形態によればシェーディングの発生を効果的に抑制することができる。図７を参照して、制御信号ＦＤＩＮＣを、制御信号ＳＥＬの立上がりよりも傾斜が小さな３０Ｖ／μｓｅｃ未満の波形にした場合について説明する。図の下方には平面視した画素アレイ２０が模式的に示されており、この例では画素アレイの左右両側に画素制御回路１２０が配置されている。すなわち、制御信号は、各行方向配線の両側から供給される構造となっている。画素アレイの上に、行方向配線の１本を模式的に示すが、抵抗と寄生容量が分布した線路となっており、両端はそれぞれ画素制御回路１２０のバッファ回路に接続されている。バッファ回路からは、立上がり時間が大きな制御信号ＦＤＩＮＣが出力されるため、行方向配線を伝播する際の立上がり波形の崩れは小さく、バッファ回路に近い画素と遠い画素で生じる波形の差異が抑制される。このため、ゲイン切り替えの遷移時間やクロックフィードスルー現象による電位上昇のばらつきが抑制され、シェーディングが抑制された均一性が高い画像信号を得ることができ、実効的なダイナミックレンジを拡大することもできる。なお、ここでは画素制御回路ＤＲＣが画素アレイの左右両側に画素制御回路ＤＲＣが配置された例を示したが、画素制御回路ＤＲＣが画素アレイの片側のみに設けられた場合であっても、同様に課題は生じる。つまり、御信号ＦＤＩＮＣを上述した急峻な波形にした場合には、画素制御回路ＤＲＣのバッファ回路に近い画素と遠い画素ではゲイン切り替えの遷移時間にばらつきが生じる。これに対し、制御信号ＦＤＩＮＣを、上述した傾斜が小さな波形にした場合には、バッファ回路に近い画素と遠い画素で生じる波形の差異が抑制される。よって、画素制御回路ＤＲＣが画素アレイの片側のみに設けられた場合であっても、上述した効果を得ることができる。

図４に戻り、時刻ｔ６～ｔ７の期間内において、制御信号ＴＸが所定期間ハイレベルとなり、転送トランジスタ４１０がオンされ、フォトダイオード４００において光電変換された光電荷がフローティングディフュージョン４２０に転送される。ソースフォロワトランジスタ、選択トランジスタを介して、光電荷信号に応じた電圧が垂直線に現れる。前述したように、制御信号ＦＤＩＮＣはハイレベルに遷移済であり、変換ゲインは低ゲインになっているため、垂直線には低ゲインにおける出力信号が現れる。なお、図４では、時刻ｔ６～ｔ７の期間内において、制御信号ＴＸが所定期間ハイレベルとしたが、ローレベルのままとしても良い。この場合には、高ゲインの信号と低ゲインの信号のそれぞれに対応する露光タイミングを同じとすることができる。一方で、図４のように時刻ｔ６～ｔ７の期間内において、制御信号ＴＸが所定期間ハイレベルとした場合には、さらに多くの信号電荷を読み出すことができる。よって、低ゲインの信号生成における感度を向上させることができる。

時刻ｔ７～ｔ８の期間において、低ゲインの状態でソースフォロワトランジスタ４３０と選択トランジスタ４４０を介して垂直線３０に読み出された画素出力信号ＳＩＧは、ＡＤ変換回路１６０によりＡＤ変換される。すなわち、ランプ信号供給回路５０から出力されるランプ波形ＲＡＭＰと、当該画素の選択トランジスタ４４０から垂直線に出力される画素出力信号ＳＩＧの波形が比較され、デジタルデータが取得される。

その後、処理回路９５は、高ゲインと低ゲインのそれぞれのデジタルデータについて、光電荷に応じた出力信号とリセットレベルの差分を演算することにより、いわゆるデジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行う。

以上のように、制御信号ＦＤＩＮＣをオンからオフ、オフからオンへ順次に切替え、出力信号をＡＤ変換することで、高ゲインと低ゲインのリセット信号成分、光信号成分をデジタル信号として取得することができる。高ゲインと低ゲインによる読み出しを可能とすることで、より幅広い輝度レンジでの信号の読み出しが可能になる。

本実施形態では、画素制御回路内のバッファに供給する電流を制限することによって、画素制御信号（画素制御パルス）としての制御信号ＦＤＩＮＣのオフからオンへの遷移時間を長くしている。これにより、画素ごとのばらつきを低減した良好な低ゲイン画像データを取得することができる。例えば、後段処理によって異なるゲインの画像から１枚のＨＤＲ画像を合成する際には、低照度側で高ゲイン画像を、高輝度側で低ゲイン画像を用いて合成することで、固体撮像素子で取得できる画像のダイナミックレンジの拡大が可能となる。

尚、画素制御回路１２０から出力される制御信号ＦＤＩＮＣのオフからオンへ遷移する際の立上がり波形の傾きは、３０Ｖ／μｓｅｃ（１００ｎｓｅｃの間に３Ｖが遷移）未満とするのが好適である。電流源回路１２５は、制御信号ＣＯＮＴ１により可変的に電流量を制御できるものとして説明したが、必ずしも制御信号により可変的に電流量を制御可能な回路構成にする必要はない。要は、シェーディングが抑制できる程度に制御信号ＦＤＩＮＣの立上がり時間を大きくするために、出力段に供給する電流を制限できる回路であれば良い。したがって、例えばトランジスタのような能動素子を用いた電流源回路であってもよいし、電流制限抵抗を用いた簡易な電流制限回路であってもよい。あるいは、バッファ回路１２１とバッファ回路１２４の出力段トランジスタに、Ｌ／Ｗが異なるものを用いることにより、制御信号ＦＤＩＮＣが制御信号ＳＥＬよりも立上がり時間が大きくなるように構成してもよい。制御信号ＦＤＩＮＣの立下り時間の制御や、電流源回路１２６の構成についても、同様のことが言える。
なお、本実施形態では、リセットトランジスタ４５５とゲイン切替トランジスタ４５６が、電源ノード４６０とフローティングディフュージョン４２０の間の電気的経路において直列に設けられている例を説明した。この例に限定されるものではなく、例えば図１７に示すように、ゲイン切替トランジスタ４５６とリセットトランジスタ４５５のそれぞれがフローティングディフュージョン４２０に接続されている例であってもよい。この場合、リセットトランジスタ４５５はゲイン切替トランジスタ４５６を介さずにフローティングディフュージョン４２０に接続される構成となる。この図１７に示した構成においても、図４に示した動作と同様の動作によって駆動することができる。そして、図１７に示した構成においても、本実施形態で述べた効果を得ることができる。

［実施形態２］
図面を参照して、実施形態２に係る光電変換装置について説明するが、実施形態１と共通する事項については説明を簡単化あるいは省略し、実施形態１との相違点を中心に説明する。本実施形態では、各画素はゲイン切替トランジスタを２つ備えており、画素制御回路が２つのゲイン切替トランジスタに独立にフローティングディフュージョン容量制御信号を供給する点が異なる。尚、各画素にゲイン切替トランジスタを３個以上設け、独立にフローティングディフュージョン容量制御信号を供給する構成としてもよい。

図８を参照して、本実施形態に係る単位画素について説明する。図８には、画素１１０の回路構成を示すが、画素アレイを構成する他の画素も同様の回路構成を備えている。画素１１０は、フォトダイオード４００、転送トランジスタ４１０、フローティングディフュージョン４２０、ソースフォロワトランジスタ４３０、選択トランジスタ４４０、ＧＮＤノード４５０、リセットトランジスタ４５５、ゲイン切替トランジスタ４５６Ａ、ゲイン切替トランジスタ４５６Ｂ、電源ノード４６０を備えている。

ゲイン切替トランジスタ４５６Ａは制御信号ＦＤＩＮＣ－Ａにより駆動され、ゲイン切替トランジスタ４５６Ｂは制御信号ＦＤＩＮＣ－Ｂにより駆動される。例えば、フローティングディフュージョン４２０の電荷をリセットする際には、リセットトランジスタ４５５、ゲイン切替トランジスタ４５６Ａ、及びゲイン切替トランジスタ４５６Ｂが同時にオンされて、フローティングディフュージョン４２０と電源ノード４６０とが接続される。

本実施形態では、信号読み出し時にゲイン切替トランジスタ４５６Ａ及びゲイン切替トランジスタ４５６Ｂのオン／オフを切替えることにより、電圧変換のゲインを３段階に切り替えられる構成となっている。図１２は、フローティングディフュージョン容量制御信号のハイ（Ｈ）／ロー（Ｌ）の組み合わせと、電圧変換ゲインの関係を示す表である。

例えば、制御信号ＦＤＩＮＣ－Ａと制御信号ＦＤＩＮＣ－Ｂが、ともにＬの場合は、ゲイン切替トランジスタ４５６Ａ及びゲイン切替トランジスタ４５６Ｂはともにオフになる。いずれのゲイン切替トランジスタのゲート容量も、フローティングディフュージョン４２０の蓄積容量には接続されないため、電圧変換ゲインは８倍になる。また、制御信号ＦＤＩＮＣ－ＡがＨで、制御信号ＦＤＩＮＣ－ＢがＬの場合には、ゲイン切替トランジスタ４５６Ａはオンでゲイン切替トランジスタ４５６Ｂはオフになる。フローティングディフュージョン４２０の蓄積容量にはゲイン切替トランジスタ４５６Ａのゲート容量が接続され、電圧変換ゲインは２倍になる。また、制御信号ＦＤＩＮＣ－Ａと制御信号ＦＤＩＮＣ－Ｂが、ともにＨの場合は、ゲイン切替トランジスタ４５６Ａ及びゲイン切替トランジスタ４５６Ｂはともにオンになる。このため、フローティングディフュージョン４２０の蓄積容量には両方のゲイン切替トランジスタのゲート容量が接続され、電圧変換ゲインは１倍になる。

次に、図９を参照して、画素制御回路１２７の出力段の回路構成について説明する。図は、画素制御回路１２７の出力段の一部を抽出して示したものであり、１つの画素行に対してＦＤＩＮＣ－Ａ、ＦＤＩＮＣ－Ｂ、ＲＥＳ、ＴＸ、ＳＥＬの５種の制御信号を出力する部分を示している。１２１～１２４はバッファ回路であり、各バッファ回路に入力される信号の名称は、各バッファ回路から出力される制御信号の名称の末尾に「ＩＮ」が付記されたものになっている。ＦＤＩＮＣ－Ａ及びＦＤＩＮＣ－Ｂのバッファ回路１２１は、それぞれが各電源ノードに電流源回路１２５、電流源回路１２６を備えている。電流源回路の電流を調整することで、実施形態１と同様に制御パルスのオフからオン、オンからオフへの遷移時間を調整することが可能である。

次に、電圧変換ゲインを、１倍、２倍、８倍の各倍率に設定した場合の読み出しシーケンスについて説明する。図１０（ａ）～図１１（ｂ）は、電圧変換ゲインを各種設定した場合の１行の読み出しシーケンスを示すタイムチャートである。図１０（ａ）は電圧変換ゲインを１倍と２倍で読み出す場合を、図１０（ｂ）は電圧変換ゲインを２倍と８倍で読み出す場合を、それぞれ示している。また、図１１（ａ）は電圧変換ゲインを１倍と８倍で読み出す場合を、図１１（ｂ）は電圧変換ゲインを８倍と８倍で読み出す場合を、それぞれ示している。

画素制御信号（画素制御パルス）としての制御信号ＦＤＩＮＣ－Ａと制御信号ＦＤＩＮＣ－Ｂの立上がり時間／立下り時間は、不図示の制御信号ＳＥＬの立上がり時間／立下り時間よりも大きく設定されている。このため、実施形態１と同様に、行方向の位置によらずシェーディングが抑制された出力信号とリセットレベル信号を各画素から読み出すことが出来る。３段階のゲイン切替が可能な本実施形態によれば、最適なゲインを選択して１枚のＨＤＲ画像を合成することで、固体撮像素子で取得できる画像のダイナミックレンジを、より一層拡大することが可能となる。

［実施形態３］
図面を参照して、実施形態３に係る光電変換装置について説明するが、実施形態１と共通する事項については説明を簡単化あるいは省略し、実施形態１との相違点を中心に説明する。本実施形態では、各画素はフォトダイオードと転送トランジスタを複数個（例示では８個）備えており、画素制御回路が各転送トランジスタに独立に転送部制御信号を供給する点が異なる。尚、１画素に含まれるフォトダイオードと転送トランジスタの個数は８個に限られるわけではなく、それ以外の個数であってもよい。

図１３を参照して、本実施形態に係る単位画素について説明する。図１３には、画素２００の回路構成を示すが、行列状に配置された他の画素も同様の回路構成を備えている。画素２００は、フォトダイオード４００Ａ～フォトダイオード４００Ｈ、転送トランジスタ４１０－１～転送トランジスタ４１０－８、フローティングディフュージョン４２０、ソースフォロワトランジスタ４３０、選択トランジスタ４４０、リセットトランジスタ４５５、ゲイン切替トランジスタ４５６、電源ノード４６０を備えている。フォトダイオード４００Ａ～フォトダイオード４００Ｈは、転送トランジスタ４１０－１～転送トランジスタ４１０－８によりフローティングディフュージョン４２０と接続可能に構成されている。すなわち、複数のフォトダイオードでフローティングディフュージョンを共有する共有画素構造を構成している。転送トランジスタ４１０－１～転送トランジスタ４１０－８のゲートには、転送制御信号を供給するための制御線ＴＸ１～制御線ＴＸ８が個別に接続されている。

図１４を参照して、本実施形態に係る画素制御回路１２８の出力段の回路構成について説明する。図は、画素制御回路１２８の出力段の一部を抽出して示したものであり、１つの画素行に対してＦＤＩＮＣ、ＲＥＳ、ＴＸ１～ＴＸ８、ＳＥＬの１１種の制御信号を出力する部分を示している。１２１～１２４はバッファ回路であり、各バッファ回路に入力される信号の名称は、各バッファ回路から出力される制御信号の名称の末尾に「ＩＮ」が付記されたものになっている。

本実施形態に係る画素制御回路１２８では、制御信号ＦＤＩＮＣのバッファ回路だけでなく、制御信号ＴＸ１～制御信号ＴＸ８のバッファ回路、および制御信号ＲＥＳのバッファ回路にも、各電源ノード側に電流源回路を備えている。すなわち、画素制御パルスとしての制御信号ＦＤＩＮＣ、制御信号ＴＸ１～制御信号ＴＸ８、及び制御信号ＲＥＳのパルス波形のオフからオンへの遷移時間を、選択制御信号ＳＥＬのオフからオンへの遷移時間よりも長くすることが可能な構成を備えている。また、制御信号ＦＤＩＮＣ、制御信号ＴＸ１～制御信号ＴＸ８、制御信号ＲＥＳのパルス波形のオンからオフへの遷移時間を、選択制御信号ＳＥＬのオンからオフへの遷移時間よりも長くすることも可能な構成を備えている。

本実施形態によれば、実施形態１と同様のシェーディング抑制効果に加えて、リセット制御信号の瞬間電流の抑制や転送制御信号の瞬間電流の抑制が可能となる。例えば、全画素の一括リセット動作時の瞬時電流を抑制したり、複数画素で同時に転送動作を行う時の瞬時電流を抑制することが可能となる。これにより、例えば超多画素の光電変換装置における瞬時的な過電流が原因で発生する配線のエレクトロマイグレーション現象、すなわち断線や配線抵抗の増大、あるいはＩＣパッケージのボンディングワイヤの破断などの不具合を防ぐことができる。
なお、本実施形態では、制御信号ＦＤＩＮＣ、制御信号ＴＸ１～制御信号ＴＸ８、及び制御信号ＲＥＳのすべてについて、パルス波形のオフからオンへの遷移時間を、選択制御信号ＳＥＬのオフからオンへの遷移時間よりも長くする構成を備えていた。しかし、この例に限定されるものではない。実施形態１でも述べたクロックフィードスルー現象によるフローティングディフュージョン電位のばらつきは、フローティングディフュージョンに対して寄生容量を持つトランジスタの制御信号の変化によって生じるものである。したがって、フローティングディフュージョンに対して寄生容量を備えるトランジスタの少なくとも１つを制御する制御信号のオフからオンへの遷移時間を、選択制御信号ＳＥＬのオフからオンへの遷移時間よりも長くする。これにより、シェーディングが抑制された均一性が高い画像信号を得ることができる。つまり、本実施形態においては、制御信号ＦＤＩＮＣ、制御信号ＴＸ１～制御信号ＴＸ８、及び制御信号ＲＥＳの少なくとも１つの制御信号のオフからオンへの遷移時間を、選択制御信号ＳＥＬのオフからオンへの遷移時間よりも長くするようにすればよい。これにより、シェーディングが抑制された均一性が高い画像信号を得ることができる。

［実施形態４］
実施形態４に係る光電変換装置について説明するが、本実施形態は実施形態１～実施形態３と組み合わせて実施することが可能である。実施形態１～実施形態３では、制御信号ＦＤＩＮＣの立上がり時間が制御信号ＳＥＬの立上がり時間よりも大きくなるように構成し、クロックフィードスルー現象によるフローティングディフュージョンの電位上昇のばらつき（シェーディング）を抑制した。

本実施形態では、さらにＡＤ変換回路１６０の後段の処理回路９５（図１）にて、フローティングディフュージョン電位に対する輝度信号レベル（出力信号レベル）の非線形性を補正するためのリニアリティ補正処理を行う。このリニアリティ補正処理は、ＦＤＩＮＣのオフからオンへの遷移によりＦＤ電位が上昇したことによって生じる感度の非線形性を補正する処理である。

図１５（ａ）は、ＦＤ電位の上昇と輝度信号レベルの関係を示すグラフで、制御信号ＦＤＩＮＣによる振り上げにより非線形性が生じていることが判る。本実施形態では、図１５（ｂ）に示すように、リニアリティを向上させるための補正処理を処理回路９５（処理部）にて実施する。具体的には、リニアリティを補正するための補正テーブルを予め取得しておき、ＣＤＳ処理後のデジタル輝度信号に対して補正処理を行う。補正処理は、ソフトウェア的な処理でも、専用の処理回路を用いたハードウェア的な処理でもよい。本実施形態によれば、シェーディングが抑制され、各画素の出力信号のリニアリティが優れた高い画質の画像を取得することが可能となる。

［実施形態５］
実施形態５として、本発明に係る光電変換装置を備えたシステムについて説明する。図１６（ａ）は、半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０は、半導体デバイス９１０として、上述したいずれかの実施形態の光電変換装置を備えている。半導体装置９３０を備えた機器９１９１について詳細に説明する。

半導体装置９３０は、半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。

機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応して設けられ、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。

処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。

機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。

また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０は、ズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。

また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は、移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。

上述した実施形態によれば、良好な特性の画像を取得することが可能となるため、半導体装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。

従って、本実施形態に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。尚、車両や船舶、飛行体などにおける実施は、輸送目的で実用される機器への適用には限られず、例えば建築物や農業施設の点検、自然現象の監視等をはじめとする各種目的で空撮を行うドローン等においても好適に実施し得る。
また、本実施形態の光電変換システム及び移動体について、図１６（ｂ）、図１６（ｃ）を参照して説明する。

図１６（ｂ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム８は、光電変換装置８００を有するが、光電変換装置８００は、上記のいずれかの実施形態に記載の光電変換装置である。光電変換システム８は、光電変換装置８００により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、光電変換システム８により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部８０２を有する。また、光電変換システム８は、算出された視差に基づいて対象物までの距離を算出する距離取得部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４と、を有する。ここで、視差取得部８０２や距離取得部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよい。

光電変換システム８は、車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム８は、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、光電変換システム８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム８で撮像する。図１６（ｃ）に、車両前方（撮像範囲８５０）を撮像する場合の光電変換システムを示した。車両情報取得装置８１０が、光電変換システム８ないしは光電変換装置８００に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［他の実施形態］
なお、本発明は、以上説明した実施形態や実施例に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。例えば、上述した異なる実施形態を組合わせて実施しても差し支えない。

また、本発明を適用可能な光電変換装置は特定の形態に限られるわけではなく、例えば、受光部に関しては表面照射型、裏面照射型のいずれであってもよい。また、受光部を備えた半導体チップと、ロジック部を備えた半導体チップとが積層された積層型の光電変換装置でもよい。この場合には、図１に示した画素１０の画素アレイを１つの半導体チップに設ける。そして、ＡＤ変換回路１６０、画素制御回路１２０、ＴＧ１６１、処理回路９５、出力回路１００を別の半導体チップに設けるようにしても良い。また、積層型の光電変換装置は３つ以上の半導体チップを含んでも良い。３つの半導体チップの例としては、受光部を備えた半導体チップ、ロジック部を備えた半導体チップ、メモリ部を備えた半導体チップがあげられる。一方で、光電変換装置は１つの半導体チップに図１に示した全ての構成が設けられていても良い。光電変換装置から出力される画像信号がデジタル信号の場合を説明したが、画像信号はアナログ信号の形で出力してもよい。

本実施形態の開示は、以下の構成を含む。
［構成１］
行列状に配置された複数の画素と、
前記複数の画素を制御する制御回路と、を備え、
前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間が長い画素制御パルスと、を出力する、
ことを特徴とする光電変換装置。
［構成２］
行列状に配置された複数の画素と、
前記複数の画素を制御する制御回路と、を備え、
前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間および立下がり時間が長い画素制御パルスと、を出力する、
ことを特徴とする光電変換装置。
［構成３］
前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部の容量値を切り替えるトランジスタを制御する制御信号が含まれる、
ことを特徴とする構成１または２に記載の光電変換装置。
［構成４］
前記フローティングディフュージョン部の電位の上昇により生じる前記画素の出力信号レベルの非線形性を補正する処理部を備える、
ことを特徴とする構成３に記載の光電変換装置。
［構成５］
前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部の容量値を切り替える複数のトランジスタを制御する複数の制御信号が含まれる、
ことを特徴とする構成１乃至４のいずれか１項に記載の光電変換装置。
［構成６］
前記画素制御パルスには、前記画素が備えるフォトダイオードからフローティングディフュージョン部に信号電荷を転送する転送トランジスタを制御する信号が含まれる、
ことを特徴とする構成１乃至５のいずれか１項に記載の光電変換装置。
［構成７］
前記画素制御パルスには、前記画素が備える複数のフォトダイオードからフローティングディフュージョン部に信号電荷を転送する複数の転送トランジスタを制御する複数の信号が含まれる、
ことを特徴とする構成１乃至６のいずれか１項に記載の光電変換装置。
［構成８］
前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部をリセットするリセットトランジスタを制御する信号が含まれる、
ことを特徴とする構成１乃至７のいずれか１項に記載の光電変換装置。
［構成９］
前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立上がり時間を前記行選択パルスの立上がりよりも遅くするための電流源回路を備える、
ことを特徴とする構成１乃至８のいずれか１項に記載の光電変換装置。
［構成１０］
前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立上がり時間を前記行選択パルスの立上がりよりも遅くするための電流制限抵抗およびトランジスタの中の少なくとも一方を備える、
ことを特徴とする構成１乃至８のいずれか１項に記載の光電変換装置。
［構成１１］
前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立下がり時間を前記行選択パルスの立下がりよりも遅くするための電流源回路を備える、
ことを特徴とする構成１乃至１０のいずれか１項に記載の光電変換装置。
［構成１２］
前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立下がり時間を前記行選択パルスの立下がりよりも遅くするための電流制限抵抗およびトランジスタの少なくとも一方を備える、
ことを特徴とする構成１乃至１０のいずれか１項に記載の光電変換装置。
［構成１３］
前記画素制御パルスの立上がりの傾斜が、３０Ｖ／μｓｅｃよりも小さい、
ことを特徴とする構成１乃至１２のいずれか１項に記載の光電変換装置。
［構成１４］
前記画素制御パルスの立下がりの傾斜が、３０Ｖ／μｓｅｃよりも小さい、
ことを特徴とする構成１乃至１３のいずれか１項に記載の光電変換装置。
［構成１５］
構成１乃至１４のいずれか１項に記載の光電変換装置と、前記光電変換装置から出力される画像データを処理する処理装置と、を備えることを特徴とするシステム。

１０・・・画素／２０・・・画素アレイ／３０、３２・・・垂直線／４０・・・電流源／５０・・・ランプ信号供給回路／６０～６３・・・比較器／７０～７３・・・第一のメモリ／８０～８３・・・第二のメモリ／９０・・・カウンタ／９５・・・処理回路／１００・・・出力回路／１１０・・・画素／１２０・・・画素制御回路／１２１～１２４・・・バッファ回路／１２５・・・電流源回路／１２６・・・電流源回路／１２７、１２８・・・画素制御回路／１３０・・・垂直線／１６０・・・ＡＤ変換回路／２００・・・画素／４００、４００Ａ～４００Ｈ・・・フォトダイオード／４１０、４１０－１～４１０－８・・・転送トランジスタ／４２０・・・フローティングディフュージョン／４３０・・・ソースフォロワトランジスタ／４４０・・・選択トランジスタ／４５０・・・ＧＮＤノード／４５５・・・リセットトランジスタ／４５６、４５６Ａ、４５６Ｂ・・・ゲイン切替トランジスタ／４６０・・・電源ノード

Claims (15)

1. 行列状に配置された複数の画素と、
   前記複数の画素を制御する制御回路と、を備え、
   前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間が長い画素制御パルスと、を出力する、
   ことを特徴とする光電変換装置。
2. 行列状に配置された複数の画素と、
   前記複数の画素を制御する制御回路と、を備え、
   前記制御回路は、行方向に配置された前記画素を選択する行選択パルスと、前記行選択パルスよりも立上がり時間および立下がり時間が長い画素制御パルスと、を出力する、
   ことを特徴とする光電変換装置。
3. 前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部の容量値を切り替えるトランジスタを制御する制御信号が含まれる、
   ことを特徴とする請求項１または２に記載の光電変換装置。
4. 前記フローティングディフュージョン部の電位の上昇により生じる前記画素の出力信号レベルの非線形性を補正する処理部を備える、
   ことを特徴とする請求項３に記載の光電変換装置。
5. 前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部の容量値を切り替える複数のトランジスタを制御する複数の制御信号が含まれる、
   ことを特徴とする請求項１または２に記載の光電変換装置。
6. 前記画素制御パルスには、前記画素が備えるフォトダイオードからフローティングディフュージョン部に信号電荷を転送する転送トランジスタを制御する信号が含まれる、
   ことを特徴とする請求項１または２に記載の光電変換装置。
7. 前記画素制御パルスには、前記画素が備える複数のフォトダイオードからフローティングディフュージョン部に信号電荷を転送する複数の転送トランジスタを制御する複数の信号が含まれる、
   ことを特徴とする請求項１または２に記載の光電変換装置。
8. 前記画素制御パルスには、前記画素が備えるフローティングディフュージョン部をリセットするリセットトランジスタを制御する信号が含まれる、
   ことを特徴とする請求項１または２に記載の光電変換装置。
9. 前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立上がり時間を前記行選択パルスの立上がりよりも遅くするための電流源回路を備える、
   ことを特徴とする請求項１または２に記載の光電変換装置。
10. 前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立上がり時間を前記行選択パルスの立上がりよりも遅くするための電流制限抵抗およびトランジスタの中の少なくとも一方を備える、
    ことを特徴とする請求項１または２に記載の光電変換装置。
11. 前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立下がり時間を前記行選択パルスの立下がりよりも遅くするための電流源回路を備える、
    ことを特徴とする請求項２に記載の光電変換装置。
12. 前記制御回路は、前記画素制御パルスの出力部に、前記画素制御パルスの立下がり時間を前記行選択パルスの立下がりよりも遅くするための電流制限抵抗およびトランジスタの少なくとも一方を備える、
    ことを特徴とする請求項２に記載の光電変換装置。
13. 前記画素制御パルスの立上がりの傾斜が、３０Ｖ／μｓｅｃよりも小さい、
    ことを特徴とする請求項１または２に記載の光電変換装置。
14. 前記画素制御パルスの立下がりの傾斜が、３０Ｖ／μｓｅｃよりも小さい、
    ことを特徴とする請求項２に記載の光電変換装置。
15. 請求項１または２に記載の光電変換装置と、前記光電変換装置から出力される画像データを処理する処理装置と、を備えることを特徴とするシステム。

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