JP2023124491A - 光電変換装置 - Google Patents

Abstract

【課題】処理回路の電位変動を相殺可能であり、高品質な信号を取得可能な光電変換装置を提供する。【解決手段】画素アレイと、前記画素から画素信号が出力される信号線と、前記信号線の画素信号を処理する処理回路と、信号線と処理回路の入力ノードとの間の導通を制御するスイッチと、制御部と、を備え、前記制御部は、フローティングディフュージョンがリセットされた後であって、前記画素信号が前記画素から前記信号線に読み出されている期間に、前記スイッチを、少なくともオフ状態からオン状態に遷移させる第一の遷移を行い、前記転送トランジスタが転送を行っている期間は、前記スイッチをオフ状態にし、前記転送の後に、前記スイッチを、オフ状態からオン状態に遷移させる第二の遷移を行う、ことを特徴とする光電変換装置。【選択図】図４

Description

本発明は光電変換装置に関する。

ＣＭＯＳイメージセンサ（光電変換装置）は、光電変換素子を含む複数の画素と、これらの画素から信号を読み出す読み出し回路を有する。画素が垂直・水平の二次元状に配列された場合、水平方向には、画素の数に対応した読み出し回路が配列される。読み出し回路は、ゲイン機能、減算機能、サンプル・ホールド機能、アナログ－デジタル変換の機能等をあわせもつ。

特許文献１は、画素内の転送パルスφＴＸによるフローティングディフュージョンの電位変動が、垂直信号線を介してアンプの入力容量を変動させるのを防ぐ手法を提案する。具体的には、特許文献１は、垂直信号線と列アンプの入力容量の間に遮断スイッチを挿入して、φＴＸ期間を包含するように前記スイッチをオフしている。遮断スイッチはＮＭＯＳとＰＭＯＳを含むＣＭＯＳ構成として、それぞれのゲートに逆相のパルスを入力することで、φＰＶＬＯＦＦによる列アンプの入力容量の電位変動が相殺される。

特開２００８－６７１０７号公報

近年のカメラやスマートフォンに搭載されるイメージセンサは、高感度化、高ゲイン化がすすんでいる。その結果、遮断スイッチをＣＭＯＳ構成にして、それぞれのゲートに逆相のパルスを入力するだけでは、列回路（処理回路）の電位変動を相殺するに不十分になりつつある。その結果、ダークオフセットやダークシェーディングが含まれてしまい、信号品質が低下するおそれがある。

そこで、本発明は、処理回路の電位変動を相殺可能であり、高品質な信号を取得可能な光電変換装置を提供することを目的とする。

本発明の第一の態様は、
フォトダイオードと、フローティングディフュージョンと、前記フォトダイオードの電荷の転送を行う転送トランジスタを含む画素を複数有する画素アレイと、
前記画素から画素信号が出力される信号線と、
前記信号線の画素信号を処理する処理回路と、
前記信号線と前記処理回路の入力ノードとの間の導通を制御するスイッチと、
制御部と、
を備え、
前記制御部は、
前記フローティングディフュージョンがリセットされた後であって、前記画素信号が前記画素から前記信号線に読み出されている期間に、前記スイッチを、少なくともオフ状態からオン状態に遷移させる第一の遷移を行い、
前記転送トランジスタが転送を行っている期間は、前記スイッチをオフ状態にし、
前記転送の後に、前記スイッチを、オフ状態からオン状態に遷移させる第二の遷移を
行う、
ことを特徴とする光電変換装置である。

本発明により、処理回路の電位変動を相殺可能であり、高品質な信号を取得可能な光電変換装置を提供できる。

第１の実施形態における光電変換装置の模式図である。 第１の実施形態における単位回路の等価回路図である。 参考例に係る読み出し動作を示すタイミングチャートである。 第１の実施形態における読み出し動作を示すタイミングチャートである。 第２の実施形態における読み出し動作を示すタイミングチャートである。 参考例に係る読み出し動作を示すタイミングチャートである。 第３の実施形態における読み出し動作を示すタイミングチャートである。 第４の実施形態における単位回路の等価回路図である。 第４の実施形態における読み出し動作を示すタイミングチャートである。 第５の実施形態における単位回路内の等価回路図である。 第６の実施形態における光電変換システムの模式図である。 第７の実施形態における光電変換システムおよび移動体の模式図である。

＜第１の実施形態＞
図１から図４を参照しながら、本発明の第１の実施形態に係る光電変換装置（固体撮像装置）の実施形態を説明する。図１に示す光電変換装置１０１は、画素アレイ１０２を有し、画素アレイ１０２は、単位画素１０３を複数有し、複数の単位画素１０３は、行列状に配列されている。垂直信号線１０４は画素列に対応して複数設けられており、画素アレイ１０２の各列の画素１０３は、垂直信号線１０４を介して画素信号を出力する。また、画素アレイ１０２の各行の画素１０３は、制御信号線１０５に接続されており、制御信号線１０５を介して供給される制御信号に基づいて駆動される。垂直信号線１０４には、定電流負荷１０６が接続される。

光電変換装置１０１は、また、制御回路１０７、垂直走査回路１０８、列回路１０９、列ＡＤＣ１１０、列メモリ１１１、水平走査回路１１２、ＤＦＥ１１３、出力回路１１４を備える。制御回路１０７は、光電変換装置１０１の各ブロックを制御する。垂直走査回路１０８は、制御信号線１０５を選択的に駆動する。列回路１０９は、垂直信号線の信号を処理する。列ＡＤＣ（アナログ－デジタル変換器）１１０は、列回路１０９から出力されるアナログ信号をアナログ－デジタル変換（以下、ＡＤ変換）する。列ＡＤＣ１１０は列処理回路に列メモリ１１１は、列ＡＤＣ１１０から出力されるデジタル信号を保持する。水平走査回路１１２は、列メモリ１１１に保持されたデジタル信号を読み出す。ＤＦＥ（ Digital Front End）１１３は、水平走査回路１１２から読み出されたデジタル信号に対して水平クランプ等の信号処理を施す。出力回路１１４は、ＤＦＥ１１３で処理されたデジタル信号を出力する。

次に、単位画素１０３の構成について説明する。図１の部分拡大図に示すように、単位画素１０３は、フォトダイオード１１５、転送トランジスタ１１６、フローティングディフュージョン端子（ＦＤ端子）１１７、リセットトランジスタ１１８、ソーソフォロワトランジスタ１１９、行選択トランジスタ１２０を有する。フォトダイオード１１５は、入射光を光電変換して、入射光量に応じた電荷を生じさせる。転送トランジスタ１１６は、制御信号線１０５からゲートに供給されるＰＴＸ信号にしたがって、フォトダイオード１
１５に蓄積される電荷をＦＤ端子１１７に転送する。リセットトランジスタ１１８は、制御信号線１０５からゲートに供給されるＰＲＥＳ信号にしたがって、ＦＤ端子１１７の電荷をリセットする。ソースフォロワトランジスタ１１９は、ＦＤ端子１１７に保持される電荷に応じた電圧信号を出力する。行選択トランジスタ１２０は、制御信号線１０５からゲートに供給されるＰＳＥＬ信号にしたがって、画素信号を垂直信号線１０４に出力する。

図２は、列回路１０９および列ＡＤＣ１１０の等価回路図の模式図である。

処理回路である列回路１０９は、複数の単位列回路２０１が水平方向に複数配列されて構成される。単位列回路２０１は、遮断スイッチ２０２と増幅器２０５を有し、信号線である垂直信号線（ＶＬ）１０４から供給される信号を増幅して出力する。

遮断スイッチ２０２は、並列接続された、ＮＭＯＳスイッチ２０２ｎとＰＭＯＳスイッチ２０２ｐから構成される。ＮＭＯＳスイッチ２０２ｎのゲートには制御信号ＰＶＬＯＮが供給され、ＰＭＯＳスイッチ２０２ｐのゲートにはその逆相信号である制御信号ＰＶＬＯＮＢが供給される。すなわち、ＮＭＯＳスイッチ２０２ｎとＰＭＯＳスイッチ２０２ｐは論理レベルが互いに反対の信号によって駆動される。遮断スイッチ２０２は、垂直信号線１０４と列回路の入力ノードとの間に設けられる。遮断スイッチ２０２がオン状態のときは、垂直信号線（ＶＬ）１０４と列回路入力端子（ＶＣ０）２０３は接続され、遮断スイッチ２０２がオフ状態のときは、垂直信号線（ＶＬ）１０４と列回路入力端子（ＶＣ０）２０３は遮断される。このように、遮断スイッチ２０２は信号線と処理回路の入力ノードとの間の電気的経路の導通、非導通を制御する。垂直信号線１０４は、遮断スイッチ２０２、入力端子２０３、入力容量（Ｃ０）２０４を介して容量結合をして、処理回路の増幅器２０５の第一入力端子（反転入力端子）に接続される。増幅器２０５は容量帰還型の増幅器であり、出力は、帰還容量（Ｃｆ）２０６を介して第一入力端子（反転入植端子）に接続される。帰還容量２０６は可変容量であり、その容量値は制御回路１０７から供給される制御信号（不図示）により設定可能である。リセットスイッチ２０７は、帰還容量２０６と並列に設けられ、制御信号ＰＣ０Ｒにより制御される。増幅器２０５の第二入力端子（非反転入力端子）には、電圧ＶＣ０Ｒが供給される。増幅器２０５の出力は、出力端子（ＶＣＡＭＰＯ）２０８を介して、列ＡＤＣ１１０に供給される。

列ＡＤＣ１１０は、複数の単位列ＡＤＣ回路２０９が水平方向に複数配列されて構成される。単位列ＡＤＣ回路２０９は、コンパレータ２１１を有し、単位列回路２０１から供給されるアナログ信号をデジタル信号に変換して出力する。単位列回路２０１からの信号は、容量２１０－１を介してコンパレータ２１１の第一入力端子（反転入力端子）に入力される。また、ランプ信号ＶＲＡＭＰが容量２１０－２を介してコンパレータ２１１の第二入力端子（非反転入力端子）に入力される。また、容量２１０－１と２１０－２の容量値は、それぞれＣＩＮ－１とＣＩＮ－２である。ＮＭＯＳスイッチ２１２－１とＮＭＯＳスイッチ２１２－２のゲートには制御信号ＰＣＯＭＰＲが供給されている。コンパレータ２１１の出力は、出力端子（ＶＣＯＭＰＯ）２１３を介して、列メモリ１１１へ出力される。

図３は、光電変換装置１０１の読み出し動作の参考例を示すタイミングチャートである。図３には、ある選択された行の水平方向に配列された複数の１０３単位画素を読み出す動作を示しており、１Ｈ動作などと呼ばれる。この１Ｈ動作を複数の行で行うことで、全行全列の画素信号を読み出すことができる。

以下、図３を参照して、当該参考例での読み出し動作とその課題について説明する。先ず、期間ｔ１～ｔ２において、パルスＰＲＥＳがＨｉレベルとなりリセットトランジスタ
１１８がオンして、ＦＤ端子１１７が電位ＳＶＤＤにリセットされる。次に期間ｔ３～ｔ１４において、ＰＳＥＬがＨｉレベルとなり行選択トランジタ１２０がオンして、ソースフォロワトランジスタ１１９のソース端子が垂直信号線１０４に電気的に接続される。次に期間ｔ４～ｔ５において、ＰＣ０ＲがＨｉレベルとなり、リセットスイッチ２０７がオンし、入力端子（ＶＣ０）２０３の電位と出力端子（ＶＣＡＭＰＯ）２０８が電位ＶＣ０Ｒとなることで列回路が初期化される。

期間ｔ３～ｔ８において、垂直信号線に読み出されているＦＤ端子のリセットレベルである電位ｖｎ１が列回路の入力端子（ＶＣ０）２０３に入力されると、反転回路である列回路の出力端子（ＶＣＡＭＰＯ）２０８に電位ｖｎ２が出力される。次に期間ｔ６～ｔ７のＮ－ＡＤ期間において、ＶＣＡＭＰＯ端子２０８の電位ｖｎ２が列ＡＤＣ１１０においてＡＤ変換され、時刻ｔｌ１における電位ｖｎ２に相当するデジタル信号ｖｎ２ｄが列メモリ１１１に保持される。ここでいう時刻ｔｌ１は、コンパレータ２１１に入力されるｖｎ２とＶＲＡＭＰ信号が同一となったときにコンパレータ２１１が反転するタイミングのことである。

期間ｔ８～ｔ１０において、遮断スイッチ２０２がオフすることにより、垂直信号線（ＶＬ）１０４と列回路２０３の入力端子（ＶＣ０）２０３を切り離す。そのことによって、次の期間ｔ９～ｔ１０のパルスＰＴＸの遷移による、ＦＤ端子１１７の電位変動は垂直信号線（ＶＬ）１０４までは伝達するが、列回路の入力端子（ＶＣ０）２０３には伝達されない。

期間ｔ１０以降は、フォトダイオード１１５の信号がＦＤ端子１１７に読み出され、垂直信号線（ＶＬ）１０４に電位ｖｓ１として読み出されている。ｖｓ１には、リセット電位ｖｎ１にフォトダイオードで光電変換された電気信号が重畳されている。暗時においては、ｖｎ１＝ｖｓ１である。次に、期間ｔ１１以降は、遮断スイッチ２０２がオンされ、列回路の入力端子（ＶＣ０）２０３にｖｓ１が入力されると、反転回路である列回路の出力である出力端子（ＶＣＡＭＰＯ）２０８に電位ｖｓ２が出力される。次に期間ｔ１２～ｔ１３のＳ－ＡＤ期間において、ＶＣＡＭＰＯ端子２０８の電位ｖｓ２が列ＡＤＣ１１０においてＡＤ変換され、時刻ｔｌ２における電位ｖｓ２に相当するデジタル信号ｖｓ２ｄが列メモリ１１１に保持される。期間ｔ６～ｔ７のＮ－ＡＤ期間において、ＶＲＡＭＰランプ電圧がコンパレータ２１１に入力され、またＶＣＡＭＰＯ端子もコンパレータ２１１に入力され、ＶＲＡＭＰ電圧とｖｎ２が一致した時刻ｔｌ１に、コンパレータは反転して、カウント値がｖｎ２ｄとして列メモリ１１１に保持される。期間ｔ１２～ｔ１３のＳ－ＡＤ期間においても、ＶＲＡＭＰ信号とｖｓ２が比較されて一致した時刻ｔｌ２に、コンパレータ２１１は反転して、カウント値がｖｓ２ｄとして列メモリ１１１に保持される。

期間ｔ１４以降において、メモリ１１１に保持されたデジタル値ｖｎ２ｄとｖｓ２ｄは、水平走査回路１１２より読み出され、ＤＦＥ１１３に入力され、デジタル信号処理が施される。代表的な処理としては、減算処理ｖｎ２ｄ－ｖｓ２ｄがされる。それらのデジタル信号処理をされたのち、出力回路１１４から光電変換装置１０１の外へ読み出される。

ここで、遮断スイッチ２０２を用いた上記の読み出し動作についての課題を説明する。上記の読み出し動作によれば、特許文献１に記載されているように、遮断スイッチ２０２によって、ＰＴＸの遷移による垂直信号線（ＶＬ）１０４の変動を反転回路の列回路に入力しないことができる。しかしながら、特許文献１では、遮断スイッチ２０２がオフ、オンすることにより入力端子（ＶＣ０）２０３の電位が微小に変動することまでは検討されていない。

遮断スイッチ２０２を構成するＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ
２０２ｐの条件が同一であれば、ＣＭＯＳ構成であるため、入力端子（ＶＣＯ）２０３に生じる微小な変動は相殺することができる。したがって、期間ｔ６～ｔ７と、期間ｔ８～ｔ１１での１０４垂直信号線電位ＶＬは同一となる。なお、ＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ２０２ｐの条件は、例えば、それぞれのサイズ、ゲート重なり容量、チャージインジェクション、閾値などである。

しかし、製造上、トランジスタの前記条件は同一なものとはならない。したがって、期間ｔ８～ｔ１１の間、垂直信号線（ＶＬ）１０４の電位は図３のように微小ながらも変動する。また、近年のカメラやスマートフォンでは、暗いシーンでも撮影できるように、高感度化の一つとして、読み出し回路のゲインをあげることが多い。例えば、単位列回路２０１を構成する増幅器２０５をつかってゲインをかける。ゲインは容量比Ｃ０／Ｃｆで決まり、先に述べた帰還容量（Ｃｆ）２０６の可変容量を制御して、ゲインＣ０／Ｃｆを決める。このようにゲインをかけることから、ＶＣ０端子２０３からＶＣＡＭＰＯ端子２０８までを構成する入力容量２０４、増幅器２０５、帰還容量２０６、リセットスイッチ２０７らを総称して列アンプと呼ぶことが多い。

ゲインＣ０／Ｃｆが大きい値、例えば数十から数百倍となると、増幅器２０５の動作する帯域が低周波の領域になり、列回路２０８の出力ＶＣＡＭＰＯの静定は非常に遅くなる。図３のタイミングチャートで説明すると、遮断スイッチの動作によって生じるＶＣ０端子２０３の期間ｔ８～ｔ１１での電位変動は早く、時刻ｔｌ１におけるｖｎ１と、時刻ｔｌ２におけるｖｓ１は同じ電位である。しかしながら、ＶＣ０の期間ｔ８～ｔ１１での電位変動が入力された列アンプ２０８の出力ＶＣＡＭＰＯの静定は非常に遅いものとなり、図３の部分拡大図に示すように、時刻ｔｌ１におけるｖｎ２と時刻ｔｌ２におけるｖｓ２が異なる電位となる。すなわち、ｖｎ２＜ｖｓ２の関係となってしまう。その結果、ダークオフセットが生じてしまい、正確な黒レベルが求められず、良質な画像を取得することができないという課題が生じる。

そこで、本開示では、遮断スイッチ２０２のオンオフによって生じるダークオフセットをキャンセルする方法を提案する。

図４は、本実施形態に係る光電変換装置１０１での読み出し動作を示すタイミングチャートである。本実施形態では、図３に示す読み出し動作に、遮断スイッチの動作期間ｔａ～ｔｂを追加する。なお、期間ｔａ～ｔｂは、列回路２０８のリセットの完了後であり、Ｎ－ＡＤ期間の前に設けられる。

本実施形態では、制御回路（制御部）１０７は、次のような制御を行う。すなわち、ＦＤ端子１１７がリセットされた後であって、画素信号が垂直信号線１０４に読み出されている期間に、遮断スイッチをオフ状態からオン状態に遷移させる（第一の遷移）。そして、転送トランジスタ１１６がフォトダイオードに蓄積された電荷ＦＤ端子１１７に転送している期間には、遮断スイッチ２０２オフ状態を維持する。そして、転送トランジスタ１１６による転送が完了した後に、遮断スイッチ２０２をオフ状態からオン状態に遷移させる（第二の遷移）。上記遮断スイッチ２０２の第一の遷移による遮断は、Ｎ信号（リセット信号）がＡＤ変換される前に行われ、第一の遷移後にＮ信号がＡＤ変換（Ｎ－ＡＤ）される。また、上記遮断スイッチ２０２の第二の遷移による遮断は、Ｓ信号がＡＤ変換される前に行われ、第二の遷移後にＳ信号がＡＤ変換（Ｓ－ＡＤ）される。

ＦＤ端子１１７リセットされた後の期間ｔａ～ｔｂにおいて、時刻ｔａにてＰＶＬＯＮを立ち下げ、時刻ｔｂにおいてＰＶＬＯＮを立ち上げして遮断スイッチ２０２を動作させている。これにより、遮断スイッチ２０２の動作によって生じるＶＣ０端子２０３の期間ｔａ～ｔｂでの電位変動に応じて、列アンプ２０８の出力ＶＣＡＭＰＯが変動し、その静
定は非常に遅いものとなる。したがって、時刻ｔｌ１におけるｖｎ２’は、この後の期間ｔ８～ｔ１１の時刻ｔｌ２におけるｖｓ２’と極めて近い電位または同電位となる。期間ｔ５～ｔ８は、ＦＤ端子１１７のリセット電位に相当する信号が、列アンプの出力ＶＣＡＭＰＯから出力されたものである。時刻ｔｂ以降の列アンプの出力ＶＣＡＭＰＯの静定を、時刻ｔ１１以降の静定と同じ度合いにすることで、図４中における列アンプの出力ＶＣＡＭＰＯは、ｖｎ２’＝ｖｓ２’となる。

列アンプのＶＣＡＭＰＯ端子２０８の出力であるｖｎ２’とｖｓ２’はそれぞれＮ－ＡＤ期間とＳ－ＡＤ期間で、デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’にＡＤ変換される。デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’は、メモリ１１１に保持される。デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’は時刻ｔ１４以降に水平走査回路１１２より読み出される。その後、デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’はＤＦＥ１１３に入力され、デジタル信号処理が施される。代表的な処理としては、減算処理ｖｎ２ｄ’－ｖｓ２ｄ’がされることで、遮断スイッチ２０２の動作によって生じる列アンプ２０８の出力ＶＣＡＭＰＯの静定不足によるオフセットはキャンセルできる。その結果、オフセットが非常に少ない良質な画像を形成することができる。

＜第２の実施形態＞
図５を参照しながら本発明の第２の実施形態を説明する。図５は本実施形態における光電変換装置１０１の読み出し動作を示すタイミングチャートである。なお、光電変換装置１０１の構成は第１の実施形態（図１、図２）と同様である。

本実施形態では、期間ｔａ’～ｔｂにおいて、ＰＶＬＯＮを遷移させて遮断スイッチ２０２を動作させている。時刻ｔａ’は、増幅器１０５のリセットを行っている期間ｔ４～ｔ５の間の時刻である。本実施形態では、増幅器１０５をリセットしている間に、遮断スイッチをオフ状態に遷移させ、増幅器１０５のリセット後に、遮断スイッチ２０２をオン状態に遷移させる。第１の実施形態（図３）では、増幅器１０５のリセット後である時刻ｔ５とｔ６の間でＰＶＬＯＮを立ち下げているが、本実施形態では、増幅器１０５をリセットしている間にＰＶＬＯＮを立ち下げる。

期間ｔ４～ｔ５は、リセットスイッチ２０７によって列アンプがリセットされた状態であり、列アンプはユニティゲインアンプとなり、その動作は早く、ＶＣＡＭＰＯ端子２０８の静定は早くなる。また、出力ＶＣＡＭＰＯからは電圧ＶＣ０Ｒを出力している。その期間ｔ４～ｔ５の間に遮断スイッチ２０２を動作させてもＶＣＡＭＰＯ端子２０８は大きく変動せず、電圧ＶＣ０Ｒを出力しているだけである。その後、時刻ｔｂにおいて、ＰＶＬＯＮを立ち上げることで、時刻ｔｂにおいてＰＶＬＯＮを立ち上げして遮断スイッチ２０２を動作させている。これにより、遮断スイッチ２０２の動作によって生じるＶＣ０端子２０３の期間ｔｂ～ｔ８での電位変動に応じて生じる、列アンプの出力であるＶＣＡＭＰＯの変動の静定は非常に遅いものとなる。したがって、時刻ｔｌ１におけるｖｎ２’は、この後の期間ｔ８～ｔ１１の時刻ｔｌ２におけるｖｓ２’と極めて近い電位または同電位となる。したがって、時刻ｔｌ１におけるｖｎ２’は、この後の期間ｔ８～ｔ１１の時刻ｔｌ２におけるｖｓ２’と極めて近い電位または同電位となる。期間ｔ５～ｔ８は、１１７ＦＤ端子のリセット電位に相当する信号が、２０８列アンプの出力ＶＣＡＭＰＯから出力されたものである。

期間ｔｂ以降の列アンプの出力ＶＣＡＭＰＯの静定を、時刻ｔ１１のそれと同じ静定の度合いにすることで、図４中における列アンプの出力ＶＣＡＭＰＯは、ｖｎ２’＝ｖｓ２’となる。また、本実施形態では、期間ｔ５～ｔｂの時間を短縮でき、１Ｈ期間を短くすることができるため、第一の実施形態よりもフレームレートをあげることができる。

＜第３の実施形態＞
図６から図７を参照しながら本発明の第３の実施形態を説明する。図６は課題を説明するための参考例に係る読み出し動作を示すタイミングチャートであり、図７は本実施形態に係る読み出し動作を示すタイミングチャートである。図６，図７における「Ｌ」「Ｒ」の添字は、それぞれ列回路の左および右の列での信号を表す。なお、光電変換装置１０１の構成は第１の実施形態（図１、図２）と同様である。制御回路は列回路の左側に配置され、列回路の左側から制御信号が供給される。

まず、本実施形態で対処する課題について説明する。光電変換装置１０１において、制御回路１０７から、列回路１０９、列ＡＤＣ１１０、列メモリ１１１、水平走査回路１１２に制御信号や電圧等が供給されている。高速な制御信号が供給される列ＡＤＣ１１０や列メモリ１１１の中には、リピートバッファが配置され、制御信号の遅延を少なくする工夫がされる。一方、列回路１０９は、おもにアナログ信号にゲインをかけたり、Ｓ／Ｈ動作をする回路ブロックであり、画素アレイ１０２と同様に、周期性を一定にしてパターンレイアウト等の配置がされることが望ましい。リピートバッファを配置すると、周期性がくずれて、列回路毎にアナログ信号に固定パターンノイズ（ＦＰＮ）等が生じることがあるためである。そのため、アナログ信号を取り扱う列回路１０９への制御信号ＰＶＬＯＮは、制御回路１０７の左一方から供給されるため、図６のように遅延が生じる。制御回路１０７に近い左よりも右のほうが遅延するため遷移期間が遅くなる。それに応じて、ＶＣＡＭＰＯ端子２０８の静定も、左よりも右で遅くなる。一方、列ＡＤＣ１１０や列メモリ１１１に供給される信号はリピートバッファで遅延を少なくしているため、ＡＤ変換されるタイミングは左と右の差は少なくなっている。よって、ｖｓ２’＿Ｌよりもｖｓ２’＿Ｒの方がオフセットが大きくなり、ダークシェーディングが生じる。

そこで、本開示では、列毎の遅延量の差に応じて生じるダークオフセットをキャンセルする方法を提案する。

図７は、本実施形態の光電変換装置１０１での読み出し動作を示すタイミングチャートである。

期間ｔａ’～ｔｂにおいて、ＰＶＬＯＮを遷移させて遮断スイッチ２０２を動作させている。本実施形態においても、制御信号ＰＶＬＯＮは制御回路１０７の左一方から供給されるため、図７のように遅延が生じている。

列回路１０９の左においては時刻ｔｂにおいて、ＰＶＬＯＮを立ち上げることで、時刻ｔｂにおいてＰＶＬＯＮを立ち上げして２０２遮断スイッチを動作させている。これにより、遮断スイッチ２０２の動作によって生じるＶＣ０端子２０３電圧の期間ｔｂ～ｔ８での電位変動に応じて、列アンプ２０８の出力ＶＣＡＭＰＯが変動し、その静定は非常に遅いものとなる。したがって、時刻ｔｌ１におけるｖｎ２’＿Ｌは、この後の期間ｔ８～ｔ１１の時刻ｔｌ２におけるｖｓ２’＿Ｌと極めて近い電位または同電位となる。

列回路１０９の右においては時刻ｔｂから遅延して、ＰＶＬＯＮを立ち上げることで、時刻ｔｂから遅延してＰＶＬＯＮを立ち上げして２０２遮断スイッチを動作させている。したがって、遮断スイッチ２０２の動作によって生じるＶＣ０端子２０３の電位変動は、期間ｔｂ～ｔ８よりも遅延する。ＶＣ０端子２０３の電位変動に応じて、列アンプ２０８の出力ＶＣＡＭＰＯが変動し、その静定は非常に遅いものとなる。したがって、時刻ｔｌ１におけるｖｎ２’＿Ｒは、この後の期間ｔ８～ｔ１１の時刻ｔｌ２におけるｖｓ２’＿Ｒと極めて近い電位または同電位となる。

ここでは、ｖｎ２’＿Ｌとｖｎ２’＿Ｒではｖｎ２’＿Ｒのほうが大きく、かつ、ｖｓ
２’＿Ｌとｖｓ２’＿Ｒではｖｓ２’＿Ｒのほうが大きい。しかしながら、先に述べたように、ｖｎ２’＿Ｌ＝ｖｓ２’＿Ｌ、かつｖｎ２’＿Ｒ＝ｖｓ２’＿Ｒとなっているため、このあと、列ＡＤＣ１１０でＡＤ変換され、ＤＦＥ１１３で其々が減算されれば、左および右のオフセットは解消され、またダークシェーディングも解消される。その結果、オフセット、ダークシェーディングが非常に少ない良質な画像を形成することができる。

＜第４の実施形態＞
図８から図９を参照しながら本発明に係る第４の実施形態を説明する。図８は本実施形態に係る光電変換装置１０１における、列回路１０９および列ＡＤＣ１１０の等価回路図および模式図である。列回路１０９は、複数の単位列回路８０１が水平方向に複数配列されて構成され、列ＡＤＣ１１０は、複数の単位列ＡＤＣ回路２０９が水平方向に複数配列されて構成される。

単位列回路８０１は、実施形態１の単位列回路２０１（図２）と比較して、列アンプを構成する入力容量２０４と増幅器２０５と帰還容量２０６とリセットスイッチ２０７が除かれている。すなわち、単位列回路８０１は、制御信号ＰＶＬＯＮとその逆相のＰＶＬＯＮＢが供給される遮断スイッチ２０２のみを含む構成になっている。

単位列ＡＤＣ回路２０９は、実施形態１（図２）と同様であるため詳しい説明は省略する。単位列回ＡＤＣ回路２０９は、ＡＤ入力端子（ＶＡＤＩＮ）８０２を介して単位列回路８０１からの信号を入力し、ＡＤ変換後のデジタル信号を列メモリ１１１に出力する。

このように、本実施形態においては、垂直信号線１０４は、遮断スイッチ２０２、および容量２１０－１を介して、コンパレータ２１１に接続されている。

図９は、本実施形態に係る光電変換装置１０１の読み出し動作を示すタイミングチャートである。列回路１０９に列アンプがなく、信号を増幅しない場合でも、期間ｔ８～ｔ１１において、ＡＤ入力端子（ＶＡＤＩＮ）８０２の遷移が遅くなっている。その理由を説明する。容量２１０－１を駆動するのは、ソースフォロワトランジスタ１１９と定電流負荷１０６によって構成されるソースフォロワが、行選択トランジスタ１２０、垂直信号線１０４、遮断スイッチ２０２を介して、端子ＶＡＤＩＮ８０２を駆動している。まず、行選択トランジスタ１２０のオン抵抗、遮断スイッチ２０２のオン抵抗と、画素領域１０２内を長距離にわたって配線されている垂直信号線１０４の配線抵抗の寄生抵抗成分ＲＬが生じる。また、画素領域１０２内を長距離にわたって配線されている垂直信号線１０４の寄生容量成分ＣＬが生じる。そして、容量ＣＩＮ－１は容量値を小さくすると、コンパレータ２１１に入力される信号振幅が小さくなってしまうために、数百ｆＦ～数ｐＦという容量値が必要となる。これら、寄生抵抗成分ＲＬと寄生容量成分ＣＬ、容量ＣＩＮ－１（２１０－１）をソースフォロワで駆動しなくてはならない。単位画素１０３内に配置されるソースフォロワトランジスタ１１９のサイズも、制限があるので、大きくできない。また定電流負荷１０６も多数の列を必要とするため、消費電力の観点から電流値を大きくすることはできない。したがって、端子電圧ＶＡＤＩＮ（８０２）は、期間ｔ８～ｔ１１と時刻ｔ１１以降で、静定は非常に遅くなる。そのためｖｓ２’は理想的な電位に静定しない。

そこで本実施形態では、期間ｔａ～ｔｂにおいても、制御信号ＰＶＬＯＮを遷移させて、期間ｔａ～ｔｂと時刻ｔｂ以降でも、期間ｔ８～ｔ１１と期間ｔ１１以降と同様に端子電圧ＶＡＤＩＮ（８０２）の電位の静定を生じさせる。こうやって得られるｖｎ２’とｖｓ２’は極めて近い電位または同電位となる。ｖｎ２’とｖｓ２’はそれぞれＮ－ＡＤ期間とＳ－ＡＤ期間で、ＡＤ変換され、デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’は、メモリ１１１に保持される。デジタル信号時刻ｖｎ２ｄ’とｖｓ２ｄ’は、ｔ１４以降に水平走査
回路１１２より読み出される。その後、デジタル信号ｖｎ２ｄ’とｖｓ２ｄ’はＤＦＥ１１３に入力され、デジタル信号処理が施される。代表的な処理としては、減算処理ｖｎ２ｄ’－ｖｓ２ｄ’がされることで、遮断スイッチ２０２の動作によって生じる端子電圧ＶＡＤＩＮの静定不足によるオフセットはキャンセルできる。その結果、オフセットが非常に少ない良質な画像を形成することができる。

＜第５の実施形態＞
図１０を参照しながら本発明の第５の実施形態を説明する。本実施形態は、遮断スイッチ２０２の構成が、第１から第４の実施形態と異なる。なお、本実施形態は第１から第４の実施形態のいずれとも組合せ可能である。

図１０に示すように、本実施形態の遮断スイッチ２０２は、２つのＣＭＯＳスイッチ回路を有する。第１のＣＭＯＳスイッチ回路は、ＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ２０２ｐが並列接続されて構成される。第２のＣＭＯＳスイッチ回路は、ＮＭＯＳトランジスタ１００１ｎとＰＭＯＳトランジスタ１００１ｐが並列接続されて構成され、第１のＣＭＯＳスイッチ回路の後段に接続される。ＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ２０２ｐのサイズ（ゲート長およびゲート幅）が両トランジスタで同一であり、ゲート長をＬ、ゲート幅（チャネル幅）をＷとする。ＮＭＯＳトランジスタ１００１ｎとＰＭＯＳトランジスタ１００１ｐは、ゲート長Ｌ、ゲート幅Ｗ×１／２のサイズであり、ソースとドレインが短絡されているダミースイッチである。

ＮＭＯＳトランジスタ２０２ｎのゲートとＰＭＯＳトランジスタ１００１ｐのゲートには制御信号ＰＶＬＯＮが供給されている。一方、ＰＭＯＳトランジスタ２０２ｐのゲートとＮＭＯＳトランジスタ１００１ｎのゲートには逆相信号ＰＶＬＯＮＢが供給されている。すなわち、ＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ１００１ｐのゲートに供給される制御信号と逆位相の制御信号が、ＰＭＯＳトランジスタ２０２ｐのゲートとＮＭＯＳトランジスタ１００１ｎのゲートに供給される。

ダミースイッチ１００１ｎと１００１ｐがあることで、ＮＭＯＳトランジスタ２０２ｎとＰＭＯＳトランジスタ２０２ｐのそれぞれのサイズ、ゲート重なり容量、チャージインジェクション、閾値が多少異なっても、図３中の期間ｔ８～ｔ１１に生じるＶＣ０の電圧変動が極めて生じにくくなる。したがって、第１から第４の実施形態において、本実施形態で示す構成の遮断スイッチを用いると、オフセットやダークシェーディングがより一層解消される。その結果、オフセット、ダークシェーディングが非常に少ない良質な画像を形成することができる。

以上の実施例を用いて本発明を説明したが、本発明は上記の実施例に限定されず、遮断スイッチを具備する回路においては有効である。

＜第６の実施形態＞
本発明の第６の実施形態による光電変換システムについて、図１１を用いて説明する。図１１は、本実施形態による光電変換システムの概略構成を示すブロック図である。

上記第１から第５の実施形態で述べた光電変換装置（ＣＭＯＳイメージセンサ）は、種々の光電変換システムに適用可能である。適用可能な光電変換システムとしては、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星、医療用カメラなどの各種の機器が挙げられる。また、レンズなどの光学系と光電変換装置（光電変換装置）とを備えるカメラモジュールも、光電変換システムに含まれる。図１１にはこれらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

光電変換システム２０００は、図１１に示すように、撮像装置２００１、撮像光学系２００２、ＣＰＵ２０１０、レンズ制御部２０１２、撮像装置制御部２０１４、画像処理部２０１６、絞りシャッター制御部２０１８を備える。光電変換システム２０００は、また、表示部２０２０、操作スイッチ２０２２、記録媒体２０２４を備える。

撮像光学系２００２は、被写体の光学像を形成するための光学系であり、レンズ群、絞り２００４等を含む。絞り２００４は、その開口径を調節することで撮影時の光量調節を行なう機能を備えるほか、静止画撮影時には露光秒時調節用シャッターとしての機能も備える。レンズ群及び絞り２００４は、光軸方向に沿って進退可能に保持されており、これらの連動した動作によって変倍機能（ズーム機能）や焦点調節機能を実現する。撮像光学系２００２は、光電変換システムに一体化されていてもよいし、光電変換システムへの装着が可能な撮像レンズでもよい。

撮像光学系２００２の像空間には、その撮像面が位置するように撮像装置２００１が配置されている。撮像装置２００１は、第１から第５の実施形態で説明した固体撮像装置（光電変換装置）であり、ＣＭＯＳセンサ（画素部）とその周辺回路（周辺回路領域）とを含んで構成される。撮像装置２００１は、複数の光電変換部を有する画素が２次元配置され、これらの画素に対してカラーフィルタが配置されることで、２次元単板カラーセンサを構成している。撮像装置２００１は、撮像光学系２００２により結像された被写体像を光電変換し、画像信号や焦点検出信号として出力する。

レンズ制御部２０１２は、撮像光学系２００２のレンズ群の進退駆動を制御して変倍操作や焦点調節を行うためのものであり、その機能を実現するように構成された回路や処理装置により構成されている。絞りシャッター制御部２０１８は、絞り２００４の開口径を変化して（絞り値を可変として）撮影光量を調節するためのものであり、その機能を実現するように構成された回路や処理装置により構成される。

ＣＰＵ２０１０は、カメラ本体の種々の制御を司るカメラ内の制御装置であり、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェイス回路等を含む。ＣＰＵ２０１０は、ＲＯＭ等に記憶されたコンピュータプログラムに従ってカメラ内の各部の動作を制御し、撮像光学系２００２の焦点状態の検出（焦点検出）を含むＡＦ、撮像、画像処理、記録等の一連の撮影動作を実行する。ＣＰＵ２０１０は、信号処理部でもある。

撮像装置制御部２０１４は、撮像装置２００１の動作を制御するとともに、撮像装置２００１から出力された信号をＡ／Ｄ変換してＣＰＵ２０１０に送信するためのものであり、それら機能を実現するように構成された回路や制御装置により構成される。Ａ／Ｄ変換機能は、撮像装置２００１が備えていてもかまわない。画像処理部２０１６は、Ａ／Ｄ変換された信号に対してγ変換やカラー補間等の画像処理を行って画像信号を生成する処理装置であり、その機能を実現するように構成された回路や制御装置により構成される。表示部２０２０は、液晶表示装置（ＬＣＤ）等の表示装置であり、カメラの撮影モードに関する情報、撮影前のプレビュー画像、撮影後の確認用画像、焦点検出時の合焦状態等を表示する。操作スイッチ２０２２は、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、撮影モード選択スイッチ等で構成される。記録媒体２０２４は、撮影済み画像等を記録するためのものであり、光電変換システムに内蔵されたものでもよいし、メモリカード等の着脱可能なものでもよい。

このようにして、実施形態１～５による撮像装置２００１を適用した光電変換システム２０００を構成することにより、高性能の光電変換システムを実現することができる。

＜第７の実施形態＞
本発明の第７の実施形態による光電変換システム及び移動体について、図１２Ａ及び図１２Ｂを用いて説明する。図１２Ａ及び図１２Ｂは、本実施形態による光電変換システム及び移動体の構成を示す図である。

図１２Ａは、車載カメラに関する光電変換システム２１００の一例を示したものである。光電変換システム２１００は、撮像装置２１１０を有する。撮像装置２１１０は、上述の実施形態１～４に記載の光電変換装置（固体撮像装置）のいずれかである。光電変換システム２１００は、画像処理部２１１２と視差取得部２１１４を有する。画像処理部２１１２は、撮像装置２１１０により取得された複数の画像データに対し、画像処理を行う処理装置である。視差取得部２１１４は、撮像装置２１１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う処理装置である。また、光電変換システム２１００は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部２１１６と、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部２１１８と、を有する。ここで、視差取得部２１１４や距離取得部２１１６は、対象物までの距離情報等の情報を取得する情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２１１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置はＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

光電変換システム２１００は、車両情報取得装置２１２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム２１００は、衝突判定部２１１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２１３０が接続されている。すなわち、制御ＥＣＵ２１３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、光電変換システム２１００は、衝突判定部２１１８での判定結果に基づいて、ドライバーへ警報を発する警報装置２１４０とも接続されている。例えば、衝突判定部２１１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ２１３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２１４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム２１００で撮像する。図１２Ｂに、車両前方（撮像範囲２１５０）を撮像する場合の光電変換システム２１００を示した。車両情報取得装置２１２０は、光電変換システム２１００を動作させ撮像を実行させるように指示を送る。上述の実施形態１～３の撮像装置を撮像装置２１１０として用いることにより、本実施形態の光電変換システム２１００は、測距の精度をより向上させることができる。

以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、光電変換システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の駆動源である
。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

（その他の実施例）
光電変換装置は、画素が設けられた第１半導体チップ（第１基板）と、読み出し回路（増幅器）または信号処理回路が設けられた第２半導体チップ（第２基板）とを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける読み出し回路（増幅器）は、それぞれ、第１半導体チップの画素列に対応した列回路とすることができる。読み出し回路（増幅器）は信号処理回路の一例であり、その他の信号処理を行う回路が第２半導体チップに設けられてもよい。また、第２半導体チップにおける読み出し回路（増幅器）は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリックス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は貫通電極（ＴＳＶ）、銅（Ｃｕ）等の金属の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続などを採用することができる。

１０３ 単位画素 １０４ 垂直信号線 １０７ 制御回路
１０９ 列回路 １１０ 列ＡＤＣ １１５ フォトダイオード
１１６ 転送トランジスタ １１７ フローティングディフュージョン
２０２ 遮断スイッチ

Claims (13)

1. フォトダイオードと、フローティングディフュージョンと、前記フォトダイオードの電荷の転送を行う転送トランジスタを含む画素を複数有する画素アレイと、
   前記画素から画素信号が出力される信号線と、
   前記信号線の画素信号を処理する処理回路と、
   前記信号線と前記処理回路の入力ノードとの間の導通を制御するスイッチと、
   制御部と、
   を備え、
   前記制御部は、
   前記フローティングディフュージョンがリセットされた後であって、前記画素信号が前記画素から前記信号線に読み出されている期間に、前記スイッチを、少なくともオフ状態からオン状態に遷移させる第一の遷移を行い、
   前記転送トランジスタが転送を行っている期間は、前記スイッチをオフ状態にし、
   前記転送の後に、前記スイッチを、オフ状態からオン状態に遷移させる第二の遷移を行う、
   ことを特徴とする光電変換装置。
2. 前記信号線は、前記スイッチを介して容量結合をして前記処理回路に接続されている、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記処理回路は容量帰還型の増幅器である、
   ことを特徴とする請求項１または２に記載の光電変換装置。
4. 前記スイッチは、並列接続されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成され、
   前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタは、論理レベルが互いに反対の信号によって駆動される、
   ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
5. 前記スイッチを構成する前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、サイズが同一である、
   ことを特徴とする請求項４に記載の光電変換装置。
6. 前記第一の遷移は、前記転送トランジスタによる転送が行われる前の画素信号であるリセット信号がＡＤ変換される前に行われ、
   前記第二の遷移は、前記リセット信号がＡＤ変換された後であって、前記転送トランジスタによる転送が行われた後の画素信号がＡＤ変換される前に行われる、
   ことを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。
7. 前記制御部は、前記処理回路のリセット後に、前記スイッチをオフ状態に遷移させ、その後に前記スイッチをオン状態に遷移させる前記第一の遷移を行う、
   ことを特徴とする請求項１から６のいずれか１項に記載の光電変換装置。
8. 前記制御部は、前記処理回路のリセットしている間に、前記スイッチをオフ状態に遷移させ、前記処理回路のリセット後に、前記スイッチをオン状態に遷移させる前記第一の遷移を行う、
   ことを特徴とする請求項１から６のいずれか１項に記載の光電変換装置。
9. 前記信号線は、前記画素アレイの画素列に対応して複数設けられ、
   前記スイッチは、前記信号線ごとに設けられており、
   前記スイッチに制御するための制御信号は、前記スイッチの水平方向の一方から入力される、
   ことを特徴とする請求項１から８のいずれか１項に記載の光電変換装置。
10. 前記スイッチは、
    サイズが同一の第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタが並列接続されて構成される第１スイッチと、
    チャネル幅が前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタの１／２である、第２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタが並列接続されて構成される第２スイッチと、
    を含み、
    前記第２スイッチは、ソースとドレインが短絡されたダミースイッチであり、
    前記第２スイッチは、前記第１スイッチと前記処理回路の入力ノードとの間に設けられ、
    前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートには、逆位相の信号が供給され、
    前記第２ＮＭＯＳトランジスタには、前記第１ＮＭＯＳトランジスタのゲートに供給される信号と逆位相の信号が供給され、
    前記第２ＰＭＯＳトランジスタには、前記第１ＰＭＯＳトランジスタのゲートに供給される信号と逆位相の信号が供給される、
    ことを特徴とする請求項１から９のいずれか１項に記載の光電変換装置。
11. 前記画素アレイが設けられた第１基板と、
    前記処理回路が設けられた第２基板と、
    が積層されている、ことを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。
12. 請求項１から１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と、
    を有することを特徴とする光電変換システム。
13. 請求項１から１１のいずれか１項に記載の光電変換装置と、
    移動装置と、
    前記光電変換装置から出力される信号から情報を取得する処理装置と、
    前記情報に基づいて前記移動装置を制御する制御装置と、
    を有することを特徴とする移動体。

Images