JP2021097382A - 撮像装置及び撮像システム - Google Patents

Abstract

【課題】画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減する。【解決手段】撮像装置は、複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、複数の画素における蓄積時間及び信号の読み出しを制御する制御回路と、２以上の画素から読み出された信号を平均化し各々の信号として出力する平均化回路と、を有する。複数の画素は、複数の画素の互いに異なる一部である複数の画素ブロックに分けられており、制御回路は、複数の画素ブロック毎に蓄積時間を制御するように構成されており、複数の画素ブロックのうち少なくとも一の画素ブロックと一の画素ブロックに接する他の画素ブロックとの間の境界は非直線状をなしており、平均化回路は、境界を介して隣り合う画素を含む２以上の画素から読み出される信号を平均化するように構成されている。【選択図】図９

Description

本発明は、撮像装置及び撮像システムに関する。

特許文献１には、１つの撮像領域を複数のブロックに分割し、分割したブロック毎に動きを検出してそれぞれ露光時間を制御するように構成した撮像装置が記載されている。また、特許文献２には、光検出器の積分時間を画素ブロックごとに個別に設定可能に構成した撮像装置が記載されている。

特許文献１及び特許文献２に記載の構成によれば、所定の画素ブロックごとに露光時間を調整することができる。したがって、明部は短時間の露光を行い暗部は長時間の露光を行うなど、被写体の明るさに応じて露光時間を調整することにより、光電変換部の信号が飽和することなく撮像し、ダイナミックレンジの広い画像を得ることが可能である。

特開２００９−０８９０８７号公報 特開２０１２−１５１８４７号公報

画素ブロックごとの露光時間は、画素ブロック内の平均的な明るさやピークの明るさなどをもとに決定される。したがって、例えば均一な背景の前面に、ある画素ブロックには明るい被写体が存在し、別の画素ブロックには暗い被写体が存在する場合、前者の画素ブロックには短露光時間が設定され、後者の画素ブロックには長露光時間が設定されることがある。このとき、背景は均一或いは空間的にはほぼ差がない状況であるにもかかわらず、画素ブロックごとに異なる露光時間で撮影されるため、そのまま撮像信号を出力した場合、画素ブロックごとに明るさに段差をもった画像が出力されることがある。

このような明るさの段差を画像に生じさせないために、例えば露光時間の比に応じたゲインで画素の出力信号を増幅することも考えられる。しかしながら、その際に露光時間やゲインにばらつきやずれが生じると、画素ブロックの境界に明るさの段差が残り、画質の劣化として視認される可能性がある。

特許文献１及び特許文献２は、上記の課題について認識しておらず、そのような検討もなされていなかった。

本発明の目的は、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減するための技術を提供することにある。

本発明の一観点によれば、複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間及び前記複数の画素からの信号の読み出しを制御する制御回路と、２以上の画素から読み出された信号を平均化し、前記２以上の画素の各々の信号として出力する平均化回路と、を有し、前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、前記制御回路は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記複数の画素ブロックのうち少なくとも一の画素ブロックと前記一の画素ブロックに接する他の画素ブロックとの間の境界は非直線状をなしており、前記平均化回路は、前記境界を介して隣り合う画素を含む前記２以上の画素から読み出される信号を平均化するように構成されている撮像装置が提供される。

本発明によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。 本発明の第１実施形態による撮像装置における画素部の構成例を示すブロック図である。 本発明の第１実施形態による撮像装置における画素の構成例を示す回路図である。 本発明の第１実施形態による撮像装置の駆動方法を示すタイミング図である。 画素ブロック毎に明るさの異なる被写体及びこの被写体を撮影したときの画素ブロックの境界部における画像の例を示す図である。 本発明の第１実施形態による撮像装置における読み出し回路の構成例を示すブロック図である。 本発明の第２実施形態による撮像装置における読み出し回路の構成例を示すブロック図である。 本発明の第２実施形態による撮像装置を用いて撮影を行った場合における画素ブロックの境界部の画像の例を示す図である。 本発明の第３実施形態による撮像装置における画素部の構成例及び画素ブロック境界部における取得画像の例を示す図（その１）である。 本発明の第３実施形態による撮像装置における画素部の構成例及び画素ブロック境界部における取得画像の例を示す図（その２）である。 本発明の第３実施形態による撮像装置における画素部の構成例及び画素ブロック境界部における取得画像の例を示す図（その３）である。 本発明の第５実施形態による撮像装置における画素部の構成例を示すブロック図である。 本発明の第６実施形態による撮像装置における画素部の構成例を示すブロック図である。 本発明の第７実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第８実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による撮像装置の構成例について、図１乃至図３を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。図３は、本実施形態による撮像装置における画素の構成例を示す回路図である。

本実施形態による撮像装置１００は、例えば図１に示すように、画素部１と、垂直走査回路２０と、読み出し回路３０と、水平走査回路６０と、タイミングジェネレータ（ＴＧ）７０と、信号処理回路（ＤＳＰ）８０と、出力回路９０と、により構成され得る。

画素部１には、複数の行及び複数の列に渡って行列状に配された複数の画素ブロックＢＬＫが設けられている。各々の画素ブロックＢＬＫには、各々が光電変換部を含む複数の画素ＰＩＸが複数の行及び複数の列に渡って行列状に配されている。なお、本明細書では、画素ＰＩＸを単位とする行を画素行と、画素ＰＩＸを単位とする列を画素列と、画素ブロックＢＬＫを単位とする行を画素ブロック行と、画素ブロックＢＬＫを単位とする列を画素ブロック列と、それぞれ呼ぶものとする。

画素部１の各画素行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素ＰＩＸに接続され、これら画素ＰＩＸに共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。

画素部１の各画素列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、垂直出力線ＶＬが配されている。垂直出力線ＶＬの各々は、第２の方向に並ぶ画素ＰＩＸに接続され、これら画素ＰＩＸに共通の信号線をなしている。垂直出力線ＶＬの延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。垂直出力線ＶＬは、読み出し回路３０に接続されている。垂直出力線ＶＬには、画素ＰＩＸ内の読み出し回路にバイアス電流を供給するための不図示の電流源が接続されている。

垂直走査回路２０は、画素部１に配された複数の画素ＰＩＸに対して行単位で順次制御信号を供給する動作、すなわち垂直走査を行い、複数の画素ＰＩＸの駆動（電荷の蓄積や信号の読み出しなど）を行単位で制御する制御回路である。同じ画素行に配されているが別々の画素ブロックＢＬＫに属している画素ＰＩＸに対しては、異なる駆動を行うように構成することもできる。垂直走査回路２０は、シフトレジスタやアドレスデコーダを用いて構成されうる。

読み出し回路３０は、画素部１から読み出された各列の画素ＰＩＸの画素信号に対して所定の信号処理を行い処理後の画素信号を保持する機能ブロックである。読み出し回路３０が行う処理としては、例えば、増幅処理、アナログデジタル変換処理、相関二重サンプリング処理等が挙げられる。本実施形態では、読み出し回路３０は、アナログデジタル変換回路及びラインメモリを備えているものとする。この場合、画素部１の各画素列から垂直出力線ＶＬを介して読み出されたアナログ信号は、アナログデジタル変換回路においてデジタルデータに変換され、ラインメモリに保持される。

水平走査回路６０は、読み出し回路３０へと供給する制御信号によって読み出し回路３０のラインメモリが保持する各画素列のデジタル画素信号を順次選択して信号処理回路８０へと転送する動作、すなわち水平走査を行う制御回路である。水平走査回路６０は、シフトレジスタやアドレスデコーダを用いて構成されうる。

信号処理回路８０は、読み出し回路３０から転送される画素信号に対して所定の信号処理を施し、出力回路９０へと転送する処理回路である。信号処理回路８０が行う処理としては、例えば、増幅処理やデジタル相関二重サンプリング処理等が挙げられる。

出力回路９０は、信号処理回路８０から転送される画素信号に対して所定の信号処理を施し、所望のプロトコルに準拠した信号として撮像装置１００の外部へと出力する出力回路である。出力回路９０は、例えばＬＶＤＳ（Low Voltage Differential Signaling）等の外部インターフェースを含みうる。

タイミングジェネレータ７０は、垂直走査回路２０、読み出し回路３０、水平走査回路６０に対し、これらの動作やそのタイミングを制御する制御信号を供給する制御回路である。タイミングジェネレータ７０は、外部からの入力によって撮像装置１００の基準駆動に関する情報を受信し、外部との通信によって撮像装置１００の各種設定に関する情報を受信する。タイミングジェネレータ７０は、受信したこれらの情報に基づき、垂直走査回路２０、読み出し回路３０、水平走査回路６０を制御するための制御信号を生成し、出力する。垂直走査回路２０、読み出し回路３０、水平走査回路６０の制御信号の少なくとも一部は、撮像装置１００の外部からタイミングジェネレータ７０を介することなく直接に供給されてもよい。

なお、図１に示すブロック図は一例であり、撮像装置１００を構成する機能ブロックの組み合わせは図１に限定されるものではない。また、撮像装置１００を構成するこれら機能ブロックは、１つの半導体基板上に構成してもよいし、２つ以上の半導体基板上に作り分け、これら基板を積層することにより構成してもよい。

図２は、画素部１をＫ行×Ｊ列に配された複数の画素ブロックＢＬＫで構成し、各画素ブロックＢＬＫをＮ行×Ｍ列に配された複数の画素ＰＩＸで構成した例を示している。本明細書では、画素ブロックＢＬＫの位置を座標（ｊ，ｋ）のように表し、当該画素ブロックに属する画素ＰＩＸの位置を座標（ｍ，ｎ）のように表すものとする。ここで、ｊは、１〜Ｊの間の整数であり、画素ブロックの列番号を表している。ｋは、１〜Ｋの間の整数であり、画素ブロックＢＬＫの行番号を表している。ｍは、１〜Ｍの間の整数であり、画素ブロックＢＬＫ内における画素ＰＩＸの列番号を表している。ｎは、１〜Ｎの間の整数であり、画素ブロックＢＬＫ内における画素ＰＩＸの行番号を表している。図２には、各画素ＰＩＸを区別するために、各画素ＰＩＸに（ｊ，ｋ，ｍ，ｎ）で表される符号を付記している。

なお、本実施形態では、説明の簡略化のため、総ての画素ブロックＢＬＫのサイズ（画素行の数及び画素列の数）が同じ場合を示しているが、画素ブロックＢＬＫのサイズは必ずしも一様である必要はなく、適宜変更することができる。また、画素ブロックＢＬＫのサイズは特に限定されるものではなく、少なくとも２つの画素行又は２少なくとも２つの画素列に配された画素群を含んでいればよい。

図３は、画素部１を構成する画素ＰＩＸの構成例を示す回路図である。図３には、画素部１を構成する画素ＰＩＸのうち、４行×４列に配列された１６個の画素ＰＩＸを示している。図３に示す１６個の画素ＰＩＸは、図２における画素ＰＩＸ（ｊ，ｋ，Ｍ−１，Ｎ−１）から画素ＰＩＸ（ｊ＋１，ｋ＋１，２，２）に対応している。すなわち、図３には、画素ブロックＢＬＫ（ｊ，ｋ），ＢＬＫ（ｊ＋１，ｋ），ＢＬＫ（ｊ，ｋ＋１），ＢＬＫ（ｊ＋１，ｋ＋１）の境界部に配された画素ＰＩＸが示されている。

各々の画素ＰＩＸは、例えば図３に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とにより構成され得る。

光電変換部ＰＤは、例えばフォトダイオードであり、アノードが接地ノード（ＧＮＤ）に接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆる浮遊拡散（フローティングディフュージョン）部ＦＤである。浮遊拡散部ＦＤは、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電圧Ｖｄｄが供給される電源ノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線ＶＬに接続されている。垂直出力線ＶＬは、不図示の電流源に接続されている。

なお、画素ＰＩＸは図３に示す構成に限定されるものではなく、例えば、複数の画素ＰＩＸで浮遊拡散部ＦＤを共有する構成や、１つの浮遊拡散部ＦＤに対して複数の光電変換部ＰＤが配される構成などでもよい。

図３の画素構成の場合、画素部１に配された各画素行の制御線１４は、制御信号ｐＴＸを供給するためのＪ本の信号線と、制御信号ｐＲＥＳを供給するための１本の信号線と、制御信号ｐＳＥＬを供給するための１本の信号線と、を含んで構成され得る。

制御信号ｐＴＸを供給するためのＪ本の信号線の各々は、同じ画素ブロックＢＬＫ内に配された画素ＰＩＸの転送トランジスタＭ１のゲートにそれぞれ接続され、これら画素ＰＩＸに共通の信号線をなしている。すなわち、制御信号ｐＴＸを供給するためのＪ本の信号線は、同じ画素行に属する画素ＰＩＸに対し、画素ブロックＢＬＫ毎に異なる制御信号ｐＴＸを供給するためのものである。例えば図３において、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ画素行に配された画素ＰＩＸには制御信号ｐＴＸ（ｊ，ｋ，Ｎ）が供給され、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ画素行に配された画素ＰＩＸには制御信号ｐＴＸ（ｊ＋１，ｋ，Ｎ）が供給される。

制御信号ｐＲＥＳを供給するための信号線は、対応する画素行に配された画素ＰＩＸのリセットトランジスタのゲートにそれぞれ接続され、これら画素ＰＩＸに共通の信号線をなしている。また、制御信号ｐＳＥＬを供給するための信号線は、対応する画素行に配された画素ＰＩＸの選択トランジスタのゲートにそれぞれ接続され、これら画素ＰＩＸに共通の信号線をなしている。すなわち、同じ画素行に配された画素ＰＩＸには、画素ブロックＢＬＫによらず共通の制御信号ｐＲＥＳ，ｐＳＥＬが供給される。

第ｋ画素ブロック行の第Ｎ画素行に着目すると、当該画素行には、垂直走査回路２０から、制御信号ｐＴＸ（１，ｋ，Ｎ），…，ｐＴＸ（ｊ，ｋ，Ｎ），…，ｐＴＸ（Ｊ，ｋ，Ｎ），ｐＲＥＳ（ｋ，Ｎ），ｐＳＥＬ（ｋ，Ｎ）が供給されることになる。

制御線１４には、垂直走査回路２０から、制御信号ｐＴＸ，ｐＲＥＳ，ｐＳＥＬが行単位で供給される。画素ＰＩＸを構成する各トランジスタがＮ型トランジスタである場合、垂直走査回路２０からＨｉｇｈレベル（以下、「Ｈレベル」と表記する）の制御信号が供給されると対応するトランジスタがオンとなる。また、垂直走査回路２０からＬｏｗレベル（以下、「Ｌレベル」と表記する）の制御信号が供給されると対応するトランジスタがオフとなる。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、オンになることにより光電変換部ＰＤが保持する電荷を浮遊拡散部ＦＤに転送する。浮遊拡散部ＦＤは、その容量による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ３は、ドレインに電圧Ｖｄｄが供給され、ソースに選択トランジスタＭ４を介して電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧に応じた信号を、選択トランジスタＭ４を介して垂直出力線ＶＬに出力する。リセットトランジスタＭ２は、オンになることにより浮遊拡散部ＦＤを電圧Ｖｄｄに応じた電圧にリセットする。

前述のように、画素ＰＩＸの転送トランジスタＭ１は、垂直走査回路２０から供給される制御信号ｐＴＸにより、画素行毎に画素ブロック単位で制御される。また、リセットトランジスタＭ２及び選択トランジスタＭ４は、垂直走査回路２０から供給される制御信号ｐＲＥＳ，ｐＳＥＬにより、画素行毎に制御される。制御信号ｐＳＥＬにより選択された行に属する画素ＰＩＸの画素信号は、それぞれの画素ＰＩＸの対応する垂直出力線ＶＬに、同時に出力される。例えば、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｍ画素列に属する画素ＰＩＸから出力される画素信号は、垂直出力線ＶＬ（ｊ，Ｍ）に出力される。また、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第２画素列に属する画素ＰＩＸから出力される画素信号は、垂直出力線ＶＬ（ｊ＋１，２）に出力される。

画素部１をこのように構成することで、画素行毎に配される信号線の数は増加するが、画素ブロックＢＬＫ毎に適切な露光時間（光電変換部ＰＤにおける信号電荷の蓄積時間）を設定することが可能となる。例えば、明るい被写体の像が結ばれる画素ブロックＢＬＫでは、短い露光時間を設定することにより、光電変換部ＰＤがすぐに飽和してしまうのを避けることができる。逆に、暗い被写体の像が結ばれる画素ブロックＢＬＫでは、長い露光時間を設定することにより、信号とノイズとの比（Ｓ／Ｎ比）を高めることができる。

各画素ブロックＢＬＫに設定する露光時間の判定は、前フレームの画像データなど、取得済み画像の情報に基づいて行われる。露光判定は、撮像装置１００内の信号処理回路８０で行ってもよいし、撮像装置１００の外部で行ってもよい。また、露光時間の判定は、被写体の明るさだけでなく、被写体が動体であるのか静止物であるのか等のその他の情報をも考慮して行うようにしてもよい。また、画素ブロックＢＬＫ毎の明るさを判断する手法は適宜選択することができる。例えば、画素ブロックＢＬＫ内の平均値をその画素ブロックＢＬＫにおける明るさに設定してもよいし、画素ブロックＢＬＫ内における最頻値やピーク値などをその画素ブロックＢＬＫにおける明るさに設定してもよい。

次に、本実施形態による撮像装置の駆動方法について、図４乃至図６を用いて説明する。図４は、本実施形態による撮像装置の駆動方法を示すタイミング図である。図５は、画素ブロック毎に明るさの異なる被写体及びこの被写体を撮影したときの画素ブロックの境界部における画像の例を示す図である。図６は、本実施形態による撮像装置における読み出し回路の構成例を示すブロック図である。

図４は、画素ブロックＢＬＫ（ｊ，ｋ），ＢＬＫ（ｊ＋１，ｋ），ＢＬＫ（ｊ＋２，ｋ），ＢＬＫ（ｊ，ｋ＋１），ＢＬＫ（ｊ＋１，ｋ＋１），ＢＬＫ（ｊ＋２，ｋ＋１）に属する一部の画素ＰＩＸの駆動例を示すタイミング図である。

図４には、第ｋ画素ブロック行の第Ｎ−１画素行に供給される制御信号として、制御信号ｐＳＥＬ（ｋ，Ｎ−１），ｐＲＥＳ（ｋ，Ｎ−１），ｐＴＸ（ｊ，ｋ，Ｎ−１），ｐＴＸ（ｊ＋１，ｋ，Ｎ−１），ｐＴＸ（ｊ＋２，ｋ，Ｎ−１）を示している。また、第ｋ画素ブロック行の第Ｎ画素行に供給される制御信号として、制御信号ｐＳＥＬ（ｋ，Ｎ），ｐＲＥＳ（ｋ，Ｎ），ｐＴＸ（ｊ，ｋ，Ｎ），ｐＴＸ（ｊ＋１，ｋ，Ｎ），ｐＴＸ（ｊ＋２，ｋ，Ｎ）を示している。また、第ｋ＋１画素ブロック行の第１画素行に供給される制御信号として、制御信号ｐＳＥＬ（ｋ＋１，１），ｐＲＥＳ（ｋ＋１，１），ｐＴＸ（ｊ，ｋ＋１，１），ｐＴＸ（ｊ＋１，ｋ＋１，１），ｐＴＸ（ｊ＋２，ｋ＋１，１）を示している。また、第ｋ＋１画素ブロック行の第２画素行に供給される制御信号として、制御信号ｐＳＥＬ（ｋ＋１，２），ｐＲＥＳ（ｋ＋１，２），ｐＴＸ（ｊ，ｋ＋１，２），ｐＴＸ（ｊ＋１，ｋ＋１，２），ｐＴＸ（ｊ＋２，ｋ＋１，２）を示している。

なお、以下の説明において、特定の画素行に属する総ての画素ＰＩＸに共通の制御信号ｐＴＸを供給する場合には、その制御信号ｐＴＸにおける画素ブロック列に関する座標の記載を省略することがある。例えば、制御信号ｐＴＸ（ｊ，ｋ，Ｎ），ｐＴＸ（ｊ＋１，ｋ，Ｎ），ｐＴＸ（ｊ＋２，ｋ，Ｎ）が同一の制御信号である場合、これらを包括的に制御信号ｐＴＸ（ｋ，Ｎ）と表記するものとする。

ここでは、画素ブロックＢＬＫ（ｊ，ｋ），ＢＬＫ（ｊ＋２，ｋ＋１）の明るさが低輝度であると判定されたものとし、画素ブロックＢＬＫ（ｊ，ｋ），ＢＬＫ（ｊ＋２，ｋ＋１）に対して露光時間ｔＬを設定するものとする。また、画素ブロックＢＬＫ（ｊ＋１，ｋ），ＢＬＫ（ｊ，ｋ＋１）の明るさが中輝度であると判定されたものとし、画素ブロックＢＬＫ（ｊ＋１，ｋ），ＢＬＫ（ｊ，ｋ＋１）に対して露光時間ｔＭを設定するものとする。また、画素ブロックＢＬＫ（ｊ＋２，ｋ），ＢＬＫ（ｊ＋１，ｋ＋１）の明るさが高輝度であると判定されたものとし、画素ブロックＢＬＫ（ｊ＋２，ｋ），ＢＬＫ（ｊ＋１，ｋ＋１）に対して露光時間ｔＳを設定するものとする。

露光時間ｔＭは、露光時間ｔＳよりも長く、露光時間ｔＬよりも短い。露光時間ｔＬ，ｔＭ，ｔＳの設定値は、特に限定されるものではないが、例えば、露光時間ｔＬは約１６．６ミリ秒（約１／６０秒）、露光時間ｔＭは約１ミリ秒（約１／１０００秒）、露光時間ｔＳは約６２．５マイクロ秒（約１／１６０００秒）である。

なお、ここでは３種類の露光時間ｔＬ，ｔＭ，ｔＳを設定した場合の例を示すが、露光時間の種類は特に限定されるものではなく、２種類或いは４種類以上の露光時間を設定するようにしてもよい。また、上述の露光時間ｔＬ，ｔＭ，ｔＳは一例であり、より短い露光時間であってもよいし、より長い露光時間であってもよい。

時刻ｔ１より前の期間において、制御信号ｐＳＥＬ（ｋ，Ｎ−１），ｐＳＥＬ（ｋ，Ｎ），ｐＳＥＬ（ｋ＋１，１），ｐＳＥＬ（ｋ＋１，２）はＬレベルであり、対応する画素行に配された画素ＰＩＸの選択トランジスタＭ４はオフになっている。また、制御信号ｐＲＥＳ（ｋ，Ｎ−１），ｐＲＥＳ（ｋ，Ｎ），ｐＲＥＳ（ｋ＋１，１），ｐＲＥＳ（ｋ＋１，２）はＨレベルであり、対応する画素行に配された画素ＰＩＸのリセットトランジスタＭ２はオンになっている。

時刻ｔ１において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ，ｋ，Ｎ−１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ，ｋ，Ｎ−１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ２において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ，ｋ，Ｎ）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ，ｋ，Ｎ）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ３において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋２，ｋ＋１，１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋２，ｋ＋１，１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ４において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋２，ｋ＋１，２）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋２，ｋ＋１，２）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

時刻ｔ５において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋１，ｋ，Ｎ−１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋１，ｋ，Ｎ−１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ６において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋１，ｋ，Ｎ）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋１，ｋ，Ｎ）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ７において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ，ｋ＋１，１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ，ｋ＋１，１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ８において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ，ｋ＋１，２）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ，ｋ＋１，２）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

時刻ｔ９において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋２，ｋ，Ｎ−１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋２，ｋ，Ｎ−１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ−１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ１０において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋２，ｋ，Ｎ）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋２，ｋ，Ｎ）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ１１において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋１，ｋ＋１，１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋１，ｋ＋１，１）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第１画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ１２において、垂直走査回路２０は、制御信号ｐＴＸ（ｊ＋１，ｋ＋１，２）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤが電圧Ｖｄｄに応じた電位にリセットされる。制御信号ｐＴＸ（ｊ＋１，ｋ＋１，２）がＬレベルに戻り、転送トランジスタＭ１がオフになるタイミングが、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第２画素行に属する画素ＰＩＸの各々において、露光期間が開始する時刻となる。

続く時刻ｔ１３から時刻ｔ１４の期間は、第ｋ画素ブロック行の第Ｎ−１画素行に属する画素ＰＩＸからの画素信号の読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）である。読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）の間は、垂直走査回路２０により、制御信号ｐＲＥＳ（ｋ，Ｎ−１）がＬレベルに制御される。これにより、当該画素行に属する画素ＰＩＸのリセットトランジスタＭ２がオフになり、浮遊拡散部ＦＤのリセット状態が解除されることで、光電変換部ＰＤから転送される電荷を浮遊拡散部ＦＤで保持可能な状態となる。また、読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）の間は、垂直走査回路２０により、制御信号ｐＳＥＬ（ｋ，Ｎ−１）がＨレベルに制御される。これにより、当該画素行に属する画素ＰＩＸの選択トランジスタＭ４がオンになり、これら画素ＰＩＸから垂直出力線ＶＬへの画素信号の読み出しが可能な状態となる。

読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）において、垂直走査回路２０は、制御信号ｐＴＸ（ｋ，Ｎ−１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、第ｋ画素ブロック行の第Ｎ−１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積された電荷が浮遊拡散部ＦＤへと転送される。浮遊拡散部ＦＤは、その容量による電荷電圧変換により、光電変換部ＰＤから転送された電荷の量に応じた電位となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電位に基づく画素信号を、選択トランジスタＭ４を介して垂直出力線ＶＬに出力する。

第ｋ画素ブロック行の第Ｎ−１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオフになるタイミングが、当該画素ＰＩＸにおける露光期間が終了する時刻となる。例えば、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ−１画素行の画素ＰＩＸにおいては、時刻ｔ１から読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＬ（ｋ，Ｎ−１）となる。また、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ−１画素行の画素ＰＩＸにおいては、時刻ｔ５から読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＭ（ｋ，Ｎ−１）となる。また、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ−１画素行の画素ＰＩＸにおいては、時刻ｔ９から読み出し期間ＨＢＬＫ（ｋ，Ｎ−１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＳ（ｋ，Ｎ−１）となる。

続く時刻ｔ１４から時刻ｔ１５の期間は、第ｋ画素ブロック行の第Ｎ画素行に属する画素ＰＩＸからの画素信号の読み出し期間ＨＢＬＫ（ｋ，Ｎ）である。読み出し期間ＨＢＬＫ（ｋ，Ｎ）の間は、垂直走査回路２０により、制御信号ｐＲＥＳ（ｋ，Ｎ）がＬレベルに制御される。これにより、当該画素行に属する画素ＰＩＸのリセットトランジスタＭ２がオフになり、浮遊拡散部ＦＤのリセット状態が解除されることで、光電変換部ＰＤから転送される電荷を浮遊拡散部ＦＤで保持可能な状態となる。また、読み出し期間ＨＢＬＫ（ｋ，Ｎ）の間は、垂直走査回路２０により、制御信号ｐＳＥＬ（ｋ，Ｎ）がＨレベルに制御される。これにより、当該画素行に属する画素ＰＩＸの選択トランジスタＭ４がオンになり、これら画素ＰＩＸから垂直出力線ＶＬへの画素信号の読み出しが可能な状態となる。

読み出し期間ＨＢＬＫ（ｋ，Ｎ）において、垂直走査回路２０は、制御信号ｐＴＸ（ｋ，Ｎ）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、第ｋ画素ブロック行の第Ｎ画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積された電荷が浮遊拡散部ＦＤへと転送される。浮遊拡散部ＦＤは、その容量による電荷電圧変換により、光電変換部ＰＤから転送された電荷の量に応じた電位となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電位に基づく画素信号を、選択トランジスタＭ４を介して垂直出力線ＶＬに出力する。

第ｋ画素ブロック行の第Ｎ画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオフになるタイミングが、当該画素ＰＩＸにおける露光期間が終了する時刻となる。例えば、画素ブロックＢＬＫ（ｊ，ｋ）の第Ｎ画素行の画素ＰＩＸにおいては、時刻ｔ２から読み出し期間ＨＢＬＫ（ｋ，Ｎ）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＬ（ｋ，Ｎ）となる。また、画素ブロックＢＬＫ（ｊ＋１，ｋ）の第Ｎ画素行の画素ＰＩＸにおいては、時刻ｔ６から読み出し期間ＨＢＬＫ（ｋ，Ｎ）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＭ（ｋ，Ｎ）となる。また、画素ブロックＢＬＫ（ｊ＋２，ｋ）の第Ｎ画素行の画素ＰＩＸにおいては、時刻ｔ１０から読み出し期間ＨＢＬＫ（ｋ，Ｎ）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＳ（ｋ，Ｎ）となる。

続く時刻ｔ１５から時刻ｔ１６の期間は、第ｋ＋１画素ブロック行の第１画素行に属する画素ＰＩＸからの画素信号の読み出し期間ＨＢＬＫ（ｋ＋１，１）である。読み出し期間ＨＢＬＫ（ｋ＋１，１）の間は、垂直走査回路２０により、制御信号ｐＲＥＳ（ｋ＋１，１）がＬレベルに制御される。これにより、当該画素行に属する画素ＰＩＸのリセットトランジスタＭ２がオフになり、浮遊拡散部ＦＤのリセット状態が解除されることで、光電変換部ＰＤから転送される電荷を浮遊拡散部ＦＤで保持可能な状態となる。また、読み出し期間ＨＢＬＫ（ｋ＋１，１）の間は、垂直走査回路２０により、制御信号ｐＳＥＬ（ｋ＋１，１）がＨレベルに制御される。これにより、当該画素行に属する画素ＰＩＸの選択トランジスタＭ４がオンになり、これら画素ＰＩＸから垂直出力線ＶＬへの画素信号の読み出しが可能な状態となる。

読み出し期間ＨＢＬＫ（ｋ＋１，１）において、垂直走査回路２０は、制御信号ｐＴＸ（ｋ＋１，１）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、第ｋ＋１画素ブロック行の第１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積された電荷が浮遊拡散部ＦＤへと転送される。浮遊拡散部ＦＤは、その容量による電荷電圧変換により、光電変換部ＰＤから転送された電荷の量に応じた電位となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電位に基づく画素信号を、選択トランジスタＭ４を介して垂直出力線ＶＬに出力する。

第ｋ＋１画素ブロック行の第１画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオフになるタイミングが、当該画素ＰＩＸにおける露光期間が終了する時刻となる。例えば、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第１画素行の画素ＰＩＸにおいては、時刻ｔ７から読み出し期間ＨＢＬＫ（ｋ＋１，１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＭ（ｋ＋１，１）となる。また、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第１画素行の画素ＰＩＸにおいては、時刻ｔ１１から読み出し期間ＨＢＬＫ（ｋ＋１，１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＳ（ｋ＋１，１）となる。また、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第１画素行の画素ＰＩＸにおいては、時刻ｔ３から読み出し期間ＨＢＬＫ（ｋ＋１，１）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＬ（ｋ＋１，１）となる。

続く時刻ｔ１６から時刻ｔ１７の期間は、第ｋ＋１画素ブロック行の第２画素行に属する画素ＰＩＸからの画素信号の読み出し期間ＨＢＬＫ（ｋ＋１，２）である。読み出し期間ＨＢＬＫ（ｋ＋１，２）の間は、垂直走査回路２０により、制御信号ｐＲＥＳ（ｋ＋１，２）がＬレベルに制御される。これにより、当該画素行に属する画素ＰＩＸのリセットトランジスタＭ２がオフになり、浮遊拡散部ＦＤのリセット状態が解除されることで、光電変換部ＰＤから転送される電荷を浮遊拡散部ＦＤで保持可能な状態となる。また、読み出し期間ＨＢＬＫ（ｋ＋１，２）の間は、垂直走査回路２０により、制御信号ｐＳＥＬ（ｋ＋１，２）がＨレベルに制御される。これにより、当該画素行に属する画素ＰＩＸの選択トランジスタＭ４がオンになり、これら画素ＰＩＸから垂直出力線ＶＬへの画素信号の読み出しが可能な状態となる。

読み出し期間ＨＢＬＫ（ｋ＋１，２）において、垂直走査回路２０は、制御信号ｐＴＸ（ｋ＋１，２）を所定の期間の間、ＬレベルからＨレベルへと制御する。これにより、第ｋ＋１画素ブロック行の第２画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積された電荷が浮遊拡散部ＦＤへと転送される。浮遊拡散部ＦＤは、その容量による電荷電圧変換により、光電変換部ＰＤから転送された電荷の量に応じた電位となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電位に基づく画素信号を、選択トランジスタＭ４を介して垂直出力線ＶＬに出力する。

第ｋ＋１画素ブロック行の第２画素行に属する画素ＰＩＸの各々において、転送トランジスタＭ１がオフになるタイミングが、当該画素ＰＩＸにおける露光期間が終了する時刻となる。例えば、画素ブロックＢＬＫ（ｊ，ｋ＋１）の第２画素行の画素ＰＩＸにおいては、時刻ｔ８から読み出し期間ＨＢＬＫ（ｋ＋１，２）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＭ（ｋ＋１，２）となる。また、画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）の第２画素行の画素ＰＩＸにおいては、時刻ｔ１２から読み出し期間ＨＢＬＫ（ｋ＋１，２）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＳ（ｋ＋１，２）となる。また、画素ブロックＢＬＫ（ｊ＋２，ｋ＋１）の第２画素行の画素ＰＩＸにおいては、時刻ｔ４から読み出し期間ＨＢＬＫ（ｋ＋１，２）において転送トランジスタＭ１がオフするまでの期間の長さが当該画素ＰＩＸにおける露光時間ｔＬ（ｋ＋１，２）となる。

このようにして撮像装置１００を駆動することにより、画素部１に配された複数の画素ＰＩＸの光電変換部ＰＤを、画素ブロックＢＬＫ毎に設定された所定の露光時間で露光することができる。これにより、被写体の明るさに応じて露光時間を調整することができ、ダイナミックレンジの広い画像を得ることができる。

画素ブロックＢＬＫ毎の露光時間は、各々の画素ブロックＢＬＫに結ばれる被写体の明るさをもとに決定することができる。ここで、図５（ａ）に示すように、画素ブロックＢＬＫ（ｊ、ｋ）及び画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）に明るい被写体があり、画素ブロックＢＬＫ（ｊ＋１，ｋ）及び画素ブロックＢＬＫ（ｊ，ｋ＋１）に暗い被写体がある場合を想定する。これら画素ブロックＢＬＫにおける背景の明るさは均一であるものとする。このような場合、画素ブロックＢＬＫ（ｊ，ｋ）及び画素ブロックＢＬＫ（ｊ＋１，ｋ＋１）には短い露光時間ｔＳを、画素ブロックＢＬＫ（ｊ＋１，ｋ）及び画素ブロックＢＬＫ（ｊ，ｋ＋１）には長い露光時間ｔＬを設定することができる。

しかしながら、このように各画素ブロックＢＬＫの露光時間を設定した場合、背景の明るさは均一であるにもかかわらず、画素ブロックＢＬＫ毎に異なる露光時間で撮影が行われることになる。そのため、取得した信号そのまま出力すると、画素ブロックＢＬＫ毎に背景の明るさの異なった画像が出力されることになる。

画素ブロックＢＬＫの境界において明るさの急激な変化（段差）が生じないように、読み出し回路３０において、例えば露光時間の比（先の例であればｔＳ：ｔＬ＝６０：１６０００）に応じたゲインで画素信号を増幅して出力することが考えられる。ところが、このとき増幅器のゲインや露光時間にばらつきが生じると、画素ブロックＢＬＫの境界における明るさの段差を十分に除去できないことがある。図５（ｂ）は、画素ブロックＢＬＫの境界に明るさの段差が生じた状態の画像を示す図である。

そこで、本実施形態においては、画素ブロックＢＬＫの境界部において、画素信号の平均化処理を行う。なお、本明細書において境界部とは、画素ブロックＢＬＫの境界を含む領域であって、少なくとも２画素行又は少なくとも２画素列を含む領域である。

図６は、本実施形態の撮像装置における読み出し回路３０の構成例を示すブロック図である。図６には、画素ブロックＢＬＫ（ｊ，ｋ），ＢＬＫ（ｊ＋１，ｋ），ＢＬＫ（ｊ，ｋ＋１），ＢＬＫ（ｊ＋１，ｋ＋１）の境界部に配された画素ＰＩＸの一部を示している。また、図６には、これら画素ＰＩＸに接続された垂直出力線ＶＬ（ｊ，Ｍ−１），ＶＬ（ｊ，Ｍ），ＶＬ（ｊ＋１，１），ＶＬ（ｊ＋１，２）と、読み出し回路３０の平均化回路（スイッチＳＷ１（ｊ））と、を示している。

読み出し回路３０は、図６に示すように、画素ブロック列の境界を介して隣り合う画素列に対応する垂直出力線ＶＬ（ｊ，Ｍ）と垂直出力線ＶＬ（ｊ＋１，１）との間に接続されたスイッチＳＷ１（ｊ）を有している。スイッチＳＷ１（ｊ）は、オンになることにより垂直出力線ＶＬ（ｊ，Ｍ）と垂直出力線ＶＬ（ｊ＋１，１）とを電気的に接続（短絡）する。これにより、垂直出力線ＶＬ（ｊ，Ｍ）への出力信号と垂直出力線ＶＬ（ｊ＋１，１）への出力信号とが実質的に平均化される。すなわち、スイッチＳＷ１（ｊ）は、垂直出力線ＶＬ（ｊ，Ｍ）への出力信号と垂直出力線ＶＬ（ｊ＋１，１）への出力信号とを平均化する平均化回路として機能する。なお、本明細書における平均化回路は、例えば、２以上の画素から読み出された信号を平均化し、これら２以上の画素の各々の信号として出力する回路として定義されうる。

平均化されたこれら画素列の出力信号には、読み出し回路３０において、露光時間に応じてこれら画素列に設定されたゲインの平均値に相当するゲインが与えられる。例えば、画素ブロックＢＬＫ（ｊ，ｋ），（ｊ＋１，ｋ＋１）の露光時間ｔＳが１／１６０００秒であり、画素ブロックＢＬＫ（ｊ＋１，ｋ），（ｊ，ｋ＋１）の露光時間ｔＬが１／６０秒であるものとする。この場合、露光時間ｔＬの画素ＰＩＸに対して設定されるゲインである１倍と、露光時間ｔＳの画素ＰＩＸに対して設定されるゲインである約２６６．７倍との間の約１３３．３倍（１６０００／６０／２倍）のゲインでこれら画素列の出力信号を増幅する。平均化を行ったこれら画素列では出力信号が同じになることから解像度としては低下してしまう可能性はあるが、例えば図５（ｃ）に示すように、図５（ｂ）の場合と比較して行方向における明るさの急激な変化を軽減することができる。

画素ブロック行の境界における明るさの段差については、例えば以下のようにして平均化処理を実現することができる。例えば、第ｋ画素ブロック行と第ｋ＋１画素ブロック行との境界では、当該境界を介して隣り合う画素行（ｋ，Ｎ）及び画素行（ｋ＋１，１）から画素信号を読み出す際に、制御信号ｐＳＥＬ（ｋ，Ｎ），ｐＳＥＬ（ｋ＋１，１）を同時にＨレベルに制御する。これにより、画素行（ｋ，Ｎ）に配された画素ＰＩＸの出力信号と画素行（ｋ＋１，１）に配された画素ＰＩＸの出力信号とが、各列の垂直出力線ＶＬに同時に出力され、垂直出力線ＶＬにおいて実質的に平均化される。

平均化された画素行の出力信号には、読み出し回路３０において、露光時間に応じてこれら画素行に設定されたゲインの平均値に相当するゲインが与えられる。例えば前述の例においては、約１３３．３倍（１６０００／６０／２倍）のゲインでこれら行の出力信号を増幅する。平均化を行ったこれら行では出力信号が同じになることから解像度としては低下してしまう可能性はあるが、列方向における明るさの段差を低減することができる。

画素から読み出された信号に対して露光時間に応じた所定のゲインを与えるゲイン制御回路は、特に限定されるものではない。例えば、ゲイン制御回路は、差動増幅回路等の増幅回路であってもよいし、ＡＤ変換ゲインを変更可能なＡＤ変換回路であってもよい。ゲイン制御回路を読み出し回路３０に配する場合、複数の画素列の各々に対応する複数の増幅回路やＡＤ変換回路を配置することができる。

行方向及び列方向の双方に対して２行２列の平均化を実施した場合、例えば５（ｄ）に示すように、図５（ｂ）の場合と比較して行方向及び列方向における明るさの段差を低減することができる。

なお、行方向の平均化を実行するための平均化回路の回路構成は、図６に示すものに限定されるものではない。例えば、スイッチＳＷ１は、読み出し回路３０以外の他の回路ブロックに配置されていてもよい。また、スイッチＳＷ１は、必ずしも画素ブロック列の境界を介して隣り合う２つの画素列に対応する垂直出力線ＶＬだけに設ける必要はなく、他の列にも設けるようにしてもよい。スイッチＳＷ１をこのように配置することで、画素ブロック列の境界を含む２画素列以上の任意の数の画素列において出力信号の平均化を行うことができる。

また、列方向の平均化についても同様であり、画素ブロック行の境界を含む２画素行以上の任意の数の画素行において、選択信号（制御信号ｐＳＥＬ）を同時に駆動するようにしてもよい。

画素ブロックＢＬＫの境界部における平均化処理において、出力信号を平均化する画素列の数と出力信号を平均化する画素行の数とは、必ずしも同じである必要はなく、任意に組み合わせることができる。

なお、画素ブロックＢＬＫの総ての境界部において同じ平均化処理を行う必要はなく、画素行毎や画素列毎に平均化処理を実施するか実施しないかを選択してもよい。また、平均化を実施する場合、境界部の各々に対していくつの行や列を用いて平均化処理を行うかを個別に選択してもよい。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第２実施形態］
本発明の第２実施形態による撮像装置及びその駆動方法について、図７及び図８を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

第１実施形態では、画素ブロックＢＬＫの境界において生じる明るさの段差を低減するために、画素ブロックＢＬＫの境界を介して隣り合う画素行及び／又は画素列において出力信号を平均化するように構成した撮像装置を説明した。第１実施形態で説明した手法は、比較的簡単な回路構成及び駆動方法によって実現することはできるが、平均化処理を行った画素行及び／又は画素列において出力信号のレベルが同じになるため、被写体の状況等によっては解像度の低下が起こりうる。本実施形態では、画素ブロックＢＬＫの境界において生じる明るさの段差をより効果的に低減しうる撮像装置及びその駆動方法を説明する。

図７は、本実施形態による撮像装置における読み出し回路３０の構成例を示すブロック図である。図７には、画素ブロックＢＬＫの境界部に配された画素ＰＩＸと読み出し回路３０の平均化回路の構成例を示している。

本実施形態による撮像装置の読み出し回路３０は、図７に示すように、画素部１の各画素列に対応して設けられた複数の列ＡＤ変換回路３２、複数の列メモリＭＥＭ及び複数の平均化回路３４を有する。

列ＡＤ変換回路３２は、画素ＰＩＸから垂直出力線ＶＬを介して出力されたアナログ信号である画素信号をＡＤ（アナログデジタル）変換し、ｎビットのデジタルデータを生成する。列メモリＭＥＭは、対応する列の列ＡＤ変換回路３２により変換されたデジタルデータを格納する。平均化回路３４は、対応する画素列を中心として隣り合う３列の列メモリＭＥＭからデジタルデータを取り出し、合成することで平均化処理を行い、出力データＯＵＴとして出力する。図７には、隣り合う３画素列分のデジタルデータを平均化する平均化回路３４を設けた場合を例示しているが、平均化回路３４により平均化するデジタルデータ（画素列）の数は、特に限定されるものではない。

ここで、図７に示すように、第ｊ画素ブロック列と第ｊ＋１画素ブロック列との境界部に対し、３画素列分のデジタルデータを用いて平均化を行う場合を考える。

読み出し回路３０は、垂直出力線ＶＬ（ｊ，Ｍ−１），ＶＬ（ｊ，Ｍ），ＶＬ（ｊ＋１，１），ＶＬ（ｊ＋１，２）から出力されるアナログ画素信号の各々を、対応する列の列ＡＤ変換回路３２によりデジタルデータに変換する。変換したデジタルデータは、それぞれ列メモリＭＥＭ（ｊ，Ｍ−１），ＭＥＭ（ｊ，Ｍ），ＭＥＭ（ｊ＋１，１），ＭＥＭ（ｊ＋１，２）に格納される。

次に、画素列（ｊ，Ｍ）に対応する平均化回路３４は、列メモリＭＥＭ（ｊ，Ｍ−１）、列メモリＭＥＭ（ｊ，Ｍ）及び列メモリＭＥＭ（ｊ＋１，１）に格納されているデジタルデータを平均化し、出力ＯＵＴ（ｊ，Ｍ）として出力する。また、画素列（ｊ＋１，１）に対応する平均化回路３４は、列メモリＭＥＭ（ｊ，Ｍ）、列メモリＭＥＭ（ｊ＋１，１）及び列メモリＭＥＭ（ｊ＋１，２）に格納されているデジタルデータを平均化し、出力ＯＵＴ（ｊ＋１，１）として出力する。

なお、図７に示す構成例では、ＡＤ変換の後のデジタルデータに対して平均化処理を行う場合を例にして説明を行ったが、ＡＤ変換前のアナログ画素信号をサンプルホールド容量に格納し、同様の平均化処理を行ったデータを出力するように構成してもよい。列メモリＭＥＭ及びサンプルホールド容量はいずれも、画素から読み出された信号を保持する保持部である。

このようにして、アナログ画素信号やデジタルデータをサンプルホールド容量や列メモリＭＥＭに保持しながら平均化処理を行うことにより、解像度の低下を抑制することができる。特に、３つ以上のデータを用いて平均化処理を行う場合に、解像度低下の抑制効果が高い。

例えば、各列のデジタルデータが順番に、０，１，２，６，７，８であり、３番目のデータと４番目のデータとの間に３のオフセット段差が生じている場合を想定する。この場合に、３番目と４番目の２つのデータに対して第１実施形態において説明した平均化処理を行うと、処理後のデジタルデータは順番に、０，１，４，４，７，８となる。これに対し、本実施形態のように隣り合う３列の信号の平均化処理を行うと、２番目から５番目のデジタルデータは順番に、１，３，５，７となる。これにより、データの再現性が向上し、解像度の低下を抑制しつつ明るさの段差を低減することができる。

図８は、本実施形態による撮像装置を用いて撮影を行った場合における画素ブロックの境界部の画像の例を示す図である。

図８（ａ）は、図５（ａ）の被写体に対し、３行３列のデータを用いて平均化を実施した場合における明るさの分布を示す図である。図８（ｂ）は、図５（ａ）の被写体に対し、５行５列のデータを用いて平均化を実施した場合の明るさの分布を示す図である。本実施形態によれば、図８（ａ）及び図８（ｂ）に示すように、図５（ｃ）及び図５（ｄ）に示す場合と比較して明るさの段差を低減することができる。

なお、本実施形態の構成を用いれば、単純な平均化処理だけでなく、重み付けをしながら加算平均などを行うことも可能である。また、画素ブロックＢＬＫの境界部だけでなく、境界部以外の画素列や画素行においても平均化を実施する構成としてもよい。また、複数の画素行及び複数の画素列を含むブロック単位で平均化処理を実施してもよい。

また、画素ブロックＢＬＫの総ての境界部において同じ平均化処理を行う必要はなく、画素行毎や画素列毎に平均化処理を実施するか実施しないかを選択してもよい。また、平均化を実施する場合、境界部の各々に対していくつの信号やデータを用いて平均化処理を行うかを個別に選択してもよい。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第３実施形態］
本発明の第３実施形態による撮像装置及びその駆動方法について、図９乃至図１１を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

第１及び第２実施形態において、画素ブロックＢＬＫの境界は、画素行又は画素列で規定される直線状であった。しかしながら、直線状に生じる明るさの段差は軽微であっても検知されやすく、画質が低下したと判断される虞がある。一方、画素ブロックＢＬＫの境界は必ずしも直線状である必要はなく、画素ブロックＢＬＫの境界を非直線状にすることによって明るさの段差として検知されにくくすることも可能である。本実施形態では、画素ブロックＢＬＫの境界を非直線状とした例を説明する。

図９乃至図１１は、画素ブロックＢＬＫの境界を非直線状とした場合の構成例と、当該構成例を用いて撮影を行ったときの画素ブロックの境界部における画像の例を示す図である。

図９は画素ブロックの境界を櫛歯状とした例であり、図１０は画素ブロックの境界をジグザグ状にした例であり、図１１は画素ブロックの境界を市松模様状にした例である。図９（ａ）、図１０（ａ）及び図１１（ａ）は、図５（ａ）と同様の被写体と画素ブロックＢＬＫの境界の形状とを示している。図９（ｂ）、図１０（ｂ）及び図１１（ｂ）は、境界部における平均化処理を行わない場合の取得画像の例を示している。図９（ｃ）、図１０（ｃ）及び図１１（ｃ）は、第２実施形態の手法を用いて５行５列のブロック毎に平均化処理を行った場合の取得画像の例を示している。

図９（ｂ）、図１０（ｂ）及び図１１（ｂ）に示すように、画素ブロックＢＬＫの境界を非直線状にすることにより、画素ブロックＢＬＫの境界を直線状にする場合と比較して、明るさの段差を検知し難くすることができる。また、図９（ｃ）、図１０（ｃ）及び図１１（ｃ）に示すように、第２実施形態を適用して５行×５列のブロック毎に平均化処理を行うことにより、画素ブロックＢＬＫの境界部における明るさの段差を更に低減することができる。

本実施形態を適用するためには、図３に示す回路図において、制御信号ｐＴＸを供給する制御線を接続する画素ＰＩＸを適宜変更すればよい。このように撮像装置を構成することで、画素ブロックＢＬＫの境界の形状によらず、画素ブロックＢＬＫの単位で画素ＰＩＸを駆動することができる。

なお、画素ブロックＢＬＫの境界の形状は、図９（ａ）、図１０（ａ）及び図１１（ａ）に示す形状に限定するものではなく、適宜変更することができる。また、境界毎に異なる形状を採用してもよい。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第４実施形態］
本発明の第４実施形態による撮像装置及びその駆動方法について説明する。第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

第１実施形態において説明したように、画素ブロックＢＬＫ毎の露光時間は、被写体の明るさ、被写体が動体であるのか静止物であるのか、等に基づいて判定される。このとき、第３実施形態のように画素ブロックＢＬＫの境界が非直線状の場合、境界が直線状の場合と比較して、判定のための信号処理や演算が複雑になったり、余計にメモリが必要になったりする懸念がある。本実施形態では、このような懸念を解消するための構成及び駆動例を説明する。

本実施形態では、このような懸念を解消するために、露光時間の判定を、画素ブロックＢＬＫの境界が直線状であると仮定したうえで行う。すなわち、ハード（回路構成）としては非直線状の境界を設定し、ソフト（露光時間の演算処理）としては直線状の境界を設定する。このように構成する場合でも、各画素ブロックＢＬＫにおいて、境界部に配置される画素ＰＩＸの画素数よりも境界部以外に配置される画素ＰＩＸの画素数が十分に多い場合は、境界の形状の影響による明るさの誤判定のリスクを十分小さくすることができる。また、境界部以外に配置される画素ＰＩＸの画素数が十分に多くない場合であっても、データに重み付け、例えば境界部よりも境界部以外のデータに重み付けをすることによって、境界部の影響による明るさの誤判定のリスクを十分に小さくすることができる。

なお、上記とは逆に、ソフト（露光時間の演算処理）としては非直線状の境界を設定し、ハード（回路構成）としては直線状の境界を設定してもよい。この場合、境界が直線状の場合と比較して判定のための信号処理や演算が複雑になる懸念はあるが、ハード（回路構成）の変更を行う必要はなく、境界の形状を適宜設定することができる。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、露光時間の判定のための演算負荷を抑えつつ、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第５実施形態］
本発明の第５実施形態による撮像装置及びその駆動方法について、図１２を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１２は、本実施形態による撮像装置における画素部１の構成例を示すブロック図である。

本実施形態による撮像装置は、図１２に示すように、画素部１の周縁部に配置された画素ブロックＢＬＫが、画素部１の周縁部から離間した場所に配置された画素ブロックＢＬＫを構成する画素ＰＩＸの画素数よりも少ない数の画素ＰＩＸで構成されている。

各画素ブロックＢＬＫに属する画素数を決定した場合、画素部１の周縁部において端数が生じ、他の画素ブロックＢＬＫと比較して画素数の少ない画素ブロックＢＬＫが生じることがある。前述のように、画素ブロックＢＬＫ毎の露光時間は、被写体の明るさや、被写体が動体か静止物であるか、等に基づいて判定される。また、明るさについても、平均的な輝度、最頻値の輝度、ピークの輝度などの情報に基づいて適宜判定される。

このとき、画素ブロックＢＬＫを構成する画素数が少ないと、画素ブロックＢＬＫ内の明るさを検出する際の誤差がノイズなどの影響によって大きくなり、露光時間が適切に設定されないことが起こりうる。そしてその結果、画素ブロックＢＬＫの境界において明るさの段差が大きくなることがある。

このような観点から、本実施形態の撮像装置においては、画素部１が構成画素数の少ない画素ブロックＢＬＫを含む場合に、以下に示す第１の判定方法から第３の判定方法のうちのいずれかの判定方法を用いて当該画素ブロックＢＬＫの露光時間を判定する。

第１の判定方法は、判定対象の画素ブロック自身の画素信号を用いて露光時間の判定を行う方法である。第１の判定方法は、相対的にノイズの影響を受けやすく露光時間が適切に設定されない可能性はあるが、他の画素ブロックの判定結果を待たずに露光時間を判定し、判定後の露光時間への反映を即座に行うことができる利点がある。

第２の判定方法は、判定対象の画素ブロックに近接する構成画素数の多い画素ブロックの露光時間の判定結果を適用する方法である。第２の判定方法は、露光時間を個別に設定可能な領域が限定されてしまう点が欠点とも言えるが、ノイズの影響を受けず、また、画素ブロックの境界に明るさの段差も生じないという利点がある。

第３の判定方法は、判定対象の画素ブロック自身の判定結果と近接する構成画素数の多い画素ブロックの判定結果とに重み付けをして判定を行う方法である。例えば、判定対象の画素ブロックの画素数と近接する画素ブロックの画素数との比に応じた重み付けをして判定対象の画素ブロックの判定結果と近接する画素ブロックの判定結果とを平均化し、判定対象の画素ブロックの露光時間として適用することができる。第３の判定方法は、演算負荷が増大する点が欠点とも言えるが、画素ブロックの境界における明るさの段差を抑えつつ、露光時間を個別に設定可能な領域の限定を小さくできるという利点がある。

いずれの判定方法も利点及び欠点を併せ持つため、画素部１を構成する複数の画素ブロックＢＬＫの境界の各々に対して、適切な判定方法を適宜選択することが望ましい。

例えば、画素部１の四隅に配された画素ブロックＢＬＫや列方向に境界を有する画素ブロックＢＬＫでは、判定対象の一の画素ブロックに近接する他の画素ブロックＢＬＫとは異なるタイミングで信号の読み出しが行われる場合がある。したがって、このような場合には、第１の判定方法を用いて判定を行うことにより、露光時間の反映を即座に行うことができる。また、行方向に画素ブロックＢＬＫの境界を有する場合には、近接する他の画素ブロックＢＬＫも同じタイミングで信号の読み出しが行われるため、第２の判定方法や第３の判定方法を用いることができる。また、露光時間の反映タイミングの遅れが許容できる場合には、前者の場合に第２の判定方法や第３の判定方法を適用してもよい。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、構成画素数の少ない画素ブロックを含む場合にも、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第６実施形態］
本発明の第６実施形態による撮像装置及びその駆動方法について、図１３を用いて説明する。第１乃至第５実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１３は、本実施形態による撮像装置における画素部１の構成例を示すブロック図である。

撮像装置の駆動方法の一態様として、例えばフレームレート向上などの観点から、画素部１を構成する総ての画素ＰＩＸからの信号の読み出しを行うのではなく、一部の画素ＰＩＸからの信号の読み出しのみを行う場合がある。例えば、画角を小さくしてフレームレートを向上させる場合などに、画素部１のうち一部の画素ＰＩＸの信号のみを出力するように撮像装置を駆動することがある。

本実施形態においては、画素部１を構成する複数の画素ＰＩＸのうちの一部の画素ＰＩＸから信号の読み出しを行う場合の適用例を説明する。ここでは、画素部１を構成する複数の画素ＰＩＸのうち、図１３に示す読み出し領域５に含まれる複数の画素ＰＩＸのみの画素信号の読み出しを行う場合を想定する。

画素部１のうちの一部の読み出し領域５から読み出しを行う場合、読み出しを行う画素ＰＩＸと読み出しを行わない画素ＰＩＸとに対し、異なる駆動を行うことがある。例えば、信号の読み出しを行わない画素ＰＩＸは、ブルーミングの防止や消費電力の低減等の観点から、常にリセット状態とされることがある。したがって、読み出し領域５の周縁部に重なる画素ブロックＢＬＫでは、第５実施形態の場合と同様、読み出し領域５の周縁部から離間した場所に配置された画素ブロックＢＬＫを構成する画素ＰＩＸの画素数よりも少ない数の画素ＰＩＸで構成されることがある。このとき、画素ブロックＢＬＫを構成する画素数が少ないと、画素ブロックＢＬＫ内の明るさを検出する際の誤差がノイズなどの影響によって大きくなり、露光時間が適切に設定されないことが起こりうる。そしてその結果、画素ブロックＢＬＫの境界において明るさの段差が大きくなることがある。

このような観点から、本実施形態の撮像装置においては、読み出し領域５が構成画素数の少ない画素ブロックＢＬＫを含む場合に、以下に示す第１の判定方法から第４の判定方法のうちのいずれかの判定方法を用いて画素ブロックＢＬＫの露光時間を判定する。
第１乃至第３の判定方法は、第５実施形態において説明した通りである。

第４の判定方法は、読み出し領域５に重なる画素ブロックＢＬＫにおいて、読み出し領域５に含まれない画素ＰＩＸもリセット状態とはせずに読み出しを行い、当該画素ブロックＢＬＫの総ての画素ＰＩＸの信号に基づいて露光時間の判定を行う方法である。第４の判定方法は、読み出す画素数が増えるためフレームレートが多少制限されるという欠点があるが、近接する画素ブロックＢＬＫと同様の数の画素ＰＩＸから読み出されるため、画素ブロックＢＬＫの境界での明るさの段差も特に大きくなることはない。

いずれの判定方法も利点及び欠点を併せ持つため、読み出し領域５を構成する複数の画素ブロックＢＬＫの境界の各々に対して、適切な判定方法を適宜選択することが望ましい。

このように、本実施形態によれば、画素ブロックごとに光電変換部に異なる蓄積時間を設定可能な撮像装置において、構成画素数の少ない画素ブロックを含む場合にも、画素ブロックの境界に生じる明るさの段差を低減し、より上質な画像を取得することができる。

［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１４を用いて説明する。図１４は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第６実施形態で述べた撮像装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１４に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第６実施形態のいずれかで説明した撮像装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置１００は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第６実施形態による撮像装置１００を適用した撮像システムを実現することができる。

［第８実施形態］
本発明の第８実施形態による撮像システム及び移動体について、図１５を用いて説明する。図１５は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１５（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第６実施形態のいずれかに記載の撮像装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１５（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記実施形態では、画素部１に、複数の画素ブロック行及び複数の画素ブロック列をなすように複数の画素ブロックＢＬＫを配置したが、画素ブロックＢＬＫは必ずしも行列状に配置されている必要はない。例えば、一の画素ブロック行に配される画素ブロックＢＬＫの数と、他の画素ブロック行に配される画素ブロックＢＬＫの数とが異なっていてもよい。同様に、一の画素ブロック列に配される画素ブロックＢＬＫの数と、他の画素ブロック列に配される画素ブロックＢＬＫの数とが異なっていてもよい。画素ブロックＢＬＫは、必ずしも画素ブロック行及び／又は画素ブロック列が明確に定義できる状態である必要はない。

また、上記実施形態では、各画素行に画素ブロックの数に応じた転送制御線を配置し、同じ画素行の異なる画素ブロックＢＬＫに属する画素ＰＩＸを別々に制御できる構成としたが、このような動作を実現する構成はこれに限定されるものではない。例えば、画素ブロック列毎に所定の制御信号を供給する制御線を更に配し、この制御信号と制御信号ｐＴＸとを用いて転送トランジスタＭ１のゲートに供給する制御信号を生成するようにしてもよい。

また、上記第７及び第８実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１４及び図１５に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

ＢＬＫ…画素ブロック
ＰＩＸ…画素
１…画素部
５…読み出し領域
２０…垂直走査回路
３０…読み出し回路
３４…平均化回路
６０…水平走査回路
８０…信号処理回路
９０…出力回路
１００…撮像装置
２００，３００…撮像システム

Claims (21)

1. 複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、
   前記複数の画素における電荷の蓄積時間及び前記複数の画素からの信号の読み出しを制御する制御回路と、
   ２以上の画素から読み出された信号を平均化し、前記２以上の画素の各々の信号として出力する平均化回路と、を有し、
   前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、
   前記制御回路は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
   前記複数の画素ブロックのうち少なくとも一の画素ブロックと前記一の画素ブロックに接する他の画素ブロックとの間の境界は非直線状をなしており、
   前記平均化回路は、前記境界を介して隣り合う画素を含む前記２以上の画素から読み出される信号を平均化するように構成されている
   ことを特徴とする撮像装置。
2. 前記一の画素ブロックと前記他の画素ブロックとは行方向に配されており、
   前記平均化回路は、同じ画素行に配された前記２以上の画素の信号を平均化する
   ことを特徴とする請求項１記載の撮像装置。
3. 前記複数の画素列の各々に対応して設けられ、対応する画素列に配された画素から読み出された信号を各々が保持する複数の保持部を更に有し、
   前記平均化回路は、前記複数の保持部から前記２以上の画素に対応する信号を読み出して平均化する
   ことを特徴とする請求項２記載の撮像装置。
4. 前記複数の保持部が保持する信号は、前記画素から読み出されたアナログ信号及び前記画素から読み出されたアナログ信号をアナログデジタル変換したデジタルデータのうちの一方である
   ことを特徴とする請求項３記載の撮像装置。
5. 前記平均化回路は、前記画素からの信号が読み出される出力線の間を短絡することにより、前記２以上の画素から読み出される信号を平均化する
   ことを特徴とする請求項２記載の撮像装置。
6. 前記一の画素ブロックと前記他の画素ブロックとは列方向に配されており、
   前記平均化回路は、同じ画素列に配された前記２以上の画素の信号を平均化する
   ことを特徴とする請求項１記載の撮像装置。
7. 前記制御回路は、前記境界を介して隣り合う画素を含む２以上の画素行に対する読み出し動作を同時に行い、前記画素からの信号が読み出される出力線において、同じ画素列に属する前記２以上の画素の信号を平均化する
   ことを特徴とする請求項６記載の撮像装置。
8. 前記一の画素ブロックと前記他の画素ブロックとの間の前記境界は、櫛歯状をなしている
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
9. 前記一の画素ブロックと前記他の画素ブロックとの間の前記境界は、ジグザグ状をなしている
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
10. 前記一の画素ブロックと前記他の画素ブロックとの間の前記境界は、前記一の画素ブロックに属する画素の一部と前記他の画素ブロックに属する画素の一部とが市松模様状に配されてなる
    ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
11. 前記複数の画素ブロックは、互いに形状の異なる２以上の前記境界を含む
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
12. 前記画素から読み出された信号に対し、前記蓄積時間に応じたゲインを与えるゲイン制御回路を更に有する
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。
13. 取得済み画像の情報に基づいて前記複数の画素ブロックに設定する前記蓄積時間を判定する判定部を更に有する
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
14. 前記判定部は、前記一の画素ブロックの画素数が前記他の画素ブロックの画素数よりも少ない場合に、前記他の画素ブロックにおける前記蓄積時間の判定結果を考慮して、前記一の画素ブロックにおける前記蓄積時間を決定する
    ことを特徴とする請求項１３記載の撮像装置。
15. 前記判定部は、前記一の画素ブロックにおける前記蓄積時間として、前記他の画素ブロックにおける前記蓄積時間の判定結果を適用する
    ことを特徴とする請求項１４記載の撮像装置。
16. 前記判定部は、前記一の画素ブロックにおける前記蓄積時間の判定結果に対する重み付けよりも前記他の画素ブロックにおける前記蓄積時間の判定結果に対する重み付けを大きくして、前記一の画素ブロックにおける前記蓄積時間を決定する
    ことを特徴とする請求項１４記載の撮像装置。
17. 前記一の画素ブロックは、前記複数の画素により構成される画素部又は前記画素部の一部である読み出し領域の周縁部に接し、前記他の画素ブロックは、前記画素部又は前記読み出し領域の前記周縁部から離間している
    ことを特徴とする請求項１４乃至１６のいずれか１項に記載の撮像装置。
18. 前記一の画素ブロックの前記蓄積時間を判定するために用いられる前記取得済み画像における第１の領域と、前記他の画素ブロックの前記蓄積時間を判定するために用いられる前記取得済み画像における第２の領域との間の境界の形状が、前記一の画素ブロックと前記他の画素ブロックとの間の前記境界の形状と異なっている
    ことを特徴とする請求項１３乃至１７のいずれか１項に記載の撮像装置。
19. 前記第１の領域と前記第２の領域との間の前記境界は、直線状である
    ことを特徴とする請求項１８記載の撮像装置。
20. 請求項１乃至１９のいずれか１項に記載の撮像装置と、
    前記撮像装置の前記画素から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
21. 移動体であって、
    請求項１乃至１９のいずれか１項に記載の撮像装置と、
    前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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