JP2013070240A - 固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラム - Google Patents

固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラム Download PDF

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Abstract

【課題】固体撮像装置において、回路規模、動作速度、消費電力を増大させること無く、異なる垂直信号線に接続された画素の間で加算・加算平均による間引き出力を行う。
【解決手段】画素アレイ部と、垂直信号線の各々に対応付けて設けられたＡＤＣ回路と、各垂直信号線を通して出力されるアナログ信号を、アナログ信号が伝送された信号線に対応付けて設けられたＡＤＣ回路と、アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡＤＣ回路と、のいずれにてデジタル信号に変換させるか切り替える切替部とを設ける。
【選択図】図１３

Description

本技術は、行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ（アナログ／デジタル）変換部と、を備える固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラムに関する。
固体撮像装置における画素加算の方式には、画素のフローティングディフュージョン（以下、ＦＤと記載する。）上で画素の電荷を合算して出力するＦＤ加算方式、複数の画素信号を同時に読出し線に読み出して、読出し信号線に接続されている負荷ＭＯＳ回路で加算するソースフォロワー加算方式、カラムＡＤＣ回路内のカウンタ回路でデジタル加算を行うカウンタ加算方式、カラムＡＤＣ回路内のコンパレータの入力段に複数の容量を並列接続し、複数の垂直信号線の信号を加算する容量加算方式、等が知られている。
ここでベイヤ配列の間引き読み出しにおける画素加算について、図２９〜図３１を参照して説明する。図２９は、色フィルタアレイとしてベイヤ配列を用いた場合のカラムＡＤＣ回路で行う画素加算の一例を示す図であり、図３０は、図２９のカラムＡＤＣ回路における画素加算時のタイミングチャートであり、図３１は、図２９のカラムＡＤＣ回路を用いた場合の読み出しイメージである。
図２９に示すベイヤ配列においては、輝度信号の主成分としても用いられるＧの色フィルタが市松状に一画素置きに配置され、残りの画素に他のＲとＢの各色のフィルタが縦横１画素ピッチの市松配列とされ、ＲとＢの色フィルタは斜め一画素ズレで配置されている。また、同図に示す画素アレイは、縦横２×２の４画素がフローティングディフュージョン（以下、ＦＤと略す。）を介して接続されることによりＦＤを共有する画素ユニット（以下、ＦＤ共有画素ユニットと称す。）を構成している。
図２９の構成において加算・加算平均を行う場合、例えば、Ｒ１とＲ２、Ｇ１とＧ３、Ｇ２とＧ４、Ｂ１とＢ２、Ｒ３とＲ４、Ｇ５とＧ７、Ｇ６とＧ８、Ｂ３とＢ４、のように、同じ垂直信号線を共有し、且つ、垂直方向に同色の画素を順次カラムＡＤＣ回路に入力し、各列のカラムＡＤＣ回路でＡ／Ｄ変換した後に、カウンタで加算・加算平均を行う（例えば、特許文献１参照）。
例えば、図３０に示すように、まず、画素Ｒ１と画素Ｒ３を選択し、画素Ｒ１の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｒ３の画素信号を垂直信号線ＶＳＬ２に出力させる。次に、画素Ｒ２と画素Ｒ４を選択し、画素Ｒ２の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｒ４の画素信号を垂直信号線ＶＳＬ２に出力させる。
すなわち、垂直信号線ＶＳＬ１には画素Ｒ１，Ｒ２の画素信号が順次出力され、垂直信号線ＶＳＬ２には画素Ｒ３，Ｒ４の画素信号が順次出力される。従って、画素Ｒ１，Ｒ２の画素信号はいずれもカウンタＣＮＴ１にてカウントされ、画素Ｒ３，Ｒ４の画素信号はいずれもカウンタＣＮＴ２にてカウントされる。
同様に、他の画素についても順次選択して垂直信号線に出力することにより、各カウンタにおいてカウンタ加算されたデジタルデータが出力される
図３１（ａ）は、カラムＡＤＣ回路にて加算された状態の読み取りイメージであり、カラムＡＤＣ回路から出力される画像は、垂直方向の画素数が半分に間引かれた状態に相当する。
その後、カラムＡＤＣ回路から出力された画素のＡ／Ｄ変換値は、後段の論理信号処理回路に送信され、そこで、水平方向に加算・加算平均がなされる。図３１（ｂ）は、論理信号処理回路にて加算された状態の読み取りイメージであり、論理信号回路から出力される画像は、垂直・水平方向の双方において画素数が半分に間引かれた状態に相当する。
ところで、近年、固体撮像装置において、色フィルタアレイの色配列に、輝度信号の主成分として白色が用いられることがある（例えば、特許文献２参照。）。
図３２は、白色を含む色フィルタアレイの色配列の一例である。同図に示す色配列では、白色フィルタが市松状に１画素置きに配置され、残りの画素に他のＲＧＢ各色のフィルタが平均的に配置されている。より具体的には、ＲとＢの各色フィルタは縦横２画素ピッチの市松配列とされ、ＲとＢの各色フィルタ間が斜め一画素ズレで配置され、残りの画素がＧの色フィルタとなっている。このとき、Ｇフィルタは斜めストライプ状の配列となる。
このような色配列では、カラムＡＤＣ回路による加算・加算平均が困難であるため、カラムＡＤＣ回路から出力された画素のＡ／Ｄ変換値は、後段の論理信号処理回路に送信され、そこで、演算処理により垂直方向の加算・加算平均、並びに、水平方向に加算・加算平均がなされる。
特開2006-033454号公報 特開2010-136226号公報
上述した図２９に示す色配列を用いつつ加算・加算平均を論理信号処理回路にて間引き処理を行う場合、４×４の画素配置内で１６画素全てを選択し、各垂直信号線に対応して設けられたカラムＡＤＣ回路でそれぞれＡＤ変換を行って加算・加算平均を行うことになる。すなわち、間引き出力時にも全てのカラムＡＤＣ回路を動作させる必要があり、カラムＡＤＣ回路にかかる電力消費が低減されない。
また、ＡＤ変換により得られた加算・加算平均値を後段の論理信号処理部に送信し、水平方向の加算・加算平均を行う必要があるため、後段の論理信号処理部は受信した値を処理するための回路やラインメモリを実装する必要があり、回路規模、動作速度、消費電力のいずれをも増加させる要因となる。むろん、論理信号処理部におけるこれらデメリットは、上述した図３２に示した白色を含むフィルタアレイの色配列の場合にも同様のことが言える。
さらに、上述した従来のＦＤ加算方式、ソースフォロワー加算方式、カウンタ加算方式、容量加算方式では、図３２に示す色配列を採用した場合に、異なる垂直信号線に接続された画素の間で加算・加算平均による間引き出力を行うことが物理的に困難であった。なお、容量加算方式であれば、隣接する垂直信号線に接続された画素間で加算・加算平均による間引き出力を行うこと自体は可能であるものの、間引きしない出力方式と切り替えて実行することができない。
本技術は、上記課題に鑑みてなされたもので、回路規模、動作速度、消費電力を増大させること無く、異なる垂直信号線に接続された画素の間で加算・加算平均による間引き出力を行うことが可能な固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラムを提供することを目的とする。
上記課題を解決するために、本技術に係る発明では、行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える構成としてある。
上述した固体撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は上記固体撮像装置を備える撮像システム、上述した装置の構成に対応した工程を有する制御方法、上述した装置の構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、上記固体撮像装置を製造する方法、等としても実現可能である。
以上説明したように本技術によれば、回路規模、動作速度、消費電力を増大させること無く、異なる垂直信号線に接続された画素の間で加算・加算平均による間引き出力を行うことが可能な固体撮像装置を提供することができる。
固体撮像装置の構成を示すブロック図である。 カラム処理部の第１実施例を説明する図である。 第１実施例にかかるスイッチのオンオフの対応関係を示す表である。 第１実施例にかかるスイッチを具体的に実現する回路の一例を示す図である。 第１実施例にかかる制御信号の真理値表である。 カラム処理部の第２実施例を説明する図である。 第２実施例にかかるスイッチのオンオフの対応関係を示す表である。 第２実施例にかかるスイッチを具体的に実現する回路の一例を示す図である。 第２実施例にかかる制御信号の真理値表である。 ＣＭＯＳイメージセンサの基本的な画素回路の一例を示す回路図である。 ＦＤ共有画素ユニットを説明する図である。 ＦＤ共有画素ユニットの回路構成の一例を示す回路図である。 第１実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。 第１実施例の加算動作にかかるタイミングチャートである。 図１３，１４を参照しつつ説明した加算動作における読み出しイメージを示す図である。 ゲインを調整しつつ行う第１実施例の加算動作を示すタイミングチャートである。 図１６に示すゲイン調整の結果として得られる読み出しイメージの図である。 第２実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。 第２実施例の加算動作にかかるタイミングチャートである。 図１８，１９を参照しつつ説明した加算動作における読み出しイメージを示す図である。 ゲインを調整しつつ行う第２実施例の加算動作を示すタイミングチャートである。 図２１に示すゲイン調整の結果として得られる読み出しイメージの図である。 第３実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。 第３実施例の加算動作にかかるタイミングチャートである。 図２３，２４を参照しつつ説明した加算動作における読み出しイメージを示す図である。 ゲインを調整しつつ行う第３実施例の加算動作を示すタイミングチャートである。 図２６に示すゲイン調整の結果として得られる読み出しイメージの図である。 第三の変形にかかる接続関係を説明する図である。 色フィルタアレイとしてベイヤ配列を用いた場合のカラムＡＤＣ回路で行う画素加算の一例を示す図である。 図３１のカラムＡＤＣ回路における画素加算時のタイミングチャートである。 図３１のカラムＡＤＣ回路を用いた場合の読み出しイメージである。 白色を含む色フィルタアレイの色配列の一例である。
以下、下記の順序に従って本技術の実施形態を説明する。
（１）固体撮像装置の構成：
（２）画素加算の第１実施形態：
（３）画素加算の第２実施形態：
（４）画素加算の第３実施形態：
（５）各種変形例：
（１）固体撮像装置の構成：
図１は、固体撮像装置の構成を示すブロック図である。本実施形態では、撮像装置としてＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。
なお、以下ではＣＭＯＳイメージセンサの全ての画素にＮＭＯＳが用いられているものとして説明するが、これは一例であって、本技術の対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。例えば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくは行列状に複数個配列してなり、アドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
固体撮像装置１００は、入射光量に応じた信号を出力する受光素子を含む複数個の画素が行列状に２次元配置された画素部を有し、各画素からの信号出力が電圧信号であって、ＡＤ変換部（ＡＤＣ；Analog Digital Converter）が列並列に設けられているものである。
ここで、列並列とは、イメージセンサを構成する画素の垂直列と平行に配された垂直信号線（列信号線の一例）と同じ数のＡＤ変換部を、各垂直信号線と１対１対応するように並列に配置し、１つのＡＤ変換部が１ライン（１本の垂直信号線）に対応付けられていることを意味する。
列並列にＡＤＣ回路が設けられる典型例としては、撮像部の出力側に設けられたカラム領域と呼ばれる部分にアナログ信号処理部やＡＤＣ回路を垂直信号線ごとに設け、順次出力側に読み出すカラム型のものである。
また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線に対して１つのＡＤＣ回路を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線に対して１つのＡＤＣ回路を割り当てる形態なども採用できる。
カラム型以外では、何れの形態も、複数の垂直信号線が１つのＡＤＣ回路を共用するため、画素アレイ部３０から供給される複数列分の画素信号を１つのＡＤＣ回路に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
ＡＤ変換方式は、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例を挙げると、スロープ積分型あるいはランプ信号比較型（以下、本明細書においては参照信号比較型と称する。）がある。
参照信号比較型のＡＤ変換方式では、ＡＤ変換の対象となるアナログ信号と漸次に値が変化するランプ状の参照信号（ランプ波）とを比較し、比較処理の継続時間をカウントすることにより得られるカウント値に基づいてＡＤ変換の対象となるアナログ信号のデジタル値を取得する。なお、本実施形態では、ランプ信号比較型のＡＤ変換方式としてある。
参照信号比較型のＡＤ変換方式を採用する場合に、参照信号生成部を複数設けることも考えられる。例えば、垂直信号線の中の奇数列に参照信号を供給する参照信号生成部と偶数列に参照信号を供給する参照信号生成部とを設けたり、列並列で（垂直信号線ごとに）設けたりすることも考えられる。
ただし、参照信号生成部を複数設けると、回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部を全列共通に設ける構成とし、参照信号生成部から発生される参照信号を各垂直信号列に対応して設けられるカラム型のＡＤＣ回路が共通に使用する構成としてある。
以下、図１を参照しつつ、固体撮像装置の具体的な一例について説明する。図１において、固体撮像装置１００は、色フィルタアレイ１０と、半導体基板２０とを備えている。
半導体基板２０には、画素アレイ部３０と、垂直駆動部４０と、水平駆動部５０と、タイミング制御部６０と、カラム処理部７０と、参照信号生成部８０と、出力回路９０が設けられている。なお、必要に応じて、出力回路９０の前段に、デジタル演算部を設けてもよい。デジタル演算部は、例えば、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行なう場合などに設ける。
画素アレイ部３０は、受光面側に各画素に対応してフィルタの色を区分された色フィルタアレイ１０が設けられ、光電変換素子としてのフォトダイオードが含む画素ＰＸＬが行列状に配置されている。なお、画素ＰＸＬの具体的な回路構成や色フィルタアレイ１０の色配列については、後に詳述する。
画素アレイ部３０には、ｎ本の画素駆動線ＨＳＬｎ（ｎは２以上の整数）とｍ本の垂直信号線ＶＳＬｍ（ｍは２以上の整数）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って等間隔で配線され、垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って等間隔で配線されている。
画素駆動線ＨＳＬｎの一端は、垂直駆動部４０の各行に対応した出力端に接続されている。垂直信号線ＶＳＬｍの一端は、カラム処理部７０において各垂直信号線ＶＳＬｍに対応したＡＤＣ回路に接続されている。なお、画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な配線については、後述の単位画素の説明とともに説明する。
垂直駆動部４０、水平駆動部５０、タイミング制御部６０等から成る駆動制御部は、画素アレイ部３０の外側に設けられ、画素アレイ部３０を構成する各画素から信号を順次読み出す制御を行う。
タイミング制御部６０は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板２０の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像装置１００の内部情報を含むデータを出力する。
タイミング制御部６０は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部、例えば、垂直駆動部４０、水平駆動部５０、カラム処理部７０等に供給する。
垂直駆動部４０は、シフトレジスタやアドレスデコーダ等によって構成されており、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部４０は、読み出し走査と掃き出し走査が可能である。
読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、後述する所定の順番により行われる。
掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
水平駆動部５０は、タイミング制御部６０の出力するクロックに同期してカラム処理部７０のＡＤＣ回路を順番に選択し、その信号を水平信号線（水平出力線）Ｌｔｒｆに導く。
水平駆動部５０は、例えば、水平方向の読出列を規定する（カラム処理部７０内の個々のＡＤＣ回路を選択する）水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部７０の各信号を水平信号線Ｌｔｒｆに導く水平走査部を備える。
水平走査部による選択走査により、カラム処理部７０を構成する各ＡＤＣ回路にて信号処理された画素信号が、水平信号線Ｌｔｒｆを介して順番に出力回路９０へ出力される。
参照信号生成部８０は、ＤＡＣ（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備え、タイミング制御部６０から供給される初期値から、タイミング制御部６０から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波（ランプ波形）を生成して、カラム処理部７０の個々のＡＤＣ回路に参照信号として供給する。以下では、参照信号生成部８０をＤＡＣ８０と記載する場合がある。
なお、参照信号生成部８０は、カウントクロックの周期を調整することで、参照信号の傾きを調整することができる、例えば、基準クロックに対して１／ｍ分周したクロックを使うと、傾きを１／ｍにすることができる。このとき、ＡＤＣ回路に含まれる後述のカウンタに供給するカウントクロックを基準のままにすればカウント値がｍ倍となる。すなわち、カウントクロックの周期を調整することにより、後述するカウンタにおけるカウント値を調整することができる。
例えば、後述のように２画素分のアナログ値を順次ＡＤＣ回路にてカウントした時に、生成されるカウント値を２画素分の加算平均とするには、ＡＤ変換するレンジを２倍にすることで実現できる。参照信号生成部８０の参照信号を用いる場合は、たとえば、参照信号の傾きを通常のクロックの２倍にすることによりＡＤ変換するレンジを２倍にすることができる。
カラム処理部７０は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路７１ｍ（ｍは２以上の整数）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部５０の制御に従って水平信号線Ｌｔｒｆに出力する。なお、以下では、ＡＤＣ回路７１ｍやその内部構成（比較器７２ｍ、カウンタ７３ｍ、メモリ７４ｍ）についてｍに相当する数字を付けずに説明する場合は、各ＡＤＣ回路に共通の説明であるものとする。
本実施形態において、後述の図２や図６に示すように、ＡＤＣ回路７１は、比較器（コンパレータ）７２、カウンタ７３、メモリ７４、を備える。なお、ＡＤＣ回路７１は、Ａ／Ｄ変換部の一例である。
比較器７２は、参照信号生成部８０により生成される参照信号と、画素から垂直信号線を通して出力されるアナログの画素信号と、を入力されており、これら参照信号と画素信号を比較する。比較器７２は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。
カウンタ７３は、タイミング制御部６０からクロックを供給されており、ＡＤ変換の開始から終了までの時間（カウント動作有効期間）をカウントしている。ＡＤ変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器７２の出力反転に基づいて特定できる。比較器７２の出力反転は、参照信号と画素信号の比較開始や比較完了に対応するからである。
カウンタ７３が生成するカウント値はデジタル値であり、垂直信号線ＶＳＬｍを通して画素からカラム処理部７０へ入力されたアナログの画素信号に相当するデジタルデータである。カウンタ７３の生成したデジタルデータは、メモリ７４に保持（ラッチ）される。
なお、カウント値をリセット成分を用いて生成する場合は、カウンタ７３は、タイミング制御部６０の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間は、例えばダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、リセット成分にて較正された信号成分となる。
出力回路９０は、画素アレイ部３０からカラム処理部７０を経由して出力される、色フィルタアレイ１０の色配列に対応した信号を、演算処理にて色配列に対応した信号に変換する処理を行う。
図２は、カラム処理部７０の第１実施例を説明する図である。同図には、説明を簡略化するため、垂直信号線を２本だけ示し、カラム処理部７０に含まれるＡＤＣ回路も２つだけ示してある。
同図において、カラム処理部７０は、ＡＤＣ回路７１１，７１２と、スイッチ回路ＳＷａとを備えている。各ＡＤＣ回路７１は、比較器７２、カウンタ７３、メモリ７４、を備えている。各ＡＤＣ回路７１の備える比較器７２とカウンタ７３は、スイッチ回路ＳＷａを介して接続されている。なお、比較器、カウンタ、メモリのそれぞれの機能は上述した通りである。
スイッチ回路ＳＷａは、スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２１，ＳＷａ２２を備えている。比較器７２１とカウンタ７３１はスイッチＳＷａ１１を介して接続され、比較器７２２とカウンタ７３２はスイッチＳＷａ２２を介して接続されている。比較器７２１とカウンタ７３２はスイッチＳＷａ１２を介して接続され、比較器７２２とカウンタ７３１はスイッチＳＷａ２１を介して接続されている。
すなわち、スイッチ回路ＳＷａは、同じ垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、隣接する一組の垂直信号線の一方に対応して設けられた比較器と他方に対応して配されたカウンタとの間を接続するスイッチとを備えている。
これら二種類のスイッチで接続することにより、隣接する一組の垂直信号線のうち、一方の垂直信号線に対応して設けられたカウンタと、他方の垂直信号線に対応して設けられたカウンタと、のいずれか一方で選択的にカウントを行わせることができる。
具体的には、スイッチＳＷａ１１をオンすれば、垂直信号線ＶＳＬ１に接続された画素のアナログ信号をカウンタ７３１にてデジタル変換して保持させることができ、スイッチＳＷａ１２をオンすれば、垂直信号線ＶＳＬ１に接続された画素のアナログ信号をカウンタ７３２にてデジタル変換して保持させることができる。
また スイッチＳＷａ２２をオンすれば、垂直信号線ＶＳＬ２に接続された画素のアナログ信号をカウンタ７３２にてデジタル変換して保持させることができ、スイッチＳＷａ２１をオンすれば、垂直信号線ＶＳＬ２に接続された画素のアナログ信号をカウンタ７３１にてデジタル変換して保持させることができる。
さらに、スイッチＳＷａ１１がオンされている間のカウントとスイッチＳＷａ２１がオンされている間のカウントとをカウンタ加算により合算することにより、垂直信号線ＶＳＬ１に接続された画素の画素値と垂直信号線ＶＳＬ２に接続された画素の画素値とを合算したデジタルデータをカウンタ７３１に生成させることができる。
同様に、スイッチＳＷａ２２がオンされている間のカウントとスイッチＳＷａ１２がオンされている間のカウントとをカウンタ加算により合算することにより、垂直信号線ＶＳＬ１に接続された画素の画素値と垂直信号線ＶＳＬ２に接続された画素の画素値とを合算したデジタルデータをカウンタ７３２に生成させることができる。
なお、カウンタ加算は、一方の画素信号のカウントが終了した後、当該一方の画素信号にかかるカウント値を他方の画素信号のカウントの初期値として用いてカウントを継続することにより実現できる。
スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２１，ＳＷａ２２のオンオフ制御は、ＳＷ制御線を通して行われるタイミング制御部６０（切替制御部）の制御に従って行われる。
図３は、スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２１，ＳＷａ２２のオンオフの対応関係を示す表である。
同図に示すように、スイッチＳＷａ１１とスイッチＳＷａ１２は択一的にオンされ、スイッチＳＷａ２２とスイッチＳＷａ２１も択一的にオンされる。一方、スイッチＳＷａ１１とスイッチＳＷａ２２のオンオフは連動しており、スイッチＳＷａ１２とスイッチＳＷａ２１のオンオフも連動している。
なお、以下では、このように隣接する一組の垂直信号線に対応するＡＤＣ回路の間で出力を入れ替え可能に接続されたカラム処理部７０を「クロス配線型のカラム処理部」と称することがある。
以上説明したように、ＡＤ変換を担当するカウンタをスイッチにより適宜に選択することにより、隣接した一組の垂直信号線にそれぞれ接続された画素の画素値を合算したデジタルデータを１つのカウンタにて生成することができる。
なお、スイッチ回路ＳＷａは、カラム処理部６０の一部として形成されるものであり、カラム部分（画素アレイの外側）に配置される。すなわち、スイッチ回路ＳＷａは、配置に特に制約が無く、画素配列に応じて様々な組み合わせで対応できるというメリットもある。さらに、Ｈｉｇｈ／Ｌｏｗのどちらかしか取り得ない比較器（コンパレータ）出力というデジタル値の入力先を切り替えるものであるため、スイッチング時のノイズのケアが容易である。
図４は、スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２１，ＳＷａ２２を具体的に実現する回路の一例を示す図である。同図に示すスイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせた相補スイッチの構成とされる。
これらの相補スイッチは、二本の制御線Ｌａ１，Ｌａ２を通じて伝送される制御信号によって制御される。以下では、制御線Ｌａ１を伝送される制御信号をＣＲＯＳＳと呼び、制御線Ｌａ２を伝送される制御信号をＸＣＲＯＳＳと呼ぶことにする。
なお、相補スイッチとは、２つの相補型ＭＯＳ電界効果トランジスタ含むアナログスイッチであって、そのソース−ドレイン回路がスイッチの入力端子と出力端子との間に並列に配置され、スイッチを制御するための制御信号を一方のチャンネル型のＭＯＳ電界効果トランジスタのゲートに直接印加することができ、他方のチャンネル型のＭＯＳ電界効果トランジスタのゲートに否定器を介して印加することができるようなアナログスイッチである。
制御信号ＣＲＯＳＳ，ＸＣＲＯＳＳは、正負を論理反転させた信号であり、その信号の状態に応じて、一方の垂直信号線に対応して設けられた比較器の出力を、同じ一方の垂直信号線に対応して設けられたカウンタに入力させたり、他方の垂直信号線に対応して設けられたカウンタに入力させたりすることができる。
図５は、制御信号ＸＣＲＯＳＳ，ＣＲＯＳＳの真理値表である。
同図に示すように、制御線Ｌａ１にて伝送される制御信号ＸＣＲＯＳＳが正論理（Ｈｉｇｈ）であり、制御線Ｌａ２にて伝送される制御信号ＣＲＯＳＳが負論理（Ｌｏｗ）の時は、スイッチＳＷａ１１，ＳＷａ２２がオンし、スイッチＳＷａ１２，ＳＷａ２１がオフする。
このとき、一方の垂直信号線に対応して設けられた比較器の出力は、同じ一方の垂直信号線に対応して設けられたカウンタに入力される。すなわち、一方の垂直信号線から出力されるアナログの画素信号は、同じ一方の垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。
一方、制御線Ｌａ１にて伝送される制御信号ＸＣＲＯＳＳが負論理であり、制御線Ｌａ２にて伝送される制御信号ＣＲＯＳＳが正論理の時は、スイッチＳＷａ１１，ＳＷａ２２がオフし、スイッチＳＷａ１２，ＳＷａ２１がオンする。
このとき、一方の垂直信号線に対応して設けられた比較器の出力は、他方の垂直信号線に対応して設けられたカウンタに入力される。すなわち、一方の垂直信号線から出力されるアナログの画素信号は、他方の垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。
以上説明した相補スイッチによれば、ＰＭＯＳ電界効果トランジスタとＮＭＯＳ電界効果トランジスタの組み合わせにより簡単な回路構成でスイッチ回路を実現できる。また、ＣＭＯＳＬＳＩを製造するプロセスの中でスイッチ回路を組み込むことができる。
図６は、カラム処理部７０の第２実施例を説明する図である。同図には、説明を簡略化するため、垂直信号線を２本だけ示し、カラム処理部７０に含まれるＡＤＣ回路も２つだけ示してある。
同図において、カラム処理部７０は、ＡＤＣ回路７１１，７１２とスイッチ回路ＳＷｂとを備えている。ＡＤＣ回路７１は、比較器７２、カウンタ７３、メモリ７４、を備えている。ＡＤＣ回路７１の備える比較器７２とカウンタ７３は、スイッチ回路ＳＷｂを介して接続されている。なお、比較器、カウンタ、メモリのそれぞれの機能は上述した通りである。
スイッチ回路ＳＷｂは、スイッチＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３を備えている。比較器７２１とカウンタ７３１はスイッチＳＷｂ１１を介して接続され、比較器７２２とカウンタ７３２はスイッチＳＷｂ２２を介して接続されている。比較器７２１とカウンタ７３２はスイッチＳＷｂ１２を介して接続され、比較器７２２と不図示のＡＤＣ回路７１３の備えるカウンタ７３３はスイッチＳＷｂ２３を介して接続されている。
すなわち、スイッチ回路ＳＷｂは、同じ１つの垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、１つの垂直信号線に対応して設けられた比較器と当該１つの垂直信号線の一方側に隣接する垂直信号線に対応して設けられたカウンタとの間を接続するスイッチとを備えている。なお、ここで言う一方側とは、例えば図６における右側であり、１つの固体撮像装置内に備えられる全ての垂直信号線で同じ側である。
そのため、垂直信号線に対応して設けられたカウンタと、垂直信号線の一方側に隣接して設けられた垂直信号線に対応して設けられたカウンタと、のいずれか一方を選択してカウントを行わせることができる。
ここで、スイッチＳＷｂ１１をオンすれば、垂直信号線ＶＳＬ１に接続された画素のアナログ信号をカウンタ７３１にてデジタル変換して保持させることができ、スイッチＳＷｂ１２をオンすれば、垂直信号線ＶＳＬ１に接続された画素のアナログ信号をカウンタ７３２にてデジタル変換して保持させることができる。
また、スイッチＳＷｂ２２をオンすれば、垂直信号線ＶＳＬ２に接続された画素のアナログ信号をカウンタ７３２にてデジタル変換して保持させることができ、スイッチＳＷｂ２３をオンすれば、不図示の垂直信号線ＶＳＬ３に接続された画素のアナログ信号を不図示のカウンタ７３３にてデジタル変換して保持させることができる。
さらに、スイッチＳＷｂ１２がオンされている間のカウントとスイッチＳＷｂ２２がオンされている間のカウントとをカウンタ加算により合算すれば、垂直信号線ＶＳＬ１に接続された画素の画素値と垂直信号線ＶＳＬ１の右側に隣接した設けられた垂直信号線ＶＳＬ２に接続された画素の画素値とを合算したデジタルデータをカウンタ７３２に生成させることができる。
同様に、スイッチＳＷｂ２３がオンされている間のカウントと不図示のスイッチＳＷｂ３３がオンされている間のカウントとを、カウンタ加算により合算すれば、垂直信号線ＶＳＬ２に接続された画素の画素値と不図示の垂直信号線ＶＳＬ３に接続された画素の画素値とを合算したデジタルデータを不図示のカウンタ７３３に生成させることができる。なお、不図示の垂直信号線ＶＳＬ３は、垂直信号線ＶＳＬ２の右側に隣接して設けられた垂直信号線であり、不図示のカウンタ７３３は垂直信号線ＶＳＬ３に対応して設けられたカウンタである。
各スイッチは、ＳＷ制御線を通して行われるタイミング制御部６０（切替制御部）の制御に従ってオンオフが制御される。
図７は、スイッチＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３のオンオフの対応関係を示す表である。なお、スイッチＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３よりも右側に設けられるスイッチは、スイッチＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３のオンオフ対応関係が周期的に適用される。例えば、上述した不図示のスイッチＳＷｂ３３は、スイッチＳＷｂ１１と同様のオンオフ対応関係となる。
同図に示すように、スイッチＳＷｂ１１とスイッチＳＷｂ１２は択一的にオンされ、スイッチＳＷｂ２２とスイッチＳＷｂ２３も択一的にオンされる。一方、スイッチＳＷｂ１１とスイッチＳＷｂ２２のオンオフは連動しており、スイッチＳＷｂ１２とスイッチＳＷｂ２３のオンオフも連動している。
なお、以下では、各垂直信号線の出力をその一方側に隣接する垂直信号線にシフト出力可能に接続されたカラム処理部を「シフト配線型のカラム処理部」と称することがある。
以上説明したように、各垂直信号線に接続された画素の画素信号のＡＤ変換を、その垂直信号線に対応して設けられたカウンタと、その垂直信号線から一方側にシフトして設けられた垂直信号線に対応して設けられたカウンタの間で選択的に行わせることにより、隣接した二本の垂直信号線に接続された画素の画素値を合算したデジタルデータを生成することができる。
なお、スイッチ回路ＳＷｂは、上述したクロス配線方のカラム処理部の場合と同様に、カラム処理部６０の一部として形成されるものであり、カラム部分（画素アレイの外側）に配置される。すなわち、スイッチ回路ＳＷｂは、配置に特に制約が無く、画素配列に応じて様々な組み合わせで対応できるというメリットもある。さらに、Ｈｉｇｈ／Ｌｏｗのどちらかしか取り得ない比較器（コンパレータ）出力というデジタル値の入力先を切り替えるものであるため、スイッチング時のノイズのケアが容易である。
図８は、スイッチＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３を具体的に実現する回路の一例を示す図である。同図に示すスイッチは、上述した図４の場合と同様に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせた相補スイッチの構成とされる。
図９は、制御信号ＸＣＲＯＳＳ，ＣＲＯＳＳの真理値表である。
同図に示すように、制御線Ｌｂ１にて伝送される制御信号ＸＣＲＯＳＳが正論理（Ｈｉｇｈ）であり、制御線Ｌａ２にて伝送される制御信号ＣＲＯＳＳが負論理（Ｌｏｗ）の時は、スイッチＳＷｂ１１，ＳＷｂ２２がオンし、スイッチＳＷｂ１２，ＳＷｂ２３がオフする。従って、各垂直信号線に対応して設けられた比較器の出力は、同じ垂直信号線に対応して設けられたカウンタに入力される。すなわち、各垂直信号線から出力されるアナログの画素信号は、同じ垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。
一方、制御線Ｌｂ１にて伝送される制御信号ＸＣＲＯＳＳが負論理（Ｌｏｗ）であり、制御線Ｌｂ２にて伝送される制御信号ＣＲＯＳＳが正論理（Ｈｉｇｈ）の時は、スイッチＳＷｂ１１，ＳＷｂ２２がオフし、スイッチＳＷｂ１２，ＳＷｂ２３がオンする。従って、各垂直信号線に対応して設けられた比較器の出力は、右側に隣接して設けられた垂直信号線に対応して設けられたカウンタに入力される。すなわち、各垂直信号線から出力されるアナログの画素信号は、右側に隣接して設けられた垂直信号線に対応して設けられたカウンタにおいてカウント値としてのデジタルデータに変換される。
以上説明した相補スイッチによれば、上述のクロス配線側のカラム処理部の場合と同様に、ＰＭＯＳ電界効果トランジスタとＮＭＯＳ電界効果トランジスタの組み合わせにより簡単な回路構成でスイッチ回路を実現できる。また、ＣＭＯＳＬＳＩを製造するプロセスの中でスイッチ回路を組み込むことができる。
次に、単位画素の具体的回路構成について説明する。本実施形態の画素ＰＸＬは、フローティングディフュージョンＦＤを複数の画素（例えば、４画素）で共有する構成であるが、以下では、まず基本的な画素構成を説明し、その後、フローティングディフュージョンＦＤを４画素で共有する構成について説明する。
図１０は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの基本的な画素回路の一例を示す回路図である。同図に示す画素回路は、受光素子としてのフォトダイオードＰＸＬ１、転送素子としての転送トランジスタＰＸＬ２、リセット素子としてのリセットトランジスタＰＸＬ３、増幅トランジスタＰＸＬ４、選択トランジスタＰＸＬ５、を備えている。
フォトダイオードＰＸＬ１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタＰＸＬ２は、フォトダイオードＰＸＬ１のカソードと出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタＰＸＬ２は、転送制御線Ｌｔｒｇを通じてそのゲート（転送ゲート）に転送信号が入力されるとオン状態となる。転送トランジスタＰＸＬ２がオンになると、フォトダイオードＰＸＬ１の光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
リセットトランジスタＰＸＬ３は、ドレインを電源ラインＬＶＤＤに接続され、ソースをフローティングディフュージョンＦＤに接続されている。リセットトランジスタＰＸＬ３は、リセット制御線Ｌｒｓｔを通じて垂直駆動部４０からゲートにリセット信号が入力される。リセットトランジスタＰＸＬ３は、フォトダイオードＰＸＬ１からの電荷転送に先立って、リセットパルスを与えられるとオン状態となり、フローティングディフュージョンＦＤの電荷を電源ラインＬＶＤＤに捨てることによってフローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
増幅トランジスタＰＸＬ４は、そのゲートがフローティングディフュージョンＦＤに接続されている。増幅トランジスタＰＸＬ４は、選択トランジスタＰＸＬ５を介して垂直信号線ＶＳＬに接続されている。
選択トランジスタＰＸＬ５は、選択制御線Ｌｓｅｌを通じてそのゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンする。
選択トランジスタＰＸＬ５がオンすると、増幅トランジスタＰＸＬ４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、カラム処理部７０に出力される。
次に、フローティングディフュージョンＦＤを複数の画素で共有する画素回路について説明する。なお、以下では、フローティングディフュージョンＦＤを共有する複数の画素をＦＤ共有画素ユニットと呼ぶことにする。
図１１は、ＦＤ共有画素ユニットを説明する図である。同図では、４×４の１６画素で画素アレイが構成されており、それぞれが２×２の４画素で構成されるＦＤ共有画素ユニットＵ１〜Ｕ４の組み合わせで構成されている。各ＦＤ共有画素ユニットは、その中央にＦＤを共有しており、垂直信号線ＶＳＬ１は、ＦＤ共有画素ユニットＵ１，Ｕ３のＦＤに接続され、垂直信号線ＶＳＬ２は、ＦＤ共有画素ユニットＵ２，Ｕ４のＦＤに接続されている。
各ＦＤ共有画素ユニットは、同一行に属する複数画素のうち、各ＦＤ共有画素ユニットにおいてＦＤを基準とした位置関係が共通する画素は同じ画素駆動線にて駆動され、各ＦＤ共有画素ユニットにおいてＦＤを基準とした位置関係が共通しない画素は異なる画素駆動線にて駆動されるようになっている。
具体的には、図１１では、画素Ｐ１１〜Ｐ１４、画素Ｐ２１〜Ｐ２４、画素Ｐ３１〜Ｐ３４、画素Ｐ４１〜Ｐ４４、がそれぞれ同一行に属し、画素Ｐ１１〜Ｐ１４の行を例にとると、画素Ｐ１１と画素Ｐ１３が同じ画素駆動線にて駆動され、画素Ｐ１２と画素Ｐ１４が同じ画素駆動線にて駆動される。
むろん、ここで説明した画素と画素駆動線との組み合わせは一例であり、様々に変更できることは言うまでも無い。例えば、ＦＤを共有する複数画素の２つ以上を同時に駆動することにより、これら２つの画素のアナログ値を加算した値をＦＤに生成し、このＦＤ加算されたアナログ値を垂直信号線に出力することもできる。
次に、ＦＤ共有画素ユニットの具体的回路構成について説明する。
図１２は、ＦＤ共有画素ユニットの回路構成の一例を示す回路図である。
同図において、ＦＤ共有画素ユニットＵは、画素Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２にて構成されている。
ＦＤ共有画素ユニットＵは、各単位画素がそれぞれに１つのフォトダイオードＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２並びに１つの転送トランジスタＴｔｒｓ１１，Ｔｔｒｓ１２，Ｔｔｒｓ２１，Ｔｔｒｓ２２を備えている。
画素Ｐ１１，Ｐ１２が配置されている行には、転送制御線Ｌｔｒｇ１，Ｌｔｒｇ２が配線され、画素Ｐ２１，Ｐ２２が配置されている行には、転送制御線Ｌｔｒｇ３，Ｌｔｒｇ４が配線されている。
転送制御線Ｌｔｒｇ１は、１列目の画素Ｐ１１の転送トランジスタＴｔｒｓ１１のゲートに接続され、転送制御線Ｌｔｒｇ２は、１列目の画素Ｐ１２の転送トランジスタＴｔｒｓ１２のゲートに接続されている。転送制御線Ｌｔｒｇ３は、２列目の画素Ｐ２１の転送トランジスタＴｔｒｓ２１のゲートに接続され、転送制御線Ｌｔｒｇ４は、２列目の画素Ｐ２２の転送トランジスタＴｔｒｓ２２のゲートに接続されている。
転送制御線Ｌｔｒｇ１，Ｌｔｒｇ２，Ｌｔｒｇ３，Ｌｔｒｇ４は、垂直駆動部４０により個別に駆動可能になっており、各単位画素のフォトダイオードからフローティングディフュージョンＦＤへの電荷出力は、単位画素毎に個別に制御できる。
一方、ＦＤ共有画素ユニットＵは、４つの画素Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２に対し、１つのフローティングディフュージョンＦＤ、１つのリセットトランジスタＴｒｅｓ、１つの増幅トランジスタＴａｍｐ、および１つの選択トランジスタＴｓｅｌを備えている。
リセット制御線Ｌｒｓｔは、リセットトランジスタＴｒｅｓのゲートに接続され、選択制御線Ｌｓｅｌは、選択トランジスタＴｓｅｌのゲートに接続されている。
すなわち、フローティングディフュージョンＦＤのリセットや、フローティングディフュージョンに蓄積された電圧の増幅及び垂直信号線ＶＳＬに対する信号の出力は、ＦＤ共有画素ユニットＵで共通に実行されるようになっている。
なお、以上説明したＦＤ共有型の画素回路は一例であり、ＦＤを共有する単位画素の数や単位画素の並びは、適宜に変更可能である。例えば、ＦＤを共有する単位画素の数を３×３の９画素としたり８×８の６４画素としたりしてもよい。また、ＦＤを共有する単位画素を、１×４の４画素、すなわち縦一列に並ぶ４画素においてＦＤを共有する構成としてもよいし、４×１の４画素、すなわち、横一列に並ぶ４画素においてＦＤを共有する構成としてもよい。
（２）画素加算の第１実施例：
次に、画素加算の第１実施例について説明する。本第１実施例では、白色を含む色フィルタアレイを採用し、カラム処理部に上述したクロス配線型を採用してある。
図１３は、第１実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、説明を簡略にするため、４×４の１６画素分を示してある。
同図に示す色フィルタアレイは、出力レベルが最も高くなるＷ（ホワイト）フィルタが市松状に配置され、Ｒ（赤）・Ｂ（青）の各フィルタが縦横２画素ピッチの市松配列とされ、且つ、Ｒ・Ｂの各フィルタ間が斜め一画素ズレで配列され、残りの画素がＧ（緑）フィルタとなっている。このとき、Ｇフィルタは斜めストライプ状の配列となる。
具体的には、Ｗフィルタは市松状に配置され、Ｒフィルタは２行目の４列目と４行目の２列目に配置され、Ｂフィルタは１行目の３列目と３行目の１列目に配置されている。これらＲフィルタとＢフィルタの配列が、２画素ピッチの市松配列である。
そして、残りの画素位置にＧフィルタが配置されている。むろん、白色を含む色フィルタアレイの色配列はこれに限るものではなく、様々な色配列が採用可能であることはいうまでも無い。
画素アレイは、縦横２×２の４画素がＦＤ共有画素ユニットになっている。
具体的には、左上の４画素（Ｇ１，Ｇ２，Ｗ１，Ｗ２）が１つのＦＤ共有画素ユニットを構成し、左下の４画素（Ｂ２，Ｒ２，Ｗ５，Ｗ６）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ１に接続されている。
また、右上の４画素（Ｂ１，Ｒ１，Ｗ３，Ｗ４）が１つのＦＤ共有画素ユニットを構成し、右下の４画素（Ｇ３，Ｇ４，Ｗ７，Ｗ８）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ２に接続されている。
垂直信号線ＶＳＬ１を通して出力される画素信号は、比較器７２１に入力される。比較器７２１は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２１は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
一方、垂直信号線ＶＳＬ２を通して出力される画素信号は、比較器７２２に入力される。比較器７２２は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２２は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
比較器７２１の出力端子は、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にスイッチＳＷａ１１を通して接続されるとともに、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷａ１２を通して接続されている。なお、垂直信号線ＶＳＬ２は、垂直信号線ＶＳＬ１に隣接して配された垂直信号線である。
比較器７２２の出力端子は、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷａ２２を通して接続され、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にスイッチＳＷａ２１を通して接続されている。なお、垂直信号線ＶＳＬ１は、垂直信号線ＶＳＬ２に隣接して配された垂直信号線である。
スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２２，ＳＷａ２１は、タイミング制御部６０がＳＷ制御線を通して出力するＳＷ制御信号によってオンオフを制御されている。これらスイッチは、上述の図３に示した関係を満たすようにオンオフされる。
図１４は、第１実施例の加算動作にかかるタイミングチャートである。
まず、輝度の主成分となるホワイト画素の加算動作について説明する。ホワイト画素を加算するには、スイッチＳＷａ１１，ＳＷａ２２をオンし、スイッチＳＷａ１２，ＳＷａ２１をオフする。
そして、画素Ｗ１と画素Ｗ３を選択し、画素Ｗ１の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｗ３の画素信号を垂直信号線ＶＳＬ２に出力させる。次に、画素Ｗ２と画素Ｗ４を選択し、画素Ｗ２の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｗ４の画素信号を垂直信号線ＶＳＬ２に出力させる。
すなわち、垂直信号線ＶＳＬ１には画素Ｗ１，Ｗ２の画素信号が順次を出力され、垂直信号線ＶＳＬ２には画素Ｗ３，Ｗ４の画素信号が順次出力される。
ここで、スイッチＳＷａ１１，ＳＷａ２２がオンし、且つ、スイッチＳＷａ１２，ＳＷａ２１がオフしているため、画素Ｗ１，Ｗ２の画素信号はいずれもカウンタ７３１にてカウントされ、画素Ｗ３，Ｗ４の画素信号はいずれもカウンタ７３２にてカウントされる。
また、カウンタ７３１は、タイミング制御部６０の制御により、画素Ｗ１，Ｗ２の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ７３１のカウント値は、画素Ｗ１，Ｗ２の画素信号の合算に相当するデジタルデータとなる。
同様に、カウンタ７３２は、タイミング制御部６０の制御により、画素Ｗ３，Ｗ４の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ７３２のカウント値は、画素Ｗ３，Ｗ４の画素信号の合算に相当するデジタルデータとなる。
言い換えると、タイミング制御部６０は、加算対象となる２画素分のカウントが終了するまでカウンタ７３１，７３２にカウント値を初期化させず、加算対象となる２画素分のカウントが終了してカウント値をメモリ７４１，７４２（図２参照）に出力するとカウンタ７３１，７３２のカウント値を初期化させる。
カウンタ７３１，７３２は、２画素分の画素信号のカウントが終了すると、タイミング制御部６０の制御により、カウント値をメモリ７４１，７４２にそれぞれ出力する。
その結果、メモリ７４１，７４２には、画素Ｗ１，Ｗ２を合算したデジタルデータと画素Ｗ３，Ｗ４を合算したデジタルデータとがそれぞれ記憶される。メモリ７４１，７４２に記憶されたデジタルデータは、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
その他のホワイト画素である画素Ｗ５、Ｗ６，Ｗ７，Ｗ８についても同様の加算動作を行うことにより、メモリ７４１，７４２に画素Ｗ５，Ｗ６を合算したデジタルデータと画素Ｗ７，Ｗ８を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
次に、Ｒ，Ｇ，Ｂ画素の加算動作について説明する。なお、本実施例ではホワイト画素にかかる加算動作を先に行い、ＲＧＢ画素の加算動作を後で行っているが、むろん、この順番は逆に行ったり交互に行ったり、適宜に順番を入れ替えてよいことは言うまでない。
Ｒ，Ｇ，Ｂ画素を加算するには、まず、スイッチＳＷａ１１，ＳＷａ２２をオフし、スイッチＳＷａ１２，ＳＷａ２１をオンする。そして、画素Ｇ１と画素Ｂ１を選択し、垂直信号線ＶＳＬ１に画素Ｇ１の画素信号を出力させ、垂直信号線ＶＳＬ２に画素Ｂ１の画素信号を出力させる。
ここで、スイッチＳＷａ１１，ＳＷａ２２がオフし、スイッチＳＷａ１２，ＳＷａ２１がオンしているため、垂直信号線ＶＳＬ１を通して出力される画素Ｇ１の画素信号は、隣接する垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にてカウントされ、垂直信号線ＶＳＬ２を通じて出力される画素Ｂ１の画素信号は、隣接する垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にてカウントされる。
次に、スイッチＳＷａ１１，ＳＷａ２２をオンし、スイッチＳＷａ１２，ＳＷａ２１をオフする。そして、画素Ｂ２と画素Ｇ３を選択し、垂直信号線ＶＳＬ１に画素Ｂ２の画素信号を出力させ、垂直信号線ＶＳＬ２に画素Ｇ３の画素信号を出力させる。
ここで、スイッチＳＷａ１１，ＳＷａ２２が閉じ、スイッチＳＷａ１２，ＳＷａ２１がオフしているため、垂直信号線ＶＳＬ１を通して出力される画素Ｂ２の画素信号はカウンタ７３１にてカウントされ、垂直信号線ＶＳＬ２を通じて出力される画素Ｇ３の画素信号はカウンタ７３２にてカウントされる。
カウンタ７３１は、白色のカウント時と同様に、タイミング制御部６０の制御により、画素Ｂ１，Ｂ２の２画素分のカウントが終了するまでカウントを継続するため、カウンタ７３１のカウント値は、画素Ｂ１，Ｂ２の画素信号の合算に相当するデジタルデータとなる。
カウンタ７３２も、同様に、タイミング制御部６０の制御により、画素Ｇ１，Ｇ３の２画素分のカウントが終了するまでカウントを継続するため、カウンタ７３２のカウント値は、画素Ｇ１，Ｇ３の画素信号の合算に相当するデジタルデータとなる。
カウンタ７３１，７３２は、２画素分の画素信号のカウントが終了すると、タイミング制御部６０の制御により、カウント値をメモリ７４１，７４２にそれぞれ出力する。
すなわち、タイミング制御部６０は、２画素分のカウントが終了するまでカウンタ７３１，７３２にカウント値を初期化させず、２画素分のカウントが終了するとカウンタ７３１，７３２のカウント値を初期化させる。
その結果、メモリ７４１，７４２には、画素Ｂ１，Ｂ２を合算したデジタルデータと画素Ｇ１，Ｇ３を合算したデジタルデータとがそれぞれ記憶される。メモリ７４１，７４２に記憶されたデジタルデータは、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
画素Ｒ１，Ｒ２，Ｇ２，Ｇ４についても同様の加算動作を行うことにより、メモリ７４１，７４２には、画素Ｒ１，Ｒ２を合算したデジタルデータと画素Ｇ２，Ｇ４を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
図１５は、図１３，１４を参照しつつ説明した加算動作における読み出しイメージを示す図である。図１５（ａ）に示すように、上述した加算動作を行うことにより、ホワイト画素については、斜め方向に隣接するホワイト画素を加算したデジタルデータが取得され、ＲＧＢ画素については、斜め方向に２画素離れた同色の画素を加算したデジタルデータが取得される。
ただし、図１５（ｂ）に示すように、図１４に示すタイミングチャートの加算動作にて得られるホワイト画素の加算値は、ＦＤ共有画素ユニットの中央の画素値に相当するが、ＲＧＢ画素の加算値は、ＦＤ共有画素ユニット中央から外れた位置の画素値に相当する。
そこで、加算動作を行う際に、Ａ／Ｄ変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、ＦＤ共有画素ユニットの中央の画素値に近づくように調整することもできる。
図１６は、ゲインを調整しつつ行う第１実施例の加算動作を示すタイミングチャートである。なお、ゲイン調整は、例えば、上述したように参照信号生成部８０にて生成する参照信号の傾きを調整することにより実現することができる。すなわち、ゲインを高めるには参照信号の傾きを小さくし、ゲインを低めるには参照信号の傾きを大きくすればよい。
同図に示すように、画素Ｂ１，Ｇ１，Ｒ２，Ｇ４の読み出し時に１２ｄＢのゲインをかけ、画素Ｗ１〜Ｗ８並びに画素Ｂ２，Ｇ３，Ｒ１，Ｇ２の読み出しの時には０ｄＢのゲインをかけている。すなわち、図１５において加算される２画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。なお、ここで説明したゲイン値は一例であり、任意に調整可能であることは言うまでもない。
図１７は、図１６に示すゲイン調整の結果として得られる読み出しイメージの図である。
図１７に示すように、画素Ｂ１のゲインを画素Ｂ２より高くすることにより画素Ｂ１と画素Ｂ２の加算値が対応する位置は画素Ｂ１の画素位置に近くなり、画素Ｇ１のゲインを画素Ｇ３より高くすることにより画素Ｇ１と画素Ｇ３の加算値が対応する位置は画素Ｇ１の画素位置に近くなり、画素Ｒ２のゲインを画素Ｒ１より高くすることにより画素Ｒ１と画素Ｒ２の加算値が対応する位置は画素Ｒ２の画素位置に近くなり、画素Ｇ４のゲインを画素Ｇ２より高くすることにより画素Ｇ２と画素Ｇ４の加算値が対応する位置は画素Ｇ４の画素位置に近くなる。
なお、ホワイト画素Ｗ１〜Ｗ８は、加算値が対応する位置は、もともと各画素ユニットの中央に対応していたため、本第１実施例ではゲイン調整を行う必要は無く、図１５（ｂ）と同じ位置に対応している。
（３）画素加算の第２実施例：
次に、画素加算の第２実施例について説明する。本第２実施例では、白色を含む色フィルタアレイを採用し、カラム処理部に上述したシフト配線型を採用してある。
図１８は、第２実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、上述した第１実施例と同様に、４×４の１６画素分を示し、出力レベルが最も高くなるＷフィルタが市松状に配置され、Ｒ・Ｂの各フィルタが縦横２画素ピッチの市松配列とされ、且つ、Ｒ・Ｂの各フィルタ間が斜め一画素ズレで配列され、残りの画素がＧフィルタとなっている。
また、画素アレイは、縦横２×２の４画素がＦＤ共有画素ユニットになっている。
具体的には、左上の４画素（Ｂ１，Ｒ１，Ｗ１，Ｗ２）が１つのＦＤ共有画素ユニットを構成し、左下の４画素（Ｇ３，Ｇ４，Ｗ５，Ｗ６）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ１に接続されている。
また、右上の４画素（Ｇ１，Ｇ２，Ｗ３，Ｗ４）が１つのＦＤ共有画素ユニットを構成し、右下の４画素（Ｂ，Ｒ，Ｗ７，Ｗ８）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ２に接続されている。
なお、左下に示した２画素（Ｂ２，Ｒ２）は、垂直信号線ＶＳＬ１の左側に隣接する不図示の垂直信号線ＶＳＬ０に接続された画素であり、スイッチＳＷｂ０１がオンされた時に、カウンタ７３１にてカウントされることになる。
不図示の垂直信号線ＶＳＬ０を通して出力される画素信号は、この垂直信号線ＶＳＬ０に対応して設けられた不図示の比較器７２０に入力される。比較器７２０は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２０は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
垂直信号線ＶＳＬ１を通して出力される画素信号は、比較器７２１に入力される。比較器７２１は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２１は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
垂直信号線ＶＳＬ２を通して出力される画素信号は、比較器７２２に入力される。比較器７２２は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２２は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
不図示の比較器７２０の出力端子は、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にＳＷｂ０１を通して接続されている。
比較器７２１の出力端子は、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にスイッチＳＷｂ１１を通して接続されるとともに、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷｂ１２を通して接続されている。なお、垂直信号線ＶＳＬ２は、垂直信号線ＶＳＬ１の右側に隣接して配された垂直信号線である。
比較器７２２の出力端子は、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷｂ２２を通して接続され、不図示の垂直信号線ＶＳＬ３に対応して設けられたカウンタ７３３にスイッチＳＷｂ２３を通して接続されている。なお、垂直信号線ＶＳＬ３は、垂直信号線ＶＳＬ２の右側に隣接して配された垂直信号線である。
スイッチＳＷｂ０１，ＳＷｂ１１，ＳＷｂ１２，ＳＷｂ２２，ＳＷｂ２３は、タイミング制御部６０がＳＷ制御線を通して出力するＳＷ制御信号によってオンオフを制御されている。これらスイッチは、上述の図７に示した関係を満たすようにオンオフされる。
図１９は、第２実施例の加算動作にかかるタイミングチャートである。
まず、輝度の主成分となるホワイト画素の加算動作について説明する。ホワイト画素を加算するには、スイッチＳＷｂ１１，ＳＷｂ２２をオンし、スイッチＳＷｂ１２，ＳＷｂ２３をオフする。
そして、画素Ｗ１と画素Ｗ３を選択し、画素Ｗ１の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｗ３の画素信号を垂直信号線ＶＳＬ２に出力させる。次に、画素Ｗ２と画素Ｗ４を選択し、画素Ｗ２の画素信号を垂直信号線ＶＳＬ１に出力させ、画素Ｗ４の画素信号を垂直信号線ＶＳＬ２に出力させる。
すなわち、垂直信号線ＶＳＬ１には画素Ｗ１，Ｗ２の画素信号が順次を出力され、垂直信号線ＶＳＬ２には画素Ｗ３，Ｗ４の画素信号が順次出力される。
ここで、スイッチＳＷｂ１１，ＳＷｂ２２がオンし、且つ、スイッチＳＷｂ１２，ＳＷｂ２３がオフしているため、画素Ｗ１，Ｗ２の画素信号はいずれもカウンタ７３１にてカウントされ、画素Ｗ３，Ｗ４の画素信号はいずれもカウンタ７３２にてカウントされる。
また、カウンタ７３１は、タイミング制御部６０の制御により、画素Ｗ１，Ｗ２の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ７３１のカウント値は、画素Ｗ１，Ｗ２の画素信号の合算に相当するデジタルデータとなる。
同様に、カウンタ７３２は、タイミング制御部６０の制御により、画素Ｗ３，Ｗ４の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ７３２のカウント値は、画素Ｗ３，Ｗ４の画素信号の合算に相当するデジタルデータとなる。
言い換えると、タイミング制御部６０は、加算対象となる２画素分のカウントが終了するまでカウンタ７３１，７３２にカウント値を初期化させず、加算対象となる２画素分のカウントが終了してカウント値をメモリ７４１，７４２（図２参照）に出力するとカウンタ７３１，７３２のカウント値を初期化させる。
カウンタ７３１，７３２は、２画素分の画素信号のカウントが終了すると、タイミング制御部６０の制御により、カウント値をメモリ７４１，７４２にそれぞれ出力する。
その結果、メモリ７４１，７４２には、画素Ｗ１，Ｗ２を合算したデジタルデータと画素Ｗ３，Ｗ４を合算したデジタルデータとがそれぞれ記憶される。メモリ７４１，７４２に記憶されたデジタルデータは、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
その他のホワイト画素である画素Ｗ５、Ｗ６，Ｗ７，Ｗ８についても同様の加算動作を行うことにより、メモリ７４１，７４２に画素Ｗ５，Ｗ６を合算したデジタルデータと画素Ｗ７，Ｗ８を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
次に、Ｒ，Ｇ，Ｂ画素の加算動作について説明する。なお、本第２実施例ではホワイト画素にかかる加算動作を先に行い、ＲＧＢ画素の加算動作を後で行っているが、むろん、この順番は逆に行ったり交互に行ったり、適宜に順番を入れ替えてよいことは言うまでない。
Ｒ，Ｇ，Ｂ画素を加算するには、まず、スイッチＳＷｂ１１，ＳＷｂ２２をオンし、スイッチＳＷｂ１２，ＳＷｂ２３（及びスイッチＳＷｂ０１）をオフする。そして、画素Ｂ１と画素Ｇ１を選択し、垂直信号線ＶＳＬ１に画素Ｂ１の画素信号を出力させ、垂直信号線ＶＳＬ２に画素Ｇ１の画素信号を出力させる。
ここで、スイッチＳＷｂ１１，ＳＷｂ２２がオンし、スイッチＳＷｂ１２，ＳＷｂ２３がオフしているため、垂直信号線ＶＳＬ１を通して出力される画素Ｂ１の画素信号は、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にてカウントされ、垂直信号線ＶＳＬ２を通じて出力される画素Ｇ１の画素信号は、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にてカウントされる。
次に、スイッチＳＷｂ１１，ＳＷｂ２２をオフし、スイッチＳＷｂ１２，ＳＷａ２３（及びスイッチＳＷｂ０１）をオンする。そして、画素Ｂ２と画素Ｇ３を選択し、不図示の垂直信号線ＶＳＬ０に画素Ｂ２の画素信号を出力させ、垂直信号線ＶＳＬ１に画素Ｇ３の画素信号を出力させる。
ここで、スイッチＳＷｂ１１，ＳＷｂ２２がオフし、スイッチＳＷｂ１２，ＳＷｂ２３（及びスイッチＳＷｂ０１）がオンしているため、不図示の垂直信号線ＶＳＬ０を通して出力される画素Ｂ２の画素信号はカウンタ７３１にてカウントされ、垂直信号線ＶＳＬ１を通じて出力される画素Ｇ３の画素信号はカウンタ７３２にてカウントされる。
カウンタ７３１は、白色のカウント時と同様に、タイミング制御部６０の制御により、画素Ｂ１，Ｂ２の２画素分のカウントが終了するまでカウントを継続するため、カウンタ７３１のカウント値は、画素Ｂ１，Ｂ２の画素信号の合算に相当するデジタルデータとなる。
カウンタ７３２も、同様に、タイミング制御部６０の制御により、画素Ｇ１，Ｇ３の２画素分のカウントが終了するまでカウントを継続するため、カウンタ７３２のカウント値は、画素Ｇ１，Ｇ３の画素信号の合算に相当するデジタルデータとなる。
カウンタ７３１，７３２は、２画素分の画素信号のカウントが終了すると、タイミング制御部６０の制御により、カウント値をメモリ７４１，７４２にそれぞれ出力する。
すなわち、タイミング制御部６０は、２画素分のカウントが終了するまでカウンタ７３１，７３２にカウント値を初期化させず、２画素分のカウントが終了するとカウンタ７３１，７３２のカウント値を初期化させる。
その結果、メモリ７４１，７４２には、画素Ｂ１，Ｂ２を合算したデジタルデータと画素Ｇ１，Ｇ３を合算したデジタルデータとがそれぞれ記憶される。メモリ７４１，７４２に記憶されたデジタルデータは、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
画素Ｒ１，Ｒ２，Ｇ２，Ｇ４についても同様の加算動作を行うことにより、メモリ７４１，７４２には、画素Ｒ１，Ｒ２を合算したデジタルデータと画素Ｇ２，Ｇ４を合算したデジタルデータとがそれぞれ記憶され、タイミング制御部６０の制御により、その次に実行される加算処理の間に、水平信号線を通して出力回路９０へ出力される。
図２０は、図１８，１９を参照しつつ説明した加算動作における読み出しイメージを示す図である。図２０（ａ）に示すように、上述した加算動作を行うことにより、ホワイト画素については、斜め方向に隣接するホワイト画素を加算したデジタルデータが取得され、ＲＧＢ画素については、斜め方向に２画素離れた同色の画素を加算したデジタルデータが取得される。
ただし、図２０（ｂ）に示すように、図１９に示すタイミングチャートの加算動作にて得られるホワイト画素の加算値は、ＦＤ共有画素ユニットの中央の画素値に相当するが、ＲＧＢ画素の加算値は、ＦＤ共有画素ユニット中央から外れた位置の画素値に相当する。
そこで、加算動作を行う際に、Ａ／Ｄ変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、ＦＤ共有画素ユニットの中央の画素値に近づくように調整することもできる。
図２１は、ゲインを調整しつつ行う第２実施例の加算動作を示すタイミングチャートである。
同図に示すように、画素Ｂ１，Ｇ１，Ｒ１，Ｇ２の読み出し時に６ｄＢのゲインをかけ、画素Ｗ１〜Ｗ８並びに画素Ｂ２，Ｇ３，Ｒ２，Ｇ４の読み出しの時には０ｄＢのゲインをかけている。すなわち、図２０において加算される２画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。
なお、より正確に画素の加算値が、ＦＤ共有画素ユニットの中央の画素値に相当するように調整するには、画素Ｂ１，Ｇ１，Ｒ１，Ｇ２のゲインと画素Ｂ２，Ｇ３，Ｒ２，Ｇ４のゲインとの比率が３：１となるように、画素Ｂ２，Ｇ３，Ｒ２，Ｇ４のゲインが０ｄＢのとき、画素Ｂ１，Ｇ１，Ｒ１，Ｇ２のゲインを６．６４ｄＢとする。
図２２は、図２１に示すゲイン調整の結果として得られる読み出しイメージの図である。
図２２に示すように、画素Ｂ１のゲインを画素Ｂ２より高くすることにより画素Ｂ１と画素Ｂ２の加算値が対応する位置は画素Ｂ１の画素位置に近くなり、画素Ｇ１のゲインを画素Ｇ３より高くすることにより画素Ｇ１と画素Ｇ３の加算値が対応する位置は画素Ｇ１の画素位置に近くなり、画素Ｒ２のゲインを画素Ｒ１より高くすることにより画素Ｒ１と画素Ｒ２の加算値が対応する位置は画素Ｒ２の画素位置に近くなり、画素Ｇ４のゲインを画素Ｇ２より高くすることにより画素Ｇ２と画素Ｇ４の加算値が対応する位置は画素Ｇ４の画素位置に近くなる。
なお、ホワイト画素Ｗ１〜Ｗ８は、加算値が対応する位置がもともと各画素ユニットの中央に対応していたため、本第２実施例ではゲイン調整を行っておらず、図２０（ｂ）と同じ位置に対応している。
（４）画素加算の第３実施例：
次に、画素加算の第３実施例について説明する。本第３実施例では、従来あるベイヤ配列の色フィルタアレイを採用し、カラム処理部に上述したクロス配線型を採用してある。
図２３は、第３実施例にかかる色フィルタアレイとカラム処理部の構成を説明する図である。同図に示す色フィルタアレイは、上述した第１実施例と同様に、４×４の１６画素分を示してある。また、画素アレイは、縦横２×２の４画素がＦＤ共有画素ユニットになっている。
具体的には、左上の４画素（Ｒ１，Ｂ１，Ｇ，Ｇ）が１つのＦＤ共有画素ユニットを構成し、左下の４画素（Ｇ２，Ｇ４，Ｒ，Ｂ）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ１に接続されている。
また、右上の４画素（Ｒ，Ｂ，Ｇ１，Ｇ３）が１つのＦＤ共有画素ユニットを構成し、右下の４画素（Ｒ２，Ｂ２，Ｇ，Ｇ）が１つのＦＤ共有画素ユニットを構成する。これらのＦＤ共有画素ユニットはそれぞれの共有ＦＤを通して垂直信号線ＶＳＬ２に接続されている。
垂直信号線ＶＳＬ１を通して出力される画素信号は、比較器７２１に入力される。比較器７２１は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２１は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
一方、垂直信号線ＶＳＬ２を通して出力される画素信号は、比較器７２２に入力される。比較器７２２は、ＤＡＣ８０から入力される参照信号と画素信号の大小を判断する。例えば、漸増するランプ波を参照信号として用いる場合、比較器７２２は、参照信号が画素信号よりも小さい時はＬｏｗを出力し、参照信号が画素信号以上になるとＨｉｇｈを出力する。
比較器７２１の出力端子は、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にスイッチＳＷａ１１を通して接続されるとともに、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷａ１２を通して接続されている。なお、垂直信号線ＶＳＬ２は、垂直信号線ＶＳＬ１に隣接して配された垂直信号線である。
比較器７２２の出力端子は、垂直信号線ＶＳＬ２に対応して設けられたカウンタ７３２にスイッチＳＷａ２２を通して接続され、垂直信号線ＶＳＬ１に対応して設けられたカウンタ７３１にスイッチＳＷａ２１を通して接続されている。なお、垂直信号線ＶＳＬ１は、垂直信号線ＶＳＬ２に隣接して配された垂直信号線である。
スイッチＳＷａ１１，ＳＷａ１２，ＳＷａ２２，ＳＷａ２１は、タイミング制御部６０がＳＷ制御線を通して出力するＳＷ制御信号によってオンオフを制御されている。これらスイッチは、上述の図３に示した関係を満たすようにオンオフされる。
図２４は、第３実施例の加算動作にかかるタイミングチャートである。
まず、スイッチＳＷａ１１，ＳＷａ２２をオンし、スイッチＳＷａ１２，ＳＷａ２１をオフする。そして、画素Ｒ１を選択し、画素Ｒ１の画素信号を垂直信号線ＶＳＬ１に出力させる。ここで、スイッチＳＷａ１１，ＳＷａ２２がオンし、且つ、スイッチＳＷａ１２，ＳＷａ２１がオフしているため、画素Ｒ１の画素信号はカウンタ７３１にてカウントされる。
次に、スイッチＳＷａ１１，ＳＷａ２２をオフし、スイッチＳＷａ１２，ＳＷａ２１をオンする。そして、画素Ｒ２を選択し、画素Ｒ２の画素信号を垂直信号線ＶＳＬ２に出力させる。ここで、スイッチＳＷａ１１，ＳＷａ２２がオフし、且つ、スイッチＳＷａ１２，ＳＷａ２１がオンしているため、画素Ｒ２の画素信号はカウンタ７３１にてカウントされる。
カウンタ７３１は、タイミング制御部６０の制御により、画素Ｒ１，Ｒ２の双方の画素信号のカウントが終了するまでカウントを初期化されずにカウントを継続する。従って、カウンタ７３１のカウント値は、画素Ｒ１，Ｒ２の画素信号の合算に相当するデジタルデータとなる。
次に、スイッチはそのままで、画素Ｇ１を選択し、画素Ｇ１の画素信号を垂直信号線ＶＳＬ２に出力させる。すると、画素Ｇ１の画素信号はカウンタ７３１にてカウントされる。
次に、スイッチＳＷａ１１，ＳＷａ２２をオンし、スイッチＳＷａ１２，ＳＷａ２１をオフする。そして、画素Ｇ２を選択し、画素Ｇ２の画素信号を垂直信号線ＶＳＬ１に出力させる。すると、画素Ｇ２の画素信号はカウンタ７３１にてカウントされる。
このように、スイッチの開閉の切替とカウンタ値の出力とを交互に繰り返すことにより、他の画素Ｇ４，Ｇ３，Ｂ２，Ｂ１についても画素の加算値を出力回路９０に順次出力することができる。
なお、本第３実施例においては、垂直信号線ＶＳＬ２に対応して設けられた比較器７２２やカウンタ７３２やメモリ７４２を使用しないため、これらの構成をスタンバイ状態として消費電力を低減することができる。
図２５は、図２３，２４を参照しつつ説明した加算動作における読み出しイメージを示す図である。図２５（ａ）に示すように、上述した加算動作を行うことにより、ＲＧＢ画素について斜め方向に２画素離れた同色の画素を加算したデジタルデータが取得される。
ただし、図２５（ｂ）に示すように、図２４に示すタイミングチャートの加算動作にて得られるＲＧＢ画素の加算値は、ＦＤ共有画素ユニット中央から外れた位置の画素値に相当する。
そこで、加算動作を行う際に、Ａ／Ｄ変換におけるゲインを調整することにより、最終的に得られる画素の加算値が、ＦＤ共有画素ユニットの中央の画素値に近づくように調整することもできる。
図２６は、ゲインを調整しつつ行う第３実施例の加算動作を示すタイミングチャートである。
同図に示すように、画素Ｒ１，Ｇ１，Ｇ４，Ｂ２の読み出し時に６ｄＢのゲインをかけ、画素Ｒ２，Ｇ２，Ｇ３，Ｂ１の読み出しの時には０ｄＢのゲインをかけている。すなわち、図２５において加算される２画素の一方のゲインを他方よりも高くすることにより、加算値の対応する位置をゲインの高い方の画素位置に近づけるように調整する。
図２７は、図２６に示すゲイン調整の結果として得られる読み出しイメージの図である。
図２７に示すように、画素Ｒ１のゲインを画素Ｒ２より高くすることにより画素Ｒ１と画素Ｒ２の加算値が対応する位置は画素Ｒ１の画素位置に近づき、画素Ｇ１のゲインを画素Ｇ２より高くすることにより画素Ｇ１と画素Ｇ２の加算値が対応する位置は画素Ｇ１の画素位置に近づき、画素Ｇ４のゲインを画素Ｇ３より高くすることにより画素Ｇ４と画素Ｇ３の加算値が対応する位置は画素Ｇ４の画素位置に近づき、画素Ｂ２のゲインを画素Ｂ１より高くすることにより、画素Ｂ２と画素Ｂ１の加算値が対応する位置は画素Ｂ２の画素位置に近づく。
（５）各種変形例：
（５−１）第一の変形例：
上述した実施例では、ＦＤ加算方式を併用してもよい。
すなわち、ＦＤ共有画素ユニットから、複数の画素を選択して複数画素のフォトダイオードからフローティングディフュージョンに電荷を出力させ、フローティングディフュージョンＦＤにおいて画素値を予めアナログ加算しておいて垂直信号線に出力させる。
例えば、上述した第１実施例や第２実施例において、１つのＦＤ共有画素ユニットに属する２つのホワイト画素をＦＤ加算して出力すれば、ホワイト画素の出力にかかる処理時間を半分に短縮することができる。
（５−２）第二の変形例：
上述した実施例や変形例では、縦横４×４の１６画素を縦横２×２の４画素に間引き出力する場合を例にとり説明を行ったが、むろん、縦横８×８の６４画素を縦横２×２の４画素に間引き出力する等、各種の間引き度合いに対応させることができることは言うまでも無い。
（５−３）第三の変形例：
上述した実施例や変形例では、各垂直信号線に対応する比較器とカウンタを第１のスイッチで接続しつつ、各垂直信号線に対応する比較器と隣接する垂直信号線に対応するカウンタとを第２のスイッチで接続したが、第２のスイッチの接続先となるカウンタは、必ずしも隣接する垂直信号線に対応するものに限るものではない。
図２８は、第三の変形にかかる接続関係を説明する図である。同図は、基本的な構成は図２と同様とし、スイッチ回路ＳＷａの接続関係を変更して示してある。
スイッチ回路ＳＷａは、スイッチＳＷａ１１，ＳＷａ１ｍ，ＳＷａｍ１，ＳＷａｍｍを備えている。比較器７２１とカウンタ７３１はスイッチＳＷａ１１を介して接続され、比較器７２ｍとカウンタ７３ｍはスイッチＳＷａｍｍを介して接続されている。比較器７２１とカウンタ７３ｍはスイッチＳＷａ１ｍを介して接続され、比較器７２ｍとカウンタ７３１はスイッチＳＷａｍ１を介して接続されている。
すなわち、スイッチ回路ＳＷａは、１つの垂直信号線に対応して設けられた比較器とカウンタとを接続するスイッチと、当該１つの垂直信号線に対応して設けられた比較器と当該１つの垂直信号線と異なる垂直信号線に対応して設けられたカウンタとの間を接続するスイッチとを備えている。
そのため、一組の垂直信号線ＶＳＬ１，ＶＳＬｍのうち、一方の垂直信号線に対応して設けられたカウンタと、他方の垂直信号線に対応して設けられたカウンタと、のいずれか一方を選択してカウントを行わせることができる。これら一組の垂直信号線ＶＳＬ１，ＶＳＬｍは、隣接していても隣接していなくてもよい。
従って、垂直信号線ＶＳＬ１に接続された画素と垂直信号線ＶＳＬｍに接続された画素の画素値を、カウンタ７３１やカウンタ７３ｍにて加算して出力させることができる。
なお、ここではクロス配線型のカラム処理部７０を例に取り説明を行ったが、シフト配線型のカラム処理部７０であっても本第三の変形例を適用可能であることは言うまでも無い。
（５−４）第四の変形例：
上述した実施例や変形例では、２列の画素列につき垂直信号線を１本ずつ設けていたが、むろん、１列の画素列につき垂直信号線を１本ずつ設ける構成としてもよいし、３列以上の画素列につき垂直信号線を１本ずつ設ける構成としてもよい。
なお、本技術は上述した実施例や変形例に限られず、上述した実施例および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施例および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また、本技術の技術的範囲は上述した実施例に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下のような構成を取ることができる。
（１）行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える固体撮像装置。
（２）上記Ａ／Ｄ変換部は、時間変化する参照信号と画素から得られるアナログ信号とを比較する比較器と、上記比較器における比較完了までの時間をカウントするカウンタと、を有し、上記切替部は、各信号線に対応して設けられたＡ／Ｄ変換部において比較器の出力端子とカウンタの入力端子とを接続する第１のスイッチと、各信号線に対応して設けられたＡ／Ｄ変換部における比較器の出力端子と他の信号線に対応して設けられたＡ／Ｄ変換部におけるカウンタの入力端子とを接続する第２のスイッチと、上記第１のスイッチと上記第２のスイッチの切り替えを制御する切替制御部と、を備える前記（１）に記載の固体撮像装置。
（３）上記切替部は、二本の上記信号線の一方を通して出力される上記アナログ信号を、当該一方の信号線に対応付けて設けられたＡ／Ｄ変換部と、他方の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える前記（１）または（２）に記載の固体撮像装置。
（４）上記切替部は、上記複数の信号線のそれぞれについて、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線の一方側に隣接して設けられた信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える前記（１）〜（３）のいずれかに記載の固体撮像装置。
（５）上記複数の画素は、所定数の画素がフローティングディフュージョンを共有しており、上記切替部は、同じフローティングディフュージョンを共有する２以上の画素のアナログ信号をフローティングディフュージョンにてアナログ加算して上記信号線に出力させる前記（１）〜（４）のいずれかに記載の固体撮像装置。
（６）上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ホワイトフィルタが市松状に配置され、赤と青の各フィルタが縦横２画素ピッチの市松配列とされ、且つ、赤と青の各フィルタ間が斜め一画素ズレで配列され、残りの画素が緑フィルタとされる前記（１）〜（５）のいずれかに記載の固体撮像装置。
（７）上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、上記色フィルタアレイは、ベイヤ配列にて各色フィルタが配列された前記（１）〜（６）のいずれかに記載の固体撮像装置。
（８）行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備える固体撮像装置の制御方法であって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替工程を備える、固体撮像装置の制御方法。
（９）行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備える固体撮像装置の制御プログラムであって、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替機能を備える、固体撮像装置の制御プログラム。
１０…色フィルタアレイ、２０…半導体基板、３０…画素アレイ部、４０…垂直駆動部、５０…水平駆動部、６０…タイミング制御部、７０…カラム処理部、７１…ＡＤＣ回路、７２…比較器、７３…カウンタ、７４…メモリ、８０…参照信号生成部、９０…出力回路、１００…固体撮像装置、７１１，７１２…ＡＤＣ回路、７２１，７２２…比較器、７３１，７３２…カウンタ、７４１，７４２…メモリ、ＣＮＴ１，ＣＮＴ２…カウンタ、ＦＤ…フローティングディフュージョン、ＨＳＬｎ…画素駆動線、Ｌａ１…制御線、Ｌａ２…制御線、Ｌｂ１…制御線、Ｌｂ２…制御線、Ｌｒｓｔ…リセット制御線、Ｌｓｅｌ…選択制御線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…転送制御線、ＬＶＤＤ…電源ライン、Ｌｔｒｇ１，Ｌｔｒｇ２，Ｌｔｒｇ３，Ｌｔｒｇ４…転送制御線、ＰＸＬ…画素、ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２…フォトダイオード、ＰＸＬ１…フォトダイオード、ＰＸＬ２…転送トランジスタ、ＰＸＬ３…リセットトランジスタ、ＰＸＬ４…増幅トランジスタ、ＰＸＬ５…選択トランジスタ、ＳＷａ…スイッチ回路、ＳＷｂ…スイッチ回路、ＳＷａ１１…スイッチ、ＳＷａ１２…スイッチ、ＳＷａ２１…スイッチ、ＳＷａ２２…スイッチ、ＳＷａ２３…スイッチ、ＳＷｂ１１…スイッチ、ＳＷｂ１２…スイッチ、ＳＷｂ２２…スイッチ、ＳＷｂ２３…スイッチ、Ｔａｍｐ…増幅トランジスタ、Ｔｒｅｓ…リセットトランジスタ、Ｔｓｅｌ…選択トランジスタ、Ｔｔｒｓ１１…転送トランジスタ、Ｔｔｒｓ１２…転送トランジスタ、Ｔｔｒｓ２１…転送トランジスタ、Ｔｔｒｓ２２…転送トランジスタ、Ｕ，Ｕ１〜Ｕ４…ＦＤ共有画素ユニット、ＶＳＬ…垂直信号線、ＶＳＬ０…垂直信号線、ＶＳＬ１…垂直信号線、ＶＳＬ２…垂直信号線、ＶＳＬｍ…垂直信号線、７３ｎ…カウンタ、

Claims (9)

  1. 行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、
    上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、
    各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替部と、を備える
    固体撮像装置。
  2. 上記Ａ／Ｄ変換部は、時間変化する参照信号と画素から得られるアナログ信号とを比較する比較器と、上記比較器における比較完了までの時間をカウントするカウンタと、を有し、
    上記切替部は、各信号線に対応して設けられたＡ／Ｄ変換部において比較器の出力端子とカウンタの入力端子とを接続する第１のスイッチと、各信号線に対応して設けられたＡ／Ｄ変換部における比較器の出力端子と他の信号線に対応して設けられたＡ／Ｄ変換部におけるカウンタの入力端子とを接続する第２のスイッチと、上記第１のスイッチと上記第２のスイッチの切り替えを制御する切替制御部と、を備える
    請求項１に記載の固体撮像装置。
  3. 上記切替部は、二本の上記信号線の一方を通して出力される上記アナログ信号を、当該一方の信号線に対応付けて設けられたＡ／Ｄ変換部と、他方の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える請求項１に記載の固体撮像装置。
  4. 上記切替部は、上記複数の信号線のそれぞれについて、各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線の一方側に隣接して設けられた信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える請求項１に記載の固体撮像装置。
  5. 上記複数の画素は、所定数の画素がフローティングディフュージョンを共有しており、
    上記切替部は、同じフローティングディフュージョンを共有する２以上の画素のアナログ信号をフローティングディフュージョンにてアナログ加算して上記信号線に出力させる請求項１に記載の固体撮像装置。
  6. 上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、
    上記色フィルタアレイは、ホワイトフィルタが市松状に配置され、赤と青の各フィルタが縦横２画素ピッチの市松配列とされ、且つ、赤と青の各フィルタ間が斜め一画素ズレで配列され、残りの画素が緑フィルタとされる請求項１に記載の固体撮像装置。
  7. 上記複数の画素は、各画素に対応してフィルタの色を区分された色フィルタアレイを受光面側に設けられ、
    上記色フィルタアレイは、ベイヤ配列にて各色フィルタが配列された請求項１に記載の固体撮像装置。
  8. 行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備える固体撮像装置の制御方法であって、
    各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替工程を備える、固体撮像装置の制御方法。
  9. 行列状に２次元配置された複数の画素と列方向に沿って配列された複数の信号線とを有する画素アレイ部と、上記信号線の各々に対応付けて設けられており上記信号線を通して画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備える固体撮像装置の制御プログラムであって、
    各信号線を通して出力される上記アナログ信号を、上記アナログ信号が伝送された信号線に対応付けて設けられたＡ／Ｄ変換部と、上記アナログ信号が伝送された信号線以外の信号線に対応付けて設けられたＡ／Ｄ変換部と、のいずれにてデジタル信号に変換させるか切り替える切替機能を備える、固体撮像装置の制御プログラム。
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