WO2020137198A1 - 固体撮像素子および撮像装置 - Google Patents

固体撮像素子および撮像装置 Download PDF

Info

Publication number
WO2020137198A1
WO2020137198A1 PCT/JP2019/044087 JP2019044087W WO2020137198A1 WO 2020137198 A1 WO2020137198 A1 WO 2020137198A1 JP 2019044087 W JP2019044087 W JP 2019044087W WO 2020137198 A1 WO2020137198 A1 WO 2020137198A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
signal
pixels
solid
transistor
Prior art date
Application number
PCT/JP2019/044087
Other languages
English (en)
French (fr)
Inventor
晃汰 井上
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US17/416,401 priority Critical patent/US11563913B2/en
Publication of WO2020137198A1 publication Critical patent/WO2020137198A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present technology relates to a solid-state imaging device and an imaging device. More specifically, the present invention relates to a solid-state imaging device and an imaging device that convert an analog signal into a digital signal.
  • solid-state imaging devices that convert an analog signal into a digital signal for each pixel have been used in imaging devices and the like for the purpose of increasing the speed of AD (Analog to Digital) conversion.
  • a pixel circuit that generates an analog pixel signal, a comparison unit that compares the pixel signal with a reference signal, and a data storage unit that holds a digital time code when the differential input circuit is inverted are provided for each pixel.
  • a solid-state image pickup device having the arrangement (for example, refer to Patent Document 1).
  • An analog pixel signal is converted into a digital time code for each pixel by the comparison unit and the data storage unit.
  • the speed of AD conversion is improved compared to the case where AD conversion is performed for each column.
  • the image quality of the image decreases as the number of thinning out pixels increases. Resulting in.
  • a method of reducing the resolution by adding digital signals to each other without thinning the pixel signals is used, deterioration of the image quality can be suppressed, but power consumption increases as compared with the case of thinning the pixel signals. It is not preferable because the power consumption cannot be suppressed sufficiently.
  • the above-described solid-state imaging device has a problem that it is difficult to simultaneously suppress deterioration in image quality and power consumption when the resolution is decreased.
  • the present technology is created in view of such a situation, and in a solid-state imaging device that performs AD conversion for each pixel, suppresses deterioration of image quality when reducing resolution without wasting power. With the goal.
  • a first aspect thereof is a differential signal obtained by amplifying a difference between an analog pixel signal to which predetermined coordinates are assigned and a predetermined reference signal.
  • a comparing unit for generating, an adding circuit for analog-adding the difference signal and a difference signal relating to another coordinate adjacent to the predetermined coordinate to generate an addition signal, and a signal when the signal corresponding to the addition signal is inverted It is a solid-state image sensor including a plurality of pixels each provided with a data storage unit that holds a digital signal indicating time. As a result, the difference signal obtained by amplifying the difference between the pixel signal and the reference signal is analog-added.
  • the comparison unit generates the difference signal and outputs the difference signal to a predetermined internal node
  • the addition circuit outputs the internal node of each of the pixels to be added among the plurality of pixels.
  • the difference signal may be analog-added by the connection. This brings about the effect that the differential signals are analog-added by the connection of the internal nodes.
  • the addition target pixel is a pair of pixels
  • the addition circuit opens and closes a path between one of the internal nodes of the pair of pixels and the other of the internal nodes. It may be provided with a connection transistor to perform. This brings about the effect that the differential signals of the pair of pixels are analog-added.
  • the pixels to be added are a first pixel, a second pixel, and a third pixel
  • the addition circuit of the second pixel includes the first pixel and the second pixel.
  • a first pixel-side connection transistor that opens and closes a path to and from the internal node; and a third pixel-side connection transistor that opens and closes a path to and from the internal node of the second pixel and the third pixel. Good. This brings about the effect that the differential signals of the three pixels are analog-added.
  • the two-pixel addition mode for adding two pixels when the two-pixel addition mode for adding two pixels is set, one of the first pixel side connection transistor and the third pixel side connection transistor shifts to the open state and the other side. Is closed and the three-pixel addition mode for adding three pixels is set, both the first pixel side connection transistor and the third pixel side connection transistor may be changed to the closed state. .. This brings about the effect of switching to either addition of 2 pixels or addition of 3 pixels.
  • the addition circuit of each of the first pixel and the second pixel is a second pixel that opens and closes a path between the internal node of the first pixel and the second pixel.
  • the second pixel side connection transistor of one of the first pixel and the second pixel shifts to the open state and the other second side of the second pixel is provided.
  • the pixel-side connection transistor shifts to the closed state and the 3-pixel addition mode is set, the second pixel-side connection transistors of both the first pixel and the second pixel shift to the closed state. May be. This brings about the effect of switching to either addition of 2 pixels or addition of 3 pixels.
  • the plurality of pixels are arranged in a two-dimensional lattice
  • the adder circuit is configured to provide the difference signal of each of a predetermined number of pixels arranged in a predetermined direction among the plurality of pixels. May be added in analog. This brings about an effect that a predetermined number of pixels arranged in a predetermined direction are analog-added.
  • each of the plurality of pixels is provided with a repeater that transfers the digital signal, the repeaters are arranged in a vertical direction perpendicular to a predetermined horizontal direction, and the adder circuit is ,
  • the difference signals of the predetermined number of pixels arranged in the vertical direction may be analog-added. This brings about the effect that a predetermined number of pixels arranged in the horizontal direction are analog-added.
  • each of the plurality of pixels is provided with a repeater that transfers the digital signal, the repeaters are arranged in a vertical direction perpendicular to a predetermined horizontal direction, and the adder circuit is ,
  • the difference signals of the predetermined number of pixels arranged in the horizontal direction among the plurality of pixels may be analog-added. This brings about the effect that a predetermined number of pixels arranged in the vertical direction are analog-added.
  • a part of the comparison unit is arranged on a predetermined light receiving chip, and the rest of the comparison unit, the addition circuit and the data storage unit are arranged on a predetermined circuit chip. Good. This brings about the effect that pixel addition is performed in the solid-state imaging device having a laminated structure.
  • a comparison unit that generates a difference signal by amplifying a difference between an analog pixel signal to which a predetermined coordinate is assigned and a predetermined reference signal, and the difference signal is adjacent to the predetermined coordinate.
  • An addition circuit that analog-adds a differential signal related to another coordinate to generate an addition signal, and a data storage unit that holds a digital signal indicating the time when the signal corresponding to the addition signal is inverted
  • the imaging device includes a plurality of pixels provided and a logic circuit that processes the digital signal. As a result, the analog signal corresponding to the differential signal that has been analog-added is converted into a digital signal.
  • FIG. 3 is a perspective view showing an example of a connection relationship between a pixel circuit and a circuit in a cluster according to the first embodiment of the present technology.
  • connection relation of the pixels in 1st Embodiment of this technique It is a figure which shows an example of the connection relation of the pixels in 1st Embodiment of this technique. It is a figure showing an example of a connection relation of a circuit in a cluster in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a pixel in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of a pixel in a 1st embodiment of this art. It is a figure which shows an example of the connection relation of the comparison part in 1st Embodiment of this technique. It is a graph which shows an example of variation of a pixel signal, a reference signal, and an output signal in a 1st embodiment of this art.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • the image pickup apparatus 100 is an apparatus for picking up image data, and includes an optical unit 110, a solid-state image pickup element 200, and a DSP (Digital Signal Processing) circuit 120. Furthermore, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an imaging function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects light from a subject and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 is to generate image data by photoelectric conversion in synchronization with the vertical synchronization signal VSYNC.
  • the vertical synchronization signal VSYNC is a periodic signal of a predetermined frequency that indicates the timing of image capturing.
  • the solid-state imaging device 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the image data from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 is configured to generate an operation signal in accordance with a user operation.
  • the bus 150 is a common path for the optical unit 110, the solid-state imaging device 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a circuit chip 202 and a light receiving chip 201 stacked on the circuit chip 202. These substrates are electrically connected to each other via a connecting portion such as a via.
  • a connecting portion such as a via.
  • Cu-Cu bonding, bumps, and inductive coupling communication technology such as TCI (ThruChip Interface) may be used for connection.
  • FIG. 3 is a plan view showing a configuration example of the light receiving chip 201 according to the first embodiment of the present technology.
  • a pixel region 210 V drivers 231 and 232, an H driver 233, and a DAC (Digital to Analog Converter) 234 are arranged.
  • a plurality of pixel blocks 211 are arranged in a two-dimensional grid pattern.
  • a plurality of pixel circuits 220 are arranged in each pixel block 211.
  • the pixel block 211 has six pixel circuits 220 arranged in one row ⁇ 6 columns.
  • a part of a comparison unit described later is arranged for each pixel circuit 220.
  • the number of pixel circuits 220 in the pixel block 211 is not limited to six.
  • the pixel circuit 220 generates an analog pixel signal by photoelectric conversion.
  • the V drivers 231 and 232 drive the pixel circuits 220 of the row to be read and output pixel signals.
  • the V driver 231 drives an odd row
  • the V driver 232 drives an even row
  • the H driver 233 drives the pixel circuit 220 on a column-by-column basis.
  • the rows driven by the V drivers 231 and 232 do not necessarily have to be divided into even rows and odd rows.
  • Vdrivers 231 and 232 could drive the same row for the purpose of faster settling.
  • the DAC 234 generates a ramp-shaped analog ramp signal as a reference signal by DA (Digital to Analog) conversion.
  • the DAC 234 supplies the generated reference signal to the pixel area 210.
  • FIG. 4 is a block diagram showing a configuration example of the circuit chip 202 according to the first embodiment of the present technology.
  • An AD conversion circuit area 250, V drivers 261, 262, an H driver 263, and a logic circuit 264 are arranged on the circuit chip 202.
  • a plurality of clusters 300 are arranged in a two-dimensional lattice shape.
  • the cluster 300 is provided for each pixel block 211. If the number of pixel blocks 211 is N (N is an integer), N clusters 300 are also provided.
  • the pixel blocks 211 and the clusters 300 are connected one to one.
  • the cluster 300 converts an analog signal from the corresponding pixel block 211 into a digital signal for each pixel and supplies the digital signal to the logic circuit 264 as pixel data.
  • the V drivers 261 and 262 drive the circuits in the cluster 300 to generate digital signals.
  • the V driver 261 drives a circuit corresponding to an odd row
  • the V driver 262 drives a circuit corresponding to an even row.
  • the V drivers 261 and 262 drive the circuits in the same row.
  • the H driver 263 transfers the generated digital signal from the cluster 300 to the logic circuit 264 as pixel data.
  • the logic circuit 264 performs various signal processing such as CDS (Correlated Double Sampling) processing on the transferred pixel data for each pixel.
  • the logic circuit 264 supplies image data composed of processed pixel data to the DSP circuit 120.
  • FIG. 5 is a block diagram showing a configuration example of the cluster 300 according to the first embodiment of the present technology.
  • the comparison unit 310 and the data storage unit 360 are arranged for each pixel circuit 220 in the pixel block 211.
  • six comparators 310 and six data storages 360 are arranged.
  • connection transistors which will be described later with reference to FIG. 9, are omitted.
  • a part of the differential input circuit in the comparison unit 310 is arranged in the light receiving chip 201 as illustrated in FIG. 10 described later.
  • a time code transfer unit 370 is arranged for each column of the cluster 300.
  • M is an integer
  • M time code transfer units 370 are also arranged.
  • each of the six comparison units 310 is connected to the six pixel circuits 220 in the pixel block 211 corresponding to the cluster 300 on a one-to-one basis.
  • the time code transfer unit 370 transfers the time code from a counter (not shown) that generates the time code to the cluster 300, and transfers the time code from the cluster 300 to the logic circuit 264.
  • This time code is a digital signal indicating the time within the period in which the reference signal changes in a slope shape.
  • the comparison unit 310 compares the pixel signal from the corresponding pixel circuit 220 with the reference signal.
  • the comparison unit 310 outputs the comparison result to the data storage unit 360.
  • the data storage unit 360 holds a time code (that is, a digital signal) as pixel data when the comparison result is inverted. Then, the data storage unit 360 outputs the held pixel data to the logic circuit 264 via the time code transfer unit 370. As a result, the analog pixel signal is converted into digital pixel data.
  • a time code that is, a digital signal
  • FIG. 6 is a perspective view showing an example of a connection relationship between the pixel circuit 220 and the circuits in the cluster 300 according to the first embodiment of the present technology.
  • the coordinates of the pixel circuit 220 in the m (m is an integer) row and n (n is an integer) columns in the pixel block 211 are (m, n).
  • the pixel circuits 220 at the coordinates (0, 0), (0, 1) and (0, 2) on the left side are connected to the three comparison units 310 on the left side in the cluster 300. Further, the pixel circuits 220 on the right side of the coordinates (0, 3), (0, 4) and (0, 5) are connected to the three right side comparison units 310 in the cluster 300.
  • “CM” indicates the comparison unit 310
  • MEM” indicates the data storage unit 360.
  • a circuit including one pixel circuit 220 and the comparison unit 310 and the data storage unit 360 connected to the circuit configures one pixel in the solid-state imaging device 200. Since six pixel circuits 220 are arranged in the pixel block 211, the number of pixels for each pixel block 211 is six.
  • FIG. 7 is a diagram showing an example of a connection relationship between pixels according to the first embodiment of the present technology.
  • a plurality of pixels 400 such as R (Red) pixels, G (Green) pixels, and B (Blue) pixels are arranged in a two-dimensional lattice by Bayer arrangement or the like.
  • the G pixel includes a Gr pixel adjacent to the R pixel and a Gb pixel adjacent to the B pixel in the horizontal direction.
  • the arrangement method of the pixels 400 is not limited to the Bayer arrangement.
  • a pair of vertically adjacent pixels of the same color are connected to each other.
  • solid lines between pixels indicate wirings that connect pixels.
  • the R pixel 400 at the coordinates (0,0) and the R pixel 401 at the coordinates (2,0) are connected, and the R pixel at the coordinates (0,2) and the R pixel at the coordinates (2,2) are connected.
  • the pixel is connected.
  • the R pixel at the coordinates (0, 4) and the R pixel at the coordinates (2, 4) are connected.
  • the R pixels are connected in units of two pixels in the third and subsequent rows.
  • the G pixel and the B pixel two pixels that are adjacent in the vertical direction are connected. The connection relationship between the G pixel and the B pixel is omitted in FIG.
  • the connected two pixels perform analog pixel addition in the pixel addition mode, and individually generate pixel data without pixel addition in the non-addition mode.
  • the pixel addition mode is a mode in which pixel addition is performed to generate image data
  • the non-addition mode is a mode in which image data is generated without performing pixel addition.
  • FIG. 8 is a diagram showing an example of a connection relationship of circuits in the cluster 300 according to the first embodiment of the present technology. Focus on clusters 300, 301 and 302 arranged in the vertical direction. In the cluster 300, a comparison unit 310 and a data storage unit 360 are provided for each pixel, and a repeater 371 is further arranged. The same applies to the clusters 301 and 302. A set of repeaters 371 arranged in the vertical direction corresponds to the time code transfer unit 370 of FIG.
  • circuits corresponding to 6 pixels of coordinates (0,0), (0,1), (0,2), (0,3), (0,4) and (0,5) are arranged.
  • circuits corresponding to 6 pixels of coordinates (1,0), (1,1), (1,2), (1,3), (1,4) and (1,5) are arranged.
  • circuits corresponding to 6 pixels of coordinates (2,0), (2,1), (2,2), (2,3), (2,4) and (2,5) are arranged. To be done.
  • the comparison unit 310 corresponding to the coordinate (0, 0) and the comparison unit 310 corresponding to the coordinate (2, 0) are circuits of R pixels adjacent to each other in the Bayer array. Therefore, these comparison units 310 are connected. In the figure, solid lines between the pair of comparison units 310 indicate wirings connecting these circuits. Similarly, the comparison unit 310 corresponding to the coordinates (0, 2) and the comparison unit 310 corresponding to the coordinates (2, 2) are connected. Further, the comparison unit 310 corresponding to the coordinates (0, 4) and the comparison unit 310 corresponding to the coordinates (2, 4) are connected. In the figure, the connection relationship between the circuit corresponding to the G pixel and the circuit corresponding to the B pixel is omitted.
  • FIG. 9 is a circuit diagram showing a configuration example of the pixel 400 according to the first embodiment of the present technology.
  • the pixel 400 includes a pixel circuit 220, a comparison unit 310, a connection transistor 324, and a data storage unit 360.
  • the comparison unit 310 includes a differential input circuit 320, a voltage conversion circuit 330, and a positive feedback circuit 340.
  • the pixel circuit 220 generates an analog pixel signal SIG by photoelectric conversion, as described above.
  • the differential input circuit 320 amplifies the difference between the pixel signal SIG from the pixel circuit 220 and the reference signal RMP from the DAC 234.
  • the voltage conversion circuit 330 converts the voltage of the signal from the differential input circuit 320.
  • the positive feedback circuit 340 adds a part of the output to the input.
  • the data storage unit 360 holds the time code as pixel data when the output signal Vout indicating the comparison result of the comparison unit 310 is inverted.
  • connection transistor 324 connects the internal node in the pixel 400 and the internal node in the pixel 401 adjacent to the pixel 400 according to the control signal. Details of the position of the internal node will be described later with reference to FIG.
  • FIG. 10 is a circuit diagram showing a configuration example of the pixel 400 according to the first embodiment of the present technology.
  • the pixel 400 includes a pixel circuit 220, a differential input circuit 320, a connection transistor 324, a voltage conversion circuit 330, a positive feedback circuit 340, and a data storage unit 360.
  • the data storage unit 360 is omitted in the figure.
  • the pixel circuit 220 includes, for example, a reset transistor 221, a floating diffusion layer 222, a transfer transistor 223, a photodiode 224, and an ejection transistor 225.
  • a reset transistor 221, the transfer transistor 223, the photodiode 224, and the discharge transistor 225 for example, N-type MOS (Metal-Oxide-Semiconductor) transistors are used.
  • the photodiode 224 is for generating charges by photoelectric conversion.
  • the discharge transistor 225 discharges electric charges from the photodiode 224 when discharge is instructed by a drive signal OFG from a driver (V driver 231 or the like).
  • the transfer transistor 223 transfers electric charge from the photodiode 224 to the floating diffusion layer 222 at the end of exposure when transfer is instructed by the transfer signal TX from the driver.
  • the floating diffusion layer 222 accumulates the transferred charges and generates an analog pixel signal SIG having a level according to the amount of charges.
  • the reset transistor 221 initializes the floating diffusion layer 222 when initialization is instructed by the reset signal AZ from the driver.
  • the differential input circuit 320 includes P-type transistors 321, 322 and 323, differential transistors 226 and 227, and a current source transistor 228.
  • MOS transistors are used as the P-type transistors 321, 322 and 323, for example.
  • the differential transistors 226 and 227, the current source transistor 228, and the pixel circuit 220 are arranged in the light receiving chip 201.
  • the P-type transistors 321, 322, and 323 and the circuits (voltage conversion circuit 330 and the like) at the subsequent stage are arranged on the circuit chip 202. It should be noted that the circuits and elements arranged in each of the light receiving chip 201 and the circuit chip 202 are not limited to those illustrated in FIG.
  • the sources of the differential transistors 226 and 227 are commonly connected to the current source transistor 228.
  • the gate of the differential transistor 227 is connected to the floating diffusion layer 222, and the gate of the differential transistor 226 is connected to the DAC 234.
  • a predetermined bias voltage Vb is applied to the gate of the current source transistor 228, and the source is grounded.
  • the P-type transistors 321, 322 and 323 are connected in parallel to the terminal of the power supply voltage VDDH.
  • the gate of the P-type transistor 321 is connected to its drain and the gate of the P-type transistor 322.
  • the drain of the P-type transistor 321 is connected to the drain of the differential transistor 226, and the drain of the P-type transistor 322 is connected to the drain of the differential transistor 227.
  • the gate of the P-type transistor 323 is connected to the drain of the P-type transistor 322, and the drain of the P-type transistor 323 is connected to the voltage conversion circuit 330.
  • a connection node between the gate of the P-type transistor 323 and the drain of the P-type transistor 322 will be referred to as “internal node CN”.
  • the differential signal DIF1 obtained by amplifying the difference between the pixel signal SIG from the pixel circuit 220 and the reference signal RMP from the DAC 234 is input to the internal node CN.
  • connection transistor 324 connects the internal node CN in the pixel 400 and the internal node CN in the pixel 401 adjacent to the pixel 400 according to the control signal from the control line M0.
  • a driver such as the V driver 261 supplies a control signal via the control line M0.
  • the driver supplies a low-level control signal in the pixel addition mode and a high-level control signal in the non-addition mode.
  • connection transistor 324 shifts to the closed state in the pixel addition mode, and shifts to the open state in the non-addition mode.
  • the connection transistor 324 shifts to the closed state, the internal nodes CN of the pixel 400 and the pixel 401 are connected.
  • the differential signal DIF1 in the pixel 400 and the differential signal DIF2 in the pixel 401 are analog-added, and a signal corresponding to the added signal is output as the differential signal DIF out .
  • the connection transistor 324 is an example of the adder circuit described in the claims.
  • the voltage conversion circuit 330 includes an N-type transistor 331.
  • the N-type transistor 331 for example, a MOS transistor is used.
  • the N-type transistor 331 is inserted between the differential input circuit 320 and the positive feedback circuit 340, and a power supply voltage VDDL lower than the power supply voltage VDDH is applied to its gate.
  • the positive feedback circuit 340 includes P-type transistors 341, 342, 344 and 345 and N-type transistors 343, 346 and 347. As these transistors, for example, MOS transistors are used.
  • the P-type transistor 341, the P-type transistor 342, and the N-type transistor 343 are connected in series between the terminal of the power supply voltage VDDL and the ground terminal.
  • the drive signal INI2 from the driver such as the V driver 261 is input to the gate of the P-type transistor 341, and the drive signal INI1 from the driver such as the V driver 261 is input to the N-type transistor 343.
  • a signal from the voltage conversion circuit 330 is input to a connection point between the P-type transistor 342 and the N-type transistor 343.
  • the P-type transistors 344 and 345 are connected in series to the terminal of the power supply voltage VDDL.
  • the N-type transistors 346 and 347 are connected in parallel between the P-type transistor 345 and the ground terminal.
  • the gates of the P-type transistor 344 and the N-type transistor 346 are connected to the connection point of the P-type transistor 342 and the N-type transistor 343. From the connection point of the P-type transistor 345 and the N-type transistor 346, the output signal Vout is output to the data storage unit 360, and the positive feedback signal PFB is output to the gate of the P-type transistor 342.
  • the drive signal TRSTVCO from the driver is input to the gates of the P-type transistor 345 and the N-type transistor 347.
  • the comparison unit 310 generates the difference signal DIF1 obtained by amplifying the difference between the pixel signal SIG and the reference signal RMP, and outputs the difference signal DIF1 to the internal node CN. Then, comparison unit 310 outputs an output signal Vout according to the signal of internal node CN to data storage unit 360.
  • FIG. 11 is a diagram showing an example of the connection relationship of the comparison unit 310 according to the first embodiment of the present technology. Focus on pixels 400 and 401 of the same color (R, etc.) that are adjacent in the vertical direction. A pixel circuit 220, a comparison unit 310, a connection transistor 324, and a data storage unit 360 are arranged in each of the pixels 400 and 401.
  • connection transistor 324 in the pixel 400 is connected to the control line M0.
  • the gate of the connection transistor 324 in the pixel 401 is connected to the power supply line VDD.
  • the connection transistor 324 in the pixel 400 is turned on/off in accordance with the control signal, while the connection transistor 324 in the pixel 401 is always in the off state.
  • the comparison unit 310 in the pixel 400 internally generates a difference signal DIF1 obtained by amplifying the difference between the analog pixel signal SIG1 and the reference signal RMP.
  • the comparison unit 310 in the pixel 401 internally generates a difference signal DIF2 which is an amplified difference between the pixel signal SIG2 and the reference signal RMP.
  • the connection transistor 324 in the pixel 400 turns on according to the control signal and shifts to the closed state.
  • the difference signal DIF1 obtained by amplifying the difference between the pixel signal in the pixel 400 to which the predetermined coordinates are assigned and the reference signal, and the difference signal DIF2 related to other coordinates adjacent to the coordinates are analog-added.
  • one of the data storage units 360 of the pixels 400 and 401 holds the time code when the output signal Vout corresponding to the addition signal is inverted as pixel data, and the other data storage unit 360 stops its operation. As a result, the number of pixel data is halved in the vertical direction.
  • connection transistor 324 in the pixel 400 is turned off according to the control signal.
  • the data storage unit 360 in the pixel 400 holds the time code when the output signal Vout1 corresponding to the difference signal DIF1 is inverted as pixel data.
  • the data storage unit 360 of the pixel 401 holds the time code when the output signal Vout2 corresponding to the difference signal DIF2 is inverted as pixel data.
  • connection transistor 324 in the pixel 401 is always in the off state, the invention is not limited to this structure.
  • the gate of the connection transistor 324 in the pixel 401 can be connected to a control line different from the control line M0. In this case, in the pixel addition mode, one of the connection transistor 324 in the pixel 400 and the connection transistor 324 in the pixel 401 is turned on and the other is turned off.
  • FIG. 12 is a graph showing an example of changes in the pixel signal, the reference signal, and the output signal in the first embodiment of the present technology.
  • a is a graph showing an example of variations of the pixel signal and the reference signal in the non-addition mode.
  • the horizontal axis of a shows time
  • the vertical axis shows voltages of the pixel signal and the reference signal.
  • the solid line indicates the fluctuation of the reference signal RMP
  • the alternate long and short dash line indicates the fluctuation of the pixel signal SIG1 of the pixel 400.
  • the thick dotted line shows the variation of the pixel signal SIG2 of the pixel 401.
  • b shows an example of the variation of the output signal of the comparison unit 310 in the non-addition mode
  • c in the figure shows an example of the variation of the output signal in the pixel addition mode.
  • the horizontal axes of b and c represent time
  • the vertical axis represents the voltage of the output signal Vout of the comparison unit 310.
  • the alternate long and short dash line shows the variation of the output signal Vout1 of the pixel 400.
  • the thick dotted line shows the fluctuation of the output signal Vout2 of the pixel 401.
  • the solid line shows the fluctuation of the output signal Vout in the addition mode.
  • the reference signal RMP fluctuates in a slope shape as illustrated in a of the figure.
  • the pixel circuit 220 of the pixel 400 outputs the reset level pixel signal SIG1r
  • the pixel circuit 220 of the pixel 401 outputs the reset level pixel signal SIG2r.
  • the pixel signals SIG1r and SIG2r become higher than the reference signal RMP, and the comparison units 310 of the pixels 400 and 401 invert the output signal Vout indicating the comparison result.
  • the pixel circuit 220 of the pixel 400 outputs the pixel signal SIG1s of the signal level at the end of the exposure, and the pixel circuit 220 of the pixel 401 outputs the pixel signal SIG2s of the signal level.
  • These signal levels are different from each other. Therefore, for example, the pixel signal SIG1s becomes higher than the reference signal RMP at the timing T1, and the pixel signal SIG2s becomes higher than the reference signal RMP at the subsequent timing T3.
  • the comparison unit 310 of the pixel 400 inverts the output signal Vout1 at the timing T1
  • the comparison unit 310 of the pixel 401 inverts the output signal Vout2 at the timing T3.
  • pixel data is generated for each pixel.
  • the comparison unit 310 of the pixel 400 or the pixel 401 outputs the output signal Vout according to the addition signal. Since this output signal Vout is the analog addition of the signals of the pixels 400 and 401, it is inverted at the timing T2 between the timings T1 and T3. As a result, the resolution decreases in the vertical direction.
  • FIG. 13 is a flowchart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing an image is executed.
  • the solid-state imaging device 200 determines whether the current mode is the pixel addition mode (step S901).
  • connection transistor 324 in the solid-state imaging device 200 shifts to the ON state and connects the internal nodes CN of two adjacent pixels (step S902). As a result, the difference signals of those pixels are analog-added.
  • step S901 the connection transistor 324 in the solid-state imaging device 200 shifts to the off state, and the internal nodes CN of two adjacent pixels are separated (step S903). Then, after step S902 or S903, each pixel in the solid-state imaging device 200 performs AD conversion (step S904). After step S904, the solid-state imaging device 200 ends the operation for imaging.
  • steps S901 to S904 are repeatedly executed in synchronization with the vertical synchronization signal.
  • connection transistor 324 analog-adds the respective difference signals of the two adjacent pixels, the image quality of the image data is higher than that when the pixel signals are thinned out. Can be improved. Further, since the number of AD conversions is smaller than that in the case of digital addition, power consumption can be reduced.
  • the solid-state image sensor 200 adds two pixels of the same color that are adjacent in the vertical direction to reduce the resolution in the vertical direction. However, in this configuration, the resolution in the horizontal direction is reduced. Cannot be lowered.
  • the solid-state image sensor 200 of the modified example of the first embodiment is different from that of the first embodiment in that two pixels of the same color that are adjacent in the horizontal direction are subjected to pixel addition.
  • FIG. 14 is a diagram showing an example of a connection relationship between pixels in the modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 according to the modification of the first embodiment is different from the first embodiment in that a pair of horizontally adjacent pixels of the same color (for example, pixels 400 and 401) are connected.
  • solid lines between pixels indicate wirings that connect pixels.
  • the R pixel 400 at the coordinates (0,0) and the R pixel 401 at the coordinates (0,2) are connected, and the R pixel at the coordinates (2,0) and the R pixel at the coordinates (2,2) are connected.
  • the pixel is connected.
  • the G pixel and the B pixel two adjacent pixels in the horizontal direction are connected.
  • the connection transistor 324 analog-adds the difference signals of the two connected pixels.
  • the connection relationship between the G pixel and the B pixel is omitted in FIG.
  • connection transistor 324 analog-adds the difference signals of two pixels that are adjacent to each other in the horizontal direction. Can be reduced.
  • Second Embodiment> In the above-described first embodiment, two pixels adjacent in the vertical direction are added to reduce the number of pixel data in the vertical direction. However, when adding two pixels, only half of the pixel data is reduced. Can not.
  • the solid-state image sensor 200 of the second embodiment is different from that of the first embodiment in that three pixels adjacent in the vertical direction are added.
  • FIG. 15 is a diagram illustrating an example of a connection relationship between pixels according to the second embodiment of the present technology.
  • Three vertically adjacent pixels of the same color pixels 400, 401, 402, etc.
  • solid lines between pixels indicate wirings that connect pixels. For example, an R pixel 400 at coordinates (0,0), an R pixel 401 at coordinates (2,0), and an R pixel 402 at coordinates (4,0) are connected.
  • R pixels at the coordinates (0, 2), the R pixel at the coordinates (2, 2), and the R pixel at the coordinates (4, 2) are connected, and the R pixel at the coordinates (0, 4) and the coordinates
  • the R pixel of (2,4) and the R pixel of coordinates (4,4) are connected.
  • R pixels are similarly connected in units of 3 pixels.
  • G pixel and the B pixel three adjacent pixels in the vertical direction are connected. The connection relationship between the G pixel and the B pixel is omitted in FIG.
  • FIG. 16 is a diagram showing an example of a connection relationship of circuits in a cluster according to the second embodiment of the present technology. Focus on the clusters 300, 301, 302, 303 and 304 arranged in the vertical direction.
  • circuits arranged in the clusters 300, 301 and 302 are the same as those in the first embodiment.
  • circuits corresponding to 6 pixels of coordinates (3,0), (3,1), (3,2), (3,3), (3,4) and (3,5) are arranged. To be done.
  • circuits corresponding to 6 pixels of coordinates (4,0), (4,1), (4,2), (4,3), (4,4) and (4,5) are arranged. To be done.
  • the comparison unit 310 corresponding to the coordinates (0, 0), the comparison unit 310 corresponding to the coordinates (2, 0), and the comparison unit 310 corresponding to the coordinates (4, 0) are R pixel adjacent to each other in the Bayer array. Circuit. Therefore, these comparison units 310 are connected. In the figure, solid lines between the three comparison units 310 indicate wirings connecting these circuits. Similarly, the comparison unit 310 corresponding to the coordinates (0, 2), the comparison unit 310 corresponding to the coordinates (2, 2), and the comparison unit 310 corresponding to the coordinates (4, 2) are connected.
  • comparison unit 310 corresponding to the coordinates (0, 4), the comparison unit 310 corresponding to the coordinates (2, 4), and the comparison unit 310 corresponding to the coordinates (4, 4) are connected.
  • connection relationship between the circuit corresponding to the G pixel and the circuit corresponding to the B pixel is omitted.
  • FIG. 17 is a diagram showing an example of the connection relationship of the comparison unit 310 according to the second embodiment of the present technology. Focus on pixels 400, 401, and 402 of the same color (R, etc.) that are adjacent to each other in the vertical direction. A connection transistor 325 is further arranged in each of the pixels 400, 401 and 402. As the connection transistor 325, for example, a P-type MOS transistor is used. These connection transistors 325 are added from the viewpoint of providing layout symmetry.
  • connection transistor 324 in the pixel 400 is connected to the power supply line VDD, and the gate of the connection transistor 325 is connected to the control line M0. Further, the gates of both the connection transistors 324 and 325 in the pixel 401 are connected to the control line M0.
  • the gate of the connection transistor 324 in the pixel 402 is connected to the control line M0, and the gate of the connection transistor 325 is connected to the power supply line VDD.
  • the connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixel 401, and the connection transistor 324 in the pixel 402 are turned on/off according to the control signal. On the other hand, the connection transistor 324 in the pixel 400 and the connection transistor 325 in the pixel 402 are always off.
  • the comparison unit 310 in the pixel 400 internally generates the difference signal DIF1.
  • the comparison unit 310 in the pixel 401 internally generates the difference signal DIF2, and the comparison unit 310 in the pixel 402 internally generates the difference signal DIF3.
  • connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixel 401, and the connection transistor 324 in the pixel 402 are turned on according to the control signal.
  • the difference signal DIF1 of the pixel 400 at the predetermined coordinate and the difference signals DIF2 and DIF3 of the pixels 400 and 401 at the coordinates adjacent to the coordinate are added.
  • the data storage unit 360 of any of the pixels 400, 401, and 402 holds the time code when the output signal Vout corresponding to the addition signal is inverted, and the data storage unit 360 in the remaining pixels operates. Stop.
  • connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixel 401, and the connection transistor 324 in the pixel 402 are turned off according to the control signal.
  • the data storage section 360 in the pixel 400 holds the time code when the output signal Vout1 corresponding to the difference signal DIF1 is inverted.
  • the data storage unit 360 in the pixel 401 holds the time code when the output signal Vout2 corresponding to the difference signal DIF2 is inverted, and the data storage unit 360 in the pixel 402 outputs the output signal according to the difference signal DIF3.
  • the time code when Vout3 is inverted is held.
  • connection transistor 324 in the pixel 400 and the connection transistor 325 in the pixel 402 are always turned off, but the invention is not limited to this structure. It is also possible to connect the gates of these connection transistors to a control line other than the control line M0 to turn them on and off.
  • FIG. 18 is a diagram showing an example of a layout of elements in the pixel 401 according to the second embodiment of the present technology. Attention is paid to pixels 400, 401, and 402 of the same color that are adjacent in the vertical direction.
  • P-type transistors 321 and 322, connection transistors 324 and 325, a P-type transistor 323, and an N-type transistor 331 are arranged in the pixel 400.
  • elements other than these (N-type transistor 331 and the like) are omitted. The same applies to the pixels 401 and 402.
  • connection transistors 324 and 325 are arranged, for example, between the P-type transistor 322 and the P-type transistor 323.
  • the drain of the connection transistor 324 is connected to the drain of the P-type transistor 322 and the gate of the P-type transistor 323.
  • the source of the connection transistor 325 is connected to the drain of the P-type transistor 322 and the gate of the P-type transistor 323.
  • the drain of the connection transistor 325 in the pixel 400 is connected to the source of the connection transistor 324 in the pixel 401.
  • wirings other than signal lines connected to the sources and drains of the connection transistors 324 and 325 are omitted.
  • the drain of the connection transistor 324 is connected to the drain of the P-type transistor 322 and the gate of the P-type transistor 323.
  • the source of the connection transistor 325 is connected to the drain of the P-type transistor 322 and the gate of the P-type transistor 323.
  • the drain of the connection transistor 325 in the pixel 401 is connected to the source of the connection transistor 324 in the pixel 402. The same applies to the pixels 402 and thereafter.
  • FIG. 19 is a diagram illustrating an example of the wiring of the control line M0 in the pixel according to the second embodiment of the present technology. As illustrated in the figure, the control line M0 is wired in the vertical direction. The gates of the connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixel 401, and the connection transistor 324 in the pixel 402 are connected to the control line M0.
  • the solid-state imaging device 200 adds three pixels, but the number of pixels to be added is not limited to three, and four or more pixels can be added. Further, although the solid-state imaging device 200 adds a plurality of pixels of the same color that are adjacent in the vertical direction, it is also possible to add a plurality of pixels of the same color that are adjacent in the horizontal direction.
  • connection transistors 324 and 325 perform the analog addition of the respective difference signals of the three pixels that are vertically adjacent to each other, the connection transistors 324 and 325 are more effective than the case of adding the two pixels. A lot of pixel data can be reduced.
  • FIG. 20 is a diagram showing an example of a connection relationship of the comparison unit 310 according to the third embodiment of the present technology. Focus on pixels 400, 401, 402, 403, 404, and 405 of the same color (R, etc.) that are adjacent in the vertical direction.
  • the connection transistors 324 and 325 are arranged in each of the pixels 400 to 405 of the third embodiment as in the second embodiment. Note that the pixel circuit 220 and the data storage unit 360 are omitted in the figure.
  • the gate of the connection transistor 324 in the pixel 400 is connected to the power supply line VDD, and the gate of the connection transistor 325 is connected to the control line M3.
  • the gate of the connection transistor 324 in the pixel 401 is connected to the control line M3, and the gate of the connection transistor 325 is connected to the control line M2.
  • the gate of the connection transistor 324 in the pixel 402 is connected to the control line M2, and the gate of the connection transistor 325 is connected to the control line M1.
  • the gate of the connection transistor 324 in the pixel 403 is connected to the control line M1, and the gate of the connection transistor 325 is connected to the control line M2.
  • the gate of the connection transistor 324 in the pixel 404 is connected to the control line M2, and the gate of the connection transistor 325 is connected to the control line M3.
  • the gate of the connection transistor 324 in the pixel 405 is connected to the control line M3, and the gate of the connection transistor 325 is connected to the power supply line VDD.
  • connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixels 401 to 403, and the connection transistor 324 in the pixel 405 are turned on/off according to the control signal.
  • the connection transistor 324 in the pixel 400 and the connection transistor 325 in the pixel 405 are always off.
  • the pixel addition mode includes a 2-pixel addition mode and a 3-pixel addition mode.
  • the connection transistor 325 in the pixel 400, the connection transistor 324 in the pixel 401, the connection transistor 325 in the pixel 402, and the connection transistor 324 in the pixel 403 are turned on.
  • the connection transistor 325 in the pixel 404 and the connection transistor 324 in the pixel 405 are turned on according to the control signal.
  • the other connection transistors are controlled in the off state.
  • the pixels 400 and 401 are pixel-added.
  • the pixels 402 and 403 are pixel-added
  • the pixels 404 and 405 are pixel-added.
  • connection transistor 325 in the pixel 400, the connection transistors 324 and 325 in the pixel 401, and the connection transistor 324 in the pixel 402 are turned on. Further, the connection transistor 325 in the pixel 403, the connection transistors 324 and 325 in the pixel 404, and the connection transistor 324 in the pixel 405 are turned on. As a result, the pixels 400, 401 and 402 are pixel-added. Further, the pixels 403, 404 and 405 are pixel-added.
  • connection transistors 324 and 325 are controlled to be in the off state.
  • the pixels 400 and 403 are an example of the first pixel described in the claims, and the pixels 401 and 404 are an example of the second pixel described in the claims.
  • the pixels 402 and 405 are an example of the third pixel described in the claims.
  • the connection transistor 325 of the pixel 400 is an example of the second pixel side connection transistor described in the claims.
  • the connection transistor 324 of the pixel 401 is an example of the first pixel side connection transistor described in the claims, and the connection transistor 325 of the pixel 401 is an example of the third pixel side connection transistor described in the claims. is there.
  • the connection transistor 324 of the pixel 402 is an example of the second pixel side connection transistor described in the claims.
  • connection transistor 324 in the pixel 400 and the connection transistor 325 in the pixel 405 are always off, but the invention is not limited to this structure.
  • the gates of these connection transistors can also be connected to the control line.
  • FIG. 21 is a diagram showing an example of control in each mode according to the third embodiment of the present technology.
  • a driver such as the V driver 261 supplies a low-level control signal via the control lines M1 and M3 and a high-level control signal via the control line M2.
  • P-type MOS transistors are used as the connection transistors 324 and 325, this control turns on the transistors connected to the control lines M1 and M3 and turns off the transistors connected to the control line M2.
  • two adjacent pixels such as pixels 400 and 401 are added.
  • the driver supplies a high-level control signal via the control line M1 and a low-level control signal via the control lines M2 and M3.
  • the transistor connected to the control line M1 is turned off, and the transistors connected to the control lines M2 and M3 are turned on.
  • three adjacent pixels such as pixels 400, 401 and 403 are added.
  • FIG. 22 is a diagram showing an example of wirings of the control lines M1, M2, and M3 in the pixel according to the third embodiment of the present technology.
  • the control lines M1, M2 and M3 are wired in the vertical direction.
  • the gates of the connection transistor 325 in the pixel 400 and the connection transistor 324 in the pixel 401 are connected to the control line M3.
  • the gates of the connection transistor 324 in the pixel 401 and the connection transistor 324 in the pixel 402 are connected to the control line M2.
  • the gate of the connection transistor 325 in the pixel 402 is connected to the control line M1.
  • the layout of the pixels 403 to 405 is omitted.
  • the connection configuration of the sources and drains of the connection transistors 324 and 325 in the third embodiment is similar to that in the second embodiment illustrated in FIG.
  • the solid-state image sensor 200 switches between the 2-pixel addition mode and the 3-pixel addition mode, but the configuration is not limited to this. By changing the control content, it is possible to change the combination of addition modes to be switched, such as switching between the 3-pixel addition mode and the 4-pixel addition mode. Further, although the solid-state imaging device 200 adds a plurality of pixels of the same color that are adjacent in the vertical direction, it is also possible to add a plurality of pixels of the same color that are adjacent in the horizontal direction.
  • connection transistors 324 and 325 perform either addition of two adjacent pixels or addition of three adjacent pixels.
  • the number of pixel data can be controlled to either 1/2 or 1/3 before addition.
  • the imaging device 20 is an asynchronous imaging device that reads an event by the asynchronous reading method.
  • the event reading method is not limited to the asynchronous reading method, and may be the synchronous reading method.
  • the image pickup apparatus to which the synchronous reading method is applied is the same scan type image pickup apparatus as a normal image pickup apparatus which picks up an image at a predetermined frame rate.
  • FIG. 23 is a block diagram showing an example of the configuration of an imaging device according to the fourth embodiment, that is, a scanning-type imaging device, which is used as the imaging device 20 in the imaging system 10 to which the technology according to the present disclosure is applied. Is.
  • an imaging device 20 includes a pixel array unit 21, a drive unit 22, a signal processing unit 25, a read area selection unit 27, and a signal.
  • the configuration includes the generation unit 28.
  • the pixel array unit 21 includes a plurality of pixels 30.
  • the plurality of pixels 30 output an output signal in response to a selection signal from the read area selection unit 27.
  • the configuration of each of the plurality of pixels 30 is similar to that of the pixel 400 illustrated in FIG. 7.
  • the plurality of pixels 30 output an output signal corresponding to the amount of change in light intensity.
  • the plurality of pixels 30 may be two-dimensionally arranged in a matrix as shown in FIG.
  • the driving unit 22 drives each of the plurality of pixels 30 and causes the signal processing unit 25 to output the pixel signal generated by each pixel 30.
  • the drive unit 22 and the signal processing unit 25 are circuit units for acquiring gradation information. Therefore, when only the event information is acquired, the drive unit 22 and the signal processing unit 25 may be omitted.
  • the read area selection unit 27 selects a part of the plurality of pixels 30 included in the pixel array unit 21. Specifically, the read area selection unit 27 determines the selected area in response to a request from each pixel 30 of the pixel array unit 21. For example, the read area selection unit 27 selects any one or a plurality of rows included in the structure of the two-dimensional matrix corresponding to the pixel array unit 21. The read area selection unit 27 sequentially selects one or a plurality of rows according to a preset cycle. The read area selection unit 27 may determine the selected area in response to a request from each pixel 30 of the pixel array unit 21.
  • the signal generation unit 28 generates an event signal corresponding to an active pixel in which an event is detected among the selected pixels, based on the output signal of the pixel selected by the read area selection unit 27.
  • the event is an event in which the intensity of light changes.
  • the active pixel is a pixel in which the amount of change in the intensity of light corresponding to the output signal exceeds or falls below a preset threshold value.
  • the signal generator 28 compares an output signal of a pixel with a reference signal, detects an active pixel that outputs an output signal when the output signal is larger or smaller than the reference signal, and generates an event signal corresponding to the active pixel. ..
  • the signal generation unit 28 can be configured to include, for example, a column selection circuit that arbitrates a signal that enters the signal generation unit 28. Further, the signal generation unit 28 may be configured to output not only the information of the active pixel in which the event is detected, but also the information of the inactive pixel in which the event is not detected.
  • the signal generation unit 28 outputs the address information and time stamp information (for example, (X, Y, T)) of the active pixel in which the event is detected through the output line 15.
  • the data output from the signal generation unit 28 may be not only the address information and the time stamp information, but also frame format information (for example, (0,0,1,0,...)). ..
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 24 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls operations of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • radio waves or signals of various switches transmitted from a portable device that substitutes for a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle door lock device, the power window device, the lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected with, for example, a driver state detection unit 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes functions of ADAS (Advanced Driver Assistance System) including avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, vehicle collision warning, vehicle lane departure warning, and the like It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, thereby It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to an occupant of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an onboard display and a head-up display, for example.
  • FIG. 25 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the image pickup unit 12031 includes image pickup units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield inside the vehicle is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 25 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements, or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100). By determining, the closest three-dimensional object on the traveling path of the vehicle 12100, which is traveling in the substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km/h or more), can be extracted as the preceding vehicle. it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 uses the distance information obtained from the imaging units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure of extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera, and a pattern matching process on a series of feature points indicating an outline of an object are performed to determine whether the pedestrian is a pedestrian. It is performed by the procedure of determining.
  • the audio image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 of FIG. 1 can be applied to the imaging unit 12031.
  • the processing procedure described in the above-described embodiment may be regarded as a method having these series of procedures, or as a program for causing a computer to execute these series of procedures or a recording medium storing the program. You can catch it.
  • this recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • the present technology may have the following configurations.
  • a comparison unit that generates a difference signal by amplifying a difference between an analog pixel signal to which predetermined coordinates are assigned and a predetermined reference signal,
  • An adder circuit that analog-adds the difference signal and a difference signal relating to another coordinate adjacent to the predetermined coordinate to generate an addition signal;
  • a solid-state imaging device comprising: a plurality of pixels each provided with a data storage unit that holds a digital signal indicating a time when a signal corresponding to the addition signal is inverted.
  • the comparison unit generates the difference signal and outputs the difference signal to a predetermined internal node
  • the pixel to be added is a pair of pixels
  • the adder circuit includes a connection transistor that opens and closes a path between the internal node of one of the pair of pixels and the internal node of the other pixel.
  • the pixels to be added are the first pixel, the second pixel, and the third pixel
  • the adding circuit of the second pixel is A first pixel side connection transistor that opens and closes a path between the first pixel and the internal node of the second pixel;
  • one of the first pixel side connection transistor and the third pixel side connection transistor shifts to an open state and the other shifts to a closed state.
  • each of the addition circuits of the first pixel and the second pixel includes a second pixel side connection transistor that opens and closes a path between the internal node of the first pixel and the second pixel,
  • the second pixel-side connection transistor of one of the first pixel and the second pixel shifts to the open state, and the other second pixel-side connection transistor of the other is In the closed state, when the three-pixel addition mode is set, the second pixel side connection transistors of both the first pixel and the second pixel shift to the closed state.
  • the plurality of pixels are arranged in a two-dimensional lattice pattern, 7.
  • the solid-state image pickup device according to any one of (1) to (6), wherein the addition circuit analog-adds the difference signals of a predetermined number of pixels arranged in a predetermined direction among the plurality of pixels.
  • a repeater that transfers the digital signal is provided in each of the plurality of pixels, The repeaters are arranged in a vertical direction perpendicular to a predetermined horizontal direction,
  • the solid-state imaging device according to (7), wherein the adder circuit analog-adds the difference signals of the predetermined number of pixels arranged in the vertical direction.
  • a repeater that transfers the digital signal is provided in each of the plurality of pixels, The repeaters are arranged in a vertical direction perpendicular to a predetermined horizontal direction, The solid-state imaging device according to (7), wherein the adder circuit analog-adds the difference signals of the predetermined number of pixels arranged in the horizontal direction among the plurality of pixels.
  • a part of the comparison unit is arranged on a predetermined light receiving chip, The solid-state imaging device according to any one of (1) to (9), wherein the rest of the comparison unit, the addition circuit, and the data storage unit are arranged on a predetermined circuit chip.
  • a comparison unit that generates a difference signal by amplifying a difference between an analog pixel signal to which a predetermined coordinate is assigned and a predetermined reference signal, and a difference signal related to the difference signal and another coordinate adjacent to the predetermined coordinate.
  • a plurality of pixels each provided with an addition circuit that generates an addition signal by analogically adding and a data storage unit that holds a digital signal indicating the time when the signal corresponding to the addition signal is inverted,
  • An imaging apparatus comprising: a logic circuit that processes the digital signal.
  • image pickup device 110 optical part 120 DSP circuit 130 display part 140 operation part 150 bus 160 frame memory 170 storage part 180 power supply part 200 solid-state image sensor 201 light receiving chip 202 circuit chip 210 pixel area 211 pixel block 220 pixel circuit 221 reset transistor 222 floating Diffusion layer 223 Transfer transistor 224 Photodiode 225 Ejection transistor 226, 227 Differential transistor 228 Current source transistor 231, 232, 261, 262 V driver 233, 263 H driver 234 DAC 250 AD conversion circuit area 264 logic circuit 300 to 304 cluster 310 comparison unit 320 differential input circuit 321, 322, 323, 341, 342, 344, 345 P-type transistor 324, 325 connection transistor 330 voltage conversion circuit 331, 343, 346 347 N-type transistor 340 Positive feedback circuit 360 Data storage unit 370 Time code transfer unit 371 Repeater 400 to 405 pixels 12031 Imaging unit

Abstract

画素毎にＡＤ変換を行う固体撮像素子において、電力を無駄に消費すること無く、解像度を低下させる際の画質低下を抑制する。　固体撮像素子は、複数の画素を具備する。複数の画素のそれぞれには、比較部と、加算回路と、データ記憶部とが設けられる。比較部は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する。加算回路は、差分信号と、その所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する。データ記憶部は、加算信号に応じた比較部の出力信号が反転したときの時刻を示すデジタル信号を保持する。

Description

固体撮像素子および撮像装置
　本技術は、固体撮像素子および撮像装置に関する。詳しくは、アナログ信号をデジタル信号に変換する固体撮像素子および撮像装置に関する。
　従来より、撮像装置などにおいては、ＡＤ（Analog to Digital）変換の速度を速くする目的で、画素毎にアナログ信号をデジタル信号に変換する固体撮像素子が用いられている。例えば、アナログの画素信号を生成する画素回路と、画素信号と参照信号とを比較する比較部と、差動入力回路が反転したときのデジタルの時刻コードを保持するデータ記憶部とを画素毎に配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。これらの比較部およびデータ記憶部により、画素毎にアナログの画素信号がデジタルの時刻コードに変換される。
国際公開第２０１６／１３６４４８号
　上述の従来技術では、画素毎にＡＤ変換を行うため、カラムごとにＡＤ変換を行う場合と比較してＡＤ変換の速度が向上する。しかしながら、上述の固体撮像素子では、出力先の装置により要求された出力形式に合わせるなどの目的で、画素信号を間引くことにより解像度を低下させると、間引く画素数が多いほど、画像の画質が低下してしまう。これに対し、画素信号を間引かずに、デジタル信号同士の加算により解像度を低下させる方法を用いれば、画質の低下を抑制することができるが、間引く場合と比較して消費電力が増大し、消費電力を十分に抑制することができなくなるため好ましくない。このように、上述の固体撮像素子では、解像度を低下させる際の画像の画質低下と消費電力とを同時に抑制することが困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、画素毎にＡＤ変換を行う固体撮像素子において、電力を無駄に消費すること無く、解像度を低下させる際の画質低下を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、上記差分信号と上記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、上記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素を具備する固体撮像素子である。これにより、画素信号および参照信号の差分を増幅した差分信号がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記比較部は、上記差分信号を生成して所定の内部ノードに出力し、上記加算回路は、上記複数の画素のうち加算対象の画素のそれぞれの上記内部ノードの接続により上記差分信号をアナログ加算してもよい。これにより、内部ノードの接続により差分信号がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記加算対象の画素は、一対の画素であり、上記加算回路は、上記一対の画素の一方の上記内部ノードと他方の上記内部ノードとの間の経路を開閉する接続トランジスタを備えてもよい。これにより、一対の画素の差分信号がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記加算対象の画素は、第１画素、第２画素および第３画素であり、上記第２画素の上記加算回路は、上記第１画素と上記第２画素の上記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、上記第２画素の上記内部ノードと上記第３画素との間の経路を開閉する第３画素側接続トランジスタとを備えてもよい。これにより、３画素の差分信号がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、２画素を加算する２画素加算モードが設定された場合には上記第１画素側接続トランジスタおよび上記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には上記第１画素側接続トランジスタおよび上記第３画素側接続トランジスタの両方が上記閉状態に移行してもよい。これにより、２画素の加算と、３画素の加算とのいずれかに切り替えられるという作用をもたらす。
　また、この第１の側面において、上記第１画素および上記第２画素のそれぞれの上記加算回路は、上記第１画素の上記内部ノードと上記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、上記２画素加算モードが設定された場合には上記第１画素および上記第２画素の一方の上記第２画素側接続トランジスタが上記開状態に移行するとともに他方の上記第２画素側接続トランジスタが上記閉状態に移行し、上記３画素加算モードが設定された場合には上記第１画素および上記第２画素の両方の上記第２画素側接続トランジスタが上記閉状態に移行してもよい。これにより、２画素の加算と、３画素の加算とのいずれかに切り替えられるという作用をもたらす。
　また、この第１の側面において、上記複数の画素は、二次元格子状に配列され、上記加算回路は、上記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、所定方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素のそれぞれには、上記デジタル信号を転送するリピータが設けられ、上記リピータは、所定の水平方向に垂直な垂直方向に配列され、上記加算回路は、上記垂直方向に配列された上記所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、水平方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素のそれぞれには、上記デジタル信号を転送するリピータが設けられ、上記リピータは、所定の水平方向に垂直な垂直方向に配列され、上記加算回路は、上記複数の画素のうち上記水平方向に配列された上記所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、垂直方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。
　また、この第１の側面において、上記比較部の一部は、所定の受光チップに配置され、上記比較部の残りと上記加算回路および上記データ記憶部とは、所定の回路チップに配置されてもよい。これにより、積層構造の固体撮像素子において画素加算が行われるという作用をもたらす。
　また、本技術の第２の側面は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、上記差分信号と上記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、上記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、上記デジタル信号を処理するロジック回路とを具備する撮像装置である。これにより、アナログ加算された差分信号に応じたアナログ信号がデジタル信号に変換されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路とクラスタ内の回路との接続関係の一例を示す斜視図である。 本技術の第１の実施の形態における画素同士の接続関係の一例を示す図である。 本技術の第１の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第１の実施の形態における画素信号、参照信号および出力信号の変動の一例を示すグラフである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における画素同士の接続関係の一例を示す図である。 本技術の第２の実施の形態における画素同士の接続関係の一例を示す図である。 本技術の第２の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。 本技術の第２の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第２の実施の形態における画素内の素子のレイアウトの一例を示す図である。 本技術の第２の実施の形態における画素内の制御線の配線の一例を示す図である。 本技術の第３の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第３の実施の形態におけるモードごとの制御の一例を示す図である。 本技術の第３の実施の形態における画素内の制御線の配線の一例を示す図である。 本技術の第４の実施の形態に係る撮像装置の構成の一例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（差分信号をアナログ加算する例）
　２．第２の実施の形態（３画素の差分信号をアナログ加算する例）
　３．第３の実施の形態（加算する画素数を切り替えて差分信号をアナログ加算する例）
　４．第４の実施の形態（スキャン方式）
　５．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらの基板は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。
　［受光チップの構成例］
　図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示す平面図である。この受光チップ２０１には、画素領域２１０と、Ｖドライバ２３１および２３２と、Ｈドライバ２３３と、ＤＡＣ（Digital to Analog Converter）２３４とが配置される。また、画素領域２１０には、複数の画素ブロック２１１が二次元格子状に配列される。それぞれの画素ブロック２１１には、複数の画素回路２２０が配列される。例えば、画素ブロック２１１には、１行×６列の６個の画素回路２２０が配列される。また、画素ブロック２１１には、画素回路２２０ごとに、後述する比較部の一部が配置される。なお、画素ブロック２１１内の画素回路２２０の個数は６個に限定されない。
　画素回路２２０は、光電変換によりアナログの画素信号を生成するものである。
　Ｖドライバ２３１および２３２は、読み出す対象の行の画素回路２２０を駆動し、画素信号を出力させるものである。例えば、Ｖドライバ２３１は、奇数行を駆動し、Ｖドライバ２３２は、偶数行を駆動する。また、Ｈドライバ２３３は、列単位で画素回路２２０を駆動する。なお、Ｖドライバ２３１および２３２のそれぞれが駆動する行を必ずしも偶数行、奇数行などに分ける必要は無い。例えば、セトリングを速くする目的で、Ｖドライバ２３１および２３２が同じ行を駆動することもできる。
　ＤＡＣ２３４は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログのランプ信号を参照信号として生成するものである。このＤＡＣ２３４は、生成した参照信号を画素領域２１０に供給する。
　［回路チップの構成例］
　図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＡＤ変換回路領域２５０と、Ｖドライバ２６１および２６２と、Ｈドライバ２６３と、ロジック回路２６４とが配置される。ＡＤ変換回路領域２５０には、複数のクラスタ３００が二次元格子状に配列される。クラスタ３００は、画素ブロック２１１ごとに設けられ、画素ブロック２１１の個数をＮ（Ｎは、整数）個とすると、クラスタ３００もＮ個設けられる。画素ブロック２１１とクラスタ３００とは、１対１で接続される。
　クラスタ３００は、対応する画素ブロック２１１からのアナログ信号を画素毎にデジタル信号に変換し、ロジック回路２６４に画素データとして供給するものである。
　Ｖドライバ２６１および２６２は、クラスタ３００内の回路を駆動してデジタル信号を生成させるものである。例えば、Ｖドライバ２６１は、奇数行に対応する回路を駆動し、Ｖドライバ２６２は、偶数行に対応する回路を駆動する。あるいは、Ｖドライバ２６１および２６２は、同じ行の回路を駆動する。また、Ｈドライバ２６３は、生成されたデジタル信号をクラスタ３００からロジック回路２６４へ画素データとして転送させるものである。
　ロジック回路２６４は、転送された画素データに対して画素毎にＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。このロジック回路２６４は、処理後の画素データからなる画像データをＤＳＰ回路１２０に供給する。
　［クラスタの構成例］
　図５は、本技術の第１の実施の形態におけるクラスタ３００の一構成例を示すブロック図である。クラスタ３００には、画素ブロック２１１内の画素回路２２０毎に、比較部３１０およびデータ記憶部３６０が配置される。画素ブロック２１１内の画素回路２２０が６個である場合には、比較部３１０およびデータ記憶部３６０は、それぞれ６個ずつ配置される。なお、同図において、図９で後述する接続トランジスタは省略されている。また、比較部３１０内の差動入力回路の一部は、後述する図１０に例示するように受光チップ２０１に配置されている。
　また、ＡＤ変換回路領域２５０において、クラスタ３００の列ごとに、時刻コード転送部３７０が配置される。クラスタ３００の列数がＭ（Ｍは、整数）である場合、時刻コード転送部３７０もＭ個配置される。
　また、６個の比較部３１０のそれぞれは、クラスタ３００に対応する画素ブロック２１１内の６個の画素回路２２０と１対１で接続される。
　時刻コード転送部３７０は、時刻コードを生成するカウンタ（不図示）からクラスタ３００へ時刻コードを転送し、クラスタ３００からロジック回路２６４に時刻コードを転送するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示すデジタル信号である。
　比較部３１０は、対応する画素回路２２０からの画素信号と参照信号とを比較するものである。この比較部３１０は、比較結果をデータ記憶部３６０に出力する。
　データ記憶部３６０は、比較結果が反転したときに時刻コード（すなわち、デジタル信号）を画素データとして保持するものである。そして、データ記憶部３６０は、保持した画素データを時刻コード転送部３７０を介してロジック回路２６４に出力する。これにより、アナログの画素信号は、デジタルの画素データに変換される。
　図６は、本技術の第１の実施の形態における画素回路２２０とクラスタ３００内の回路との接続関係の一例を示す斜視図である。
　画素ブロック２１１内のｍ（ｍは、整数）行、ｎ（ｎは、整数）列の画素回路２２０の座標を（ｍ、ｎ）とする。左側の座標（０、０）、（０、１）および（０、２）の画素回路２２０は、クラスタ３００内の左側の３個の比較部３１０に接続される。また、右側の座標（０、３）、（０、４）および（０、５）の画素回路２２０は、クラスタ３００内の右側の３個の比較部３１０に接続される。なお、同図において、「ＣＭ」は、比較部３１０を示し、「ＭＥＭ」は、データ記憶部３６０を示す。
　１つの画素回路２２０と、その回路に接続された比較部３１０およびデータ記憶部３６０とを含む回路は、固体撮像素子２００内の１つの画素を構成する。画素ブロック２１１内には、６個の画素回路２２０が配列されるため、画素ブロック２１１ごとの画素数は、６画素である。
　図７は、本技術の第１の実施の形態における画素同士の接続関係の一例を示す図である。固体撮像素子２００内には、Ｒ(Red)画素、Ｇ(Green)画素およびＢ(Blue)画素などの複数の画素４００がベイヤー配列などにより二次元格子状に配列される。Ｇ画素は、水平方向においてＲ画素に隣接するＧｒ画素と、Ｂ画素に隣接するＧｂ画素とを含む。なお、画素４００の配列方法は、ベイヤー配列に限定されない。
　垂直方向において隣接する同色の一対の画素（画素４００および４０１など）が互いに接続される。同図において画素間の実線は、画素同士を接続する配線を示す。例えば、座標（０，０）のＲの画素４００と、座標（２，０）のＲの画素４０１とが接続され、座標（０，２）のＲ画素と、座標（２，２）のＲ画素とが接続される。また、座標（０，４）のＲ画素と、座標（２，４）のＲ画素とが接続される。３行以降においても同様に、２画素単位でＲ画素が接続される。Ｇ画素およびＢ画素についても同様に、垂直方向において隣接する２画素が接続される。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。
　接続された２画素は、画素加算モードにおいてアナログの画素加算を行い、非加算モードにおいて、画素加算せずに個々に画素データを生成する。ここで、画素加算モードは、画素加算を行って画像データを生成するモードであり、非加算モードは、画素加算せずに画像データを生成するモードである。
　図８は、本技術の第１の実施の形態におけるクラスタ３００内の回路の接続関係の一例を示す図である。垂直方向において配列されたクラスタ３００、３０１および３０２に着目する。クラスタ３００には、比較部３１０およびデータ記憶部３６０が画素毎に設けられ、さらにリピータ３７１が配置される。クラスタ３０１および３０２についても同様である。垂直方向に配列されたリピータ３７１の集合は、図５の時刻コード転送部３７０に該当する。
　クラスタ３００には、座標（０，０）、（０，１）、（０，２）、（０，３）、（０，４）および（０，５）の６画素に対応する回路が配置される。クラスタ３０１には、座標（１，０）、（１，１）、（１，２）、（１，３）、（１，４）および（１，５）の６画素に対応する回路が配置される。クラスタ３０２には、座標（２，０）、（２，１）、（２，２）、（２，３）、（２，４）および（２，５）の６画素に対応する回路が配置される。
　座標（０，０）に対応する比較部３１０と、座標（２，０）に対応する比較部３１０とは、ベイヤー配列において隣接するＲ画素の回路である。このため、これらの比較部３１０が接続される。同図において、一対の比較部３１０の間の実線は、それらの回路同士を接続する配線を示す。同様に、座標（０，２）に対応する比較部３１０と、座標（２，２）に対応する比較部３１０とが接続される。また、座標（０，４）に対応する比較部３１０と、座標（２，４）に対応する比較部３１０とが接続される。なお、同図において、Ｇ画素に対応する回路と、Ｂ画素に対応する回路との接続関係は、省略されている。
　［画素の構成例］
　図９は、本技術の第１の実施の形態における画素４００の一構成例を示す回路図である。この画素４００は、画素回路２２０、比較部３１０、接続トランジスタ３２４およびデータ記憶部３６０を備える。比較部３１０は、差動入力回路３２０、電圧変換回路３３０および正帰還回路３４０を備える。
　画素回路２２０は、前述したように、光電変換によりアナログの画素信号ＳＩＧを生成する。差動入力回路３２０は、画素回路２２０からの画素信号ＳＩＧと、ＤＡＣ２３４からの参照信号ＲＭＰとの差分を増幅するものである。電圧変換回路３３０は、差動入力回路３２０からの信号の電圧を変換するものである。正帰還回路３４０は、出力の一部を入力に加算するものである。データ記憶部３６０は、前述したように、比較部３１０の比較結果を示す出力信号Ｖｏｕｔが反転したときに時刻コードを画素データとして保持する。
　接続トランジスタ３２４は、制御信号に従って、画素４００内の内部ノードと、その画素４００に隣接する画素４０１内の内部ノードとを接続するものである。内部ノードの位置の詳細については図１０で後述する。
　図１０は、本技術の第１の実施の形態における画素４００の一構成例を示す回路図である。この画素４００は、画素回路２２０、差動入力回路３２０、接続トランジスタ３２４、電圧変換回路３３０、正帰還回路３４０およびデータ記憶部３６０を備える。なお、データ記憶部３６０は、同図において省略されている。
　画素回路２２０は、例えば、リセットトランジスタ２２１、浮遊拡散層２２２、転送トランジスタ２２３、フォトダイオード２２４および排出トランジスタ２２５を備える。リセットトランジスタ２２１、転送トランジスタ２２３、フォトダイオード２２４および排出トランジスタ２２５として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　フォトダイオード２２４は、光電変換により電荷を生成するものである。排出トランジスタ２２５は、ドライバ（Ｖドライバ２３１など）からの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード２２４から電荷を排出するものである。
　転送トランジスタ２２３は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード２２４から浮遊拡散層２２２へ電荷を転送するものである。
　浮遊拡散層２２２は、転送された電荷を蓄積し、電荷量に応じたレベルのアナログの画素信号ＳＩＧを生成するものである。
　リセットトランジスタ２２１は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層２２２を初期化するものである。
　差動入力回路３２０は、Ｐ型トランジスタ３２１、３２２および３２３と、差動トランジスタ２２６および２２７と、電流源トランジスタ２２８とを備える。Ｐ型トランジスタ３２１、３２２および３２３として、例えば、ＭＯＳトランジスタが用いられる。差動トランジスタ２２６、差動トランジスタ２２７および電流源トランジスタ２２８として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。
　また、差動トランジスタ２２６および２２７と、電流源トランジスタ２２８と、画素回路２２０とは、受光チップ２０１に配置される。Ｐ型トランジスタ３２１、３２２および３２３と、その後段の回路（電圧変換回路３３０等）とは、回路チップ２０２に配置される。なお、受光チップ２０１および回路チップ２０２のそれぞれに配置する回路や素子は、同図に例示したものに限定されない。
　差動トランジスタ２２６および２２７のそれぞれのソースは、電流源トランジスタ２２８に共通に接続される。また、差動トランジスタ２２７のゲートは、浮遊拡散層２２２に接続され、差動トランジスタ２２６のゲートは、ＤＡＣ２３４に接続される。
　電流源トランジスタ２２８のゲートには、所定のバイアス電圧Ｖｂが印加され、ソースは接地される。
　Ｐ型トランジスタ３２１、３２２および３２３は、電源電圧ＶＤＤＨの端子に並列に接続される。また、Ｐ型トランジスタ３２１のゲートは、自身のドレインとＰ型トランジスタ３２２のゲートとに接続される。また、Ｐ型トランジスタ３２１のドレインは、差動トランジスタ２２６のドレインに接続され、Ｐ型トランジスタ３２２のドレインは、差動トランジスタ２２７のドレインに接続される。また、Ｐ型トランジスタ３２３のゲートは、Ｐ型トランジスタ３２２のドレインに接続され、Ｐ型トランジスタ３２３のドレインは電圧変換回路３３０に接続される。Ｐ型トランジスタ３２３のゲートと、Ｐ型トランジスタ３２２のドレインとの接続ノードを以下、「内部ノードＣＮ」と称する。
　内部ノードＣＮには、画素回路２２０からの画素信号ＳＩＧと、ＤＡＣ２３４からの参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１が入力される。
　接続トランジスタ３２４は、制御線Ｍ０からの制御信号に従って、画素４００内の内部ノードＣＮと、その画素４００に隣接する画素４０１内の内部ノードＣＮとを接続する。Ｖドライバ２６１等のドライバは、制御線Ｍ０を介して制御信号を供給する。接続トランジスタ３２４としてＰ型トランジスタを用いる場合、画素加算モードにおいてドライバは、ローレベルの制御信号を供給し、非加算モードにおいてハイレベルの制御信号を供給する。
　これにより、画素加算モードにおいて、接続トランジスタ３２４は閉状態に移行し、非加算モードにおいて開状態に移行する。接続トランジスタ３２４が閉状態に移行すると、画素４００および画素４０１のそれぞれの内部ノードＣＮが接続される。この結果、画素４００内の差分信号ＤＩＦ１と、画素４０１内の差分信号ＤＩＦ２とがアナログ加算され、その加算信号に応じた信号が差分信号ＤＩＦｏｕｔとして出力される。なお、接続トランジスタ３２４は、特許請求の範囲に記載の加算回路の一例である。
　電圧変換回路３３０は、Ｎ型トランジスタ３３１を備える。Ｎ型トランジスタ３３１として、例えば、ＭＯＳトランジスタが用いられる。このＮ型トランジスタ３３１は、差動入力回路３２０と正帰還回路３４０との間に挿入され、そのゲートには、電源電圧ＶＤＤＨより低い電源電圧ＶＤＤＬが印加される。
　正帰還回路３４０は、Ｐ型トランジスタ３４１、３４２、３４４および３４５と、Ｎ型トランジスタ３４３、３４６および３４７とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３４１、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３は、電源電圧ＶＤＤＬの端子と接地端子との間において直列に接続される。Ｐ型トランジスタ３４１のゲートには、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ２が入力され、Ｎ型トランジスタ３４３には、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ１が入力される。Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３の接続点には、電圧変換回路３３０からの信号が入力される。
　Ｐ型トランジスタ３４４および３４５は、電源電圧ＶＤＤＬの端子に直列に接続される。また、Ｎ型トランジスタ３４６および３４７は、Ｐ型トランジスタ３４５と接地端子との間において並列に接続される。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４６のゲートは、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３の接続点に接続される。Ｐ型トランジスタ３４５およびＮ型トランジスタ３４６の接続点からは、出力信号Ｖｏｕｔがデータ記憶部３６０へ出力され、正帰還信号ＰＦＢがＰ型トランジスタ３４２のゲートに出力される。また、Ｐ型トランジスタ３４５およびＮ型トランジスタ３４７のゲートには、ドライバからの駆動信号ＴＲＳＴＶＣＯが入力される。
　上述の構成により、比較部３１０は、画素信号ＳＩＧと、参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１を生成して内部ノードＣＮに出力する。そして、比較部３１０は、その内部ノードＣＮの信号に応じた出力信号Ｖｏｕｔをデータ記憶部３６０に出力する。
　図１１は、本技術の第１の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００および４０１に着目する。画素４００および４０１のそれぞれには、画素回路２２０、比較部３１０、接続トランジスタ３２４およびデータ記憶部３６０が配置される。
　画素４００内の接続トランジスタ３２４のゲートは制御線Ｍ０に接続される。一方、画素４０１内の接続トランジスタ３２４のゲートは、電源線ＶＤＤに接続される。これにより、画素４００内の接続トランジスタ３２４は、制御信号に従ってオンオフする一方で、画素４０１内の接続トランジスタ３２４は、常にオフ状態である。
　画素４００内の比較部３１０は、アナログの画素信号ＳＩＧ１と参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１を内部生成する。一方、画素４０１内の比較部３１０は、画素信号ＳＩＧ２と参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ２を内部生成する。
　画素加算モードにおいて画素４００内の接続トランジスタ３２４は、制御信号に従ってオンし、閉状態に移行する。これにより、所定座標が割り当てられた画素４００内の画素信号と参照信号との差分を増幅した差分信号ＤＩＦ１と、その座標に隣接する他の座標に係る差分信号ＤＩＦ２とがアナログ加算される。そして、画素４００および４０１の一方のデータ記憶部３６０は、加算信号に応じた出力信号Ｖｏｕｔが反転したときの時刻コードを画素データとして保持し、他方のデータ記憶部３６０は、動作を停止する。この結果、垂直方向において画素データ数が半分となる。
　また、非加算モードにおいて画素４００内の接続トランジスタ３２４は、制御信号に従ってオフする。これにより、画素４００内のデータ記憶部３６０は、差分信号ＤＩＦ１に応じた出力信号Ｖｏｕｔ１が反転したときの時刻コードを画素データとして保持する。また、画素４０１のデータ記憶部３６０は、差分信号ＤＩＦ２に応じた出力信号Ｖｏｕｔ２が反転したときの時刻コードを画素データとして保持する。
　なお、画素４０１内の接続トランジスタ３２４を常にオフ状態にしているが、この構成に限定されない。画素４０１内の接続トランジスタ３２４のゲートを制御線Ｍ０と別の制御線に接続することもできる。この場合には、画素加算モードにおいて画素４００内の接続トランジスタ３２４と、画素４０１内の接続トランジスタ３２４との一方がオン状態に、他方がオフ状態に制御される。
　画素加算により、画素信号を間引く場合と比較して、画質の低下を抑制することができる。また、差分信号同士をアナログ加算することにより、デジタル加算する場合と比較して、ＡＤ変換の回数が低下するため、消費電力を削減することができる。また、画素毎にＡＤ変換する固体撮像素子２００において画素加算することにより、垂直方向および水平方向に配列された複数の画素を加算対象とすることができる。これに対して、カラムごとにＡＤ変換する固体撮像素子において画素加算する場合には、水平方向に配列された複数の画素を加算対象とすることができるが、垂直方向に配列された複数の画素を加算対象とすることができない。
　図１２は、本技術の第１の実施の形態における画素信号、参照信号および出力信号の変動の一例を示すグラフである。同図におけるａは、非加算モードにおける画素信号および参照信号の変動の一例を示すグラフである。同図におけるａの横軸は時間を示し、縦軸は、画素信号および参照信号の電圧を示す。また、実線は、参照信号ＲＭＰの変動を示し、一点鎖線は、画素４００の画素信号ＳＩＧ１の変動を示す。太い点線は、画素４０１の画素信号ＳＩＧ２の変動を示す。同図におけるｂは、非加算モードにおける比較部３１０の出力信号の変動の一例を示し、同図におけるｃは、画素加算モードにおける出力信号の変動の一例を示す。同図におけるｂおよびｃの横軸は時間を示し、縦軸は、比較部３１０の出力信号Ｖｏｕｔの電圧を示す。また、一点鎖線は、画素４００の出力信号Ｖｏｕｔ１の変動を示す。太い点線は、画素４０１の出力信号Ｖｏｕｔ２の変動を示す。実線は、加算モードの出力信号Ｖｏｕｔの変動を示す。
　同図におけるａに例示するように参照信号ＲＭＰは、スロープ状に変動する。一方、画素４００および４０１が初期化されると、画素４００の画素回路２２０は、リセットレベルの画素信号ＳＩＧ１ｒを出力し、画素４０１の画素回路２２０は、リセットレベルの画素信号ＳＩＧ２ｒを出力する。そして、タイミングＴ０において、画素信号ＳＩＧ１ｒおよびＳＩＧ２ｒが参照信号ＲＭＰより高くなり、画素４００および４０１の比較部３１０は、比較結果を示す出力信号Ｖｏｕｔを反転させる。
　そして、非加算モードにおいて画素４００の画素回路２２０は、露光終了時に信号レベルの画素信号ＳＩＧ１ｓを出力し、画素４０１の画素回路２２０は、信号レベルの画素信号ＳＩＧ２ｓを出力する。これらの信号レベルは互いに異なるものとする。このため、例えば、タイミングＴ１において、画素信号ＳＩＧ１ｓが参照信号ＲＭＰより高くなり、その後のタイミングＴ３において画素信号ＳＩＧ２ｓが参照信号ＲＭＰより高くなる。これにより、同図におけるｂに例示するように画素４００の比較部３１０は、タイミングＴ１において出力信号Ｖｏｕｔ１を反転させ、画素４０１の比較部３１０は、タイミングＴ３において出力信号Ｖｏｕｔ２を反転させる。この結果、画素毎に画素データが生成される。
　一方、同図におけるｃに例示するように画素加算モードにおいて画素４００または画素４０１の比較部３１０は、加算信号に応じた出力信号Ｖｏｕｔを出力する。この出力信号Ｖｏｕｔは、画素４００および４０１のそれぞれの信号をアナログ加算したものであるため、タイミングＴ１とＴ３との間のタイミングＴ２で反転する。この結果、垂直方向において解像度が低下する。
　［固体撮像素子の動作例］
　図１３は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像を撮像するための所定のアプリケーションが実行されたときに開始される。固体撮像素子２００は、現在のモードが画素加算モードであるか否かを判断する（ステップＳ９０１）。
　画素加算モードである場合に（ステップＳ９０１：Ｙｅｓ）、固体撮像素子２００内の接続トランジスタ３２４はオン状態に移行し、隣接する２画素のそれぞれの内部ノードＣＮを接続する（ステップＳ９０２）。これにより、それらの画素の差分信号がアナログ加算される。
　一方、非加算モードである場合に（ステップＳ９０１：Ｎｏ）、固体撮像素子２００内の接続トランジスタ３２４はオフ状態に移行し、隣接する２画素のそれぞれの内部ノードＣＮを切り離す（ステップＳ９０３）。そして、ステップＳ９０２またはＳ９０３の後に固体撮像素子２００内の画素のそれぞれは、ＡＤ変換を行う（ステップＳ９０４）。ステップＳ９０４の後に固体撮像素子２００は、撮像のための動作を終了する。
　なお、複数の画像データを連続して撮像する場合には、垂直同期信号に同期してステップＳ９０１乃至Ｓ９０４が繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、接続トランジスタ３２４が、隣接する２画素のそれぞれの差分信号をアナログ加算するため、画素信号を間引く場合と比較して画像データの画質を向上させることができる。また、デジタル加算する場合と比較してＡＤ変換の回数が少ないため、消費電力を削減することができる。
　［変形例］
　上述の第１の実施の形態では、固体撮像素子２００は、垂直方向において隣接する同色の２画素を画素加算して垂直方向における解像度を低下させていたが、この構成では、水平方向において解像度を低下させることができない。この第１の実施の形態の変形例の固体撮像素子２００は、水平方向において隣接する同色の２画素を画素加算する点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の変形例における画素同士の接続関係の一例を示す図である。この第１の実施の形態の変形例における固体撮像素子２００は、水平方向において隣接する同色の一対の画素（例えば、画素４００および４０１）が接続される点において第１の実施の形態と異なる。同図において画素間の実線は、画素同士を接続する配線を示す。
　例えば、座標（０，０）のＲの画素４００と、座標（０，２）のＲの画素４０１とが接続され、座標（２，０）のＲ画素と、座標（２，２）のＲ画素とが接続される。Ｇ画素およびＢ画素についても同様に、水平方向において隣接する２画素が接続される。接続トランジスタ３２４は、接続された２画素のそれぞれの差分信号をアナログ加算する。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。
　このように、本技術の第１の実施の形態の変形例によれば、接続トランジスタ３２４が、水平方向において隣接する２画素のそれぞれの差分信号をアナログ加算するため、水平方向において画素データ数を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、垂直方向において隣接する２画素を加算して垂直方向において画素データ数を削減していたが、２画素を加算する場合、画素データの半分を削減することしかできない。この第２の実施の形態の固体撮像素子２００は、垂直方向において隣接する３画素を加算する点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態における画素同士の接続関係の一例を示す図である。垂直方向において隣接する同色の３画素（画素４００、４０１および４０２など）が互いに接続される。同図において画素間の実線は、画素同士を接続する配線を示す。例えば、座標（０，０）のＲの画素４００と、座標（２，０）のＲの画素４０１と、座標（４，０）のＲの画素４０２とが接続される。また、座標（０，２）のＲ画素と、座標（２，２）のＲ画素と、座標（４，２）のＲ画素とが接続され、座標（０，４）のＲ画素と、座標（２，４）のＲ画素と、座標（４，４）のＲ画素とが接続される。５行目以降においても同様に３画素単位でＲ画素が接続される。Ｇ画素およびＢ画素についても同様に、垂直方向において隣接する３画素が接続される。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。
　図１６は、本技術の第２の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。垂直方向において配列されたクラスタ３００、３０１、３０２、３０３および３０４に着目する。
　クラスタ３００、３０１および３０２に、配置される回路は、第１の実施の形態と同様である。クラスタ３０３には、座標（３，０）、（３，１）、（３，２）、（３，３）、（３，４）および（３，５）の６画素に対応する回路が配置される。クラスタ３０４には、座標（４，０）、（４，１）、（４，２）、（４，３）、（４，４）および（４，５）の６画素に対応する回路が配置される。
　座標（０，０）に対応する比較部３１０と、座標（２，０）に対応する比較部３１０と、座標（４，０）に対応する比較部３１０とは、ベイヤー配列において隣接するＲ画素の回路である。このため、これらの比較部３１０が接続される。同図において、３つの比較部３１０の間の実線は、それらの回路同士を接続する配線を示す。同様に、座標（０，２）に対応する比較部３１０と、座標（２，２）に対応する比較部３１０と、座標（４，２）に対応する比較部３１０とが接続される。また、座標（０，４）に対応する比較部３１０と、座標（２，４）に対応する比較部３１０と、座標（４，４）に対応する比較部３１０とが接続される。なお、同図において、Ｇ画素に対応する回路と、Ｂ画素に対応する回路との接続関係は、省略されている。
　図１７は、本技術の第２の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００、４０１および４０２に着目する。画素４００、４０１および４０２のそれぞれには接続トランジスタ３２５がさらに配置される。接続トランジスタ３２５として、例えば、Ｐ型のＭＯＳトランジスタが用いられる。これらの接続トランジスタ３２５は、レイアウトに対称性を持たせる観点から、追加されている。
　画素４００内の接続トランジスタ３２４のゲートは電源線ＶＤＤに接続され、接続トランジスタ３２５のゲートは、制御線Ｍ０に接続される。また、画素４０１内の接続トランジスタ３２４および３２５の両方のゲートは、制御線Ｍ０に接続される。画素４０２内の接続トランジスタ３２４のゲートは制御線Ｍ０に接続され、接続トランジスタ３２５のゲートは、電源線ＶＤＤに接続される。これにより、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは、制御信号に従ってオンオフする。一方、画素４００内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５とは、常にオフ状態である。
　画素４００内の比較部３１０は、差分信号ＤＩＦ１を内部生成する。画素４０１内の比較部３１０は、差分信号ＤＩＦ２を内部生成し、画素４０２内の比較部３１０は、差分信号ＤＩＦ３を内部生成する。
　画素加算モードにおいて画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは、制御信号に従ってオンする。これにより、所定座標の画素４００の差分信号ＤＩＦ１と、その座標に隣接する座標の画素４００および４０１の差分信号ＤＩＦ２およびＤＩＦ３とが加算される。そして、画素４００、４０１および４０２のいずれかのデータ記憶部３６０は、加算信号に応じた出力信号Ｖｏｕｔが反転したときの時刻コードを保持し、残りの画素内のデータ記憶部３６０は、動作を停止する。
　また、非加算モードにおいて画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは制御信号に従ってオフする。これにより、画素４００内のデータ記憶部３６０は、差分信号ＤＩＦ１に応じた出力信号Ｖｏｕｔ１が反転したときの時刻コードを保持する。また、画素４０１内のデータ記憶部３６０は、差分信号ＤＩＦ２に応じた出力信号Ｖｏｕｔ２が反転したときの時刻コードを保持し、画素４０２内のデータ記憶部３６０は、差分信号ＤＩＦ３に応じた出力信号Ｖｏｕｔ３が反転したときの時刻コードを保持する。
　なお、画素４００内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５とを常にオフ状態にしているが、この構成に限定されない。これらの接続トランジスタのゲートを制御線Ｍ０と別の制御線に接続してオンオフすることもできる。
　図１８は、本技術の第２の実施の形態における画素４０１内の素子のレイアウトの一例を示す図である。垂直方向において隣接する同色の画素４００、４０１および４０２に着目する。
　画素４００内には、Ｐ型トランジスタ３２１および３２２と、接続トランジスタ３２４および３２５と、Ｐ型トランジスタ３２３と、Ｎ型トランジスタ３３１とを含む各種の素子が配置される。同図において、これら以外の素子（Ｎ型トランジスタ３３１など）は省略されている。画素４０１および４０２についても同様である。
　接続トランジスタ３２４および３２５は、例えば、Ｐ型トランジスタ３２２とＰ型トランジスタ３２３との間に配置される。
　画素４００において、接続トランジスタ３２４のドレインは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。また、接続トランジスタ３２５のソースは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。画素４００内の接続トランジスタ３２５のドレインは、画素４０１内の接続トランジスタ３２４のソースに接続される。同図において、接続トランジスタ３２４および３２５のソースおよびドレインに接続される信号線以外の配線は省略されている。
　画素４０１において、接続トランジスタ３２４のドレインは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。また、接続トランジスタ３２５のソースは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。画素４０１内の接続トランジスタ３２５のドレインは、画素４０２内の接続トランジスタ３２４のソースに接続される。画素４０２以降についても同様である。
　図１９は、本技術の第２の実施の形態における画素内の制御線Ｍ０の配線の一例を示す図である。同図に例示するように制御線Ｍ０は、垂直方向に配線される。画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ０に接続される。
　なお、固体撮像素子２００は、３画素を加算しているが、加算する画素数は３画素に限定されず、４画素以上を加算することもできる。また、固体撮像素子２００は、垂直方向において隣接する同色の複数の画素を加算しているが、水平方向において隣接する同色の複数の画素を加算することもできる。
　このように、本技術の第２の実施の形態によれば、接続トランジスタ３２４および３２５が、垂直方向において隣接する３画素のそれぞれの差分信号をアナログ加算するため、２画素を加算する場合よりも多くの画素データを削減することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、垂直方向において隣接する３画素を加算していたが、加算する画素数を切り替えることができない。この第３の実施の形態の固体撮像素子２００は、加算する画素数を切り替える点において第２の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００、４０１、４０２、４０３、４０４および４０５に着目する。第３の実施の形態の画素４００乃至４０５のそれぞれには第２の実施の形態と同様に接続トランジスタ３２４および３２５が配置される。なお、同図において、画素回路２２０およびデータ記憶部３６０は省略されている。
　画素４００内の接続トランジスタ３２４のゲートは電源線ＶＤＤに接続され、接続トランジスタ３２５のゲートは、制御線Ｍ３に接続される。また、画素４０１内の接続トランジスタ３２４のゲートは、制御線Ｍ３に接続され、接続トランジスタ３２５のゲートは制御線Ｍ２に接続される。画素４０２内の接続トランジスタ３２４のゲートは制御線Ｍ２に接続され、接続トランジスタ３２５のゲートは、制御線Ｍ１に接続される。
　画素４０３内の接続トランジスタ３２４のゲートは制御線Ｍ１に接続され、接続トランジスタ３２５のゲートは、制御線Ｍ２に接続される。また、画素４０４内の接続トランジスタ３２４のゲートは、制御線Ｍ２に接続され、接続トランジスタ３２５のゲートは制御線Ｍ３に接続される。画素４０５内の接続トランジスタ３２４のゲートは制御線Ｍ３に接続され、接続トランジスタ３２５のゲートは、電源線ＶＤＤに接続される。
　上述した接続構成により、画素４００内の接続トランジスタ３２５と、画素４０１乃至４０３内の接続トランジスタ３２４および３２５と、画素４０５内の接続トランジスタ３２４とは、制御信号に従ってオンオフする。一方、画素４００内の接続トランジスタ３２４と、画素４０５内の接続トランジスタ３２５とは、常にオフ状態である。
　また、第３の実施の形態において、画素加算モードは、２画素加算モードと３画素加算モードとを含む。２画素加算モードにおいて、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５と、画素４０３内の接続トランジスタ３２４とがオンする。また、画素４０４内の接続トランジスタ３２５と、画素４０５内の接続トランジスタ３２４も制御信号に従ってオンする。他の接続トランジスタは、オフ状態に制御される。これにより、画素４００および４０１とが画素加算される。また、画素４０２および４０３が画素加算され、画素４０４および４０５が画素加算される。
　一方、３画素加算モードにおいて、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とがオンする。また、画素４０３内の接続トランジスタ３２５と、画素４０４内の接続トランジスタ３２４および３２５と、画素４０５内の接続トランジスタ３２４とがオンする。これにより、画素４００、４０１および４０２が画素加算される。また、画素４０３、４０４および４０５が画素加算される。
　また、非加算モードにおいて全ての接続トランジスタ３２４および３２５はオフ状態に制御される。
　なお、画素４００および４０３は、特許請求の範囲に記載の第１画素の一例であり、画素４０１および４０４は、特許請求の範囲に記載の第２画素の一例である。画素４０２および４０５は、特許請求の範囲に記載の第３画素の一例である。また、画素４００の接続トランジスタ３２５は、特許請求の範囲に記載の第２画素側接続トランジスタの一例である。画素４０１の接続トランジスタ３２４は、特許請求の範囲に記載の第１画素側接続トランジスタの一例であり、画素４０１の接続トランジスタ３２５は、特許請求の範囲に記載の第３画素側接続トランジスタの一例である。画素４０２の接続トランジスタ３２４は、特許請求の範囲に記載の第２画素側接続トランジスタの一例である。
　なお、画素４００内の接続トランジスタ３２４と、画素４０５内の接続トランジスタ３２５とを常にオフ状態にしているが、この構成に限定されない。これらの接続トランジスタのゲートを制御線に接続することもできる。
　図２１は、本技術の第３の実施の形態におけるモードごとの制御の一例を示す図である。２画素加算モードにおいて、Ｖドライバ２６１等のドライバは、制御線Ｍ１およびＭ３を介してローレベルの制御信号を供給し、制御線Ｍ２を介してハイレベルの制御信号を供給する。接続トランジスタ３２４および３２５としてＰ型のＭＯＳトランジスタを用いる場合、この制御により、制御線Ｍ１およびＭ３に接続されたトランジスタがオンし、制御線Ｍ２に接続されたトランジスタがオフする。この結果、画素４００および４０１などの隣接する２画素が加算される。
　また、３画素加算モードにおいて、ドライバは、制御線Ｍ１を介してハイレベルの制御信号を供給し、制御線Ｍ２およびＭ３を介してローレベルの制御信号を供給する。この制御により、制御線Ｍ１に接続されたトランジスタがオフし、制御線Ｍ２およびＭ３に接続されたトランジスタがオンする。この結果、画素４００、４０１および４０３などの隣接する３画素が加算される。
　図２２は、本技術の第３の実施の形態における画素内の制御線Ｍ１、Ｍ２およびＭ３の配線の一例を示す図である。同図に例示するように制御線Ｍ１、Ｍ２およびＭ３は、垂直方向に配線される。画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ３に接続される。画素４０１内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ２に接続される。画素４０２内の接続トランジスタ３２５のゲートが制御線Ｍ１に接続される。同図において画素４０３乃至４０５のレイアウトは、省略されている。また、第３の実施の形態における接続トランジスタ３２４および３２５のソースおよびドレインの接続構成は、図１８に例示した第２の実施の形態と同様である。
　なお、固体撮像素子２００は、２画素加算モードと３画素加算モードとを切り替えているが、この構成に限定されない。制御内容の変更により、３画素加算モードと４画素加算モードとを切り替えるなど、切り替える加算モードの組合せを変えることもできる。また、固体撮像素子２００は、垂直方向において隣接する同色の複数の画素を加算しているが、水平方向において隣接する同色の複数の画素を加算することもできる。
　このように、本技術の第３の実施の形態によれば、接続トランジスタ３２４および３２５は、隣接する２画素の加算と、隣接する３画素の加算とのいずれかを行うため、画素加算後の画素データ数を加算前の１／２と１／３とのいずれかに制御することができる。
　［第４の実施の形態に係る撮像装置（スキャン方式）］
　上述した第１の実施の形態に係る撮像装置２０は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
　図２３は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第４の実施の形態に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。
　図２８に示すように、本開示の撮像装置としての第４の実施の形態に係る撮像装置２０は、画素アレイ部２１、駆動部２２、信号処理部２５、読出し領域選択部２７、及び、信号生成部２８を備える構成となっている。
　画素アレイ部２１は、複数の画素３０を含む。複数の画素３０は、読出し領域選択部２７の選択信号に応答して出力信号を出力する。複数の画素３０のそれぞれの構成は、図７に記載の画素４００と同様である。複数の画素３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素３０は、図２３に示すように、行列状に２次元配置されていてもよい。
　駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号を信号処理部２５に出力させる。尚、駆動部２２及び信号処理部２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２２及び信号処理部２５は無くてもよい。
　読出し領域選択部２７は、画素アレイ部２１に含まれる複数の画素３０のうちの一部を選択する。具体的には、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部２７は、画素アレイ部２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定してもよい。
　信号生成部２８は、読出し領域選択部２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
　信号生成部２８については、例えば、信号生成部２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。
　信号生成部２８からは、出力線１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。
　＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２５は、撮像部１２０３１の設置位置の例を示す図である。
　図２５では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、画素加算時に、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、
　前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、
　前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部と
を各々に設けた複数の画素を具備する固体撮像素子。
（２）前記比較部は、前記差分信号を生成して所定の内部ノードに出力し、
　前記加算回路は、前記複数の画素のうち加算対象の画素のそれぞれの前記内部ノードの接続により前記差分信号をアナログ加算する
前記（１）記載の固体撮像素子。
（３）前記加算対象の画素は、一対の画素であり、
　前記加算回路は、前記一対の画素の一方の前記内部ノードと他方の前記内部ノードとの間の経路を開閉する接続トランジスタを備える
前記（２）記載の固体撮像素子。
（４）前記加算対象の画素は、第１画素、第２画素および第３画素であり、
　前記第２画素の前記加算回路は、
　前記第１画素と前記第２画素の前記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、
　前記第２画素の前記内部ノードと前記第３画素との間の経路を開閉する第３画素側接続トランジスタと
を備える前記（２）記載の固体撮像素子。
（５）２画素を加算する２画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの両方が前記閉状態に移行する
前記（４）記載の固体撮像素子。
（６）前記第１画素および前記第２画素のそれぞれの前記加算回路は、前記第１画素の前記内部ノードと前記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、
　前記２画素加算モードが設定された場合には前記第１画素および前記第２画素の一方の前記第２画素側接続トランジスタが前記開状態に移行するとともに他方の前記第２画素側接続トランジスタが前記閉状態に移行し、前記３画素加算モードが設定された場合には前記第１画素および前記第２画素の両方の前記第２画素側接続トランジスタが前記閉状態に移行する
前記（５）記載の固体撮像素子。
（７）前記複数の画素は、二次元格子状に配列され、
　前記加算回路は、前記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
　前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
　前記加算回路は、前記垂直方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（７）記載の固体撮像素子。
（９）前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
　前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
　前記加算回路は、前記複数の画素のうち前記水平方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（７）記載の固体撮像素子。
（１０）前記比較部の一部は、所定の受光チップに配置され、
　前記比較部の残りと前記加算回路および前記データ記憶部とは、所定の回路チップに配置される
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、
　前記デジタル信号を処理するロジック回路と
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０　画素領域
　２１１　画素ブロック
　２２０　画素回路
　２２１　リセットトランジスタ
　２２２　浮遊拡散層
　２２３　転送トランジスタ
　２２４　フォトダイオード
　２２５　排出トランジスタ
　２２６、２２７　差動トランジスタ
　２２８　電流源トランジスタ
　２３１、２３２、２６１、２６２　Ｖドライバ
　２３３、２６３　Ｈドライバ
　２３４　ＤＡＣ
　２５０　ＡＤ変換回路領域
　２６４　ロジック回路
　３００～３０４　クラスタ
　３１０　比較部
　３２０　差動入力回路
　３２１、３２２、３２３、３４１、３４２、３４４、３４５　Ｐ型トランジスタ
　３２４、３２５　接続トランジスタ
　３３０　電圧変換回路
　３３１、３４３、３４６、３４７　Ｎ型トランジスタ
　３４０　正帰還回路
　３６０　データ記憶部
　３７０　時刻コード転送部
　３７１　リピータ
　４００～４０５　画素
　１２０３１　撮像部

Claims (11)

  1. 　所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、
    　前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、
    　前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部と
    を各々に設けた複数の画素を具備する固体撮像素子。
  2. 　前記比較部は、前記差分信号を生成して所定の内部ノードに出力し、
    　前記加算回路は、前記複数の画素のうち加算対象の画素のそれぞれの前記内部ノードの接続により前記差分信号をアナログ加算する
    請求項１記載の固体撮像素子。
  3. 　前記加算対象の画素は、一対の画素であり、
    　前記加算回路は、前記一対の画素の一方の前記内部ノードと他方の前記内部ノードとの間の経路を開閉する接続トランジスタを備える
    請求項２記載の固体撮像素子。
  4. 　前記加算対象の画素は、第１画素、第２画素および第３画素であり、
    　前記第２画素の前記加算回路は、
    　前記第１画素と前記第２画素の前記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、
    　前記第２画素の前記内部ノードと前記第３画素との間の経路を開閉する第３画素側接続トランジスタと
    を備える請求項２記載の固体撮像素子。
  5. 　２画素を加算する２画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの両方が前記閉状態に移行する
    請求項４記載の固体撮像素子。
  6. 　前記第１画素および前記第２画素のそれぞれの前記加算回路は、前記第１画素の前記内部ノードと前記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、
    　前記２画素加算モードが設定された場合には前記第１画素および前記第２画素の一方の前記第２画素側接続トランジスタが前記開状態に移行するとともに他方の前記第２画素側接続トランジスタが前記閉状態に移行し、前記３画素加算モードが設定された場合には前記第１画素および前記第２画素の両方の前記第２画素側接続トランジスタが前記閉状態に移行する
    請求項５記載の固体撮像素子。
  7. 　前記複数の画素は、二次元格子状に配列され、
    　前記加算回路は、前記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの前記差分信号をアナログ加算する
    請求項１記載の固体撮像素子。
  8. 　前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
    　前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
    　前記加算回路は、前記垂直方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
    請求項７記載の固体撮像素子。
  9. 　前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
    　前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
    　前記加算回路は、前記複数の画素のうち前記水平方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
    請求項７記載の固体撮像素子。
  10. 　前記比較部の一部は、所定の受光チップに配置され、
    　前記比較部の残りと前記加算回路および前記データ記憶部とは、所定の回路チップに配置される
    請求項１記載の固体撮像素子。
  11. 　所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、
    　前記デジタル信号を処理するロジック回路と
    を具備する撮像装置。
PCT/JP2019/044087 2018-12-26 2019-11-11 固体撮像素子および撮像装置 WO2020137198A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/416,401 US11563913B2 (en) 2018-12-26 2019-11-11 Solid-state imaging element and imaging device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018242059A JP2020107932A (ja) 2018-12-26 2018-12-26 固体撮像素子および撮像装置
JP2018-242059 2018-12-26

Publications (1)

Publication Number Publication Date
WO2020137198A1 true WO2020137198A1 (ja) 2020-07-02

Family

ID=71126562

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/044087 WO2020137198A1 (ja) 2018-12-26 2019-11-11 固体撮像素子および撮像装置

Country Status (3)

Country Link
US (1) US11563913B2 (ja)
JP (1) JP2020107932A (ja)
WO (1) WO2020137198A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6398021B1 (ja) * 2018-01-09 2018-09-26 株式会社フローディア 固体撮像装置及びカメラシステム
JP2023001788A (ja) * 2021-06-21 2023-01-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227695A (ja) * 2011-04-19 2012-11-15 Sony Corp 個体撮像デバイス、撮像方法および撮像装置
JP2014187423A (ja) * 2013-03-21 2014-10-02 Canon Inc 撮像素子及びその駆動方法、及び撮像装置
JP2016140109A (ja) * 2016-05-09 2016-08-04 ソニー株式会社 固体撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4403435B2 (ja) * 2007-11-16 2010-01-27 ソニー株式会社 固体撮像装置、駆動制御方法、および撮像装置
EP2940992A4 (en) * 2012-12-25 2016-06-08 Sony Corp SEMICONDUCTOR IMAGE DETECTION ELEMENT, ITS CONTROL METHOD AND ELECTRONIC DEVICE
CN111432146B (zh) 2015-02-23 2022-10-18 索尼公司 成像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227695A (ja) * 2011-04-19 2012-11-15 Sony Corp 個体撮像デバイス、撮像方法および撮像装置
JP2014187423A (ja) * 2013-03-21 2014-10-02 Canon Inc 撮像素子及びその駆動方法、及び撮像装置
JP2016140109A (ja) * 2016-05-09 2016-08-04 ソニー株式会社 固体撮像装置

Also Published As

Publication number Publication date
US11563913B2 (en) 2023-01-24
US20210392288A1 (en) 2021-12-16
JP2020107932A (ja) 2020-07-09

Similar Documents

Publication Publication Date Title
US11832013B2 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
WO2020090460A1 (ja) センサ及び制御方法
US11523079B2 (en) Solid-state imaging element and imaging device
WO2020116185A1 (ja) 固体撮像装置、信号処理チップ、および、電子機器
US11252367B2 (en) Solid-stage image sensor, imaging device, and method of controlling solid-state image sensor
WO2020110537A1 (ja) 固体撮像素子、および、撮像装置
US11394913B2 (en) Solid-state imaging element, electronic device, and method for controlling correction of luminance in the solid-state imaging element
WO2020066245A1 (ja) 固体撮像素子、および、撮像装置
JPWO2019017092A1 (ja) アナログデジタル変換器、固体撮像素子、および、アナログデジタル変換器の制御方法
TW202119805A (zh) 固態攝像元件、攝像裝置及固態攝像元件之控制方法
JP2020156070A (ja) 固体撮像装置、電子機器、および、固体撮像装置の制御方法
WO2020137198A1 (ja) 固体撮像素子および撮像装置
WO2019193801A1 (ja) 固体撮像素子、電子機器および固体撮像素子の制御方法
US11451725B2 (en) Solid-state imaging element, imaging apparatus, and method for controlling solid-state imaging element
WO2020183809A1 (ja) 固体撮像装置、電子機器、および、固体撮像装置の制御方法
WO2022270034A1 (ja) 撮像装置、電子機器、および光検出方法
WO2022181099A1 (ja) 固体撮像素子、および、撮像装置
US11917312B2 (en) Solid-state imaging apparatus
WO2022050035A1 (ja) 固体撮像装置
WO2021124628A1 (ja) 固体撮像素子、および、撮像装置
WO2022064835A1 (ja) 固体撮像素子、および、撮像装置
WO2022064867A1 (ja) 固体撮像素子、および、撮像装置
JP2021158396A (ja) 固体撮像素子及び電子機器
TW202408216A (zh) 光檢測裝置
JP2020092335A (ja) 撮像素子および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19902759

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19902759

Country of ref document: EP

Kind code of ref document: A1