JP2022106021A - 固体撮像素子および撮像装置 - Google Patents

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Abstract

【課題】画素面積を縮小することができる固体撮像素子および撮像装置を提供する。【解決手段】固体撮像素子200は、受光基板201と、回路基板202とを備える。受光基板201は、光電変換素子が設けられる受光回路を複数有する。回路基板202は、受光基板201に接合され、複数の受光回路の光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する。また、回路基板は、第1の素子領域501と、第2の素子領域502とを有する。第1の素子領域501には、第1の電圧で駆動する第1のトランジスタT1が配置される。第2の素子領域502には、第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタT2が配置される。そして、互いに隣接する第1の素子領域501と第2の素子領域502との間に、Full Trench Isoration構造521が配置される。【選択図】図10

Description

本開示は、固体撮像素子および撮像装置に関する。
近年、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている(たとえば、特許文献1参照)。
特表2016-533140号公報
しかしながら、上記の従来技術では、かかる非同期型の固体撮像素子において、画素面積を縮小することが困難であった。
そこで、本開示では、画素面積を縮小することができる固体撮像素子および撮像装置を提案する。
本開示によれば、固体撮像素子が提供される。固体撮像素子は、受光基板と、回路基板とを備える。受光基板は、光電変換素子が設けられる受光回路を複数有する。回路基板は、前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する。また、前記回路基板は、第1の素子領域と、第2の素子領域とを有する。第1の素子領域には、第1の電圧で駆動する第1のトランジスタが配置される。第2の素子領域には、前記第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタが配置される。そして、互いに隣接する前記第1の素子領域と前記第2の素子領域との間に、FTI(Full Trench Isolation)構造が配置される。
本開示の実施形態に係る撮像装置の一構成例を示すブロック図である。 本開示の実施形態に係る固体撮像素子の積層構造を説明するための図である。 本開示の実施形態に係る受光基板の平面構成を説明するための図である。 本開示の実施形態に係る回路基板の平面構成を説明するための図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る有効画素の回路構成を示す図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態に係る固体撮像素子の平面構成を示す図である。 本開示の実施形態に係る固体撮像素子の断面構成を示す図である。 本開示の参考例における固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例1に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例2に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例3に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例4に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例5に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例6に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例7に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例8に係る有効画素の回路構成を示す図である。 アドレスイベント検出部の第2構成例を示すブロック図である。 本開示に係る技術が適用される撮像システムにおける撮像装置として用いられる、第2構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。 本開示の実施形態に係る測距システムの構成の一例を示す概略図である。 回路構成の一例を示すブロック図である。
以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
従来より、垂直同期信号などの同期信号に同期して画像データ(フレーム)を撮像する同期型の固体撮像素子が撮像装置などで用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期(たとえば、1/60秒)ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難である。
そこで、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている。この固体撮像素子では、フォトダイオードと、アドレスイベントを検出するための複数のトランジスタとが画素ごとに配置される。
しかしながら、上記の従来技術では、画素ごとに配置されるアドレスイベント検出回路の面積を縮小することが困難であることから、かかるアドレスイベント検出回路と平面視で同じ位置に配置される画素の面積を縮小することが困難であった。
これは、アドレスイベント検出回路内で高い電圧で駆動するトランジスタが配置される領域と、低い電圧で駆動するトランジスタが配置される領域との間を電気的に分離する分離領域の面積を縮小することが困難であるためである。
そこで、上述の問題点を克服し、画素面積を縮小することができる技術の実現が期待されている。
[撮像装置の構成]
最初に、実施形態に係る撮像装置100の構成について、図1を参照しながら説明する。図1は、本開示の実施形態に係る撮像装置100の一構成例を示すブロック図である。
実施形態に係る撮像装置100は、レンズ110と、固体撮像素子200と、記録部120と、制御部130とを備える。この撮像装置100としては、ウェアラブルデバイスに搭載されるカメラや、車載カメラなどが想定される。
レンズ110は、被写体からの入射光を取り込んで固体撮像素子200の撮像面上に結像させる。
固体撮像素子200は、EVS(Event-based Vision Sensor)とも呼称され、複数の画素のそれぞれについて、輝度の変化量の絶対値がしきい値を超えた旨をアドレスイベントとして検出する。このアドレスイベントは、たとえば、輝度の上昇量が上限しきい値を超えた旨を示すオンイベントと、輝度の低下量が上限しきい値未満の下限しきい値を下回った旨を示すオフイベントとを含む。
そして、固体撮像素子200は、アドレスイベントの検出結果を示す検出信号を画素ごとに生成する。それぞれの検出信号は、オンイベントの有無を示すオンイベント検出信号VCH(図6参照)と、オフイベントの有無を示すオフイベント検出信号VCL(図6参照)とを含む。
固体撮像素子200は、検出信号からなる画像データに対し、画像認識処理などの所定の信号処理を実行し、その処理後のデータを記録部120に信号線209を介して出力する。
記録部120は、固体撮像素子200からのデータを記録する。制御部130は、固体撮像素子200を制御して、かかる固体撮像素子200に画像データを撮像させる。
[固体撮像素子の構成]
つづいて、実施形態に係る固体撮像素子200の構成について、図2~図9を参照しながら説明する。図2は、本開示の実施形態に係る固体撮像素子200の積層構造を説明するための図である。
実施形態に係る固体撮像素子200は、回路基板202と、かかる回路基板202に積層される受光基板201とを備える。受光基板201および回路基板202は、ビアやCu-Cu接合、バンプなどの接続部を介して電気的に接続される。
図3は、本開示の実施形態に係る受光基板201の平面構成を説明するための図である。図3に示すように、受光基板201は、受光部210と、ビア配置部221と、ビア配置部222とを有する。
受光部210には、複数の受光回路211が二次元格子状に配列される。かかる受光回路211は、入射光を光電変換して光電流を生成し、その光電流を電流電圧変換して電圧信号を出力するものである。これらの受光回路211のそれぞれには、行アドレスおよび列アドレスからなる画素アドレスが割り当てられる。
ビア配置部221およびビア配置部222には、回路基板202(図4参照)と接続されるビアが配置される。
図4は、本開示の実施形態に係る回路基板202の平面構成を説明するための図である。図4に示すように、回路基板202は、アドレスイベント検出部230と、信号処理回路240と、行駆動回路251と、列駆動回路252と、ビア配置部261と、ビア配置部262とを有する。
アドレスイベント検出部230には、複数のアドレスイベント検出回路231が二次元格子状に配列される。アドレスイベント検出回路231は、受光回路211からの電圧信号を量子化し、かかる量子化された電圧信号を検出信号として出力する。
アドレスイベント検出回路231のそれぞれには画素アドレスが割り当てられ、同一アドレスの受光回路211と電気的に接続される。また、実施形態において、同一アドレスの受光回路211およびアドレスイベント検出回路231は、平面視で同じ位置に配置される。
信号処理回路240は、アドレスイベント検出部230からの検出信号に対して所定の信号処理を実行する。たとえば、信号処理回路240は、かかる検出信号を画素信号として二次元格子状に配列し、画素ごとに2ビットの情報を有する画像データを取得する。そして、信号処理回路240は、取得された画像データに対して画像認識処理などの信号処理を実行する。
行駆動回路251は、行アドレスを選択し、選択された行アドレスに対応する検出信号をアドレスイベント検出部230に出力させる。列駆動回路252は、列アドレスを選択し、選択された列アドレスに対応する検出信号をアドレスイベント検出部230に出力させる。ビア配置部261およびビア配置部262には、受光基板201(図3参照)と接続されるビアが配置される。
図5は、本開示の実施形態に係る有効画素310の構成を説明するための図である。図5に示すように、有効画素310のそれぞれは、同一の画素アドレスが割り当てられた受光基板201内の受光回路211と、回路基板202内のアドレスイベント検出回路231とから構成される。
前述したように、受光基板201および回路基板202には、複数の受光回路211と、複数のアドレスイベント検出回路231とが二次元格子状に配列されている。また、同一アドレスの受光回路211およびアドレスイベント検出回路231は、平面視で同じ位置に配置される。
すなわち、実施形態に係る固体撮像素子200では、1組の受光回路211およびアドレスイベント検出回路231で構成される有効画素310が、二次元格子状に配列される。そして、1組の受光回路211とアドレスイベント検出回路231との間が、接合部203においてビアやCu-Cu接合、バンプなどの接続部を介して電気的に接続される。
図6は、本開示の実施形態に係る有効画素310の回路構成を示す図である。図6に示すように、有効画素310は、フォトダイオード311と、電流電圧変換回路320と、バッファ330と、減算器340と、量子化器350と、転送回路360とを備える。フォトダイオード311は、光電変換素子の一例である。
本開示の実施形態では、かかる有効画素310の各部のうち、フォトダイオード311と、電流電圧変換回路320のN型トランジスタ321、322とが受光回路211に含まれる。また、有効画素310の各部のうち、バッファ330と、減算器340と、量子化器350と、転送回路360とがアドレスイベント検出回路231に含まれる。
すなわち、本開示の実施形態では、有効画素310が、フォトダイオード311と、電流電圧変換回路320と、アドレスイベント検出回路231とを有する。
フォトダイオード311は、入射光を光電変換して光電流を生成する。そして、フォトダイオード311は、生成した光電流を電流電圧変換回路320に供給する。
電流電圧変換回路320は、フォトダイオード311からの光電流を、その対数の電圧信号に変換する。そして、電流電圧変換回路320は、変換した電圧信号をバッファ330に供給する。
バッファ330は、電流電圧変換回路320から送られる電圧信号を補正して、この補正された信号を減算器340に出力する。実施形態に係る有効画素310では、かかるバッファ330によって後段を駆動する駆動力を向上させることができるとともに、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。
減算器340は、バッファ330から送られる補正信号の変化量を減算処理によって求める。そして、減算器340は、求めた変化量を微分信号として量子化器350に供給する。
量子化器350は、微分信号と所定のしきい値との比較により、アナログの微分信号をデジタルの検出信号に変換(すなわち、量子化)する。実施形態に係る量子化器350は、微分信号と上限しきい値および下限しきい値のそれぞれとを比較し、それらの比較結果を2ビットの検出信号として転送回路360に供給する。
転送回路360は、列駆動回路252からの列駆動信号に従って、検出信号を信号処理回路240に転送する。
各部の具体的な回路構成について以下に説明する。電流電圧変換回路320は、N型トランジスタ321と、N型トランジスタ322と、P型トランジスタ323とを有する。N型トランジスタ321、N型トランジスタ322およびP型トランジスタ323には、たとえば、MOS(Metal-Oxide-Semiconductor)トランジスタが用いられる。
N型トランジスタ321のソースはフォトダイオード311のカソードに接続され、ドレインは第1の電圧VDD1の端子に接続される。フォトダイオード311のアノードは、接地電位の端子に接続される。P型トランジスタ323およびN型トランジスタ322は、第1の電圧VDD1の端子と接地電位の端子との間で、この順に直列に接続される。
このように、本開示では、フォトダイオード311と、電流電圧変換回路320に含まれる各トランジスタとは、第1の電圧VDD1で駆動する。かかる第1の電圧VDD1は、たとえば、2.2(V)~2.8(V)である。
P型トランジスタ323とN型トランジスタ322との接続点は、N型トランジスタ321のゲートとバッファ330の入力端子とに接続される。N型トランジスタ321とフォトダイオード311との接続点は、N型トランジスタ322のゲートに接続される。P型トランジスタ323のゲートには、所定のバイアス電圧Vblogが印加される。
そして、N型トランジスタ321は、フォトダイオード311で生成された光電流をゲートとソースとの間の電圧に変換し、N型トランジスタ322は、かかる光電流に応じた電位のゲートと接地電位のソースとの間の電圧を増幅してドレインから出力する。
また、P型トランジスタ323は、バイアス電圧Vblogに基づく定電流をN型トランジスタ322に供給する。このような構成によって、電流電圧変換回路320は、フォトダイオード311からの光電流を電圧信号に変換する。
なお、実施形態に係る固体撮像素子200では、フォトダイオード311と、N型トランジスタ321と、N型トランジスタ322とが受光基板201に配置され、P型トランジスタ323以降の回路が回路基板202に配置される。
図7は、本開示の実施形態に係る有効画素310の構成を説明するための図である。図7に示すように、受光基板201のPウェル領域には、フォトダイオード311が埋め込まれ、N型トランジスタ321のバックゲートおよびN型トランジスタ322のバックゲートが形成される。
N型トランジスタ321のドレインには第1の電圧VDD1が供給され、Pウェル領域(すなわち、フォトダイオード311のアノード)の電位およびN型トランジスタ322のソースの電位は、接地電位である。また、隣接する有効画素310のそれぞれのPウェル領域は、一点鎖線の部分に形成される画素分離部410(図8参照)で分離されている。
図6の説明に戻る。バッファ330は、P型トランジスタ331とP型トランジスタ332とを有する。P型トランジスタ331およびP型トランジスタ332には、たとえば、MOSトランジスタが用いられる。
P型トランジスタ331およびP型トランジスタ332は、第1の電圧VDD1の端子と接地電位の端子との間で、この順に直列に接続される。P型トランジスタ331のゲートには所定のバイアス電圧Vbsfが印加される。P型トランジスタ332のゲートは、電流電圧変換回路320の出力端子に接続される。
このような構成によって、バッファ330は、補正された電圧信号をP型トランジスタ331とP型トランジスタ332との接続点から減算器340に出力する。また、本開示では、バッファ330に含まれる各トランジスタが第1の電圧VDD1で駆動する。
減算器340は、コンデンサ341と、P型トランジスタ342と、コンデンサ343と、P型トランジスタ344と、N型トランジスタ345とを有する。P型トランジスタ342、P型トランジスタ344およびN型トランジスタ345には、たとえば、MOSトランジスタが用いられる。
P型トランジスタ344およびN型トランジスタ345は、第2の電圧VDD2の端子と基準電位の端子との間で、この順に直列に接続される。N型トランジスタ345のゲートには所定のバイアス電圧Vbaが印加される。
P型トランジスタ344およびN型トランジスタ345は、P型トランジスタ344のゲートを入力端子、P型トランジスタ344とN型トランジスタ345との接続点を出力端子とした場合に、入力信号を反転して出力するインバータとして機能する。
コンデンサ341の一端はバッファ330の出力端子に接続され、他端はインバータの入力端子(すなわち、P型トランジスタ344のゲート)に接続される。コンデンサ343の一端はインバータの入力端子に接続され、他端はインバータの出力端子(すなわち、P型トランジスタ344とN型トランジスタ345との接続点)に接続される。
P型トランジスタ342は、コンデンサ343の両端を接続する経路を、行駆動回路251から出力される行駆動信号に従って開閉する。
P型トランジスタ342をオンした際には、コンデンサ341のバッファ330側に電圧信号Vinitが入力され、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。
この際、コンデンサ341に蓄積されている電荷Qinitは、コンデンサ341の容量をC1とすると、以下の式(1)により表される。一方、コンデンサ343の両端は、短絡されているため、その蓄積電荷はゼロとなる。
init=C1×Vinit ・・(1)
次に、P型トランジスタ342がオフされて、コンデンサ341のバッファ330側の電圧が変化してVafterになった場合を考えると、コンデンサ341に蓄積される電荷Qafterは、以下の式(2)により表される。
after=C1×Vafter ・・(2)
一方、コンデンサ343に蓄積される電荷Q2は、コンデンサ343の容量をC2、出力電圧をVoutとすると、以下の式(3)により表される。
Q2=-C2×Vout ・・(3)
この際、コンデンサ341およびコンデンサ343の総電荷量は変化しないため、以下の式(4)が成立する。
init=Qafter+Q2 ・・(4)
そして、上記の式(4)に式(1)~(3)を代入して変形すると、以下の式(5)が得られる。
out=-(C1/C2)×(Vafter-Vinit) ・・(5)
上記の式(5)は、電圧信号の減算動作を表し、減算結果の利得はC1/C2となる。通常、利得を最大化することが望まれるため、容量C1を大きく、容量C2を小さく設計することが好ましい。一方で、容量C2が小さすぎると、kTCノイズが増大し、ノイズ特性が悪化するおそれがあるため、容量C2の容量削減は、ノイズを許容することができる範囲に制限される。
また、有効画素310ごとに減算器340が搭載されるため、容量C1や容量C2には、面積上の制約がある。これらを考慮して、たとえば、容量C1は、20~200フェムトファラッド(fF)の値に設定され、容量C2は、1~20フェムトファラッド(fF)の値に設定される。
本開示では、減算器340に含まれる各トランジスタが第2の電圧VDD2で駆動する。かかる第2の電圧VDD2は、第1の電圧VDD1よりも低い電圧であり、たとえば、0.85(V)である。なお、以降の説明では、第1の電圧VDD1および第2の電圧VDD2を総称して「電源電圧VDD」とも呼称する。
量子化器350は、P型トランジスタ351と、N型トランジスタ352と、P型トランジスタ353と、N型トランジスタ354とを有する。P型トランジスタ351、N型トランジスタ352、P型トランジスタ353およびN型トランジスタ354には、たとえば、MOSトランジスタが用いられる。
P型トランジスタ351およびN型トランジスタ352は、第2の電圧VDD2の端子と接地電位の端子との間で、この順に直列に接続される。P型トランジスタ353およびN型トランジスタ354は、第2の電圧VDD2の端子と基準電位の端子との間で、この順に直列に接続される。
また、P型トランジスタ351のゲートおよびP型トランジスタ353のゲートは、減算器340の出力端子に接続される。N型トランジスタ352のゲートには上限しきい値を示すバイアス電圧Vbonが印加され、N型トランジスタ354のゲートには下限しきい値を示すバイアス電圧Vboffが印加される。
P型トランジスタ351およびN型トランジスタ352の接続点は、転送回路360に接続される。量子化器350では、かかる接続点の電圧が、オンイベント検出信号VCHとして転送回路360に出力される。
P型トランジスタ353およびN型トランジスタ354の接続点は、転送回路360に接続される。量子化器350では、かかる接続点の電圧が、オフイベント検出信号VCLとして出力される。
このような構成により、量子化器350は、微分信号が上限しきい値を超えた場合にハイレベルのオンイベント検出信号VCHを出力し、微分信号が下限しきい値を下回った場合にローレベルのオフイベント検出信号VCLを出力する。すなわち、実施形態に係る固体撮像素子200は、オンイベントおよびオフイベントの両方の有無を同時に検出することができる。
本開示では、量子化器350に含まれる各トランジスタが第2の電圧VDD2で駆動する。
図8は、本開示の実施形態に係る固体撮像素子200の断面構成を示す図であり、おもに固体撮像素子200の周辺部の断面構造について示している。図8に示すように、固体撮像素子200は、有効画素領域R1と、ダミー画素領域R2と、電源供給領域R3と、パッド領域R4とを有する。
有効画素領域R1は、積層された受光部210およびアドレスイベント検出部230が設けられる領域である。有効画素領域R1には、複数の有効画素310が二次元格子状に配列されている。
図9に示すように、ダミー画素領域R2は、有効画素領域R1の四方を囲むように設けられる領域である。図9は、本開示の実施形態に係る固体撮像素子200の平面構成を示す図である。
また、図8に示すように、ダミー画素領域R2には、複数のダミー画素310Aが並んで配列されている。かかるダミー画素310Aは、有効画素310と基本的な構成は同じである一方で、外部には信号を出力しない画素である。
実施形態に係る固体撮像素子200では、有効画素領域R1の四方を囲むようにダミー画素領域R2を形成することにより、有効画素領域R1の中央から縁部までのプロセスの規則性を確保することができる。したがって、実施形態によれば、固体撮像素子200の製造歩留まりを向上させることができる。
図9に示すように、電源供給領域R3は、ダミー画素領域R2の四方を囲むように設けられる領域である。電源供給領域R3は、外部から接地電位が印加される接地配線421と、外部から電源電圧VDDが印加される電源配線422と、外部から基板電圧VSUBが印加される電源配線423とを有する。接地配線421および電源配線422、423は、たとえば、ダミー画素領域R2の周囲にリング状に形成される。
接地配線421は、複数の有効画素310などに接地電位を供給する。電源配線422は、複数の有効画素310などに電源電圧VDDを供給する。電源配線423は、固体撮像素子200の有効画素領域R1およびダミー画素領域R2以外の部位に、電源電圧VDDと同電位の基板電圧VSUBを供給する。
実施形態に係る固体撮像素子200では、電源配線422とは別に電源配線423を設けることにより、有効画素310が動作する際などに電源電圧VDDが変動する場合でも、安定した基板電圧VSUBを固体撮像素子200の周辺部に供給することができる。したがって、実施形態によれば、固体撮像素子200を安定して動作させることができる。
図8の説明に戻る。パッド領域R4は、電源供給領域R3の周囲に設けられる領域であり、コンタクトホール424と、ボンディングパッド425とを有する。コンタクトホール424は、受光基板201の光入射側の面から回路基板202の途中まで、受光基板201および回路基板202の厚み方向に沿って形成される。
ボンディングパッド425は、コンタクトホール424の底部に設けられる。実施形態では、コンタクトホール424を介してボンディングパッド425にボンディングワイヤなどが接合されることにより、記録部120(図1参照)または制御部130(図1参照)と固体撮像素子200の各部とが電気的に接続される。
有効画素領域R1に配置される有効画素310の構成について、図8を参照しながらさらに説明する。固体撮像素子200は、受光基板201と回路基板202とが積層して構成され、かかる受光基板201と回路基板202との界面には接合部203が設けられる。
受光基板201は、半導体層201aと、絶縁層201bとを有する。半導体層201aは、シリコンなどの半導体材料で構成される。かかる半導体層201aには、有効画素310やダミー画素310Aごとに、フォトダイオード311(図7参照)やN型トランジスタ321(図7参照)、N型トランジスタ322(図7参照)などが形成される。
また、半導体層201aには、隣接する有効画素310やダミー画素310A同士の間を区切るように、画素分離部410が形成される。画素分離部410は、隣接する有効画素310やダミー画素310A同士の間を電気的および光学的に分離する。
画素分離部410は、たとえば、有効画素310やダミー画素310Aを個別に囲むとともに、半導体層201aを貫通するように形成される。
半導体層201aにおける光入射側の面には、平坦化膜411が形成され、かかる平坦化膜411における光入射側の面には、オンチップレンズ412が形成される。平坦化膜411は、オンチップレンズ412を搭載する面を平坦化する。
オンチップレンズ412は、たとえば、有効画素310やダミー画素310Aに個別に設けられ、入射光を集光して有効画素310やダミー画素310Aに導く。
絶縁層201bは、酸化シリコン(SiO)や窒化シリコン(SiN)、酸窒化シリコン(SiON)などの絶縁材料で構成され、半導体層201aにおける光入射側とは反対側の面に設けられる。
また、絶縁層201bには、配線層やビアなどで構成される配線部401が形成される。かかる配線部401は、半導体層201aに設けられるフォトダイオード311やN型トランジスタ321、N型トランジスタ322と、図6に示した配線構成で電気的に接続される。
配線部401は、ビア402を介してパッド403と電気的に接続される。パッド403は、受光基板201における光入射側の面とは反対側の面(すなわち、回路基板202との界面)に露出して設けられ、銅または銅合金で構成される。
回路基板202は、受光基板201との界面側に、絶縁層202aを有する。絶縁層202aは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。
また、絶縁層202aは、パッド404を有する。パッド404は、回路基板202における光入射側の面(すなわち、受光基板201との界面)に露出して設けられ、銅または銅合金で構成される。
パッド404は、ビア405を介して配線部406と電気的に接続される。配線部406は、配線層やビアなどで構成され、P型トランジスタ332(図6参照)のゲートおよびP型トランジスタ323(図6参照)のソースに電気的に接続される。そして、実施形態では、パッド403とパッド404とがCu-Cu接合で直接接合される。
[回路基板の構成]
つづいて、実施形態に係る回路基板202の詳細な構成について、図10および図11を参照しながら説明する。図10は、本開示の実施形態に係る固体撮像素子200の断面構成を示す図である。
図10に示すように、固体撮像素子200は、受光基板201と回路基板202とが積層して構成され、かかる受光基板201と回路基板202との界面には接合部203が設けられる。
また、受光基板201は、半導体層201aと、絶縁層201bとを有する。半導体層201aは、シリコンなどの半導体材料で構成される。かかる半導体層201aには、有効画素310ごとに、フォトダイオード311(図7参照)やN型トランジスタ321(図7参照)、N型トランジスタ322(図7参照)などが形成される。
絶縁層201bは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成され、半導体層201aにおける光Lの入射側とは反対側の面に設けられる。かかる絶縁層201bの内部には、配線部401、ビア402およびパッド403などが形成される。
回路基板202は、絶縁層202aと、半導体層202bと、絶縁層202cとを有し、光入射側からこの順に積層される。
絶縁層202aは、回路基板202における受光基板201との界面側に配置される。絶縁層202aは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。また、絶縁層202aの内部には、パッド404、ビア405および配線部406などが形成される。
半導体層202bは、シリコンなどの半導体材料で構成される。かかる半導体層202bには、Nウェル領域511、Pウェル領域512およびNウェル領域513などが設けられる。
Nウェル領域511は第1のウェル領域の一例であり、Pウェル領域512は第2のウェル領域の一例であり、Nウェル領域513は第3のウェル領域の一例である。
Nウェル領域511には、回路基板202に設けられ、第1の電圧VDD1(図6参照)で駆動する各種のトランジスタが配置される。かかるNウェル領域511には、たとえば、P型トランジスタ323(図6参照)、P型トランジスタ331(図6参照)およびP型トランジスタ332(図6参照)などが配置される。
そして本開示では、半導体層202bにおいて、第1の電圧VDD1で駆動する各種のトランジスタが配置される領域(たとえば、Nウェル領域511)を、第1の素子領域501と規定する。また本開示では、かかる第1の素子領域501に配置される各種のトランジスタを、第1のトランジスタT1と総称する。
Pウェル領域512には、回路基板202に設けられ、第2の電圧VDD2(図6参照)で駆動する各種のN型トランジスタが配置される。かかるPウェル領域512には、たとえば、N型トランジスタ345(図6参照)、N型トランジスタ352(図6参照)、N型トランジスタ354(図6参照)などが配置される。
Nウェル領域513には、回路基板202に設けられ、第2の電圧VDD2で駆動する各種のP型トランジスタが配置される。かかるNウェル領域513には、たとえば、P型トランジスタ342(図6参照)、P型トランジスタ344(図6参照)、P型トランジスタ351(図6参照)、P型トランジスタ353(図6参照)などが配置される。
そして本開示では、半導体層202bにおいて、第2の電圧VDD2で駆動する各種のトランジスタが配置される領域(たとえば、Pウェル領域512およびNウェル領域513)を、第2の素子領域502と規定する。また本開示では、かかる第2の素子領域502に配置される各種のトランジスタを、第2のトランジスタT2と総称する。
ここで、実施形態では、互いに隣接する第1の素子領域501と第2の素子領域502との間に、FTI(Full Trench Isolation)構造521が配置される。
なお、本開示において、「FTI構造」とは、半導体層202bの光入射側の面から光入射側とは反対側の面まで達するようにトレンチが形成され、かかるトレンチに絶縁材料(たとえば、酸化シリコンなど)が埋め込まれて構成される構造のことである。
そして、実施形態では、FTI構造521が、第1の素子領域501の周囲を囲むように配置されるとともに、回路基板202の表面に対して略垂直に延びるように(すなわち、光Lの入射方向に沿って延びるように)配置される。
ここで、第1の素子領域501と第2の素子領域502との間にFTI構造521を配置することによる効果について、図11も参照しながら説明する。図11は、本開示の参考例における固体撮像素子1200の断面構成を示す図である。
図11に示す参考例では、第1の電圧VDD1が印加される第1の素子領域501と、第2の電圧VDD2が印加される第2の素子領域502との間に、STI(Shallow Trench Isolation)構造1521が配置される。
なお本開示において、「STI構造」とは、半導体層202bの光入射側の面から延びる一方で、光入射側とは反対側の面まで達しないようにトレンチが形成され、かかるトレンチに絶縁材料(例えば、酸化シリコン等)が埋め込まれて構成される構造のことである。
この参考例において、第1の素子領域501と第2の素子領域502との間に配置されるSTI構造1521だけでは、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を十分に電気的に分離することができない。
そのため、参考例では、図11に示すように、Pウェル領域512のうち、Nウェル領域511と直接隣り合うPウェル領域512Aの幅を大きくすることにより、Nウェル領域511とNウェル領域513との間の電気的な分離を確保する手法がとられる。
すなわち、参考例では、Pウェル領域512Aの面積を大きくせざるを得なくなることから、かかるPウェル領域512Aが含まれるアドレスイベント検出回路231(図5参照)の面積を縮小することが困難である。
そして、上述したように、有効画素310にはそれぞれ個別にアドレスイベント検出回路231が設けられることから、アドレスイベント検出回路231の面積を縮小することが困難である参考例では、有効画素310の面積を縮小することが困難であった。
一方で、図10に示す実施形態では、第1の素子領域501と第2の素子領域502との間にFTI構造521が配置される。そして、実施形態では、かかるFTI構造521だけで、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間をおおよそ電気的に分離することができる。
そのため、実施形態では、図10に示すように、Pウェル領域512のうち、Nウェル領域511と直接隣り合うPウェル領域512Aの幅を小さくすることができる。
すなわち、実施形態では、Pウェル領域512Aの面積を小さくすることができることから、かかるPウェル領域512Aが含まれるアドレスイベント検出回路231(図5参照)の面積を縮小することができる。
したがって、実施形態によれば、有効画素310の面積を縮小することができる。
また、実施形態では、第2の素子領域502において、互いに隣接するPウェル領域512とNウェル領域513との間にSTI構造522が配置されるとよい。これにより、第2の素子領域502の内部での電気的な分離特性を改善することができる。
したがって、実施形態によれば、外乱などに起因するノイズによって、アドレスイベント検出回路231の信号品質が悪化することを抑制することができる。
図10に示すその他の部位の説明を続ける。絶縁層202cは、半導体層202bにおける光入射側とは反対側の面と接するように配置される。絶縁層202cは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。
実施形態では、かかる絶縁層202cが、第1の素子領域501および第2の素子領域502を覆うように配置され、FTI構造521における光入射側とは反対側の端部が、この絶縁層202cに接するように配置される。
これにより、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、実施形態によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
実施形態では、たとえば、SOI(Silicon on Insulator)基板を用いて回路基板202を形成することにより、絶縁層202cが配置された回路基板202を形成することができる。
また、実施形態において、受光基板201と回路基板202とは、配線同士が直接接合されているとよい。すなわち、実施形態では、パッド403とパッド404とがCu-Cu接合で直接接合されることによって、受光基板201の配線部401と回路基板202の配線部406との間が電気的に接続されるとよい。
これにより、ビア配置部221、222、261、262(図3、4参照)で接続する必要がある配線の数を削減することができることから、ビア配置部221、222、261、262の面積を縮小することができる。
したがって、実施形態によれば、ビア配置部221、222、261、262が縮小された領域に追加の有効画素310を配置可能となることから、固体撮像素子200の解像度を向上させることができる。
[変形例1、2]
つづいて、実施形態の各種変形例について、図12~図18を参照しながら説明する。図12は、本開示の実施形態の変形例1に係る固体撮像素子200の断面構成を示す図であり、図13は、本開示の実施形態の変形例2に係る固体撮像素子200の断面構成を示す図である。
図12に示すように、絶縁層202cは、第1の素子領域501だけを覆うように配置されていてもよい。そしてこの場合、かかる絶縁層202cに対して、FTI構造521における光入射側とは反対側の端部の一部が接しているとよい。
これによっても、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、変形例1によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
また、絶縁層202cは、第1の素子領域501だけを覆うように配置される場合に限られず、図13に示すように、第2の素子領域502だけを覆うように配置されていてもよい。そしてこの場合にも、かかる絶縁層202cに対して、FTI構造521における光入射側とは反対側の端部の一部が接しているとよい。
これによっても、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、変形例2によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
なお、図12の例では、絶縁層202cが第1の素子領域501だけを覆うように配置された例について示したが、絶縁層202cが第1の素子領域501の全体と第2の素子領域502の一部とを覆っていてもよい。
また、図13の例では、絶縁層202cが第2の素子領域502だけを覆うように配置された例について示したが、絶縁層202cが第2の素子領域502の全体と第1の素子領域501の一部とを覆っていてもよい。
[変形例3]
図14は、本開示の実施形態の変形例3に係る固体撮像素子200の断面構成を示す図である。かかる変形例3では、回路基板202における一部の構成が実施形態と異なる。
具体的には、変形例3では、回路基板202が、絶縁層202aと、半導体層202bと、ウェル層202dと、半導体層202eとを有し、光入射側からこの順に積層される。
ウェル層202dは、シリコンなどの半導体材料で構成され、Nウェル領域511とは異なる導電型(図ではP型)のウェル層である。半導体層202eは、シリコンなどの半導体材料で構成され、ウェル層202dとは異なる導電型(図ではN型)の半導体層である。
変形例3では、Nウェル領域511とは異なる導電型のウェル層202dが、第1の素子領域501および第2の素子領域502を覆うように配置され、FTI構造521における光入射側とは反対側の端部が、このウェル層202dに接するように配置される。
これにより、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、変形例3によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
また、変形例3では、絶縁層202cではなくウェル層202dを用いて第1の素子領域501と第2の素子領域502との間の分離構造を形成することができることから、比較的高価なSOI基板を用いることなく回路基板202を製造することができる。
したがって、変形例3によれば、固体撮像素子200の製造コストを低減することができる。
[変形例4、5]
図15は、本開示の実施形態の変形例4に係る固体撮像素子200の断面構成を示す図であり、図16は、本開示の実施形態の変形例5に係る固体撮像素子200の断面構成を示す図である。
図15に示すように、ウェル層202dは、第1の素子領域501だけを覆うように配置されていてもよい。そしてこの場合、かかるウェル層202dに対して、FTI構造521における光入射側とは反対側の端部の一部が接しているとよい。
これによっても、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、変形例4によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
また、ウェル層202dは、第1の素子領域501だけを覆うように配置される場合に限られず、図16に示すように、第2の素子領域502だけを覆うように配置されていてもよい。そしてこの場合にも、かかるウェル層202dに対して、FTI構造521における光入射側とは反対側の端部の一部が接しているとよい。
これによっても、第1の素子領域501のNウェル領域511と第2の素子領域502のNウェル領域513との間を良好に電気的に分離することができる。
したがって、変形例5によれば、Pウェル領域512Aの幅をさらに小さくすることができることから、有効画素310の面積をさらに縮小することができる。
なお、図15の例では、ウェル層202dが第1の素子領域501だけを覆うように配置された例について示したが、ウェル層202dが第1の素子領域501の全体と第2の素子領域502の一部とを覆っていてもよい。
また、図16の例では、ウェル層202dが第2の素子領域502だけを覆うように配置された例について示したが、ウェル層202dが第2の素子領域502の全体と第1の素子領域501の一部とを覆っていてもよい。
[変形例6]
図17は、本開示の実施形態の変形例6に係る固体撮像素子200の断面構成を示す図である。かかる変形例6では、第2の素子領域502の内部構成が実施形態と異なる。
具体的には、変形例6では、第2の素子領域502において、互いに隣接するPウェル領域512とNウェル領域513との間にSTI構造522ではなくFTI構造523が配置される。FTI構造523は、別のFTI構造の一例である。
これにより、第2の素子領域502の内部での電気的な分離特性をさらに改善することができる。したがって、変形例6によれば、外乱などに起因するノイズによって、アドレスイベント検出回路231(図5参照)の信号品質が悪化することをさらに抑制することができる。
また、変形例6では、FTI構造521とFTI構造523とを同じ工程で製造することができることから、回路基板202の製造工程を簡素化することができる。したがって、変形例6によれば、固体撮像素子200の製造コストを低減することができる。
なお、図17の例では、Pウェル領域512とNウェル領域513との間がすべてFTI構造523で分離された例について示したが、本開示はかかる例に限られない。たとえば、第2の素子領域502において、互いに隣接するPウェル領域512とNウェル領域513との間に、FTI構造523とSTI構造522とが混在していてもよい。
[変形例7]
図18は、本開示の実施形態の変形例8に係る固体撮像素子200の断面構成を示す図である。かかる変形例7では、受光基板201に対して接合する際の回路基板202の向きが実施形態と異なる。
具体的には、図18に示すように、回路基板202の半導体層202bが回路基板202側に配置され、絶縁層202aが半導体層202bよりも回路基板202に対して離れた側に配置される。そして、変形例7では、回路基板202の半導体層202b側に接合部203が設けられる。
このような構成であっても、第1の素子領域501と第2の素子領域502との間にFTI構造521が配置されることにより、Pウェル領域512Aの幅を小さくすることができる。したがって、変形例7によれば、有効画素310の面積を縮小することができる。
また、変形例7では、受光基板201の配線部401と回路基板202の配線部406との間がビア531で電気的に接続される。これにより、パッド403およびパッド404を直接接合する工程を省くことができることから、受光基板201と回路基板202とを接合する工程を簡素化することができる。
また、変形例7では、かかるビア531が、FTI構造521の内部を貫通するように配置されるとよい。これにより、ビア531を別途配置するスペースが不要となることから、有効画素310の面積をさらに縮小することができる。
[変形例8]
図19は、本開示の実施形態の変形例8に係る有効画素310の回路構成を示す図であり、選択されたオンイベントおよびオフイベントのいずれか一方の有無を検出する量子化器350について示している。
変形例8に係る量子化器350は、P型トランジスタ351と、N型トランジスタ352と、スイッチ355とを有する。P型トランジスタ351およびN型トランジスタ352は、電源電圧VDDの端子と接地電位の端子との間で、この順に直列に接続される。
また、P型トランジスタ351のゲートは、減算器340の出力端子に接続される。N型トランジスタ352のゲートは、スイッチ355に接続される。
そして、制御部130は、スイッチ355を切り替えることにより、N型トランジスタ352のゲートに上限しきい値を示すバイアス電圧Vbonまたは下限しきい値を示すバイアス電圧Vboffを印加することができる。P型トランジスタ351およびN型トランジスタ352の接続点356は、転送回路360に接続される。
そして、N型トランジスタ352のゲートにバイアス電圧Vbonが印加されている場合、変形例8に係る量子化器350では、接続点356の電圧がオンイベント検出信号VCHとして転送回路360に出力される。
一方で、N型トランジスタ352のゲートにバイアス電圧Vboffが印加されている場合、変形例8に係る量子化器350では、接続点356の電圧がオフイベント検出信号VCLとして転送回路360に出力される。
このような構成により、変形例8に係る量子化器350は、制御部130によってオンイベントが選択されている場合に、微分信号が上限しきい値を超えると、ハイレベルのオンイベント検出信号VCHを出力する。
一方で、変形例8に係る量子化器350は、制御部130によってオフイベントが選択されている場合に、微分信号が下限しきい値を下回ると、ローレベルのオフイベント検出信号VCLを出力する。
たとえば、変形例8に係る固体撮像素子200では、制御部130などの指令によって図示しない光源を点灯させる際に、制御部130がオンイベントを選択することにより、オンイベント検出信号VCHを効率よく出力することができる。
また、変形例8に係る固体撮像素子200では、制御部130などの指令によって図示しない光源を消灯させる際に、制御部130がオフイベントを選択することにより、オフイベント検出信号VCLを効率よく出力することができる。
ここまで説明した変形例8では、量子化器350を構成するトランジスタの数を減らすことができることから、固体撮像素子200のチップ面積を削減することができるとともに、固体撮像素子200の消費電力を低減することができる。
[効果]
実施形態に係る固体撮像素子200は、受光基板201と、回路基板202とを備える。受光基板201は、光電変換素子(フォトダイオード311)が設けられる受光回路211を複数有する。回路基板202は、受光基板201に接合され、複数の受光回路211の光電変換素子(フォトダイオード311)から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路231を有する。また、回路基板202は、第1の素子領域501と、第2の素子領域502とを有する。第1の素子領域501には、第1の電圧VDD1で駆動する第1のトランジスタT1が配置される。第2の素子領域502には、第1の電圧VDD1よりも低い第2の電圧VDD2で駆動する第2のトランジスタT2が配置される。そして、互いに隣接する第1の素子領域501と第2の素子領域502との間に、FTI(Full Trench Isolation)構造521が配置される。
これにより、有効画素310の面積を縮小することができる。
また、実施形態に係る固体撮像素子200において、FTI構造521における光入射側とは反対側の端部は、絶縁層202cに接する。
これにより、有効画素310の面積をさらに縮小することができる。
また、実施形態に係る固体撮像素子200において、FTI構造521における光入射側とは反対側の端部の一部は、絶縁層202cに接する。
これにより、有効画素310の面積をさらに縮小することができる。
また、実施形態に係る固体撮像素子200において、FTI構造521における光入射側とは反対側の端部は、第1の素子領域501内に位置する第1のウェル領域(Nウェル領域511)とは異なる導電型のウェル層202dに接する。
これにより、有効画素310の面積をさらに縮小することができる。
また、実施形態に係る固体撮像素子200において、FTI構造521における光入射側とは反対側の端部の一部は、ウェル層202dに接する。
これにより、有効画素310の面積をさらに縮小することができる。
また、実施形態に係る固体撮像素子200において、受光基板201と、回路基板202とは、配線同士が直接接合されている。
これにより、固体撮像素子200の解像度を向上させることができる。
また、実施形態に係る固体撮像素子200において、受光基板201と、回路基板202とは、配線同士がビア531によって接続されている。
これにより、受光基板201と回路基板202とを接合する工程を簡素化することができる。
また、実施形態に係る固体撮像素子200において、第2の素子領域502は、第1導電型の第2のウェル領域(Pウェル領域512)と、第2導電型の第3のウェル領域(Nウェル領域513)とを有する。また、互いに隣接する第2のウェル領域(Pウェル領域512)と第3のウェル領域(Nウェル領域513)との間に、別のFTI構造523が配置される。
これにより、外乱などに起因するノイズによって、アドレスイベント検出回路231の信号品質が悪化することをさらに抑制することができる。
[アドレスイベント検出部の第2構成例]
図20は、アドレスイベント検出部1000の第2構成例を示すブロック図である。図20に示すように、本構成例に係るアドレスイベント検出部1000は、電流電圧変換部1331、バッファ1332、減算器1333、量子化器1334、及び、転送部1335の他に、記憶部1336及び制御部1337を有する構成となっている。
記憶部1336は、量子化器1334と転送部1335との間に設けられており、制御部1337から供給されるサンプル信号に基づいて、量子化器1334の出力、即ち、コンパレータ1334aの比較結果を蓄積する。記憶部1336は、スイッチ、プラスチック、容量などのサンプリング回路であってもよいし、ラッチやフリップフロップなどのデジタルメモリ回路でもあってもよい。
制御部1337は、コンパレータ1334aの反転(-)入力端子に対して所定の閾値電圧Vthを供給する。制御部1337からコンパレータ1334aに供給される閾値電圧Vthは、時分割で異なる電圧値であってもよい。例えば、制御部1337は、光電流の変化量が上限の閾値を超えた旨を示すオンイベントに対応する閾値電圧Vth1、及び、その変化量が下限の閾値を下回った旨を示すオフイベントに対応する閾値電圧Vth2を異なるタイミングで供給することで、1つのコンパレータ1334aで複数種類のアドレスイベントの検出が可能になる。
記憶部1336は、例えば、制御部1337からコンパレータ1334aの反転(-)入力端子に、オフイベントに対応する閾値電圧Vth2が供給されている期間に、オンイベントに対応する閾値電圧Vth1を用いたコンパレータ1334aの比較結果を蓄積するようにしてもよい。尚、記憶部1336は、画素2030(図21参照)の内部にあってもよいし、画素2030の外部にあってもよい。また、記憶部1336は、アドレスイベント検出部1000の必須の構成要素ではない。すなわち、記憶部1336は、無くてもよい。
[第2構成例に係る撮像装置(スキャン方式)]
上述した第1構成例に係る撮像装置100は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
図21は、本開示に係る技術が適用される撮像システムにおける撮像装置2000として用いられる、第2構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。
図21に示すように、本開示の撮像装置としての第2構成例に係る撮像装置2000は、画素アレイ部2021、駆動部2022、信号処理部2025、読出し領域選択部2027、及び、信号生成部2028を備える構成となっている。
画素アレイ部2021は、複数の画素2030を含む。複数の画素2030は、読出し領域選択部2027の選択信号に応答して出力信号を出力する。複数の画素2030のそれぞれについては、画素内に量子化器コンパレータを持つ構成とすることもできる。複数の画素2030は、光の強度の変化量に対応する出力信号を出力する。複数の画素2030は、図21に示すように、行列状に2次元配置されていてもよい。
駆動部2022は、複数の画素2030のそれぞれを駆動して、各画素2030で生成された画素信号を信号処理部2025に出力させる。尚、駆動部2022及び信号処理部2025については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部2022及び信号処理部2025は無くてもよい。
読出し領域選択部2027は、画素アレイ部2021に含まれる複数の画素2030のうちの一部を選択する。具体的には、読出し領域選択部2027は、画素アレイ部2021の各画素2030からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部2027は、画素アレイ部2021に対応する2次元行列の構造に含まれる行のうちのいずれか1つもしくは複数の行を選択する。読出し領域選択部2027は、予め設定された周期に応じて1つもしくは複数の行を順次選択する。また、読出し領域選択部2027は、画素アレイ部2021の各画素2030からのリクエストに応じて選択領域を決定してもよい。
信号生成部2028は、読出し領域選択部2027によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部2028は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
信号生成部2028については、例えば、信号生成部2028に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部2028については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。
信号生成部2028からは、出力線2015を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報(例えば、(X,Y,T))が出力される。但し、信号生成部2028から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報(例えば、(0,0,1,0,・・・))であってもよい。
[測距システム]
本開示の実施形態に係る測距システムは、ストラクチャード・ライト方式の技術を用いて、被写体までの距離を測定するためのシステムである。また、本開示の実施形態に係る測距システムは、三次元(3D)画像を取得するシステムとして用いることもでき、この場合には、三次元画像取得システムということができる。ストラクチャード・ライト方式では、点像の座標とその点像がどの光源(所謂、点光源)から投影されたものであるかをパターンマッチングで同定することによって測距が行われる。
図22は、本開示の実施形態に係る測距システムの構成の一例を示す概略図であり、図23は、回路構成の一例を示すブロック図である。
本実施形態に係る測距システム3000は、光源部として面発光半導体レーザ、例えば垂直共振器型面発光レーザ(VCSEL)3010を用い、受光部として、EVSと呼ばれるイベント検出センサ3020を用いている。垂直共振器型面発光レーザ(VCSEL)3010は、被写体3100に対して所定のパターンの光を投影する。本実施形態に係る測距システム3000は、垂直共振器型面発光レーザ3010及びイベント検出センサ3020の他に、システム制御部3030、光源駆動部3040、センサ制御部3050、光源側光学系3060、及び、カメラ側光学系3070を備えている。
システム制御部3030は、例えばプロセッサ(CPU)によって構成されており、光源駆動部3040を介して垂直共振器型面発光レーザ3010を駆動し、センサ制御部3050を介してイベント検出センサ3020を駆動する。より具体的には、システム制御部3030は、垂直共振器型面発光レーザ3010とイベント検出センサ3020とを同期させて制御する。
上記の構成の本実施形態に係る測距システム3000において、垂直共振器型面発光レーザ3010から出射される、あらかじめ定められたパターンの光は、光源側光学系3060を透して被写体(測定対象物)3100に対して投影される。この投影された光は、被写体3100で反射される。そして、被写体3100で反射された光は、カメラ側光学系3070を透してイベント検出センサ3020に入射する。イベント検出センサ3020は、被写体3100で反射される光を受光し、画素の輝度変化が所定の閾値を超えたことをイベントとして検出する。イベント検出センサ3020が検出したイベント情報は、測距システム3000の外部のアプリケーションプロセッサ3200に供給される。アプリケーションプロセッサ3200は、イベント検出センサ3020が検出したイベント情報に対して所定の処理を行う。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
光電変換素子が設けられる受光回路を複数有する受光基板と、
前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
を備え、
前記回路基板は、
第1の電圧で駆動する第1のトランジスタが配置される第1の素子領域と、
前記第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタが配置される第2の素子領域と、
を有し、
互いに隣接する前記第1の素子領域と前記第2の素子領域との間に、FTI(Full Trench Isolation)構造が配置される
固体撮像素子。
(2)
前記FTI構造における光入射側とは反対側の端部は、絶縁層に接する
前記(1)に記載の固体撮像素子。
(3)
前記FTI構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
前記(2)に記載の固体撮像素子。
(4)
前記FTI構造における光入射側とは反対側の端部は、前記第1の素子領域内に位置する第1のウェル領域とは異なる導電型のウェル層に接する
前記(1)に記載の固体撮像素子。
(5)
前記FTI構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
前記(4)に記載の固体撮像素子。
(6)
前記受光基板と、前記回路基板とは、配線同士が直接接合されている
前記(1)~(5)のいずれか一つに記載の固体撮像素子。
(7)
前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
前記(1)~(5)のいずれか一つに記載の固体撮像素子。
(8)
前記第2の素子領域は、第1導電型の第2のウェル領域と、第2導電型の第3のウェル領域とを有し、
互いに隣接する前記第2のウェル領域と前記第3のウェル領域との間に、別のFTI構造が配置される
前記(1)~(7)のいずれか一つに記載の固体撮像素子。
(9)
レンズと、
固体撮像素子と、
前記固体撮像素子を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換素子が設けられる受光回路を複数有する受光基板と、
前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
前記固体撮像素子の出力を信号処理する信号処理部と、
を有し、
前記回路基板は、
第1の電圧で駆動する第1のトランジスタが配置される第1の素子領域と、
前記第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタが配置される第2の素子領域と、
を有し、
互いに隣接する前記第1の素子領域と前記第2の素子領域との間に、FTI(Full Trench Isolation)構造が配置される
撮像装置。
(10)
前記FTI構造における光入射側とは反対側の端部は、絶縁層に接する
前記(9)に記載の撮像装置。
(11)
前記FTI構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
前記(10)に記載の撮像装置。
(12)
前記FTI構造における光入射側とは反対側の端部は、前記第1の素子領域内に位置する第1のウェル領域とは異なる導電型のウェル層に接する
前記(9)に記載の撮像装置。
(13)
前記FTI構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
前記(12)に記載の撮像装置。
(14)
前記受光基板と、前記回路基板とは、配線同士が直接接合されている
前記(9)~(13)のいずれか一つに記載の撮像装置。
(15)
前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
前記(9)~(13)のいずれか一つに記載の撮像装置。
(16)
前記第2の素子領域は、第1導電型の第2のウェル領域と、第2導電型の第3のウェル領域とを有し、
互いに隣接する前記第2のウェル領域と前記第3のウェル領域との間に、別のFTI構造が配置される
前記(9)~(15)のいずれか一つに記載の撮像装置。
100 撮像装置
110 レンズ
130 制御部
200 固体撮像素子
201 受光基板
202 回路基板
202b 半導体層
202c 絶縁層
211 受光回路
231 アドレスイベント検出回路
310 有効画素
311 フォトダイオード(光電変換素子の一例)
501 第1の素子領域
502 第2の素子領域
511 Nウェル領域(第1のウェル領域の一例)
512 Pウェル領域(第2のウェル領域の一例)
513 Nウェル領域(第3のウェル領域の一例)
521、523 FTI構造
522 STI構造
531 ビア
T1 第1のトランジスタ
T2 第2のトランジスタ
VDD1 第1の電圧
VDD2 第2の電圧

Claims (9)

  1. 光電変換素子が設けられる受光回路を複数有する受光基板と、
    前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    を備え、
    前記回路基板は、
    第1の電圧で駆動する第1のトランジスタが配置される第1の素子領域と、
    前記第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタが配置される第2の素子領域と、
    を有し、
    互いに隣接する前記第1の素子領域と前記第2の素子領域との間に、FTI(Full Trench Isolation)構造が配置される
    固体撮像素子。
  2. 前記FTI構造における光入射側とは反対側の端部は、絶縁層に接する
    請求項1に記載の固体撮像素子。
  3. 前記FTI構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
    請求項2に記載の固体撮像素子。
  4. 前記FTI構造における光入射側とは反対側の端部は、前記第1の素子領域内に位置する第1のウェル領域とは異なる導電型のウェル層に接する
    請求項1に記載の固体撮像素子。
  5. 前記FTI構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
    請求項4に記載の固体撮像素子。
  6. 前記受光基板と、前記回路基板とは、配線同士が直接接合されている
    請求項1に記載の固体撮像素子。
  7. 前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
    請求項1に記載の固体撮像素子。
  8. 前記第2の素子領域は、第1導電型の第2のウェル領域と、第2導電型の第3のウェル領域とを有し、
    互いに隣接する前記第2のウェル領域と前記第3のウェル領域との間に、別のFTI構造が配置される
    請求項1に記載の固体撮像素子。
  9. レンズと、
    固体撮像素子と、
    前記固体撮像素子を制御する制御部と、を備え、
    前記固体撮像素子は、
    光電変換素子が設けられる受光回路を複数有する受光基板と、
    前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    前記固体撮像素子の出力を信号処理する信号処理部と、
    を有し、
    前記回路基板は、
    第1の電圧で駆動する第1のトランジスタが配置される第1の素子領域と、
    前記第1の電圧よりも低い第2の電圧で駆動する第2のトランジスタが配置される第2の素子領域と、
    を有し、
    互いに隣接する前記第1の素子領域と前記第2の素子領域との間に、FTI(Full Trench Isolation)構造が配置される
    撮像装置。
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