WO2022149444A1 - 固体撮像素子および撮像装置 - Google Patents

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WO2022149444A1
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慎一 三宅
一行 富田
篤親 丹羽
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data

Definitions

  • the present disclosure relates to a solid-state image sensor and an image pickup device.
  • Patent Document 1 An asynchronous solid-state image sensor has been proposed for each pixel address, which is provided with an address event detection circuit for each pixel to detect in real time that the amount of light of the pixel exceeds the threshold value as an address event (for example).
  • a solid-state image sensor includes a light receiving substrate and a circuit board.
  • the light receiving substrate has a plurality of light receiving circuits provided with photoelectric conversion elements.
  • the circuit board is joined to the light receiving board and has a plurality of address event detection circuits for detecting voltage changes output from the photoelectric conversion elements of the plurality of light receiving circuits.
  • the circuit board has a first element region and a second element region. In the first element region, a first transistor driven by a first voltage is arranged. In the second element region, a second transistor driven by a second voltage lower than the first voltage is arranged. Then, an FTI (Full Trench Isolation) structure is arranged between the first element region and the second element region adjacent to each other.
  • FTI Full Trench Isolation
  • FIG. 8 It is a figure which shows the circuit structure of the effective pixel which concerns on the modification 8 of the Embodiment of this disclosure. It is a block diagram which shows the 2nd configuration example of the address event detection part. It is a block diagram which shows an example of the structure of the image pickup apparatus which concerns on the 2nd configuration example, that is, the scan type image pickup apparatus used as the image pickup apparatus in the image pickup system to which the technique which concerns on this disclosure is applied. It is a schematic diagram which shows an example of the structure of the ranging system which concerns on embodiment of this disclosure. It is a block diagram which shows an example of a circuit structure.
  • a synchronous solid-state image sensor that captures image data (frame) in synchronization with a synchronous signal such as a vertical synchronous signal has been used in an image pickup device or the like.
  • image data can be acquired only every synchronization signal cycle (for example, 1/60 second), so faster processing can be performed in fields related to transportation and robots. It is difficult to respond when requested.
  • an asynchronous solid-state image sensor has been proposed for each pixel address, which is provided with an address event detection circuit for each pixel to detect in real time that the amount of light of the pixel exceeds the threshold value as an address event.
  • this solid-state image sensor a photodiode and a plurality of transistors for detecting an address event are arranged for each pixel.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the embodiment of the present disclosure.
  • the image pickup device 100 includes a lens 110, a solid-state image pickup element 200, a recording unit 120, and a control unit 130.
  • a camera mounted on a wearable device, an in-vehicle camera, or the like is assumed.
  • the lens 110 takes in the incident light from the subject and forms an image on the image pickup surface of the solid-state image pickup device 200.
  • the solid-state image sensor 200 is also called an EVS (Event-based Vision Sensor), and detects as an address event that the absolute value of the amount of change in luminance exceeds the threshold value for each of the plurality of pixels.
  • This address event is, for example, an on event indicating that the amount of increase in brightness exceeds the upper limit threshold value and an off event indicating that the amount of decrease in brightness is below the lower limit threshold value below the upper limit threshold value. including.
  • each detection signal includes an on-event detection signal V CH (see FIG. 6) indicating the presence or absence of an on-event and an off-event detection signal V CL (see FIG. 6) indicating the presence or absence of an off-event.
  • the solid-state image sensor 200 executes predetermined signal processing such as image recognition processing on the image data consisting of the detection signal, and outputs the processed data to the recording unit 120 via the signal line 209.
  • predetermined signal processing such as image recognition processing on the image data consisting of the detection signal
  • the recording unit 120 records data from the solid-state image sensor 200.
  • the control unit 130 controls the solid-state image sensor 200 so that the solid-state image sensor 200 captures image data.
  • FIG. 2 is a diagram for explaining the laminated structure of the solid-state image pickup device 200 according to the embodiment of the present disclosure.
  • the solid-state image sensor 200 includes a circuit board 202 and a light receiving board 201 laminated on the circuit board 202.
  • the light receiving substrate 201 and the circuit board 202 are electrically connected via connecting portions such as vias, Cu—Cu junctions, and bumps.
  • FIG. 3 is a diagram for explaining the planar configuration of the light receiving substrate 201 according to the embodiment of the present disclosure.
  • the light receiving substrate 201 has a light receiving portion 210, a via arranging portion 221 and a via arranging portion 222.
  • a plurality of light receiving circuits 211 are arranged in a two-dimensional lattice in the light receiving unit 210.
  • the light receiving circuit 211 generates a photocurrent by photoelectrically converting the incident light, and converts the light current into a current and a voltage to output a voltage signal.
  • a pixel address consisting of a row address and a column address is assigned to each of these light receiving circuits 211.
  • Vias connected to the circuit board 202 are arranged in the via arrangement portion 221 and the via arrangement portion 222.
  • FIG. 4 is a diagram for explaining a planar configuration of the circuit board 202 according to the embodiment of the present disclosure.
  • the circuit board 202 has an address event detection unit 230, a signal processing circuit 240, a row drive circuit 251, a column drive circuit 252, a via arrangement unit 261 and a via arrangement unit 262. ..
  • a plurality of address event detection circuits 231 are arranged in a two-dimensional grid pattern in the address event detection unit 230.
  • the address event detection circuit 231 quantizes the voltage signal from the light receiving circuit 211, and outputs the quantized voltage signal as a detection signal.
  • a pixel address is assigned to each of the address event detection circuits 231 and is electrically connected to the light receiving circuit 211 of the same address. Further, in the embodiment, the light receiving circuit 211 and the address event detection circuit 231 having the same address are arranged at the same position in a plan view.
  • the signal processing circuit 240 executes predetermined signal processing on the detection signal from the address event detection unit 230. For example, the signal processing circuit 240 arranges such detection signals as pixel signals in a two-dimensional grid pattern, and acquires image data having 2 bits of information for each pixel. Then, the signal processing circuit 240 executes signal processing such as image recognition processing on the acquired image data.
  • the row drive circuit 251 selects a row address and outputs a detection signal corresponding to the selected row address to the address event detection unit 230.
  • the column drive circuit 252 selects a column address and causes the address event detection unit 230 to output a detection signal corresponding to the selected column address.
  • Vias connected to the light receiving substrate 201 are arranged in the via arrangement portion 261 and the via arrangement portion 262.
  • FIG. 5 is a diagram for explaining the configuration of the effective pixel 310 according to the embodiment of the present disclosure.
  • each of the effective pixels 310 includes a light receiving circuit 211 in the light receiving board 201 to which the same pixel address is assigned, and an address event detection circuit 231 in the circuit board 202.
  • a plurality of light receiving circuits 211 and a plurality of address event detection circuits 231 are arranged in a two-dimensional grid pattern. Further, the light receiving circuit 211 and the address event detection circuit 231 having the same address are arranged at the same position in a plan view.
  • the effective pixels 310 composed of the light receiving circuit 211 and the address event detection circuit 231 are arranged in a two-dimensional grid pattern. Then, the set of the light receiving circuit 211 and the address event detection circuit 231 are electrically connected at the junction 203 via a connection portion such as a via, a Cu—Cu junction, or a bump.
  • FIG. 6 is a diagram showing a circuit configuration of the effective pixel 310 according to the embodiment of the present disclosure.
  • the effective pixel 310 includes a photodiode 311, a current-voltage conversion circuit 320, a buffer 330, a subtractor 340, a quantizer 350, and a transfer circuit 360.
  • the photodiode 311 is an example of a photoelectric conversion element.
  • the photodiode 311 and the N-type transistors 321 and 322 of the current-voltage conversion circuit 320 are included in the light receiving circuit 211. Further, among each part of the effective pixel 310, the buffer 330, the subtractor 340, the quantizer 350, and the transfer circuit 360 are included in the address event detection circuit 231.
  • the effective pixel 310 has a photodiode 311, a current-voltage conversion circuit 320, and an address event detection circuit 231.
  • the photodiode 311 photoelectrically converts the incident light to generate a photocurrent. Then, the photodiode 311 supplies the generated photocurrent to the current-voltage conversion circuit 320.
  • the current-voltage conversion circuit 320 converts the photocurrent from the photodiode 311 into a logarithmic voltage signal. Then, the current-voltage conversion circuit 320 supplies the converted voltage signal to the buffer 330.
  • the buffer 330 corrects the voltage signal sent from the current-voltage conversion circuit 320, and outputs this corrected signal to the subtractor 340.
  • the driving force for driving the subsequent stage can be improved by the buffer 330, and the noise isolation associated with the switching operation of the subsequent stage can be ensured.
  • the subtractor 340 obtains the amount of change in the correction signal sent from the buffer 330 by the subtraction process. Then, the subtractor 340 supplies the obtained change amount as a differential signal to the quantizer 350.
  • the quantizer 350 converts (that is, quantizes) an analog differential signal into a digital detection signal by comparing the differential signal with a predetermined threshold value.
  • the quantizer 350 according to the embodiment compares the differential signal with each of the upper limit threshold value and the lower limit threshold value, and supplies the comparison result as a 2-bit detection signal to the transfer circuit 360.
  • the transfer circuit 360 transfers the detection signal to the signal processing circuit 240 according to the column drive signal from the column drive circuit 252.
  • the current-voltage conversion circuit 320 includes an N-type transistor 321, an N-type transistor 322, and a P-type transistor 323.
  • a MOS (Metal-Oxide-Semiconductor) transistor is used for the N-type transistor 321 and the N-type transistor 322 and the P-type transistor 323, for example.
  • the source of the N-type transistor 321 is connected to the cathode of the photodiode 311 and the drain is connected to the terminal of the first voltage VDD1.
  • the anode of the photodiode 311 is connected to the ground potential terminal.
  • the P-type transistor 323 and the N-type transistor 322 are connected in series in this order between the terminal of the first voltage VDD1 and the terminal of the ground potential.
  • the photodiode 311 and each transistor included in the current-voltage conversion circuit 320 are driven by the first voltage VDD1.
  • the first voltage VDD1 is, for example, 2.2 (V) to 2.8 (V).
  • connection point between the P-type transistor 323 and the N-type transistor 322 is connected to the gate of the N-type transistor 321 and the input terminal of the buffer 330.
  • the connection point between the N-type transistor 321 and the photodiode 311 is connected to the gate of the N-type transistor 322.
  • a predetermined bias voltage Vblog is applied to the gate of the P-type transistor 323.
  • the N-type transistor 321 converts the optical current generated by the photodiode 311 into a voltage between the gate and the source, and the N-type transistor 322 is a source of a potential gate and a ground potential corresponding to the applied optical current.
  • the voltage between and is amplified and output from the drain.
  • the P-type transistor 323 supplies a constant current based on the bias voltage V blog to the N-type transistor 322.
  • the current-voltage conversion circuit 320 converts the photocurrent from the photodiode 311 into a voltage signal.
  • the photodiode 311, the N-type transistor 321 and the N-type transistor 322 are arranged on the light receiving substrate 201, and the circuits after the P-type transistor 323 are arranged on the circuit board 202. Ru.
  • FIG. 7 is a diagram for explaining the configuration of the effective pixel 310 according to the embodiment of the present disclosure. As shown in FIG. 7, a photodiode 311 is embedded in the P-well region of the light receiving substrate 201, and a back gate of the N-type transistor 321 and a back gate of the N-type transistor 322 are formed.
  • a first voltage VDD1 is supplied to the drain of the N-type transistor 321, and the potential of the P-well region (that is, the anode of the photodiode 311) and the potential of the source of the N-type transistor 322 are ground potentials. Further, each P-well region of the adjacent effective pixels 310 is separated by a pixel separation portion 410 (see FIG. 8) formed in the alternate long and short dash line portion.
  • the buffer 330 has a P-type transistor 331 and a P-type transistor 332.
  • a MOS transistor is used for the P-type transistor 331 and the P-type transistor 332.
  • the P-type transistor 331 and the P-type transistor 332 are connected in series in this order between the terminal of the first voltage VDD1 and the terminal of the ground potential.
  • a predetermined bias voltage V bsf is applied to the gate of the P-type transistor 331.
  • the gate of the P-type transistor 332 is connected to the output terminal of the current-voltage conversion circuit 320.
  • the buffer 330 outputs the corrected voltage signal from the connection point between the P-type transistor 331 and the P-type transistor 332 to the subtractor 340. Further, in the present disclosure, each transistor included in the buffer 330 is driven by the first voltage VDD1.
  • the subtractor 340 has a capacitor 341, a P-type transistor 342, a capacitor 343, a P-type transistor 344, and an N-type transistor 345.
  • a MOS transistor is used for the P-type transistor 342, the P-type transistor 344, and the N-type transistor 345.
  • the P-type transistor 344 and the N-type transistor 345 are connected in series in this order between the terminal of the second voltage VDD2 and the terminal of the reference potential.
  • a predetermined bias voltage Vba is applied to the gate of the N-type transistor 345.
  • the P-type transistor 344 and the N-type transistor 345 invert the input signal and output when the gate of the P-type transistor 344 is used as an input terminal and the connection point between the P-type transistor 344 and the N-type transistor 345 is used as an output terminal. Functions as an inverter.
  • One end of the capacitor 341 is connected to the output terminal of the buffer 330, and the other end is connected to the input terminal of the inverter (that is, the gate of the P-type transistor 344).
  • One end of the capacitor 343 is connected to the input terminal of the inverter, and the other end is connected to the output terminal of the inverter (that is, the connection point between the P-type transistor 344 and the N-type transistor 345).
  • the P-type transistor 342 opens and closes the path connecting both ends of the capacitor 343 according to the row drive signal output from the row drive circuit 251.
  • the voltage signal Vinit is input to the buffer 330 side of the capacitor 341, and the opposite side becomes a virtual ground terminal.
  • the potential of this virtual ground terminal is set to zero for convenience.
  • the charge Q2 stored in the capacitor 343 is expressed by the following equation (3), where the capacitance of the capacitor 343 is C2 and the output voltage is V out .
  • Q2 -C2 x V out ... (3)
  • the above equation (5) represents the subtraction operation of the voltage signal, and the gain of the subtraction result is C1 / C2. Since it is usually desired to maximize the gain, it is preferable to design the capacitance C1 to be large and the capacitance C2 to be small. On the other hand, if the capacitance C2 is too small, kTC noise may increase and noise characteristics may deteriorate. Therefore, the capacitance reduction of the capacitance C2 is limited to a range in which noise can be tolerated.
  • the capacitance C1 and the capacitance C2 have an area limitation.
  • the capacity C1 is set to a value of 20 to 200 femtofarads (fF)
  • the capacity C2 is set to a value of 1 to 20 femtofarads (fF).
  • each transistor included in the subtractor 340 is driven by a second voltage VDD2.
  • the second voltage VDD2 is a voltage lower than that of the first voltage VDD1, and is, for example, 0.85 (V).
  • the first voltage VDD1 and the second voltage VDD2 are collectively referred to as "power supply voltage VDD”.
  • the quantizer 350 has a P-type transistor 351, an N-type transistor 352, a P-type transistor 353, and an N-type transistor 354.
  • a MOS transistor is used for the P-type transistor 351 and the N-type transistor 352, for example, a MOS transistor is used.
  • the P-type transistor 351 and the N-type transistor 352 are connected in series in this order between the terminal of the second voltage VDD2 and the terminal of the ground potential.
  • the P-type transistor 353 and the N-type transistor 354 are connected in series in this order between the terminal of the second voltage VDD2 and the terminal of the reference potential.
  • the gate of the P-type transistor 351 and the gate of the P-type transistor 353 are connected to the output terminal of the subtractor 340.
  • a bias voltage V bon indicating an upper limit threshold value is applied to the gate of the N-type transistor 352
  • a bias voltage V boff indicating a lower limit threshold value is applied to the gate of the N-type transistor 354.
  • connection points of the P-type transistor 351 and the N-type transistor 352 are connected to the transfer circuit 360.
  • the voltage at the connection point is output to the transfer circuit 360 as an on-event detection signal V CH .
  • connection points of the P-type transistor 353 and the N-type transistor 354 are connected to the transfer circuit 360.
  • the voltage at the connection point is output as an off-event detection signal VCL .
  • the quantizer 350 outputs a high level on-event detection signal VCH when the differential signal exceeds the upper limit threshold value, and low when the differential signal falls below the lower limit threshold value.
  • the level off event detection signal VCL is output. That is, the solid-state image sensor 200 according to the embodiment can simultaneously detect the presence / absence of both on-event and off-event.
  • each transistor included in the quantizer 350 is driven by the second voltage VDD2.
  • FIG. 8 is a diagram showing a cross-sectional structure of the solid-state image sensor 200 according to the embodiment of the present disclosure, and mainly shows the cross-sectional structure of the peripheral portion of the solid-state image sensor 200.
  • the solid-state image sensor 200 has an effective pixel region R1, a dummy pixel region R2, a power supply region R3, and a pad region R4.
  • the effective pixel area R1 is an area in which the laminated light receiving unit 210 and the address event detection unit 230 are provided. In the effective pixel region R1, a plurality of effective pixels 310 are arranged in a two-dimensional grid pattern.
  • the dummy pixel area R2 is an area provided so as to surround all four sides of the effective pixel area R1.
  • FIG. 9 is a diagram showing a planar configuration of the solid-state image sensor 200 according to the embodiment of the present disclosure.
  • a plurality of dummy pixels 310A are arranged side by side in the dummy pixel region R2.
  • the dummy pixel 310A has the same basic configuration as the effective pixel 310, but is a pixel that does not output a signal to the outside.
  • the manufacturing yield of the solid-state image sensor 200 can be improved.
  • the power supply area R3 is an area provided so as to surround the four sides of the dummy pixel area R2.
  • the power supply region R3 has a ground wiring 421 to which a ground potential is applied from the outside, a power supply wiring 422 to which a power supply voltage VDD is applied from the outside, and a power supply wiring 423 to which a board voltage VSUB is applied from the outside.
  • the ground wiring 421 and the power supply wiring 422 and 423 are formed in a ring shape around the dummy pixel region R2, for example.
  • the ground wiring 421 supplies a ground potential to a plurality of effective pixels 310 and the like.
  • the power supply wiring 422 supplies the power supply voltage VDD to a plurality of effective pixels 310 and the like.
  • the power supply wiring 423 supplies a substrate voltage V SUB having the same potential as the power supply voltage VDD to a portion other than the effective pixel region R1 and the dummy pixel region R2 of the solid-state image sensor 200.
  • the solid-state image sensor 200 by providing the power supply wiring 423 separately from the power supply wiring 422, a stable substrate voltage VSUB can be solidified even when the power supply voltage VDD fluctuates when the effective pixel 310 operates. It can be supplied to the peripheral portion of the image pickup device 200. Therefore, according to the embodiment, the solid-state image sensor 200 can be operated stably.
  • the pad region R4 is a region provided around the power supply region R3, and has a contact hole 424 and a bonding pad 425.
  • the contact hole 424 is formed along the thickness direction of the light receiving board 201 and the circuit board 202 from the surface of the light receiving board 201 on the light incident side to the middle of the circuit board 202.
  • the bonding pad 425 is provided at the bottom of the contact hole 424.
  • a bonding wire or the like is bonded to the bonding pad 425 via the contact hole 424 so that the recording unit 120 (see FIG. 1) or the control unit 130 (see FIG. 1) and each unit of the solid-state image sensor 200 are connected to each other. It is electrically connected.
  • the configuration of the effective pixel 310 arranged in the effective pixel area R1 will be further described with reference to FIG.
  • the solid-state image sensor 200 is configured by laminating a light receiving substrate 201 and a circuit board 202, and a joint portion 203 is provided at an interface between the light receiving substrate 201 and the circuit board 202.
  • the light receiving substrate 201 has a semiconductor layer 201a and an insulating layer 201b.
  • the semiconductor layer 201a is made of a semiconductor material such as silicon.
  • a photodiode 311 (see FIG. 7), an N-type transistor 321 (see FIG. 7), an N-type transistor 322 (see FIG. 7), and the like are formed on the semiconductor layer 201a for each effective pixel 310 and dummy pixel 310A. ..
  • a pixel separation portion 410 is formed so as to separate adjacent effective pixels 310 and dummy pixels 310A from each other.
  • the pixel separation unit 410 electrically and optically separates adjacent effective pixels 310 and dummy pixels 310A from each other.
  • the pixel separation unit 410 is formed so as to individually surround the effective pixel 310 and the dummy pixel 310A and to penetrate the semiconductor layer 201a, for example.
  • a flattening film 411 is formed on the light incident side surface of the semiconductor layer 201a, and an on-chip lens 412 is formed on the light incident side surface of the flattening film 411.
  • the flattening film 411 flattens the surface on which the on-chip lens 412 is mounted.
  • the on-chip lens 412 is provided individually on, for example, the effective pixel 310 and the dummy pixel 310A, and collects the incident light and guides it to the effective pixel 310 and the dummy pixel 310A.
  • the insulating layer 201b is made of an insulating material such as silicon oxide (SiO x ), silicon nitride (SiN), or silicon oxynitride (SiON), and is provided on the surface of the semiconductor layer 201a opposite to the light incident side.
  • SiO x silicon oxide
  • SiN silicon nitride
  • SiON silicon oxynitride
  • the insulating layer 201b is formed with a wiring portion 401 composed of a wiring layer, vias, and the like.
  • the wiring portion 401 is electrically connected to the photodiode 311 provided in the semiconductor layer 201a, the N-type transistor 321 and the N-type transistor 322 in the wiring configuration shown in FIG.
  • the wiring unit 401 is electrically connected to the pad 403 via the via 402.
  • the pad 403 is provided exposed on the surface of the light receiving substrate 201 opposite to the surface on the light incident side (that is, the interface with the circuit board 202), and is made of copper or a copper alloy.
  • the circuit board 202 has an insulating layer 202a on the interface side with the light receiving board 201.
  • the insulating layer 202a is made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the insulating layer 202a has a pad 404.
  • the pad 404 is exposed on the surface of the circuit board 202 on the light incident side (that is, the interface with the light receiving substrate 201), and is made of copper or a copper alloy.
  • the pad 404 is electrically connected to the wiring portion 406 via the via 405.
  • the wiring portion 406 is composed of a wiring layer, vias, and the like, and is electrically connected to the gate of the P-type transistor 332 (see FIG. 6) and the source of the P-type transistor 323 (see FIG. 6). Then, in the embodiment, the pad 403 and the pad 404 are directly joined by Cu—Cu joining.
  • FIG. 10 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the embodiment of the present disclosure.
  • the solid-state image sensor 200 is configured by laminating a light receiving substrate 201 and a circuit board 202, and a joint portion 203 is provided at an interface between the light receiving substrate 201 and the circuit board 202.
  • the light receiving substrate 201 has a semiconductor layer 201a and an insulating layer 201b.
  • the semiconductor layer 201a is made of a semiconductor material such as silicon.
  • a photodiode 311 see FIG. 7
  • an N-type transistor 321 see FIG. 7
  • an N-type transistor 322 see FIG. 7
  • the like are formed on the semiconductor layer 201a for each effective pixel 310.
  • the insulating layer 201b is made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride, and is provided on the surface of the semiconductor layer 201a opposite to the incident side of the light L.
  • a wiring portion 401, a via 402, a pad 403, and the like are formed inside the insulating layer 201b.
  • the circuit board 202 has an insulating layer 202a, a semiconductor layer 202b, and an insulating layer 202c, and is laminated in this order from the light incident side.
  • the insulating layer 202a is arranged on the interface side of the circuit board 202 with the light receiving substrate 201.
  • the insulating layer 202a is made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride. Further, a pad 404, a via 405, a wiring portion 406, and the like are formed inside the insulating layer 202a.
  • the semiconductor layer 202b is made of a semiconductor material such as silicon.
  • the semiconductor layer 202b is provided with an N-well region 511, a P-well region 512, an N-well region 513, and the like.
  • the N-well region 511 is an example of the first well region
  • the P-well region 512 is an example of the second well region
  • the N-well region 513 is an example of the third well region.
  • various transistors provided on the circuit board 202 and driven by the first voltage VDD1 are arranged.
  • a P-type transistor 323 (see FIG. 6), a P-type transistor 331 (see FIG. 6), a P-type transistor 332 (see FIG. 6), and the like are arranged in the N-well region 511.
  • the region (for example, N-well region 511) in which various transistors driven by the first voltage VDD1 are arranged in the semiconductor layer 202b is defined as the first element region 501. Further, in the present disclosure, various transistors arranged in the first element region 501 are collectively referred to as the first transistor T1.
  • various N-type transistors provided on the circuit board 202 and driven by the second voltage VDD2 (see FIG. 6) are arranged.
  • an N-type transistor 345 (see FIG. 6)
  • an N-type transistor 352 (see FIG. 6)
  • an N-type transistor 354 (see FIG. 6), and the like are arranged in the P-well region 512.
  • the N-well region 513 includes, for example, a P-type transistor 342 (see FIG. 6), a P-type transistor 344 (see FIG. 6), a P-type transistor 351 (see FIG. 6), a P-type transistor 353 (see FIG. 6), and the like. Is placed.
  • a region (for example, P-well region 512 and N-well region 513) in which various transistors driven by the second voltage VDD2 are arranged in the semiconductor layer 202b is defined as a second element region 502. .
  • various transistors arranged in the second element region 502 are collectively referred to as a second transistor T2.
  • the FTI (Full Trench Isolation) structure 521 is arranged between the first element region 501 and the second element region 502 adjacent to each other.
  • the "FTI structure” means that a trench is formed so as to reach from the surface of the semiconductor layer 202b on the light incident side to the surface opposite to the light incident side, and an insulating material (for example, oxidation) is formed in the trench. It is a structure composed of embedded silicon (such as silicon).
  • the FTI structure 521 is arranged so as to surround the circumference of the first element region 501 and extends substantially perpendicular to the surface of the circuit board 202 (that is, the incident direction of the light L). (To extend along).
  • FIG. 11 is a diagram showing a cross-sectional configuration of the solid-state image sensor 1200 in the reference example of the present disclosure.
  • STI Shallow Trench Isolation
  • the “STI structure” means that a trench is formed so as to extend from the surface of the semiconductor layer 202b on the light incident side but not reach the surface opposite to the light incident side, and the insulating material is formed in the trench. It is a structure configured by embedding (for example, silicon oxide, etc.).
  • the STI structure 1521 arranged between the first element region 501 and the second element region 502 has the N well region 511 and the second element region 502 of the first element region 501. It cannot be sufficiently electrically separated from the N-well region 513.
  • the N-well region 511 and the N-well region 513 are formed by increasing the width of the P-well region 512A directly adjacent to the N-well region 511 among the P-well regions 512. Techniques are taken to ensure electrical separation between.
  • the address event detection circuit 231 is individually provided for each effective pixel 310, in the reference example in which it is difficult to reduce the area of the address event detection circuit 231, the area of the effective pixel 310. was difficult to reduce.
  • the FTI structure 521 is arranged between the first element region 501 and the second element region 502. Then, in the embodiment, the FTI structure 521 alone can substantially electrically separate the N-well region 511 of the first element region 501 and the N-well region 513 of the second element region 502.
  • the width of the P-well region 512A directly adjacent to the N-well region 511 can be reduced in the P-well region 512.
  • the area of the P-well region 512A can be reduced, the area of the address event detection circuit 231 (see FIG. 5) including the P-well region 512A can be reduced.
  • the area of the effective pixel 310 can be reduced.
  • the STI structure 522 may be arranged between the P-well region 512 and the N-well region 513 adjacent to each other. This makes it possible to improve the electrical separation characteristics inside the second element region 502.
  • the embodiment it is possible to suppress deterioration of the signal quality of the address event detection circuit 231 due to noise caused by disturbance or the like.
  • the insulating layer 202c is arranged so as to be in contact with the surface of the semiconductor layer 202b opposite to the light incident side.
  • the insulating layer 202c is made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the insulating layer 202c is arranged so as to cover the first element region 501 and the second element region 502, and the end portion of the FTI structure 521 opposite to the light incident side is the insulating layer 202c. Arranged so as to be in contact with.
  • the N-well region 511 of the first element region 501 and the N-well region 513 of the second element region 502 can be satisfactorily electrically separated.
  • the width of the P-well region 512A can be further reduced, so that the area of the effective pixel 310 can be further reduced.
  • the circuit board 202 in which the insulating layer 202c is arranged can be formed.
  • the wirings of the light receiving board 201 and the circuit board 202 are directly joined to each other. That is, in the embodiment, the pad 403 and the pad 404 are directly bonded by Cu—Cu bonding, so that the wiring portion 401 of the light receiving board 201 and the wiring portion 406 of the circuit board 202 are electrically connected. It is good.
  • the number of wires that need to be connected by the via arrangement portions 221, 222, 261 and 262 can be reduced, so that the area of the via arrangement portions 221, 222, 261 and 262 can be reduced. Can be reduced.
  • the via arrangement portion 221, 222, 261 and 262 can arrange the additional effective pixel 310 in the reduced area, the resolution of the solid-state image sensor 200 can be improved.
  • FIG. 12 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the modification 1 of the embodiment of the present disclosure
  • FIG. 13 is a cross-sectional configuration of the solid-state image sensor 200 according to the modification 2 of the embodiment of the present disclosure. It is a figure which shows.
  • the insulating layer 202c may be arranged so as to cover only the first element region 501. In this case, it is preferable that a part of the end portion of the FTI structure 521 opposite to the light incident side is in contact with the insulating layer 202c.
  • the width of the P-well region 512A can be further reduced, so that the area of the effective pixel 310 can be further reduced.
  • the insulating layer 202c is not limited to the case where it is arranged so as to cover only the first element region 501, and may be arranged so as to cover only the second element region 502 as shown in FIG. .. Also in this case, it is preferable that a part of the end portion of the FTI structure 521 opposite to the light incident side is in contact with the insulating layer 202c.
  • the width of the P-well region 512A can be further reduced, so that the area of the effective pixel 310 can be further reduced.
  • the insulating layer 202c is arranged so as to cover only the first element region 501 is shown, but the insulating layer 202c is the entire first element region 501 and the second element region. It may cover a part of 502.
  • the insulating layer 202c is arranged so as to cover only the second element region 502 is shown, but the insulating layer 202c covers the entire second element region 502 and the first element region. It may cover a part of 501.
  • FIG. 14 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the third modification of the embodiment of the present disclosure.
  • a part of the configuration of the circuit board 202 is different from that of the embodiment.
  • the circuit board 202 has an insulating layer 202a, a semiconductor layer 202b, a well layer 202d, and a semiconductor layer 202e, and is laminated in this order from the light incident side.
  • the well layer 202d is made of a semiconductor material such as silicon, and is a conductive type (P type in the figure) well layer different from the N well region 511.
  • the semiconductor layer 202e is made of a semiconductor material such as silicon, and is a conductive type (N type in the figure) semiconductor layer different from the well layer 202d.
  • the conductive well layer 202d different from the N-well region 511 is arranged so as to cover the first element region 501 and the second element region 502, which is opposite to the light incident side in the FTI structure 521.
  • the side end is arranged so as to be in contact with the well layer 202d.
  • the N-well region 511 of the first element region 501 and the N-well region 513 of the second element region 502 can be satisfactorily electrically separated.
  • the SOI is relatively expensive.
  • the circuit board 202 can be manufactured without using a board.
  • the manufacturing cost of the solid-state image sensor 200 can be reduced.
  • FIG. 15 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the modification 4 of the embodiment of the present disclosure
  • FIG. 16 is a cross-sectional configuration of the solid-state image sensor 200 according to the modification 5 of the embodiment of the present disclosure. It is a figure which shows.
  • the well layer 202d may be arranged so as to cover only the first element region 501. In this case, it is preferable that a part of the end portion of the FTI structure 521 opposite to the light incident side is in contact with the well layer 202d.
  • the well layer 202d is not limited to the case where it is arranged so as to cover only the first element region 501, and may be arranged so as to cover only the second element region 502 as shown in FIG. .. Also in this case, it is preferable that a part of the end portion of the FTI structure 521 opposite to the light incident side is in contact with the well layer 202d.
  • the width of the P-well region 512A can be further reduced, so that the area of the effective pixel 310 can be further reduced.
  • the well layer 202d is arranged so as to cover only the first element region 501, but the well layer 202d is the entire first element region 501 and the second element region. It may cover a part of 502.
  • the well layer 202d is arranged so as to cover only the second element region 502 is shown, but the well layer 202d is the entire second element region 502 and the first element region. It may cover a part of 501.
  • FIG. 17 is a diagram showing a cross-sectional configuration of a solid-state image sensor 200 according to a modification 6 of the embodiment of the present disclosure.
  • the internal configuration of the second element region 502 is different from that of the embodiment.
  • the FTI structure 523 is arranged between the P-well region 512 and the N-well region 513 adjacent to each other instead of the STI structure 522.
  • the FTI structure 523 is an example of another FTI structure.
  • the electrical separation characteristic inside the second element region 502 can be further improved. Therefore, according to the modification 6, it is possible to further suppress the deterioration of the signal quality of the address event detection circuit 231 (see FIG. 5) due to noise caused by disturbance or the like.
  • the FTI structure 521 and the FTI structure 523 can be manufactured in the same process, the manufacturing process of the circuit board 202 can be simplified. Therefore, according to the modification 6, the manufacturing cost of the solid-state image sensor 200 can be reduced.
  • FIG. 17 shows an example in which the P-well region 512 and the N-well region 513 are all separated by the FTI structure 523, the present disclosure is not limited to such an example.
  • the FTI structure 523 and the STI structure 522 may be mixed between the P-well region 512 and the N-well region 513 adjacent to each other.
  • FIG. 18 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the modified example 8 of the embodiment of the present disclosure.
  • the orientation of the circuit board 202 at the time of joining to the light receiving substrate 201 is different from that of the embodiment.
  • the semiconductor layer 202b of the circuit board 202 is arranged on the circuit board 202 side, and the insulating layer 202a is arranged on the side distant from the semiconductor layer 202b with respect to the circuit board 202. .. Then, in the modification 7, the joint portion 203 is provided on the semiconductor layer 202b side of the circuit board 202.
  • the width of the P-well region 512A can be reduced by arranging the FTI structure 521 between the first element region 501 and the second element region 502. Therefore, according to the modification 7, the area of the effective pixel 310 can be reduced.
  • the wiring portion 401 of the light receiving board 201 and the wiring portion 406 of the circuit board 202 are electrically connected by the via 531.
  • the step of directly joining the pad 403 and the pad 404 can be omitted, so that the step of joining the light receiving substrate 201 and the circuit board 202 can be simplified.
  • the via 531 is arranged so as to penetrate the inside of the FTI structure 521. This eliminates the need for a space for separately arranging the via 531, so that the area of the effective pixel 310 can be further reduced.
  • FIG. 19 is a diagram showing a circuit configuration of an effective pixel 310 according to a modification 8 of the embodiment of the present disclosure, and shows a quantizer 350 that detects the presence or absence of either an on-event or an off-event selected. ing.
  • the quantizer 350 according to the modification 8 has a P-type transistor 351, an N-type transistor 352, and a switch 355.
  • the P-type transistor 351 and the N-type transistor 352 are connected in series in this order between the terminal of the power supply voltage VDD and the terminal of the ground potential.
  • the gate of the P-type transistor 351 is connected to the output terminal of the subtractor 340.
  • the gate of the N-type transistor 352 is connected to the switch 355.
  • control unit 130 can apply a bias voltage V bon indicating an upper limit threshold value or a bias voltage V boff indicating a lower limit threshold value to the gate of the N-type transistor 352 by switching the switch 355.
  • the connection point 356 of the P-type transistor 351 and the N-type transistor 352 is connected to the transfer circuit 360.
  • the voltage at the connection point 356 is output to the transfer circuit 360 as an on-event detection signal V CH in the quantizer 350 according to the modified example 8.
  • the quantizer 350 according to the modified example 8 has a high-level on-event detection signal V when the differential signal exceeds the upper limit threshold value when the on-event is selected by the control unit 130. Output CH .
  • the quantizer 350 according to the modification 8 outputs a low-level off-event detection signal VCL when the differential signal falls below the lower limit threshold value when the off-event is selected by the control unit 130. do.
  • the on-event detection signal VCH is efficiently selected by the control unit 130 when the light source (not shown) is turned on by a command from the control unit 130 or the like. Can be output.
  • the off-event detection signal VCL is efficiently selected by the control unit 130 when the light source (not shown) is turned off by a command from the control unit 130 or the like. Can be output.
  • the solid-state image pickup device 200 includes a light receiving substrate 201 and a circuit board 202.
  • the light receiving substrate 201 has a plurality of light receiving circuits 211 provided with a photoelectric conversion element (photodiode 311).
  • the circuit board 202 is joined to the light receiving board 201 and has a plurality of address event detection circuits 231 for detecting voltage changes output from the photoelectric conversion elements (photodiodes 311) of the plurality of light receiving circuits 211.
  • the circuit board 202 has a first element region 501 and a second element region 502.
  • a first transistor T1 driven by a first voltage VDD1 is arranged in the first element region 501.
  • a second transistor T2 driven by a second voltage VDD2 lower than the first voltage VDD1 is arranged.
  • an FTI (Full Trench Isolation) structure 521 is arranged between the first element region 501 and the second element region 502 adjacent to each other.
  • the area of the effective pixel 310 can be reduced.
  • the end portion of the FTI structure 521 on the side opposite to the light incident side is in contact with the insulating layer 202c.
  • the area of the effective pixel 310 can be further reduced.
  • a part of the end portion of the FTI structure 521 on the side opposite to the light incident side is in contact with the insulating layer 202c.
  • the area of the effective pixel 310 can be further reduced.
  • the end portion of the FTI structure 521 opposite to the light incident side is a first well region (N well region 511) located in the first element region 501. Is in contact with a different conductive well layer 202d.
  • the area of the effective pixel 310 can be further reduced.
  • a part of the end portion of the FTI structure 521 on the side opposite to the light incident side is in contact with the well layer 202d.
  • the area of the effective pixel 310 can be further reduced.
  • the wirings of the light receiving substrate 201 and the circuit board 202 are directly bonded to each other.
  • the light receiving substrate 201 and the circuit board 202 are connected to each other by wirings via via 531.
  • the second element region 502 includes a first conductive type second well region (P well region 512) and a second conductive type third well region (N). It has a well area 513). Further, another FTI structure 523 is arranged between the second well region (P well region 512) and the third well region (N well region 513) adjacent to each other.
  • FIG. 20 is a block diagram showing a second configuration example of the address event detection unit 1000.
  • the address event detection unit 1000 according to this configuration example includes a storage unit 1336 and a storage unit 1336 in addition to the current-voltage conversion unit 1331, the buffer 1332, the subtractor 1333, the quantizer 1334, and the transfer unit 1335. It is configured to have a control unit 1337.
  • the storage unit 1336 is provided between the quantizer 1334 and the transfer unit 1335, and based on the sample signal supplied from the control unit 1337, the output of the quantizer 1334, that is, the comparison result of the comparator 1334a is obtained. accumulate.
  • the storage unit 1336 may be a sampling circuit such as a switch, plastic, or capacitance, or may be a digital memory circuit such as a latch or flip-flop.
  • the control unit 1337 supplies a predetermined threshold voltage Vth to the inverting ( ⁇ ) input terminal of the comparator 1334a.
  • the threshold voltage Vth supplied from the control unit 1337 to the comparator 1334a may have different voltage values in time division.
  • the control unit 1337 corresponds to the threshold voltage Vth1 corresponding to the on-event indicating that the amount of change in the optical current has exceeded the upper limit threshold value, and the off-event indicating that the amount of change has fallen below the lower limit threshold value.
  • the threshold voltage Vth2 By supplying the threshold voltage Vth2 to be performed at different timings, one comparator 1334a can detect a plurality of types of address events.
  • the storage unit 1336 is, for example, a comparator using the threshold voltage Vth1 corresponding to the on-event during the period in which the threshold voltage Vth2 corresponding to the off-event is supplied from the control unit 1337 to the inverting (-) input terminal of the comparator 1334a.
  • the comparison result of 1334a may be accumulated.
  • the storage unit 1336 may be inside the pixel 2030 (see FIG. 21) or may be outside the pixel 2030. Further, the storage unit 1336 is not an essential component of the address event detection unit 1000. That is, the storage unit 1336 may be omitted.
  • the image pickup device 100 according to the first configuration example described above is an asynchronous type image pickup device that reads out an event by an asynchronous type read-out method.
  • the event reading method is not limited to the asynchronous reading method, and may be a synchronous reading method.
  • the image pickup device to which the synchronous readout method is applied is a scan type image pickup device, which is the same as a normal image pickup device that performs image pickup at a predetermined frame rate.
  • FIG. 21 is a block diagram showing an example of the configuration of the image pickup device according to the second configuration example, that is, the scan type image pickup device, which is used as the image pickup device 2000 in the image pickup system to which the technique according to the present disclosure is applied.
  • the image pickup device 2000 includes a pixel array unit 2021, a drive unit 2022, a signal processing unit 2025, a read area selection unit 2027, and a signal generation unit. It is configured to include 2028.
  • the pixel array unit 2021 includes a plurality of pixels 2030.
  • the plurality of pixels 2030 output an output signal in response to the selection signal of the read area selection unit 2027.
  • Each of the plurality of pixels 2030 may be configured to have a quantizer comparator in the pixel.
  • the plurality of pixels 2030 output an output signal corresponding to the amount of change in light intensity. As shown in FIG. 21, the plurality of pixels 2030 may be two-dimensionally arranged in a matrix.
  • the drive unit 2022 drives each of the plurality of pixels 2030 to output the pixel signal generated by each pixel 2030 to the signal processing unit 2025.
  • the drive unit 2022 and the signal processing unit 2025 are circuit units for acquiring gradation information. Therefore, when only the event information is acquired, the drive unit 2022 and the signal processing unit 2025 may be omitted.
  • the read area selection unit 2027 selects a part of the plurality of pixels 2030 included in the pixel array unit 2021. Specifically, the read area selection unit 2027 determines the selection area in response to a request from each pixel 2030 of the pixel array unit 2021. For example, the read area selection unit 2027 selects any one or a plurality of rows included in the structure of the two-dimensional matrix corresponding to the pixel array unit 2021. The read area selection unit 2027 sequentially selects one or a plurality of rows according to a preset period. Further, the read area selection unit 2027 may determine the selection area in response to a request from each pixel 2030 of the pixel array unit 2021.
  • the signal generation unit 2028 generates an event signal corresponding to the active pixel that has detected an event among the selected pixels, based on the output signal of the pixel selected by the read area selection unit 2027.
  • An event is an event in which the intensity of light changes.
  • the active pixel is a pixel in which the amount of change in the intensity of light corresponding to the output signal exceeds or falls below a preset threshold value.
  • the signal generation unit 2028 compares the output signal of a pixel with a reference signal, detects an active pixel that outputs an output signal when it is larger or smaller than the reference signal, and generates an event signal corresponding to the active pixel. ..
  • the signal generation unit 2028 can be configured to include, for example, a column selection circuit for arbitrating the signal entering the signal generation unit 2028. Further, the signal generation unit 2028 can be configured to output not only the information of the active pixel in which the event is detected but also the information of the inactive pixel in which the event is not detected.
  • the signal generation unit 2028 outputs the address information and the time stamp information (for example, (X, Y, T)) of the active pixel that detected the event through the output line 2015.
  • the data output from the signal generation unit 2028 may be not only address information and time stamp information but also frame format information (for example, (0, 0, 1, 0, ...)). ..
  • the distance measuring system is a system for measuring the distance to a subject by using a structured light method technique.
  • the ranging system can also be used as a system for acquiring a three-dimensional (3D) image, and in this case, it can be referred to as a three-dimensional image acquisition system.
  • 3D three-dimensional
  • the structured light method distance measurement is performed by identifying the coordinates of a point image and which light source (so-called point light source) the point image is projected from by pattern matching.
  • FIG. 22 is a schematic diagram showing an example of the configuration of the ranging system according to the embodiment of the present disclosure
  • FIG. 23 is a block diagram showing an example of the circuit configuration.
  • the ranging system 3000 uses a surface emitting semiconductor laser, for example, a vertical cavity type surface emitting laser (VCSEL) 3010 as a light source unit, and an event detection sensor 3020 called EVS as a light receiving unit.
  • the vertical cavity type surface emitting laser (VCSEL) 3010 projects a predetermined pattern of light onto the subject 3100.
  • the camera side optical system 3070 is provided.
  • the system control unit 3030 is composed of, for example, a processor (CPU), drives a vertical resonator type surface emitting laser 3010 via a light source drive unit 3040, and drives an event detection sensor 3020 via a sensor control unit 3050. .. More specifically, the system control unit 3030 controls the vertical resonator type surface emitting laser 3010 in synchronization with the event detection sensor 3020.
  • the light of a predetermined pattern emitted from the vertical resonator type surface emitting laser 3010 passes through the light source side optical system 3060 and is a subject (measurement target). Object) Projected to 3100. This projected light is reflected by the subject 3100. Then, the light reflected by the subject 3100 passes through the camera-side optical system 3070 and is incident on the event detection sensor 3020.
  • the event detection sensor 3020 receives the light reflected by the subject 3100 and detects that the change in the brightness of the pixel exceeds a predetermined threshold value as an event.
  • the event information detected by the event detection sensor 3020 is supplied to the application processor 3200 external to the ranging system 3000.
  • the application processor 3200 performs predetermined processing on the event information detected by the event detection sensor 3020.
  • the present technology can also have the following configurations.
  • a light receiving board having a plurality of light receiving circuits provided with photoelectric conversion elements, A circuit board joined to the light receiving board and having a plurality of address event detection circuits for detecting voltage changes output from the photoelectric conversion elements of the plurality of light receiving circuits, respectively. Equipped with The circuit board is The first element region in which the first transistor driven by the first voltage is arranged, and A second element region in which a second transistor driven by a second voltage lower than the first voltage is arranged, and Have, A solid-state image sensor in which an FTI (Full Trench Isolation) structure is arranged between the first element region and the second element region adjacent to each other.
  • FTI Full Trench Isolation
  • the solid-state image pickup device according to any one of (1) to (5) above, wherein the light receiving substrate and the circuit board are directly bonded to each other.
  • the solid-state image pickup device according to any one of (1) to (5) above, wherein the light receiving substrate and the circuit board are connected to each other by a via.
  • the second element region has a second well region of the first conductive type and a third well region of the second conductive type.
  • the solid-state image sensor is A light receiving board having a plurality of light receiving circuits provided with photoelectric conversion elements, A circuit board joined to the light receiving board and having a plurality of address event detection circuits for detecting voltage changes output from the photoelectric conversion elements of the plurality of light receiving circuits, respectively.
  • a signal processing unit that processes the output of the solid-state image sensor, and Have The circuit board is The first element region in which the first transistor driven by the first voltage is arranged, and A second element region in which a second transistor driven by a second voltage lower than the first voltage is arranged, and Have, An image pickup device in which an FTI (Full Trench Isolation) structure is arranged between the first element region and the second element region adjacent to each other.
  • FTI Full Trench Isolation
  • the image pickup apparatus according to any one of (9) to (13), wherein the light receiving substrate and the circuit board are directly joined to each other by wiring.
  • the image pickup apparatus according to any one of (9) to (13), wherein the light receiving substrate and the circuit board are connected to each other by a via.
  • the second element region has a second well region of the first conductive type and a third well region of the second conductive type.
  • the image pickup apparatus according to any one of (9) to (15) above, wherein another FTI structure is arranged between the second well region and the third well region adjacent to each other.
  • Image sensor 110 Lens 130 Control unit 200
  • Solid-state image sensor 201 Light-receiving board 202 Circuit board 202b Semiconductor layer 202c Insulation layer 211
  • Light-receiving circuit 231 Address event detection circuit 310 Effective pixel 311 Photodiode (an example of photoelectric conversion element) 501 First element region 502 Second element region 511 N-well region (an example of the first well region) 512 P-well area (an example of the second well area) 513 N-well area (an example of a third well area) 521, 523 FTI structure 522 STI structure 531 Via T1 First transistor T2 Second transistor VDD1 First voltage VDD2 Second voltage

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Abstract

本開示に係る固体撮像素子（２００）は、受光基板（２０１）と、回路基板（２０２）とを備える。受光基板（２０１）は、光電変換素子が設けられる受光回路（２１１）を複数有する。回路基板（２０２）は、受光基板（２０１）に接合され、複数の受光回路（２１１）の光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路（２３１）を有する。回路基板（２０２）は、第１の素子領域（５０１）と、第２の素子領域（５０２）とを有する。第１の素子領域（５０１）には、第１の電圧（ＶＤＤ１）で駆動する第１のトランジスタ（Ｔ１）が配置される。第２の素子領域（５０２）には、第１の電圧（ＶＤＤ１）よりも低い第２の電圧（ＶＤＤ２）で駆動する第２のトランジスタ（Ｔ２）が配置される。互いに隣接する第１の素子領域（５０１）と第２の素子領域（５０２）との間にＦＴＩ（Full　Trench　Isolation）構造（５２１）が配置される。

Description

固体撮像素子および撮像装置
　本開示は、固体撮像素子および撮像装置に関する。
　近年、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている（たとえば、特許文献１参照）。
特表２０１６－５３３１４０号公報
　しかしながら、上記の従来技術では、かかる非同期型の固体撮像素子において、画素面積を縮小することが困難であった。
　そこで、本開示では、画素面積を縮小することができる固体撮像素子および撮像装置を提案する。
　本開示によれば、固体撮像素子が提供される。固体撮像素子は、受光基板と、回路基板とを備える。受光基板は、光電変換素子が設けられる受光回路を複数有する。回路基板は、前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する。また、前記回路基板は、第１の素子領域と、第２の素子領域とを有する。第１の素子領域には、第１の電圧で駆動する第１のトランジスタが配置される。第２の素子領域には、前記第１の電圧よりも低い第２の電圧で駆動する第２のトランジスタが配置される。そして、互いに隣接する前記第１の素子領域と前記第２の素子領域との間に、ＦＴＩ（Full　Trench　Isolation）構造が配置される。
本開示の実施形態に係る撮像装置の一構成例を示すブロック図である。 本開示の実施形態に係る固体撮像素子の積層構造を説明するための図である。 本開示の実施形態に係る受光基板の平面構成を説明するための図である。 本開示の実施形態に係る回路基板の平面構成を説明するための図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る有効画素の回路構成を示す図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態に係る固体撮像素子の平面構成を示す図である。 本開示の実施形態に係る固体撮像素子の断面構成を示す図である。 本開示の参考例における固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例１に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例２に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例３に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例４に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例５に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例６に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例７に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態の変形例８に係る有効画素の回路構成を示す図である。 アドレスイベント検出部の第２構成例を示すブロック図である。 本開示に係る技術が適用される撮像システムにおける撮像装置として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。 本開示の実施形態に係る測距システムの構成の一例を示す概略図である。 回路構成の一例を示すブロック図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が撮像装置などで用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（たとえば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難である。
　そこで、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている。この固体撮像素子では、フォトダイオードと、アドレスイベントを検出するための複数のトランジスタとが画素ごとに配置される。
　しかしながら、上記の従来技術では、画素ごとに配置されるアドレスイベント検出回路の面積を縮小することが困難であることから、かかるアドレスイベント検出回路と平面視で同じ位置に配置される画素の面積を縮小することが困難であった。
　これは、アドレスイベント検出回路内で高い電圧で駆動するトランジスタが配置される領域と、低い電圧で駆動するトランジスタが配置される領域との間を電気的に分離する分離領域の面積を縮小することが困難であるためである。
　そこで、上述の問題点を克服し、画素面積を縮小することができる技術の実現が期待されている。
［撮像装置の構成］
　最初に、実施形態に係る撮像装置１００の構成について、図１を参照しながら説明する。図１は、本開示の実施形態に係る撮像装置１００の一構成例を示すブロック図である。
　実施形態に係る撮像装置１００は、レンズ１１０と、固体撮像素子２００と、記録部１２０と、制御部１３０とを備える。この撮像装置１００としては、ウェアラブルデバイスに搭載されるカメラや、車載カメラなどが想定される。
　レンズ１１０は、被写体からの入射光を取り込んで固体撮像素子２００の撮像面上に結像させる。
　固体撮像素子２００は、ＥＶＳ（Event-based　Vision　Sensor）とも呼称され、複数の画素のそれぞれについて、輝度の変化量の絶対値がしきい値を超えた旨をアドレスイベントとして検出する。このアドレスイベントは、たとえば、輝度の上昇量が上限しきい値を超えた旨を示すオンイベントと、輝度の低下量が上限しきい値未満の下限しきい値を下回った旨を示すオフイベントとを含む。
　そして、固体撮像素子２００は、アドレスイベントの検出結果を示す検出信号を画素ごとに生成する。それぞれの検出信号は、オンイベントの有無を示すオンイベント検出信号ＶＣＨ（図６参照）と、オフイベントの有無を示すオフイベント検出信号ＶＣＬ（図６参照）とを含む。
　固体撮像素子２００は、検出信号からなる画像データに対し、画像認識処理などの所定の信号処理を実行し、その処理後のデータを記録部１２０に信号線２０９を介して出力する。
　記録部１２０は、固体撮像素子２００からのデータを記録する。制御部１３０は、固体撮像素子２００を制御して、かかる固体撮像素子２００に画像データを撮像させる。
［固体撮像素子の構成］
　つづいて、実施形態に係る固体撮像素子２００の構成について、図２～図９を参照しながら説明する。図２は、本開示の実施形態に係る固体撮像素子２００の積層構造を説明するための図である。
　実施形態に係る固体撮像素子２００は、回路基板２０２と、かかる回路基板２０２に積層される受光基板２０１とを備える。受光基板２０１および回路基板２０２は、ビアやＣｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　図３は、本開示の実施形態に係る受光基板２０１の平面構成を説明するための図である。図３に示すように、受光基板２０１は、受光部２１０と、ビア配置部２２１と、ビア配置部２２２とを有する。
　受光部２１０には、複数の受光回路２１１が二次元格子状に配列される。かかる受光回路２１１は、入射光を光電変換して光電流を生成し、その光電流を電流電圧変換して電圧信号を出力するものである。これらの受光回路２１１のそれぞれには、行アドレスおよび列アドレスからなる画素アドレスが割り当てられる。
　ビア配置部２２１およびビア配置部２２２には、回路基板２０２（図４参照）と接続されるビアが配置される。
　図４は、本開示の実施形態に係る回路基板２０２の平面構成を説明するための図である。図４に示すように、回路基板２０２は、アドレスイベント検出部２３０と、信号処理回路２４０と、行駆動回路２５１と、列駆動回路２５２と、ビア配置部２６１と、ビア配置部２６２とを有する。
　アドレスイベント検出部２３０には、複数のアドレスイベント検出回路２３１が二次元格子状に配列される。アドレスイベント検出回路２３１は、受光回路２１１からの電圧信号を量子化し、かかる量子化された電圧信号を検出信号として出力する。
　アドレスイベント検出回路２３１のそれぞれには画素アドレスが割り当てられ、同一アドレスの受光回路２１１と電気的に接続される。また、実施形態において、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　信号処理回路２４０は、アドレスイベント検出部２３０からの検出信号に対して所定の信号処理を実行する。たとえば、信号処理回路２４０は、かかる検出信号を画素信号として二次元格子状に配列し、画素ごとに２ビットの情報を有する画像データを取得する。そして、信号処理回路２４０は、取得された画像データに対して画像認識処理などの信号処理を実行する。
　行駆動回路２５１は、行アドレスを選択し、選択された行アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。列駆動回路２５２は、列アドレスを選択し、選択された列アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。ビア配置部２６１およびビア配置部２６２には、受光基板２０１（図３参照）と接続されるビアが配置される。
　図５は、本開示の実施形態に係る有効画素３１０の構成を説明するための図である。図５に示すように、有効画素３１０のそれぞれは、同一の画素アドレスが割り当てられた受光基板２０１内の受光回路２１１と、回路基板２０２内のアドレスイベント検出回路２３１とから構成される。
　前述したように、受光基板２０１および回路基板２０２には、複数の受光回路２１１と、複数のアドレスイベント検出回路２３１とが二次元格子状に配列されている。また、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　すなわち、実施形態に係る固体撮像素子２００では、１組の受光回路２１１およびアドレスイベント検出回路２３１で構成される有効画素３１０が、二次元格子状に配列される。そして、１組の受光回路２１１とアドレスイベント検出回路２３１との間が、接合部２０３においてビアやＣｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　図６は、本開示の実施形態に係る有効画素３１０の回路構成を示す図である。図６に示すように、有効画素３１０は、フォトダイオード３１１と、電流電圧変換回路３２０と、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とを備える。フォトダイオード３１１は、光電変換素子の一例である。
　本開示の実施形態では、かかる有効画素３１０の各部のうち、フォトダイオード３１１と、電流電圧変換回路３２０のＮ型トランジスタ３２１、３２２とが受光回路２１１に含まれる。また、有効画素３１０の各部のうち、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とがアドレスイベント検出回路２３１に含まれる。
　すなわち、本開示の実施形態では、有効画素３１０が、フォトダイオード３１１と、電流電圧変換回路３２０と、アドレスイベント検出回路２３１とを有する。
　フォトダイオード３１１は、入射光を光電変換して光電流を生成する。そして、フォトダイオード３１１は、生成した光電流を電流電圧変換回路３２０に供給する。
　電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を、その対数の電圧信号に変換する。そして、電流電圧変換回路３２０は、変換した電圧信号をバッファ３３０に供給する。
　バッファ３３０は、電流電圧変換回路３２０から送られる電圧信号を補正して、この補正された信号を減算器３４０に出力する。実施形態に係る有効画素３１０では、かかるバッファ３３０によって後段を駆動する駆動力を向上させることができるとともに、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。
　減算器３４０は、バッファ３３０から送られる補正信号の変化量を減算処理によって求める。そして、減算器３４０は、求めた変化量を微分信号として量子化器３５０に供給する。
　量子化器３５０は、微分信号と所定のしきい値との比較により、アナログの微分信号をデジタルの検出信号に変換（すなわち、量子化）する。実施形態に係る量子化器３５０は、微分信号と上限しきい値および下限しきい値のそれぞれとを比較し、それらの比較結果を２ビットの検出信号として転送回路３６０に供給する。
　転送回路３６０は、列駆動回路２５２からの列駆動信号に従って、検出信号を信号処理回路２４０に転送する。
　各部の具体的な回路構成について以下に説明する。電流電圧変換回路３２０は、Ｎ型トランジスタ３２１と、Ｎ型トランジスタ３２２と、Ｐ型トランジスタ３２３とを有する。Ｎ型トランジスタ３２１、Ｎ型トランジスタ３２２およびＰ型トランジスタ３２３には、たとえば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　Ｎ型トランジスタ３２１のソースはフォトダイオード３１１のカソードに接続され、ドレインは第１の電圧ＶＤＤ１の端子に接続される。フォトダイオード３１１のアノードは、接地電位の端子に接続される。Ｐ型トランジスタ３２３およびＮ型トランジスタ３２２は、第１の電圧ＶＤＤ１の端子と接地電位の端子との間で、この順に直列に接続される。
　このように、本開示では、フォトダイオード３１１と、電流電圧変換回路３２０に含まれる各トランジスタとは、第１の電圧ＶＤＤ１で駆動する。かかる第１の電圧ＶＤＤ１は、たとえば、２．２（Ｖ）～２．８（Ｖ）である。
　Ｐ型トランジスタ３２３とＮ型トランジスタ３２２との接続点は、Ｎ型トランジスタ３２１のゲートとバッファ３３０の入力端子とに接続される。Ｎ型トランジスタ３２１とフォトダイオード３１１との接続点は、Ｎ型トランジスタ３２２のゲートに接続される。Ｐ型トランジスタ３２３のゲートには、所定のバイアス電圧Ｖｂｌｏｇが印加される。
　そして、Ｎ型トランジスタ３２１は、フォトダイオード３１１で生成された光電流をゲートとソースとの間の電圧に変換し、Ｎ型トランジスタ３２２は、かかる光電流に応じた電位のゲートと接地電位のソースとの間の電圧を増幅してドレインから出力する。
　また、Ｐ型トランジスタ３２３は、バイアス電圧Ｖｂｌｏｇに基づく定電流をＮ型トランジスタ３２２に供給する。このような構成によって、電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を電圧信号に変換する。
　なお、実施形態に係る固体撮像素子２００では、フォトダイオード３１１と、Ｎ型トランジスタ３２１と、Ｎ型トランジスタ３２２とが受光基板２０１に配置され、Ｐ型トランジスタ３２３以降の回路が回路基板２０２に配置される。
　図７は、本開示の実施形態に係る有効画素３１０の構成を説明するための図である。図７に示すように、受光基板２０１のＰウェル領域には、フォトダイオード３１１が埋め込まれ、Ｎ型トランジスタ３２１のバックゲートおよびＮ型トランジスタ３２２のバックゲートが形成される。
　Ｎ型トランジスタ３２１のドレインには第１の電圧ＶＤＤ１が供給され、Ｐウェル領域（すなわち、フォトダイオード３１１のアノード）の電位およびＮ型トランジスタ３２２のソースの電位は、接地電位である。また、隣接する有効画素３１０のそれぞれのＰウェル領域は、一点鎖線の部分に形成される画素分離部４１０（図８参照）で分離されている。
　図６の説明に戻る。バッファ３３０は、Ｐ型トランジスタ３３１とＰ型トランジスタ３３２とを有する。Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２は、第１の電圧ＶＤＤ１の端子と接地電位の端子との間で、この順に直列に接続される。Ｐ型トランジスタ３３１のゲートには所定のバイアス電圧Ｖｂｓｆが印加される。Ｐ型トランジスタ３３２のゲートは、電流電圧変換回路３２０の出力端子に接続される。
　このような構成によって、バッファ３３０は、補正された電圧信号をＰ型トランジスタ３３１とＰ型トランジスタ３３２との接続点から減算器３４０に出力する。また、本開示では、バッファ３３０に含まれる各トランジスタが第１の電圧ＶＤＤ１で駆動する。
　減算器３４０は、コンデンサ３４１と、Ｐ型トランジスタ３４２と、コンデンサ３４３と、Ｐ型トランジスタ３４４と、Ｎ型トランジスタ３４５とを有する。Ｐ型トランジスタ３４２、Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、第２の電圧ＶＤＤ２の端子と基準電位の端子との間で、この順に直列に接続される。Ｎ型トランジスタ３４５のゲートには所定のバイアス電圧Ｖｂａが印加される。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、Ｐ型トランジスタ３４４のゲートを入力端子、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点を出力端子とした場合に、入力信号を反転して出力するインバータとして機能する。
　コンデンサ３４１の一端はバッファ３３０の出力端子に接続され、他端はインバータの入力端子（すなわち、Ｐ型トランジスタ３４４のゲート）に接続される。コンデンサ３４３の一端はインバータの入力端子に接続され、他端はインバータの出力端子（すなわち、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点）に接続される。
　Ｐ型トランジスタ３４２は、コンデンサ３４３の両端を接続する経路を、行駆動回路２５１から出力される行駆動信号に従って開閉する。
　Ｐ型トランジスタ３４２をオンした際には、コンデンサ３４１のバッファ３３０側に電圧信号Ｖｉｎｉｔが入力され、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。
　この際、コンデンサ３４１に蓄積されている電荷Ｑｉｎｉｔは、コンデンサ３４１の容量をＣ１とすると、以下の式（１）により表される。一方、コンデンサ３４３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
　Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ　・・（１）
　次に、Ｐ型トランジスタ３４２がオフされて、コンデンサ３４１のバッファ３３０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ３４１に蓄積される電荷Ｑａｆｔｅｒは、以下の式（２）により表される。
　Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ　・・（２）
　一方、コンデンサ３４３に蓄積される電荷Ｑ２は、コンデンサ３４３の容量をＣ２、出力電圧をＶｏｕｔとすると、以下の式（３）により表される。
　Ｑ２＝－Ｃ２×Ｖｏｕｔ　・・（３）
　この際、コンデンサ３４１およびコンデンサ３４３の総電荷量は変化しないため、以下の式（４）が成立する。
　Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２　・・（４）
　そして、上記の式（４）に式（１）～（３）を代入して変形すると、以下の式（５）が得られる。
　Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）　・・（５）
　上記の式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、容量Ｃ１を大きく、容量Ｃ２を小さく設計することが好ましい。一方で、容量Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、容量Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。
　また、有効画素３１０ごとに減算器３４０が搭載されるため、容量Ｃ１や容量Ｃ２には、面積上の制約がある。これらを考慮して、たとえば、容量Ｃ１は、２０～２００フェムトファラッド（ｆＦ）の値に設定され、容量Ｃ２は、１～２０フェムトファラッド（ｆＦ）の値に設定される。
　本開示では、減算器３４０に含まれる各トランジスタが第２の電圧ＶＤＤ２で駆動する。かかる第２の電圧ＶＤＤ２は、第１の電圧ＶＤＤ１よりも低い電圧であり、たとえば、０．８５（Ｖ）である。なお、以降の説明では、第１の電圧ＶＤＤ１および第２の電圧ＶＤＤ２を総称して「電源電圧ＶＤＤ」とも呼称する。
　量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、Ｐ型トランジスタ３５３と、Ｎ型トランジスタ３５４とを有する。Ｐ型トランジスタ３５１、Ｎ型トランジスタ３５２、Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、第２の電圧ＶＤＤ２の端子と接地電位の端子との間で、この順に直列に接続される。Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４は、第２の電圧ＶＤＤ２の端子と基準電位の端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートおよびＰ型トランジスタ３５３のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートには上限しきい値を示すバイアス電圧Ｖｂｏｎが印加され、Ｎ型トランジスタ３５４のゲートには下限しきい値を示すバイアス電圧Ｖｂｏｆｆが印加される。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オフイベント検出信号ＶＣＬとして出力される。
　このような構成により、量子化器３５０は、微分信号が上限しきい値を超えた場合にハイレベルのオンイベント検出信号ＶＣＨを出力し、微分信号が下限しきい値を下回った場合にローレベルのオフイベント検出信号ＶＣＬを出力する。すなわち、実施形態に係る固体撮像素子２００は、オンイベントおよびオフイベントの両方の有無を同時に検出することができる。
　本開示では、量子化器３５０に含まれる各トランジスタが第２の電圧ＶＤＤ２で駆動する。
　図８は、本開示の実施形態に係る固体撮像素子２００の断面構成を示す図であり、おもに固体撮像素子２００の周辺部の断面構造について示している。図８に示すように、固体撮像素子２００は、有効画素領域Ｒ１と、ダミー画素領域Ｒ２と、電源供給領域Ｒ３と、パッド領域Ｒ４とを有する。
　有効画素領域Ｒ１は、積層された受光部２１０およびアドレスイベント検出部２３０が設けられる領域である。有効画素領域Ｒ１には、複数の有効画素３１０が二次元格子状に配列されている。
　図９に示すように、ダミー画素領域Ｒ２は、有効画素領域Ｒ１の四方を囲むように設けられる領域である。図９は、本開示の実施形態に係る固体撮像素子２００の平面構成を示す図である。
　また、図８に示すように、ダミー画素領域Ｒ２には、複数のダミー画素３１０Ａが並んで配列されている。かかるダミー画素３１０Ａは、有効画素３１０と基本的な構成は同じである一方で、外部には信号を出力しない画素である。
　実施形態に係る固体撮像素子２００では、有効画素領域Ｒ１の四方を囲むようにダミー画素領域Ｒ２を形成することにより、有効画素領域Ｒ１の中央から縁部までのプロセスの規則性を確保することができる。したがって、実施形態によれば、固体撮像素子２００の製造歩留まりを向上させることができる。
　図９に示すように、電源供給領域Ｒ３は、ダミー画素領域Ｒ２の四方を囲むように設けられる領域である。電源供給領域Ｒ３は、外部から接地電位が印加される接地配線４２１と、外部から電源電圧ＶＤＤが印加される電源配線４２２と、外部から基板電圧ＶＳＵＢが印加される電源配線４２３とを有する。接地配線４２１および電源配線４２２、４２３は、たとえば、ダミー画素領域Ｒ２の周囲にリング状に形成される。
　接地配線４２１は、複数の有効画素３１０などに接地電位を供給する。電源配線４２２は、複数の有効画素３１０などに電源電圧ＶＤＤを供給する。電源配線４２３は、固体撮像素子２００の有効画素領域Ｒ１およびダミー画素領域Ｒ２以外の部位に、電源電圧ＶＤＤと同電位の基板電圧ＶＳＵＢを供給する。
　実施形態に係る固体撮像素子２００では、電源配線４２２とは別に電源配線４２３を設けることにより、有効画素３１０が動作する際などに電源電圧ＶＤＤが変動する場合でも、安定した基板電圧ＶＳＵＢを固体撮像素子２００の周辺部に供給することができる。したがって、実施形態によれば、固体撮像素子２００を安定して動作させることができる。
　図８の説明に戻る。パッド領域Ｒ４は、電源供給領域Ｒ３の周囲に設けられる領域であり、コンタクトホール４２４と、ボンディングパッド４２５とを有する。コンタクトホール４２４は、受光基板２０１の光入射側の面から回路基板２０２の途中まで、受光基板２０１および回路基板２０２の厚み方向に沿って形成される。
　ボンディングパッド４２５は、コンタクトホール４２４の底部に設けられる。実施形態では、コンタクトホール４２４を介してボンディングパッド４２５にボンディングワイヤなどが接合されることにより、記録部１２０（図１参照）または制御部１３０（図１参照）と固体撮像素子２００の各部とが電気的に接続される。
　有効画素領域Ｒ１に配置される有効画素３１０の構成について、図８を参照しながらさらに説明する。固体撮像素子２００は、受光基板２０１と回路基板２０２とが積層して構成され、かかる受光基板２０１と回路基板２０２との界面には接合部２０３が設けられる。
　受光基板２０１は、半導体層２０１ａと、絶縁層２０１ｂとを有する。半導体層２０１ａは、シリコンなどの半導体材料で構成される。かかる半導体層２０１ａには、有効画素３１０やダミー画素３１０Ａごとに、フォトダイオード３１１（図７参照）やＮ型トランジスタ３２１（図７参照）、Ｎ型トランジスタ３２２（図７参照）などが形成される。
　また、半導体層２０１ａには、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を区切るように、画素分離部４１０が形成される。画素分離部４１０は、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を電気的および光学的に分離する。
　画素分離部４１０は、たとえば、有効画素３１０やダミー画素３１０Ａを個別に囲むとともに、半導体層２０１ａを貫通するように形成される。
　半導体層２０１ａにおける光入射側の面には、平坦化膜４１１が形成され、かかる平坦化膜４１１における光入射側の面には、オンチップレンズ４１２が形成される。平坦化膜４１１は、オンチップレンズ４１２を搭載する面を平坦化する。
　オンチップレンズ４１２は、たとえば、有効画素３１０やダミー画素３１０Ａに個別に設けられ、入射光を集光して有効画素３１０やダミー画素３１０Ａに導く。
　絶縁層２０１ｂは、酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの絶縁材料で構成され、半導体層２０１ａにおける光入射側とは反対側の面に設けられる。
　また、絶縁層２０１ｂには、配線層やビアなどで構成される配線部４０１が形成される。かかる配線部４０１は、半導体層２０１ａに設けられるフォトダイオード３１１やＮ型トランジスタ３２１、Ｎ型トランジスタ３２２と、図６に示した配線構成で電気的に接続される。
　配線部４０１は、ビア４０２を介してパッド４０３と電気的に接続される。パッド４０３は、受光基板２０１における光入射側の面とは反対側の面（すなわち、回路基板２０２との界面）に露出して設けられ、銅または銅合金で構成される。
　回路基板２０２は、受光基板２０１との界面側に、絶縁層２０２ａを有する。絶縁層２０２ａは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。
　また、絶縁層２０２ａは、パッド４０４を有する。パッド４０４は、回路基板２０２における光入射側の面（すなわち、受光基板２０１との界面）に露出して設けられ、銅または銅合金で構成される。
　パッド４０４は、ビア４０５を介して配線部４０６と電気的に接続される。配線部４０６は、配線層やビアなどで構成され、Ｐ型トランジスタ３３２（図６参照）のゲートおよびＰ型トランジスタ３２３（図６参照）のソースに電気的に接続される。そして、実施形態では、パッド４０３とパッド４０４とがＣｕ－Ｃｕ接合で直接接合される。
［回路基板の構成］
　つづいて、実施形態に係る回路基板２０２の詳細な構成について、図１０および図１１を参照しながら説明する。図１０は、本開示の実施形態に係る固体撮像素子２００の断面構成を示す図である。
　図１０に示すように、固体撮像素子２００は、受光基板２０１と回路基板２０２とが積層して構成され、かかる受光基板２０１と回路基板２０２との界面には接合部２０３が設けられる。
　また、受光基板２０１は、半導体層２０１ａと、絶縁層２０１ｂとを有する。半導体層２０１ａは、シリコンなどの半導体材料で構成される。かかる半導体層２０１ａには、有効画素３１０ごとに、フォトダイオード３１１（図７参照）やＮ型トランジスタ３２１（図７参照）、Ｎ型トランジスタ３２２（図７参照）などが形成される。
　絶縁層２０１ｂは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成され、半導体層２０１ａにおける光Ｌの入射側とは反対側の面に設けられる。かかる絶縁層２０１ｂの内部には、配線部４０１、ビア４０２およびパッド４０３などが形成される。
　回路基板２０２は、絶縁層２０２ａと、半導体層２０２ｂと、絶縁層２０２ｃとを有し、光入射側からこの順に積層される。
　絶縁層２０２ａは、回路基板２０２における受光基板２０１との界面側に配置される。絶縁層２０２ａは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。また、絶縁層２０２ａの内部には、パッド４０４、ビア４０５および配線部４０６などが形成される。
　半導体層２０２ｂは、シリコンなどの半導体材料で構成される。かかる半導体層２０２ｂには、Ｎウェル領域５１１、Ｐウェル領域５１２およびＮウェル領域５１３などが設けられる。
　Ｎウェル領域５１１は第１のウェル領域の一例であり、Ｐウェル領域５１２は第２のウェル領域の一例であり、Ｎウェル領域５１３は第３のウェル領域の一例である。
　Ｎウェル領域５１１には、回路基板２０２に設けられ、第１の電圧ＶＤＤ１（図６参照）で駆動する各種のトランジスタが配置される。かかるＮウェル領域５１１には、たとえば、Ｐ型トランジスタ３２３（図６参照）、Ｐ型トランジスタ３３１（図６参照）およびＰ型トランジスタ３３２（図６参照）などが配置される。
　そして本開示では、半導体層２０２ｂにおいて、第１の電圧ＶＤＤ１で駆動する各種のトランジスタが配置される領域（たとえば、Ｎウェル領域５１１）を、第１の素子領域５０１と規定する。また本開示では、かかる第１の素子領域５０１に配置される各種のトランジスタを、第１のトランジスタＴ１と総称する。
　Ｐウェル領域５１２には、回路基板２０２に設けられ、第２の電圧ＶＤＤ２（図６参照）で駆動する各種のＮ型トランジスタが配置される。かかるＰウェル領域５１２には、たとえば、Ｎ型トランジスタ３４５（図６参照）、Ｎ型トランジスタ３５２（図６参照）、Ｎ型トランジスタ３５４（図６参照）などが配置される。
　Ｎウェル領域５１３には、回路基板２０２に設けられ、第２の電圧ＶＤＤ２で駆動する各種のＰ型トランジスタが配置される。かかるＮウェル領域５１３には、たとえば、Ｐ型トランジスタ３４２（図６参照）、Ｐ型トランジスタ３４４（図６参照）、Ｐ型トランジスタ３５１（図６参照）、Ｐ型トランジスタ３５３（図６参照）などが配置される。
　そして本開示では、半導体層２０２ｂにおいて、第２の電圧ＶＤＤ２で駆動する各種のトランジスタが配置される領域（たとえば、Ｐウェル領域５１２およびＮウェル領域５１３）を、第２の素子領域５０２と規定する。また本開示では、かかる第２の素子領域５０２に配置される各種のトランジスタを、第２のトランジスタＴ２と総称する。
　ここで、実施形態では、互いに隣接する第１の素子領域５０１と第２の素子領域５０２との間に、ＦＴＩ（Full　Trench　Isolation）構造５２１が配置される。
　なお、本開示において、「ＦＴＩ構造」とは、半導体層２０２ｂの光入射側の面から光入射側とは反対側の面まで達するようにトレンチが形成され、かかるトレンチに絶縁材料（たとえば、酸化シリコンなど）が埋め込まれて構成される構造のことである。
　そして、実施形態では、ＦＴＩ構造５２１が、第１の素子領域５０１の周囲を囲むように配置されるとともに、回路基板２０２の表面に対して略垂直に延びるように（すなわち、光Ｌの入射方向に沿って延びるように）配置される。
　ここで、第１の素子領域５０１と第２の素子領域５０２との間にＦＴＩ構造５２１を配置することによる効果について、図１１も参照しながら説明する。図１１は、本開示の参考例における固体撮像素子１２００の断面構成を示す図である。
　図１１に示す参考例では、第１の電圧ＶＤＤ１が印加される第１の素子領域５０１と、第２の電圧ＶＤＤ２が印加される第２の素子領域５０２との間に、ＳＴＩ（Shallow　Trench　Isolation）構造１５２１が配置される。
　なお本開示において、「ＳＴＩ構造」とは、半導体層２０２ｂの光入射側の面から延びる一方で、光入射側とは反対側の面まで達しないようにトレンチが形成され、かかるトレンチに絶縁材料（例えば、酸化シリコン等）が埋め込まれて構成される構造のことである。
　この参考例において、第１の素子領域５０１と第２の素子領域５０２との間に配置されるＳＴＩ構造１５２１だけでは、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を十分に電気的に分離することができない。
　そのため、参考例では、図１１に示すように、Ｐウェル領域５１２のうち、Ｎウェル領域５１１と直接隣り合うＰウェル領域５１２Ａの幅を大きくすることにより、Ｎウェル領域５１１とＮウェル領域５１３との間の電気的な分離を確保する手法がとられる。
　すなわち、参考例では、Ｐウェル領域５１２Ａの面積を大きくせざるを得なくなることから、かかるＰウェル領域５１２Ａが含まれるアドレスイベント検出回路２３１（図５参照）の面積を縮小することが困難である。
　そして、上述したように、有効画素３１０にはそれぞれ個別にアドレスイベント検出回路２３１が設けられることから、アドレスイベント検出回路２３１の面積を縮小することが困難である参考例では、有効画素３１０の面積を縮小することが困難であった。
　一方で、図１０に示す実施形態では、第１の素子領域５０１と第２の素子領域５０２との間にＦＴＩ構造５２１が配置される。そして、実施形態では、かかるＦＴＩ構造５２１だけで、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間をおおよそ電気的に分離することができる。
　そのため、実施形態では、図１０に示すように、Ｐウェル領域５１２のうち、Ｎウェル領域５１１と直接隣り合うＰウェル領域５１２Ａの幅を小さくすることができる。
　すなわち、実施形態では、Ｐウェル領域５１２Ａの面積を小さくすることができることから、かかるＰウェル領域５１２Ａが含まれるアドレスイベント検出回路２３１（図５参照）の面積を縮小することができる。
　したがって、実施形態によれば、有効画素３１０の面積を縮小することができる。
　また、実施形態では、第２の素子領域５０２において、互いに隣接するＰウェル領域５１２とＮウェル領域５１３との間にＳＴＩ構造５２２が配置されるとよい。これにより、第２の素子領域５０２の内部での電気的な分離特性を改善することができる。
　したがって、実施形態によれば、外乱などに起因するノイズによって、アドレスイベント検出回路２３１の信号品質が悪化することを抑制することができる。
　図１０に示すその他の部位の説明を続ける。絶縁層２０２ｃは、半導体層２０２ｂにおける光入射側とは反対側の面と接するように配置される。絶縁層２０２ｃは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。
　実施形態では、かかる絶縁層２０２ｃが、第１の素子領域５０１および第２の素子領域５０２を覆うように配置され、ＦＴＩ構造５２１における光入射側とは反対側の端部が、この絶縁層２０２ｃに接するように配置される。
　これにより、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、実施形態によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　実施形態では、たとえば、ＳＯＩ（Silicon　on　Insulator）基板を用いて回路基板２０２を形成することにより、絶縁層２０２ｃが配置された回路基板２０２を形成することができる。
　また、実施形態において、受光基板２０１と回路基板２０２とは、配線同士が直接接合されているとよい。すなわち、実施形態では、パッド４０３とパッド４０４とがＣｕ－Ｃｕ接合で直接接合されることによって、受光基板２０１の配線部４０１と回路基板２０２の配線部４０６との間が電気的に接続されるとよい。
　これにより、ビア配置部２２１、２２２、２６１、２６２（図３、４参照）で接続する必要がある配線の数を削減することができることから、ビア配置部２２１、２２２、２６１、２６２の面積を縮小することができる。
　したがって、実施形態によれば、ビア配置部２２１、２２２、２６１、２６２が縮小された領域に追加の有効画素３１０を配置可能となることから、固体撮像素子２００の解像度を向上させることができる。
［変形例１、２］
　つづいて、実施形態の各種変形例について、図１２～図１８を参照しながら説明する。図１２は、本開示の実施形態の変形例１に係る固体撮像素子２００の断面構成を示す図であり、図１３は、本開示の実施形態の変形例２に係る固体撮像素子２００の断面構成を示す図である。
　図１２に示すように、絶縁層２０２ｃは、第１の素子領域５０１だけを覆うように配置されていてもよい。そしてこの場合、かかる絶縁層２０２ｃに対して、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部が接しているとよい。
　これによっても、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、変形例１によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　また、絶縁層２０２ｃは、第１の素子領域５０１だけを覆うように配置される場合に限られず、図１３に示すように、第２の素子領域５０２だけを覆うように配置されていてもよい。そしてこの場合にも、かかる絶縁層２０２ｃに対して、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部が接しているとよい。
　これによっても、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、変形例２によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　なお、図１２の例では、絶縁層２０２ｃが第１の素子領域５０１だけを覆うように配置された例について示したが、絶縁層２０２ｃが第１の素子領域５０１の全体と第２の素子領域５０２の一部とを覆っていてもよい。
　また、図１３の例では、絶縁層２０２ｃが第２の素子領域５０２だけを覆うように配置された例について示したが、絶縁層２０２ｃが第２の素子領域５０２の全体と第１の素子領域５０１の一部とを覆っていてもよい。
［変形例３］
　図１４は、本開示の実施形態の変形例３に係る固体撮像素子２００の断面構成を示す図である。かかる変形例３では、回路基板２０２における一部の構成が実施形態と異なる。
　具体的には、変形例３では、回路基板２０２が、絶縁層２０２ａと、半導体層２０２ｂと、ウェル層２０２ｄと、半導体層２０２ｅとを有し、光入射側からこの順に積層される。
　ウェル層２０２ｄは、シリコンなどの半導体材料で構成され、Ｎウェル領域５１１とは異なる導電型（図ではＰ型）のウェル層である。半導体層２０２ｅは、シリコンなどの半導体材料で構成され、ウェル層２０２ｄとは異なる導電型（図ではＮ型）の半導体層である。
　変形例３では、Ｎウェル領域５１１とは異なる導電型のウェル層２０２ｄが、第１の素子領域５０１および第２の素子領域５０２を覆うように配置され、ＦＴＩ構造５２１における光入射側とは反対側の端部が、このウェル層２０２ｄに接するように配置される。
　これにより、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、変形例３によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　また、変形例３では、絶縁層２０２ｃではなくウェル層２０２ｄを用いて第１の素子領域５０１と第２の素子領域５０２との間の分離構造を形成することができることから、比較的高価なＳＯＩ基板を用いることなく回路基板２０２を製造することができる。
　したがって、変形例３によれば、固体撮像素子２００の製造コストを低減することができる。
［変形例４、５］
　図１５は、本開示の実施形態の変形例４に係る固体撮像素子２００の断面構成を示す図であり、図１６は、本開示の実施形態の変形例５に係る固体撮像素子２００の断面構成を示す図である。
　図１５に示すように、ウェル層２０２ｄは、第１の素子領域５０１だけを覆うように配置されていてもよい。そしてこの場合、かかるウェル層２０２ｄに対して、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部が接しているとよい。
　これによっても、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、変形例４によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　また、ウェル層２０２ｄは、第１の素子領域５０１だけを覆うように配置される場合に限られず、図１６に示すように、第２の素子領域５０２だけを覆うように配置されていてもよい。そしてこの場合にも、かかるウェル層２０２ｄに対して、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部が接しているとよい。
　これによっても、第１の素子領域５０１のＮウェル領域５１１と第２の素子領域５０２のＮウェル領域５１３との間を良好に電気的に分離することができる。
　したがって、変形例５によれば、Ｐウェル領域５１２Ａの幅をさらに小さくすることができることから、有効画素３１０の面積をさらに縮小することができる。
　なお、図１５の例では、ウェル層２０２ｄが第１の素子領域５０１だけを覆うように配置された例について示したが、ウェル層２０２ｄが第１の素子領域５０１の全体と第２の素子領域５０２の一部とを覆っていてもよい。
　また、図１６の例では、ウェル層２０２ｄが第２の素子領域５０２だけを覆うように配置された例について示したが、ウェル層２０２ｄが第２の素子領域５０２の全体と第１の素子領域５０１の一部とを覆っていてもよい。
［変形例６］
　図１７は、本開示の実施形態の変形例６に係る固体撮像素子２００の断面構成を示す図である。かかる変形例６では、第２の素子領域５０２の内部構成が実施形態と異なる。
　具体的には、変形例６では、第２の素子領域５０２において、互いに隣接するＰウェル領域５１２とＮウェル領域５１３との間にＳＴＩ構造５２２ではなくＦＴＩ構造５２３が配置される。ＦＴＩ構造５２３は、別のＦＴＩ構造の一例である。
　これにより、第２の素子領域５０２の内部での電気的な分離特性をさらに改善することができる。したがって、変形例６によれば、外乱などに起因するノイズによって、アドレスイベント検出回路２３１（図５参照）の信号品質が悪化することをさらに抑制することができる。
　また、変形例６では、ＦＴＩ構造５２１とＦＴＩ構造５２３とを同じ工程で製造することができることから、回路基板２０２の製造工程を簡素化することができる。したがって、変形例６によれば、固体撮像素子２００の製造コストを低減することができる。
　なお、図１７の例では、Ｐウェル領域５１２とＮウェル領域５１３との間がすべてＦＴＩ構造５２３で分離された例について示したが、本開示はかかる例に限られない。たとえば、第２の素子領域５０２において、互いに隣接するＰウェル領域５１２とＮウェル領域５１３との間に、ＦＴＩ構造５２３とＳＴＩ構造５２２とが混在していてもよい。
［変形例７］
　図１８は、本開示の実施形態の変形例８に係る固体撮像素子２００の断面構成を示す図である。かかる変形例７では、受光基板２０１に対して接合する際の回路基板２０２の向きが実施形態と異なる。
　具体的には、図１８に示すように、回路基板２０２の半導体層２０２ｂが回路基板２０２側に配置され、絶縁層２０２ａが半導体層２０２ｂよりも回路基板２０２に対して離れた側に配置される。そして、変形例７では、回路基板２０２の半導体層２０２ｂ側に接合部２０３が設けられる。
　このような構成であっても、第１の素子領域５０１と第２の素子領域５０２との間にＦＴＩ構造５２１が配置されることにより、Ｐウェル領域５１２Ａの幅を小さくすることができる。したがって、変形例７によれば、有効画素３１０の面積を縮小することができる。
　また、変形例７では、受光基板２０１の配線部４０１と回路基板２０２の配線部４０６との間がビア５３１で電気的に接続される。これにより、パッド４０３およびパッド４０４を直接接合する工程を省くことができることから、受光基板２０１と回路基板２０２とを接合する工程を簡素化することができる。
　また、変形例７では、かかるビア５３１が、ＦＴＩ構造５２１の内部を貫通するように配置されるとよい。これにより、ビア５３１を別途配置するスペースが不要となることから、有効画素３１０の面積をさらに縮小することができる。
［変形例８］
　図１９は、本開示の実施形態の変形例８に係る有効画素３１０の回路構成を示す図であり、選択されたオンイベントおよびオフイベントのいずれか一方の有無を検出する量子化器３５０について示している。
　変形例８に係る量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、スイッチ３５５とを有する。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートは、スイッチ３５５に接続される。
　そして、制御部１３０は、スイッチ３５５を切り替えることにより、Ｎ型トランジスタ３５２のゲートに上限しきい値を示すバイアス電圧Ｖｂｏｎまたは下限しきい値を示すバイアス電圧Ｖｂｏｆｆを印加することができる。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点３５６は、転送回路３６０に接続される。
　そして、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｎが印加されている場合、変形例８に係る量子化器３５０では、接続点３５６の電圧がオンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　一方で、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｆｆが印加されている場合、変形例８に係る量子化器３５０では、接続点３５６の電圧がオフイベント検出信号ＶＣＬとして転送回路３６０に出力される。
　このような構成により、変形例８に係る量子化器３５０は、制御部１３０によってオンイベントが選択されている場合に、微分信号が上限しきい値を超えると、ハイレベルのオンイベント検出信号ＶＣＨを出力する。
　一方で、変形例８に係る量子化器３５０は、制御部１３０によってオフイベントが選択されている場合に、微分信号が下限しきい値を下回ると、ローレベルのオフイベント検出信号ＶＣＬを出力する。
　たとえば、変形例８に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を点灯させる際に、制御部１３０がオンイベントを選択することにより、オンイベント検出信号ＶＣＨを効率よく出力することができる。
　また、変形例８に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を消灯させる際に、制御部１３０がオフイベントを選択することにより、オフイベント検出信号ＶＣＬを効率よく出力することができる。
　ここまで説明した変形例８では、量子化器３５０を構成するトランジスタの数を減らすことができることから、固体撮像素子２００のチップ面積を削減することができるとともに、固体撮像素子２００の消費電力を低減することができる。
［効果］
　実施形態に係る固体撮像素子２００は、受光基板２０１と、回路基板２０２とを備える。受光基板２０１は、光電変換素子（フォトダイオード３１１）が設けられる受光回路２１１を複数有する。回路基板２０２は、受光基板２０１に接合され、複数の受光回路２１１の光電変換素子（フォトダイオード３１１）から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路２３１を有する。また、回路基板２０２は、第１の素子領域５０１と、第２の素子領域５０２とを有する。第１の素子領域５０１には、第１の電圧ＶＤＤ１で駆動する第１のトランジスタＴ１が配置される。第２の素子領域５０２には、第１の電圧ＶＤＤ１よりも低い第２の電圧ＶＤＤ２で駆動する第２のトランジスタＴ２が配置される。そして、互いに隣接する第１の素子領域５０１と第２の素子領域５０２との間に、ＦＴＩ（Full　Trench　Isolation）構造５２１が配置される。
　これにより、有効画素３１０の面積を縮小することができる。
　また、実施形態に係る固体撮像素子２００において、ＦＴＩ構造５２１における光入射側とは反対側の端部は、絶縁層２０２ｃに接する。
　これにより、有効画素３１０の面積をさらに縮小することができる。
　また、実施形態に係る固体撮像素子２００において、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部は、絶縁層２０２ｃに接する。
　これにより、有効画素３１０の面積をさらに縮小することができる。
　また、実施形態に係る固体撮像素子２００において、ＦＴＩ構造５２１における光入射側とは反対側の端部は、第１の素子領域５０１内に位置する第１のウェル領域（Ｎウェル領域５１１）とは異なる導電型のウェル層２０２ｄに接する。
　これにより、有効画素３１０の面積をさらに縮小することができる。
　また、実施形態に係る固体撮像素子２００において、ＦＴＩ構造５２１における光入射側とは反対側の端部の一部は、ウェル層２０２ｄに接する。
　これにより、有効画素３１０の面積をさらに縮小することができる。
　また、実施形態に係る固体撮像素子２００において、受光基板２０１と、回路基板２０２とは、配線同士が直接接合されている。
　これにより、固体撮像素子２００の解像度を向上させることができる。
　また、実施形態に係る固体撮像素子２００において、受光基板２０１と、回路基板２０２とは、配線同士がビア５３１によって接続されている。
　これにより、受光基板２０１と回路基板２０２とを接合する工程を簡素化することができる。
　また、実施形態に係る固体撮像素子２００において、第２の素子領域５０２は、第１導電型の第２のウェル領域（Ｐウェル領域５１２）と、第２導電型の第３のウェル領域（Ｎウェル領域５１３）とを有する。また、互いに隣接する第２のウェル領域（Ｐウェル領域５１２）と第３のウェル領域（Ｎウェル領域５１３）との間に、別のＦＴＩ構造５２３が配置される。
　これにより、外乱などに起因するノイズによって、アドレスイベント検出回路２３１の信号品質が悪化することをさらに抑制することができる。
［アドレスイベント検出部の第２構成例］
　図２０は、アドレスイベント検出部１０００の第２構成例を示すブロック図である。図２０に示すように、本構成例に係るアドレスイベント検出部１０００は、電流電圧変換部１３３１、バッファ１３３２、減算器１３３３、量子化器１３３４、及び、転送部１３３５の他に、記憶部１３３６及び制御部１３３７を有する構成となっている。
　記憶部１３３６は、量子化器１３３４と転送部１３３５との間に設けられており、制御部１３３７から供給されるサンプル信号に基づいて、量子化器１３３４の出力、即ち、コンパレータ１３３４ａの比較結果を蓄積する。記憶部１３３６は、スイッチ、プラスチック、容量などのサンプリング回路であってもよいし、ラッチやフリップフロップなどのデジタルメモリ回路でもあってもよい。
　制御部１３３７は、コンパレータ１３３４ａの反転（－）入力端子に対して所定の閾値電圧Ｖｔｈを供給する。制御部１３３７からコンパレータ１３３４ａに供給される閾値電圧Ｖｔｈは、時分割で異なる電圧値であってもよい。例えば、制御部１３３７は、光電流の変化量が上限の閾値を超えた旨を示すオンイベントに対応する閾値電圧Ｖｔｈ１、及び、その変化量が下限の閾値を下回った旨を示すオフイベントに対応する閾値電圧Ｖｔｈ２を異なるタイミングで供給することで、１つのコンパレータ１３３４ａで複数種類のアドレスイベントの検出が可能になる。
　記憶部１３３６は、例えば、制御部１３３７からコンパレータ１３３４ａの反転（－）入力端子に、オフイベントに対応する閾値電圧Ｖｔｈ２が供給されている期間に、オンイベントに対応する閾値電圧Ｖｔｈ１を用いたコンパレータ１３３４ａの比較結果を蓄積するようにしてもよい。尚、記憶部１３３６は、画素２０３０（図２１参照）の内部にあってもよいし、画素２０３０の外部にあってもよい。また、記憶部１３３６は、アドレスイベント検出部１０００の必須の構成要素ではない。すなわち、記憶部１３３６は、無くてもよい。
［第２構成例に係る撮像装置（スキャン方式）］
　上述した第１構成例に係る撮像装置１００は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
　図２１は、本開示に係る技術が適用される撮像システムにおける撮像装置２０００として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。
　図２１に示すように、本開示の撮像装置としての第２構成例に係る撮像装置２０００は、画素アレイ部２０２１、駆動部２０２２、信号処理部２０２５、読出し領域選択部２０２７、及び、信号生成部２０２８を備える構成となっている。
　画素アレイ部２０２１は、複数の画素２０３０を含む。複数の画素２０３０は、読出し領域選択部２０２７の選択信号に応答して出力信号を出力する。複数の画素２０３０のそれぞれについては、画素内に量子化器コンパレータを持つ構成とすることもできる。複数の画素２０３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素２０３０は、図２１に示すように、行列状に２次元配置されていてもよい。
　駆動部２０２２は、複数の画素２０３０のそれぞれを駆動して、各画素２０３０で生成された画素信号を信号処理部２０２５に出力させる。尚、駆動部２０２２及び信号処理部２０２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２０２２及び信号処理部２０２５は無くてもよい。
　読出し領域選択部２０２７は、画素アレイ部２０２１に含まれる複数の画素２０３０のうちの一部を選択する。具体的には、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部２０２７は、画素アレイ部２０２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２０２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定してもよい。
　信号生成部２０２８は、読出し領域選択部２０２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２０２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
　信号生成部２０２８については、例えば、信号生成部２０２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２０２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。
　信号生成部２０２８からは、出力線２０１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２０２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。
［測距システム］
　本開示の実施形態に係る測距システムは、ストラクチャード・ライト方式の技術を用いて、被写体までの距離を測定するためのシステムである。また、本開示の実施形態に係る測距システムは、三次元（３Ｄ）画像を取得するシステムとして用いることもでき、この場合には、三次元画像取得システムということができる。ストラクチャード・ライト方式では、点像の座標とその点像がどの光源（所謂、点光源）から投影されたものであるかをパターンマッチングで同定することによって測距が行われる。
　図２２は、本開示の実施形態に係る測距システムの構成の一例を示す概略図であり、図２３は、回路構成の一例を示すブロック図である。
　本実施形態に係る測距システム３０００は、光源部として面発光半導体レーザ、例えば垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０を用い、受光部として、ＥＶＳと呼ばれるイベント検出センサ３０２０を用いている。垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０は、被写体３１００に対して所定のパターンの光を投影する。本実施形態に係る測距システム３０００は、垂直共振器型面発光レーザ３０１０及びイベント検出センサ３０２０の他に、システム制御部３０３０、光源駆動部３０４０、センサ制御部３０５０、光源側光学系３０６０、及び、カメラ側光学系３０７０を備えている。
　システム制御部３０３０は、例えばプロセッサ（ＣＰＵ）によって構成されており、光源駆動部３０４０を介して垂直共振器型面発光レーザ３０１０を駆動し、センサ制御部３０５０を介してイベント検出センサ３０２０を駆動する。より具体的には、システム制御部３０３０は、垂直共振器型面発光レーザ３０１０とイベント検出センサ３０２０とを同期させて制御する。
　上記の構成の本実施形態に係る測距システム３０００において、垂直共振器型面発光レーザ３０１０から出射される、あらかじめ定められたパターンの光は、光源側光学系３０６０を透して被写体（測定対象物）３１００に対して投影される。この投影された光は、被写体３１００で反射される。そして、被写体３１００で反射された光は、カメラ側光学系３０７０を透してイベント検出センサ３０２０に入射する。イベント検出センサ３０２０は、被写体３１００で反射される光を受光し、画素の輝度変化が所定の閾値を超えたことをイベントとして検出する。イベント検出センサ３０２０が検出したイベント情報は、測距システム３０００の外部のアプリケーションプロセッサ３２００に供給される。アプリケーションプロセッサ３２００は、イベント検出センサ３０２０が検出したイベント情報に対して所定の処理を行う。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子が設けられる受光回路を複数有する受光基板と、
　前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
　を備え、
　前記回路基板は、
　第１の電圧で駆動する第１のトランジスタが配置される第１の素子領域と、
　前記第１の電圧よりも低い第２の電圧で駆動する第２のトランジスタが配置される第２の素子領域と、
　を有し、
　互いに隣接する前記第１の素子領域と前記第２の素子領域との間に、ＦＴＩ（Full　Trench　Isolation）構造が配置される
　固体撮像素子。
（２）
　前記ＦＴＩ構造における光入射側とは反対側の端部は、絶縁層に接する
　前記（１）に記載の固体撮像素子。
（３）
　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
　前記（２）に記載の固体撮像素子。
（４）
　前記ＦＴＩ構造における光入射側とは反対側の端部は、前記第１の素子領域内に位置する第１のウェル領域とは異なる導電型のウェル層に接する
　前記（１）に記載の固体撮像素子。
（５）
　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
　前記（４）に記載の固体撮像素子。
（６）
　前記受光基板と、前記回路基板とは、配線同士が直接接合されている
　前記（１）～（５）のいずれか一つに記載の固体撮像素子。
（７）
　前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
　前記（１）～（５）のいずれか一つに記載の固体撮像素子。
（８）
　前記第２の素子領域は、第１導電型の第２のウェル領域と、第２導電型の第３のウェル領域とを有し、
　互いに隣接する前記第２のウェル領域と前記第３のウェル領域との間に、別のＦＴＩ構造が配置される
　前記（１）～（７）のいずれか一つに記載の固体撮像素子。
（９）
　レンズと、
　固体撮像素子と、
　前記固体撮像素子を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換素子が設けられる受光回路を複数有する受光基板と、
　前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
　前記固体撮像素子の出力を信号処理する信号処理部と、
　を有し、
　前記回路基板は、
　第１の電圧で駆動する第１のトランジスタが配置される第１の素子領域と、
　前記第１の電圧よりも低い第２の電圧で駆動する第２のトランジスタが配置される第２の素子領域と、
　を有し、
　互いに隣接する前記第１の素子領域と前記第２の素子領域との間に、ＦＴＩ（Full　Trench　Isolation）構造が配置される
　撮像装置。
（１０）
　前記ＦＴＩ構造における光入射側とは反対側の端部は、絶縁層に接する
　前記（９）に記載の撮像装置。
（１１）
　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
　前記（１０）に記載の撮像装置。
（１２）
　前記ＦＴＩ構造における光入射側とは反対側の端部は、前記第１の素子領域内に位置する第１のウェル領域とは異なる導電型のウェル層に接する
　前記（９）に記載の撮像装置。
（１３）
　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
　前記（１２）に記載の撮像装置。
（１４）
　前記受光基板と、前記回路基板とは、配線同士が直接接合されている
　前記（９）～（１３）のいずれか一つに記載の撮像装置。
（１５）
　前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
　前記（９）～（１３）のいずれか一つに記載の撮像装置。
（１６）
　前記第２の素子領域は、第１導電型の第２のウェル領域と、第２導電型の第３のウェル領域とを有し、
　互いに隣接する前記第２のウェル領域と前記第３のウェル領域との間に、別のＦＴＩ構造が配置される
　前記（９）～（１５）のいずれか一つに記載の撮像装置。
１００　撮像装置
１１０　レンズ
１３０　制御部
２００　固体撮像素子
２０１　受光基板
２０２　回路基板
２０２ｂ　半導体層
２０２ｃ　絶縁層
２１１　受光回路
２３１　アドレスイベント検出回路
３１０　有効画素
３１１　フォトダイオード（光電変換素子の一例）
５０１　第１の素子領域
５０２　第２の素子領域
５１１　Ｎウェル領域（第１のウェル領域の一例）
５１２　Ｐウェル領域（第２のウェル領域の一例）
５１３　Ｎウェル領域（第３のウェル領域の一例）
５２１、５２３　ＦＴＩ構造
５２２　ＳＴＩ構造
５３１　ビア
Ｔ１　　第１のトランジスタ
Ｔ２　　第２のトランジスタ
ＶＤＤ１　第１の電圧
ＶＤＤ２　第２の電圧

Claims (9)

  1. 　光電変換素子が設けられる受光回路を複数有する受光基板と、
    　前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    　を備え、
    　前記回路基板は、
    　第１の電圧で駆動する第１のトランジスタが配置される第１の素子領域と、
    　前記第１の電圧よりも低い第２の電圧で駆動する第２のトランジスタが配置される第２の素子領域と、
    　を有し、
    　互いに隣接する前記第１の素子領域と前記第２の素子領域との間に、ＦＴＩ（Full　Trench　Isolation）構造が配置される
    　固体撮像素子。
  2. 　前記ＦＴＩ構造における光入射側とは反対側の端部は、絶縁層に接する
    　請求項１に記載の固体撮像素子。
  3. 　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記絶縁層に接する
    　請求項２に記載の固体撮像素子。
  4. 　前記ＦＴＩ構造における光入射側とは反対側の端部は、前記第１の素子領域内に位置する第１のウェル領域とは異なる導電型のウェル層に接する
    　請求項１に記載の固体撮像素子。
  5. 　前記ＦＴＩ構造における光入射側とは反対側の端部の一部は、前記ウェル層に接する
    　請求項４に記載の固体撮像素子。
  6. 　前記受光基板と、前記回路基板とは、配線同士が直接接合されている
    　請求項１に記載の固体撮像素子。
  7. 　前記受光基板と、前記回路基板とは、配線同士がビアによって接続されている
    　請求項１に記載の固体撮像素子。
  8. 　前記第２の素子領域は、第１導電型の第２のウェル領域と、第２導電型の第３のウェル領域とを有し、
    　互いに隣接する前記第２のウェル領域と前記第３のウェル領域との間に、別のＦＴＩ構造が配置される
    　請求項１に記載の固体撮像素子。
  9. 　レンズと、
    　固体撮像素子と、
    　前記固体撮像素子を制御する制御部と、を備え、
    　前記固体撮像素子は、
    　光電変換素子が設けられる受光回路を複数有する受光基板と、
    　前記受光基板に接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    　前記固体撮像素子の出力を信号処理する信号処理部と、
    　を有し、
    　前記回路基板は、
    　第１の電圧で駆動する第１のトランジスタが配置される第１の素子領域と、
    　前記第１の電圧よりも低い第２の電圧で駆動する第２のトランジスタが配置される第２の素子領域と、
    　を有し、
    　互いに隣接する前記第１の素子領域と前記第２の素子領域との間に、ＦＴＩ（Full　Trench　Isolation）構造が配置される
    　撮像装置。
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