WO2021161791A1 - 固体撮像装置および撮像装置 - Google Patents

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拓也 花田
航也 土本
中村　誠
裕貴 野田
祐亮 村川
伸 北野
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state image sensor and an image sensor.
  • Patent Document 1 An asynchronous solid-state image sensor has been proposed for each pixel address, which is provided with an address event detection circuit for each pixel that detects in real time that the amount of light of the pixel exceeds a threshold value as an address event (for example).
  • the present disclosure provides a solid-state imaging device and an imaging device capable of supplying a predetermined potential having a value different from the reference potential to the photodiode.
  • a solid-state image sensor includes a plurality of photoelectric conversion elements, a plurality of current-voltage conversion circuits, a plurality of address event detection circuits, a first ground wiring, and a second ground wiring.
  • the plurality of photoelectric conversion elements are arranged side by side in the first region.
  • the plurality of current-voltage conversion circuits convert the currents output from the plurality of photoelectric conversion elements into voltages, respectively.
  • the plurality of address event detection circuits each detect a change in the voltage output from the plurality of current-voltage conversion circuits.
  • the first ground wiring is provided in a second region located outside the first region, and supplies the first ground potential to the plurality of photoelectric conversion elements.
  • the second ground wiring is provided in the second region, and supplies the plurality of current-voltage conversion circuits with a second ground potential having a voltage value different from that of the first ground potential.
  • the drawings referred to in the following description are drawings for explaining the embodiments of the present disclosure and promoting their understanding, and for the sake of clarity, the shapes, dimensions, ratios, etc. shown in the drawings are actual. May be different.
  • the solid-state image sensor and the solid-state image sensor shown in the drawing can be appropriately redesigned in consideration of the following description and known techniques.
  • the vertical direction of the laminated structure of the solid-state image sensor corresponds to the relative direction when the incident surface on which light is incident on the solid-state image sensor is facing down, and is actually It may be different from the vertical direction according to the gravitational acceleration of.
  • electrically connected means connecting a plurality of elements so that electricity is conducted.
  • electrically connected in the following description includes not only the case of directly and electrically connecting a plurality of elements, but also indirectly and electrically through other elements. It shall also include the case of connecting to.
  • the “gate” represents a gate electrode of a field effect transistor (FET).
  • FET field effect transistor
  • “Drain” refers to the drain electrode or drain of the FET
  • “source” represents the source electrode or source of the FET.
  • the description about the specific length (numerical value) and shape does not mean only the same value as the mathematically defined numerical value or the geometrically defined shape. ..
  • the description of the specific length (numerical value) and shape in the following description has a difference (error / distortion) to the extent permitted in the imaging device, its manufacturing process, and its use / operation. It shall also include cases and shapes similar to those shapes.
  • an asynchronous solid-state image sensor has been proposed for each pixel address, which is provided with an address event detection circuit for each pixel that detects in real time that the amount of light of the pixel exceeds the threshold value as an address event.
  • an address event detection circuit for each pixel that detects in real time that the amount of light of the pixel exceeds the threshold value as an address event.
  • a photodiode and a plurality of transistors for detecting an address event are arranged for each pixel.
  • the sensitivity of the photodiode may decrease. Therefore, there is a problem that the signal quality is deteriorated due to the lack of these sensitivities.
  • Increasing the area of the photodiode can improve the sensitivity, but it is not desirable because it reduces the number of pixels per unit area.
  • the sensitivity can be improved by sufficiently increasing the power supply potential, but this is not preferable because the power consumption increases. That is, it has been difficult to improve the quality of the signal output from the effective pixel by the above-mentioned conventional technique.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the embodiment of the present disclosure.
  • the image pickup device 100 includes an image pickup lens 110, a solid-state image pickup device 200, a recording unit 120, and a control unit 130.
  • a camera mounted on a wearable device, an in-vehicle camera, or the like is assumed.
  • the image pickup lens 110 is an example of an optical system, and captures incident light from a subject to form an image on the image pickup surface of the solid-state image pickup device 200.
  • the solid-state image sensor 200 is also called DVS (Dynamic Vision Sensor), and detects as an address event that the absolute value of the amount of change in brightness exceeds the threshold value for each of the plurality of pixels.
  • This address event includes, for example, an on-event indicating that the amount of increase in brightness has exceeded the upper limit threshold value and an off-event indicating that the amount of decrease in brightness has fallen below the lower limit threshold value below the upper limit threshold value. including.
  • each detection signal includes an on-event detection signal V CH (see FIG. 6) indicating the presence or absence of an on-event and an off-event detection signal V CL (see FIG. 6) indicating the presence or absence of an off-event.
  • the solid-state image sensor 200 executes predetermined signal processing such as image recognition processing on the image data consisting of the detection signal, and outputs the processed data to the recording unit 120 via the signal line 209.
  • predetermined signal processing such as image recognition processing on the image data consisting of the detection signal
  • the recording unit 120 records data from the solid-state image sensor 200.
  • the control unit 130 controls the solid-state image sensor 200 to cause the solid-state image sensor 200 to image image data.
  • FIG. 2 is a diagram for explaining a laminated structure of the solid-state image sensor 200 according to the embodiment of the present disclosure.
  • the solid-state image sensor 200 includes a circuit board 202 and a light receiving board 201 laminated on the circuit board 202.
  • the light receiving substrate 201 and the circuit board 202 are electrically connected via connecting portions such as vias, Cu—Cu junctions, and bumps.
  • FIG. 3 is a diagram for explaining a planar configuration of the light receiving substrate 201 according to the embodiment of the present disclosure.
  • the light receiving substrate 201 has a light receiving portion 210, a via arranging portion 221 and a via arranging portion 222.
  • a plurality of light receiving circuits 211 are arranged in a two-dimensional lattice in the light receiving unit 210.
  • the light receiving circuit 211 generates a photocurrent by photoelectrically converting the incident light, converts the light current into a current and a voltage, and outputs a voltage signal.
  • a pixel address consisting of a row address and a column address is assigned to each of these light receiving circuits 211.
  • Vias connected to the circuit board 202 are arranged in the via arrangement unit 221 and the via arrangement unit 222.
  • FIG. 4 is a diagram for explaining a planar configuration of the circuit board 202 according to the embodiment of the present disclosure.
  • the circuit board 202 includes an address event detection unit 230, a signal processing circuit 240, a row drive circuit 251, a column drive circuit 252, a via arrangement unit 261 and a via arrangement unit 262. ..
  • a plurality of address event detection circuits 231 are arranged in a two-dimensional grid pattern in the address event detection unit 230.
  • the address event detection circuit 231 quantizes the voltage signal from the light receiving circuit 211, and outputs the quantized voltage signal as a detection signal.
  • a pixel address is assigned to each of the address event detection circuits 231 and is electrically connected to the light receiving circuit 211 having the same address. Further, in the embodiment, the light receiving circuit 211 and the address event detection circuit 231 having the same address are arranged at the same position in a plan view.
  • the signal processing circuit 240 executes predetermined signal processing on the detection signal from the address event detection unit 230. For example, the signal processing circuit 240 arranges such detection signals as pixel signals in a two-dimensional grid pattern, and acquires image data having 2 bits of information for each pixel. Then, the signal processing circuit 240 executes signal processing such as image recognition processing on the acquired image data.
  • the row drive circuit 251 selects a row address and causes the address event detection unit 230 to output a detection signal corresponding to the selected row address.
  • the column drive circuit 252 selects a column address and causes the address event detection unit 230 to output a detection signal corresponding to the selected column address. Vias connected to the light receiving substrate 201 (see FIG. 3) are arranged in the via arrangement portion 261 and the via arrangement portion 262.
  • FIG. 5 is a diagram for explaining the configuration of the effective pixel 310 according to the embodiment of the present disclosure.
  • each of the effective pixels 310 includes a light receiving circuit 211 in the light receiving board 201 to which the same pixel address is assigned, and an address event detection circuit 231 in the circuit board 202.
  • a plurality of light receiving circuits 211 and a plurality of address event detection circuits 231 are arranged in a two-dimensional grid pattern. Further, the light receiving circuit 211 and the address event detection circuit 231 having the same address are arranged at the same position in a plan view.
  • effective pixels 310 composed of a set of light receiving circuits 211 and an address event detection circuit 231 are arranged in a two-dimensional grid pattern. Then, one set of the light receiving circuit 211 and the address event detection circuit 231 are electrically connected at the joint portion 203 via a connection portion such as a via, a Cu—Cu joint, or a bump.
  • FIG. 6 is a diagram showing a circuit configuration of the effective pixel 310 according to the embodiment of the present disclosure.
  • the effective pixel 310 includes a photodiode 311, a current-voltage conversion circuit 320, a buffer 330, a subtractor 340, a quantizer 350, and a transfer circuit 360.
  • the effective pixel 310 has a photodiode 311, a current-voltage conversion circuit 320, and an address event detection circuit 231.
  • the photodiode 311 photoelectrically converts the incident light to generate a photocurrent. Then, the photodiode 311 supplies the generated photocurrent to the current-voltage conversion circuit 320.
  • the current-voltage conversion circuit 320 converts the photocurrent from the photodiode 311 into a logarithmic voltage signal thereof. Then, the current-voltage conversion circuit 320 supplies the converted voltage signal to the buffer 330.
  • the buffer 330 corrects the voltage signal sent from the current-voltage conversion circuit 320, and outputs this corrected signal to the subtractor 340.
  • the driving force for driving the subsequent stage can be improved by the buffer 330, and the noise isolation associated with the switching operation in the subsequent stage can be ensured.
  • the subtractor 340 obtains the amount of change in the correction signal sent from the buffer 330 by a subtraction process. Then, the subtractor 340 supplies the obtained amount of change as a differential signal to the quantizer 350.
  • the quantizer 350 converts (that is, quantizes) an analog differential signal into a digital detection signal by comparing the differential signal with a predetermined threshold value.
  • the quantizer 350 according to the embodiment compares the differential signal with each of the upper limit threshold value and the lower limit threshold value, and supplies the comparison result as a 2-bit detection signal to the transfer circuit 360.
  • the transfer circuit 360 transfers the detection signal to the signal processing circuit 240 according to the column drive signal from the column drive circuit 252.
  • the cathode of the photodiode 311 is connected to the source of the LG transistor 321 of the current-voltage conversion circuit 320 described later. Further, the anode of the photodiode 311 is connected to the terminal of the first ground potential VNEG. In this way, the photodiode 311 is supplied with the first ground potential V NEG.
  • the first ground potential V NEG will be described later.
  • the current-voltage conversion circuit 320 includes an LG transistor 321, an amplification transistor 322, and a constant current circuit 323.
  • an N-type MOS (Metal-Oxide-Semiconductor) transistor is used for the LG transistor 321 and the amplification transistor 322.
  • an N-type MOS (Metal-Oxide-Semiconductor) transistor is used for the LG transistor 321 and the amplification transistor 322.
  • a load MOS transistor such as a P-type MOS transistor is used as a P-type MOS transistor is used.
  • the source of the LG transistor 321 is connected to the cathode of the photodiode 311 and the drain is connected to the terminal of the power potential VDD.
  • the anode of the photodiode 311 is connected to the ground potential terminal.
  • the constant current circuit 323 and the amplification transistor 322, between the power supply potential VDD of the terminal and the terminal of the second ground potential V SS, are connected in series in this order.
  • the second ground potential VSS will be described later.
  • connection point between the constant current circuit 323 and the amplification transistor 322 is connected to the gate of the LG transistor 321 and the input terminal of the buffer 330.
  • the connection point between the LG transistor 321 and the photodiode 311 is connected to the gate of the amplification transistor 322.
  • a predetermined bias voltage V blog is applied to the gate of the constant current circuit 323.
  • the LG transistor 321 converts the photocurrent generated by the photodiode 311 into a voltage between the gate and the source, and the amplification transistor 322 connects the gate with the potential corresponding to the photocurrent and the source of the ground potential. The voltage between them is amplified and output from the drain.
  • the constant current circuit 323 supplies a constant current based on the bias voltage V blog to the amplification transistor 322.
  • the current-voltage conversion circuit 320 converts the photocurrent from the photodiode 311 into a voltage signal.
  • the current-voltage conversion circuit 320 is a so-called source follower type current-voltage conversion circuit including an amplification transistor 322, a constant current circuit 323, and a constant current circuit 323.
  • the photodiode 311, the LG transistor 321 and the amplification transistor 322 are arranged on the light receiving substrate 201, and the circuits after the constant current circuit 323 are arranged on the circuit board 202.
  • FIG. 7 is a diagram showing another circuit configuration of the current-voltage conversion circuit 320 according to the embodiment of the present disclosure.
  • the current-voltage conversion circuit 320 is a so-called gain boost type current-voltage conversion circuit including two LG transistors 321 and 324, two amplification transistors 322 and 325, and a constant current circuit 323. It may be.
  • the source of the LG transistor 321 and the gate of the amplification transistor 322 are connected to, for example, the cathode of the photodiode 311. Further, the drain of the LG transistor 321 is connected to, for example, the source of the LG transistor 324 (an example of the third transistor) and the gate of the amplification transistor 325. The drain of the LG transistor 324 is connected to, for example, the terminal of the power supply potential VDD.
  • the source of the amplification transistor 325 (an example of the fourth transistor) is connected to the gate of the LG transistor 321 and the drain of the amplification transistor 322.
  • the drain of the amplification transistor 325 is connected to the terminal of the power supply potential VDD via, for example, the constant current circuit 323.
  • the LG transistor 324 and the amplification transistor 325 may each be composed of, for example, an N-type MOS transistor.
  • FIG. 8 is a diagram for explaining a first ground potential V NEG and a second ground potential V SS according to the embodiment of the present disclosure.
  • a first ground potential V NEG is applied
  • the second ground potential V SS is applied to the source of the amplification transistor 322 of the current-voltage conversion circuit 320 (FIG. 6).
  • Voltage value of the first ground potential V NEG is to be smaller than the voltage value of the second ground potential V SS, for example, it is set to a negative bias. If the voltage value of the second ground potential V SS is "0V", the voltage value of the first ground potential V NEG is set so eg "-1V".
  • the potential gradient of the photodiode 311 can be increased as shown in FIG.
  • the photodiode 311 is shown as a PD
  • the LG transistor 321 is shown as an LGT.
  • the electric charge (“e ⁇ ” in FIG. 8) generated in the photodiode 311 is easily transferred to the LG transistor 321.
  • the sensitivity of the photodiode 311 can be improved, and the quality of the signal output from the effective pixel can be improved.
  • the buffer 330 has a P-type transistor 331 and a P-type transistor 332.
  • a MOS transistor is used for the P-type transistor 331 and the P-type transistor 332.
  • a predetermined bias voltage V bsf is applied to the gate of the P-type transistor 331.
  • the gate of the P-type transistor 332 is connected to the output terminal of the current-voltage conversion circuit 320.
  • the buffer 330 outputs the corrected voltage signal from the connection point between the P-type transistor 331 and the P-type transistor 332 to the subtractor 340.
  • the subtractor 340 includes a capacitor 341, a P-type transistor 342, a capacitor 343, a P-type transistor 344, and an N-type transistor 345.
  • a MOS transistor is used for the P-type transistor 342, the P-type transistor 344, and the N-type transistor 345.
  • P-type transistor 344 and N-type transistor 345 between the power supply potential VDD of the terminal and the terminal of the second ground potential V SS, are connected in series in this order.
  • a predetermined bias voltage V ba is applied to the gate of the N-type transistor 345.
  • the P-type transistor 344 and the N-type transistor 345 invert the input signal and output when the gate of the P-type transistor 344 is used as the input terminal and the connection point between the P-type transistor 344 and the N-type transistor 345 is used as the output terminal. Functions as an inverter.
  • One end of the capacitor 341 is connected to the output terminal of the buffer 330, and the other end is connected to the input terminal of the inverter (that is, the gate of the P-type transistor 344).
  • One end of the capacitor 343 is connected to the input terminal of the inverter, and the other end is connected to the output terminal of the inverter (that is, the connection point between the P-type transistor 344 and the N-type transistor 345).
  • the P-type transistor 342 opens and closes the path connecting both ends of the capacitor 343 according to the row drive signal output from the row drive circuit 251.
  • the charge Q2 stored in the capacitor 343 is expressed by the following equation (3), where the capacitance of the capacitor 343 is C2 and the output voltage is V out.
  • Q2 -C2 x V out ... (3)
  • the above equation (5) represents the subtraction operation of the voltage signal, and the gain of the subtraction result is C1 / C2. Since it is usually desired to maximize the gain, it is preferable to design the capacitance C1 to be large and the capacitance C2 to be small. On the other hand, if the capacitance C2 is too small, kTC noise may increase and the noise characteristics may deteriorate. Therefore, the capacitance reduction of the capacitance C2 is limited to a range in which noise can be tolerated.
  • the capacitance C1 and the capacitance C2 have restrictions on the area.
  • the capacity C1 is set to a value of 20 to 200 femtofarads (fF)
  • the capacity C2 is set to a value of 1 to 20 femtofarads (fF).
  • the quantizer 350 includes a P-type transistor 351, an N-type transistor 352, a P-type transistor 353, and an N-type transistor 354.
  • a MOS transistor is used for the P-type transistor 351 and the N-type transistor 352, for example, a MOS transistor is used.
  • the gate of the P-type transistor 351 and the gate of the P-type transistor 353 are connected to the output terminal of the subtractor 340.
  • a bias voltage V bon indicating an upper limit threshold value is applied to the gate of the N-type transistor 352
  • a bias voltage V boff indicating a lower limit threshold value is applied to the gate of the N-type transistor 354.
  • connection points of the P-type transistor 351 and the N-type transistor 352 are connected to the transfer circuit 360.
  • the voltage at the connection point is output to the transfer circuit 360 as an on-event detection signal VCH.
  • connection points of the P-type transistor 353 and the N-type transistor 354 are connected to the transfer circuit 360.
  • the voltage at the connection point is output as an off-event detection signal VCL.
  • the quantizer 350 outputs a high-level on-event detection signal VCH when the differential signal exceeds the upper limit threshold value, and low when the differential signal falls below the lower limit threshold value. Outputs the level off-event detection signal VCL. That is, the solid-state image sensor 200 according to the embodiment can simultaneously detect the presence / absence of both on-event and off-event.
  • the buffer 330, a subtracter 340 and a quantizer 350 is set to the same second ground potential V SS and the current-voltage conversion circuit 320 is supplied, but is not limited thereto.
  • the photodiode 311, the LG transistor 321 and the amplification transistor 322 are arranged on the light receiving substrate 201, and the circuits after the constant current circuit 323 are arranged on the circuit board 202. Therefore, different ground potentials may be supplied to different substrates (light receiving substrate 201 and circuit board 202).
  • FIG. 9 is a diagram for explaining the layout configuration of the light receiving unit 210 according to the embodiment of the present disclosure.
  • FIG. 9 is a plan view of the light receiving portion 210, and shows a cross section of the light receiving substrate 201 cut with respect to the stacking direction of the light receiving substrate 201.
  • the light receiving unit 210 has a plurality of light receiving circuits 211 arranged on the matrix. Although FIG. 9 shows a 3 ⁇ 3 light receiving circuit 211, the number of light receiving circuits 211 is not limited to this, and may be less than 3 ⁇ 3 or more than 3 ⁇ 3.
  • the light receiving circuit 211 is separated by the pixel separation unit 410.
  • FIG. 10 is a diagram for explaining the layout configuration of the light receiving circuit 211 according to the embodiment of the present disclosure.
  • FIG. 10 is a plan view of the light receiving circuit 211, showing a cross section of the light receiving substrate 201 cut with respect to the stacking direction of the light receiving substrate 201.
  • the source of the LG transistor 321 is connected to approximately the center of the side S1 of the photodiode 311.
  • Such side S1 is the side having the longest distance from the pixel separation unit 410 among the plurality of sides of the photodiode 311.
  • the LG transistor 321 is formed so as to extend in the first direction (horizontal direction in FIG. 10).
  • the first direction is, for example, a direction substantially perpendicular to the side S1. That is, the LG transistor 321 is formed so that the source is arranged closer to the side S1 than the drain.
  • the amplification transistor 322 is formed on the drain side of the LG transistor 321 in a region R11 (an example of a third region) closer to the pixel separation portion 410 than the LG transistor 321. Further, the amplification transistor 322 is formed so as to extend in a second direction (vertical direction in FIG. 10) substantially perpendicular to the first direction.
  • the second direction is, for example, a direction substantially parallel to the side S1. That is, the distance from the source of the amplification transistor 322 to the side S1 is formed to be substantially equal to the distance from the drain of the amplification transistor 322 to the side S1.
  • the LG transistor 324 and the amplification transistor 325 are formed on the drain side of the LG transistor 321 in a region R12 (an example of a fourth region) different from the region R11 in which the amplification transistor 322 is formed.
  • the region R12 is the drain side of the LG transistor 321 and is a region closer to the pixel separation portion 410 than the LG transistor 321.
  • the region R12 is arranged at a position facing the region R11 with the LG transistor 321 in between.
  • the amplification transistor 325 is arranged closer to the side S1 of the photodiode 311 than the LG transistor 324.
  • the LG transistor 324 and the amplification transistor 325 are formed so as to extend in the second direction, similarly to the amplification transistor 322. That is, the distance between the source of the LG transistor 324 and the side S1 is substantially the same as the distance between the drain of the LG transistor 324 and the side S1. Further, the distance between the source of the amplification transistor 325 and the side S1 is substantially the same as the distance between the drain of the amplification transistor 325 and the side S1.
  • the first ground potential VNEG is supplied to the photodiode 311 via the contact region R13 in the region R11 in which the amplification transistor 322 is formed. Further, the second ground potential VSS is applied to the source of the amplification transistor 322, and the power supply potential VDD is applied to the drain of the LG transistor 324.
  • the circuit area of the light receiving circuit 211 can be further reduced. Further, by laying out the light receiving circuit 211 as shown in FIG. 10, the wiring of each transistor can be shortened, and the influence of the parasitic capacitance generated in the wiring can be further reduced. Further, by arranging the LG transistor 321 adjacent to the photodiode 311, the electric charge can be transferred more easily from the photodiode 311.
  • FIG. 10 shows a layout example of the LG transistors 321 and 324 and the amplification transistors 322 and 325 of the gain boost type current-voltage conversion circuit 320
  • the layout configuration of the light receiving circuit 211 is not limited to the example of FIG.
  • the LG transistor 324 and the amplification transistor 325 in FIG. 10 may be omitted.
  • Such a layout example corresponds to the current-voltage conversion circuit 320 shown in FIG.
  • the contact region R13 to which the VNEG is applied is arranged on the drain side of the LG transistor 321 and in a region different from the region R11 on which the amplification transistor 322 is formed (for example, the region R12 in FIG. 10). Therefore, the circuit area of the light receiving circuit 211 can be further reduced.
  • the LG transistor 324 and the amplification transistor 322 and 325 are formed so as to extend in the second direction, but the present invention is not limited to this.
  • the LG transistor 324 and the amplification transistors 322 and 325 may be formed so as to extend in the first direction.
  • the wiring length of each transistor can be shortened by forming both the LG transistor 324 and the amplification transistor 325 so as to be arranged at substantially the same distance from the side S1.
  • the source of the LG transistor 321 is connected to the substantially center of the side S1 of the photodiode 311.
  • the substantially center does not necessarily have to be the physical center of the side S1.
  • the LG transistor 321 may be located between the region R11 where the amplification transistor 322 is formed and the region R12 where the LG transistor 324 and the amplification transistor 325 are formed, and the LG transistor 321 is the physical of the side S1. It may be off-center.
  • FIG. 11 is a cross-sectional view when the light receiving portion 210 is cut along the line AA'of FIG.
  • the light receiving circuit 211 in which the photodiode 311 is embedded in the P well region of the light receiving substrate 201 is separated by the pixel separation unit 410. Further, a back gate of the LG transistors 321 and 324 and the amplification transistor 322 is formed in the P-well region of the light receiving substrate 201.
  • the power supply potential VDD is supplied to the drain of the LG transistor 324, and the second ground potential VSS is supplied to the source of the amplification transistor 322. Further, since the first ground potential V NEG is applied to the P-well region of the light receiving substrate 201, a first ground potential V NEG anode of the photodiode 311, the back gate of the LG transistors 321 and 324 and the amplifying transistor 322 Is supplied.
  • FIG. 12 is a diagram showing a cross-sectional configuration of the solid-state image sensor 200 according to the embodiment of the present disclosure, and mainly shows a cross-sectional structure of a peripheral portion of the solid-state image sensor 200.
  • FIG. 13 is a diagram showing a planar configuration of the solid-state image sensor 200 according to the embodiment of the present disclosure.
  • the solid-state image sensor 200 has an effective pixel area R1, a dummy pixel area R2, a power supply area R3, and a pad area R4.
  • the effective pixel area R1 is an area in which the light receiving unit 210 and the address event detection unit 230 are laminated and provided. In the effective pixel area R1, a plurality of effective pixels 310 are arranged in a two-dimensional grid pattern.
  • the dummy pixel area R2 is an area provided so as to surround all four sides of the effective pixel area R1.
  • a plurality of dummy pixels 310A are arranged side by side in the dummy pixel area R2.
  • the dummy pixel 310A has the same basic configuration as the effective pixel 310, but is a pixel that does not output a signal to the outside.
  • the regularity of the process from the center to the edge of the effective pixel area R1 can be ensured by forming the dummy pixel area R2 so as to surround all four sides of the effective pixel area R1. can. Therefore, according to the embodiment, the manufacturing yield of the solid-state image sensor 200 can be improved.
  • the power supply area R3 is an area provided so as to surround all four sides of the dummy pixel area R2.
  • Power supply region R3 includes a second ground line 421 second ground potential V SS is applied, a power supply wiring 422 power supply potential VDD is applied, a power supply wiring 423 on which the substrate voltage V SUB is applied, It has a first ground wire 424 to which a first ground potential V NEG is applied.
  • the second ground wiring 421, the first ground wiring 424, and the power supply wiring 422, 423 are formed in a ring shape, for example, around the dummy pixel region R2.
  • Second ground wiring 421 supplies the second ground potential V SS to such amplification transistor 322 of a plurality of effective pixels 310.
  • the power supply wiring 422 supplies the power supply potential VDD to a plurality of effective pixels 310 and the like.
  • the power supply wiring 423 supplies a substrate voltage V SUB having the same potential as the power supply potential VDD to a portion other than the effective pixel region R1 and the dummy pixel region R2 of the solid-state image sensor 200.
  • the first ground wiring 424 supplies the first ground potential V NEG to the photodiodes 311 and the like of the plurality of effective pixels 310.
  • Each voltage is supplied to the second ground wiring 421, the power supply wiring 422, 433, and the first ground wiring 424 from, for example, a power supply unit (not shown) provided around the circuit board 202.
  • the power supply unit is composed of, for example, a charge pump circuit (not shown).
  • the photodiodes of the plurality of effective pixels 310 are connected to the first ground wiring 424 provided in the power supply region R3 located outside the effective pixel region R1 in which the effective pixels 310 are formed.
  • a first ground potential V NEG is supplied to 311.
  • the second ground potential VSS is supplied to the plurality of current-voltage conversion circuits from the second ground wiring 421 provided in the power supply region R3.
  • the solid-state image sensor 200 by providing the power supply wiring 423 separately from the power supply wiring 422, a stable substrate voltage VSUB is provided even when the power supply potential VDD fluctuates when the effective pixel 310 operates. Can be supplied to the peripheral portion of the solid-state image sensor 200. Therefore, according to the embodiment, the solid-state image sensor 200 can be operated stably.
  • the pad area R4 is an area provided around the power supply area R3, and has a contact hole 426 and a bonding pad 425.
  • the contact hole 426 is formed along the thickness direction of the light receiving substrate 201 and the circuit board 202 from the surface of the light receiving substrate 201 on the light incident side to the middle of the circuit board 202.
  • the bonding pad 425 is provided at the bottom of the contact hole 426.
  • the recording unit 120 (see FIG. 1) or the control unit 130 (see FIG. 1) and each part of the solid-state image sensor 200 are connected by bonding a bonding wire or the like to the bonding pad 425 via the contact hole 426. It is electrically connected.
  • the configuration of the effective pixel 310 arranged in the effective pixel area R1 will be further described with reference to FIG.
  • the solid-state image sensor 200 is configured by laminating a light receiving substrate 201 and a circuit board 202, and a joint portion 203 is provided at an interface between the light receiving substrate 201 and the circuit board 202.
  • the light receiving substrate 201 has a semiconductor layer 201a and an insulating layer 201b.
  • the semiconductor layer 201a is made of a semiconductor material such as silicon.
  • a photodiode 311, an LG transistor 321 (see FIG. 11), an amplification transistor 322 (see FIG. 11), and the like are formed on the semiconductor layer 201a for each effective pixel 310 and dummy pixel 310A.
  • a pixel separation portion 410 is formed so as to separate adjacent effective pixels 310 and dummy pixels 310A from each other.
  • the pixel separation unit 410 electrically and optically separates adjacent effective pixels 310 and dummy pixels 310A from each other.
  • the pixel separation unit 410 is formed so as to individually surround the effective pixel 310 and the dummy pixel 310A and penetrate the semiconductor layer 201a, for example.
  • a flattening film 411 is formed on the light incident side surface of the semiconductor layer 201a, and an on-chip lens 412 is formed on the light incident side surface of the flattening film 411.
  • the flattening film 411 flattens the surface on which the on-chip lens 412 is mounted.
  • the on-chip lens 412 is provided individually on, for example, the effective pixel 310 and the dummy pixel 310A, and collects the incident light to guide the incident light to the effective pixel 310 and the dummy pixel 310A.
  • the insulating layer 201b is made of an insulating material such as silicon oxide (SiO x ), silicon nitride (SiN), or silicon oxynitride (SiON), and is provided on the surface of the semiconductor layer 201a opposite to the light incident side.
  • SiO x silicon oxide
  • SiN silicon nitride
  • SiON silicon oxynitride
  • the insulating layer 201b is formed with a wiring portion 401 composed of a wiring layer, vias, and the like.
  • the wiring portion 401 is electrically connected to the photodiode 311 provided in the semiconductor layer 201a, the PG transistor 321 and the amplification transistor 322 in the wiring configuration shown in FIG.
  • the wiring unit 401 is electrically connected to the first pad 403 via the via 402.
  • the first pad 403 is provided so as to be exposed on the surface of the light receiving substrate 201 opposite to the surface on the light incident side (that is, the interface with the circuit board 202), and is made of copper or a copper alloy.
  • the insulating layer 202a has a second pad 404.
  • the second pad 404 is provided so as to be exposed on the surface of the circuit board 202 on the light incident side (that is, the interface with the light receiving substrate 201), and is made of copper or a copper alloy.
  • the second pad 404 is electrically connected to the wiring portion 406 via the via 405.
  • the wiring section 406 is electrically connected to the gate of the P-type transistor 332 (see FIG. 6) and the source of the P-type transistor 323 (see FIG. 6). Then, in the embodiment, the first pad 403 and the second pad 404 are directly joined by Cu—Cu joining.
  • the solid-state imaging device 200 includes a plurality of photodiodes 311 (an example of a photoelectric conversion element), a plurality of current-voltage conversion circuits 320, an address event detection unit 231 and a first ground wiring. A 424 and a second ground wiring 421 are provided.
  • the plurality of photodiodes 311 are arranged side by side in the effective pixel region R1.
  • the plurality of current-voltage conversion circuits 320 convert the currents output from the plurality of photodiodes 311 into voltages, respectively.
  • the address event detection unit 231 detects changes in voltage output from the plurality of current-voltage conversion circuits 320, respectively.
  • the first ground wiring 424 is provided in the voltage supply region R3 (an example of the second region) located outside the effective pixel region R1 (an example of the first region), and the first one is provided on the plurality of photodiodes 311.
  • the ground potential V NEG is supplied.
  • Second ground wiring 421 is provided in the voltage supply region R3, and supplies the second ground potential V SS of different voltage values from the first ground potential V NEG the plurality of current-voltage conversion circuit 320.
  • each voltage is supplied to the power supply region R3 from the power supply unit (not shown) provided around the circuit board 202, but the present invention is not limited to this.
  • each voltage may be supplied to the power supply region R3 from the outside.
  • FIG. 14 is a diagram showing a configuration example of the light receiving circuit 211 according to the first modification of the embodiment of the present disclosure.
  • FIG. 15 is a diagram showing a planar configuration of the solid-state image sensor 200 according to the first modification of the embodiment of the present disclosure.
  • the drain of the LG transistor 321 of the light receiving circuit 211 is connected to the terminal of the power supply potential VDDP from the outside. Further, as shown in FIG. 15, the power supply potential VDDP from the outside is supplied from the power supply wiring 422a to the drain of the LG transistor 321 or the like via the power supply wiring 422a of the power supply region R3.
  • the power supply potential VDDP can be uniformly supplied to the light receiving circuit 211 and the like.
  • the power supply area R3 is formed in a ring shape around the effective pixel area R1 and the dummy pixel area R2, but the present invention is not limited to this.
  • the power supply area R3 may be provided so as to surround three sides of the dummy pixel area R2, for example.
  • the power supply area R3 may be provided along, for example, two or one side of the dummy pixel area R2.
  • the solid-state image sensor 200 detects an address event, but the present invention is not limited to this.
  • the solid-state image sensor 200 may acquire a gradation image together with the detection of an address event.
  • FIG. 16 is a diagram showing an example of the light receiving circuit 211 according to the second modification of the embodiment of the present disclosure. As shown in FIG. 16, when the solid-state image sensor 200 acquires a gradation image, the drain of the LG transistor 321 is connected to the readout circuit 370 instead of the terminal of the power supply potential VDD.
  • the readout circuit 370 generates a pixel signal based on the photocurrent from the photodiode 311.
  • the readout circuit 370 includes a pixel transistor (not shown) composed of, for example, a transfer transistor, a reset transistor, a selection transistor, an amplification transistor, and the like.
  • the solid-state image sensor 200 may have a drive circuit or an output circuit provided on the circuit board 202.
  • the drive circuit is configured to include a shift register, an address decoder, and the like, and drives each effective pixel 310.
  • the output circuit is configured to include the column AD and the like, and outputs the pixel signal read by the read circuit 370 to the storage unit 120 (see FIG. 1).
  • FIG. 17 is a diagram showing a planar configuration of the solid-state image sensor 200 according to the second modification of the embodiment of the present disclosure.
  • the drain of the LG transistor 321 is connected to the read circuit 370 instead of the terminal of the power supply potential VDD. Therefore, as shown in FIG. 17, the power supply wiring 422 of the power supply region R3 can be omitted.
  • FIG. 18 is a diagram showing a circuit configuration of an effective pixel 310 according to a third modification of the embodiment of the present disclosure, and is a quantizer 350 that detects the presence or absence of either an on-event or an off-event selected. Is shown.
  • the quantizer 350 includes a P-type transistor 351, an N-type transistor 352, and a switch 355.
  • the P-type transistor 351 and the N-type transistor 352 are connected in series in this order between the terminal of the power supply voltage VDD and the terminal of the ground potential.
  • the gate of the P-type transistor 351 is connected to the output terminal of the subtractor 340.
  • the gate of the N-type transistor 352 is connected to the switch 355.
  • control unit 130 can apply the bias voltage V bon indicating the upper limit threshold value or the bias voltage V boff indicating the lower limit threshold value to the gate of the N-type transistor 352 by switching the switch 355.
  • the connection point 356 of the P-type transistor 351 and the N-type transistor 352 is connected to the transfer circuit 360.
  • the voltage at the connection point 356 is used as the on-event detection signal V CH in the transfer circuit 360. It is output.
  • the bias voltage V boff is applied to the gate of the N-type transistor 352 in the quantizer 350 according to the third modification, the voltage at the connection point 356 is used as the off-event detection signal V CL in the transfer circuit 360. Is output to.
  • the quantizer 350 detects a high level on-event when the differential signal exceeds the upper limit threshold value when the on-event is selected by the control unit 130. Output the signal V CH.
  • the quantizer 350 when the off-event is selected by the control unit 130 and the differential signal falls below the lower limit threshold value, the low-level off-event detection signal VCL Is output.
  • the control unit 130 selects an on-event to generate an on-event detection signal VCH . It can be output efficiently.
  • the control unit 130 selects an off event to generate an off-event detection signal VCL . It can be output efficiently.
  • the number of transistors constituting the quantizer 350 can be reduced, so that the chip area of the solid-state image sensor 200 can be reduced and the power consumption of the solid-state image sensor 200 can be reduced. Can be reduced.
  • the solid-state image sensor 200 may include an address event detection unit 1000 having a configuration as shown in FIG.
  • FIG. 19 is a block diagram showing a configuration example of the address event detection unit 1000 according to the fourth modification of the embodiment of the present disclosure.
  • the address event detection unit 1000 according to this configuration example includes a storage unit 1336 and a storage unit 1336 in addition to the current-voltage conversion unit 1331, the buffer 1332, the subtractor 1333, the quantizer 1334, and the transfer unit 1335. It has a control unit 1337.
  • the storage unit 1336 is provided between the quantizer 1334 and the transfer unit 1335, and based on the sample signal supplied from the control unit 1337, the output of the quantizer 1334, that is, the comparison result of the comparator 1334a is obtained. accumulate.
  • the storage unit 1336 may be a sampling circuit such as a switch, plastic, or capacitance, or may be a digital memory circuit such as a latch or flip-flop.
  • the control unit 1337 supplies a predetermined threshold voltage Vth to the inverted (-) input terminal of the comparator 1334a.
  • the threshold voltage Vth supplied from the control unit 1337 to the comparator 1334a may have different voltage values in time division.
  • the control unit 1337 corresponds to the threshold voltage Vth1 corresponding to the on-event indicating that the amount of change in the optical current has exceeded the upper limit threshold value, and the off-event indicating that the amount of change has fallen below the lower limit threshold value.
  • the threshold voltage Vth2 By supplying the threshold voltage Vth2 to be performed at different timings, one comparator 1334a can detect a plurality of types of address events.
  • the storage unit 1336 is, for example, a comparator using the threshold voltage Vth1 corresponding to the on-event during the period in which the threshold voltage Vth2 corresponding to the off-event is supplied from the control unit 1337 to the inverting (-) input terminal of the comparator 1334a.
  • the comparison result of 1334a may be accumulated.
  • the storage unit 1336 may be inside the pixel 2030 (see FIG. 20) or outside the pixel 2030. Further, the storage unit 1336 is not an essential component of the address event detection unit 1000. That is, the storage unit 1336 may be omitted.
  • the imaging device 100 shown in the above embodiment is an asynchronous imaging device that reads an event by an asynchronous reading method.
  • the event reading method is not limited to the asynchronous reading method, and may be a synchronous reading method.
  • the imaging device to which the synchronous reading method is applied is a scanning type imaging device, which is the same as a normal imaging device that performs imaging at a predetermined frame rate.
  • FIG. 20 is a block diagram showing an example of the configuration of the image pickup apparatus 2000 in the image pickup system according to the fifth modification of the embodiment of the present disclosure.
  • the image pickup apparatus 2000 includes a pixel array unit 2021, a drive unit 2022, a signal processing unit 2025, a read area selection unit 2027, and a signal generation unit 2028.
  • the pixel array unit 2021 includes a plurality of pixels 2030.
  • the plurality of pixels 2030 output an output signal in response to the selection signal of the read area selection unit 2027.
  • Each of the plurality of pixels 2030 may be configured to have a quantizer comparator in the pixel.
  • the plurality of pixels 2030 output an output signal corresponding to the amount of change in light intensity. As shown in FIG. 20, the plurality of pixels 2030 may be two-dimensionally arranged in a matrix.
  • the drive unit 2022 drives each of the plurality of pixels 2030 to output the pixel signal generated by each pixel 2030 to the signal processing unit 2025.
  • the drive unit 2022 and the signal processing unit 2025 are circuit units for acquiring gradation information. Therefore, when only the event information is acquired, the drive unit 2022 and the signal processing unit 2025 may be omitted.
  • the read area selection unit 2027 selects a part of the plurality of pixels 2030 included in the pixel array unit 2021. Specifically, the read area selection unit 2027 determines the selection area in response to a request from each pixel 2030 of the pixel array unit 2021. For example, the read area selection unit 2027 selects any one or a plurality of rows included in the structure of the two-dimensional matrix corresponding to the pixel array unit 2021. The read area selection unit 2027 sequentially selects one or a plurality of rows according to a preset period. Further, the read area selection unit 2027 may determine the selection area in response to a request from each pixel 2030 of the pixel array unit 2021.
  • the signal generation unit 2028 generates an event signal corresponding to the active pixel that has detected an event among the selected pixels, based on the output signal of the pixel selected by the read area selection unit 2027.
  • An event is an event in which the intensity of light changes.
  • An active pixel is a pixel in which the amount of change in light intensity corresponding to an output signal exceeds or falls below a preset threshold value.
  • the signal generation unit 2028 compares the output signal of a pixel with a reference signal, detects an active pixel that outputs an output signal when it is larger or smaller than the reference signal, and generates an event signal corresponding to the active pixel. ..
  • the signal generation unit 2028 can be configured to include, for example, a column selection circuit that arbitrates the signal entering the signal generation unit 2028. Further, the signal generation unit 2028 can be configured to output not only the information of the active pixel that detected the event but also the information of the inactive pixel that does not detect the event.
  • the signal generation unit 2028 outputs the address information and the time stamp information (for example, (X, Y, T)) of the active pixel that detected the event through the output line 2015.
  • the data output from the signal generation unit 2028 may be not only address information and time stamp information but also frame format information (for example, (0, 0, 1, 0, ...)). ..
  • the technique of the present disclosure can be applied to, for example, a structured light type ranging system.
  • the distance measuring system according to the application example of the present disclosure is a system for measuring the distance to a subject by using the structured light method technology.
  • the ranging system according to this application example can also be used as a system for acquiring a three-dimensional (3D) image, and in this case, it can be called a three-dimensional image acquisition system.
  • 3D three-dimensional
  • distance measurement is performed by identifying the coordinates of a point image and which light source (so-called point light source) the point image is projected from by pattern matching.
  • FIG. 21 is a schematic diagram showing an example of the configuration of the ranging system according to the embodiment of the present disclosure
  • FIG. 22 is a block diagram showing an example of the circuit configuration according to the embodiment of the present disclosure.
  • the ranging system 3000 uses a surface emitting semiconductor laser, for example, a vertical cavity surface emitting laser (VCSEL) 3010 as a light source unit, and an event detection sensor 3020 called DVS as a light receiving unit.
  • the vertical cavity surface emitting laser (VCSEL) 3010 projects a predetermined pattern of light onto the subject.
  • the camera side optical system 3070 is provided.
  • the system control unit 3030 is composed of, for example, a processor (CPU), drives a vertical resonator type surface emitting laser 3010 via a light source drive unit 3040, and drives an event detection sensor 3020 via a sensor control unit 3050. .. More specifically, the system control unit 3030 controls the vertical resonator type surface emitting laser 3010 in synchronization with the event detection sensor 3020.
  • the light of a predetermined pattern emitted from the vertical resonator type surface emitting laser 3010 passes through the light source side optical system 3060 and is a subject (measurement target). Object) Projected against 3100. This projected light is reflected by the subject 3100. Then, the light reflected by the subject 3100 passes through the camera-side optical system 3070 and is incident on the event detection sensor 3020.
  • the event detection sensor 3020 receives the light reflected by the subject 3100 and detects that the change in the brightness of the pixels exceeds a predetermined threshold value as an event.
  • the event information detected by the event detection sensor 3020 is supplied to the application processor 3200 external to the ranging system 3000.
  • the application processor 3200 performs a predetermined process on the event information detected by the event detection sensor 3020.
  • the solid-state image sensor 100 in which the first conductive type is P-type, the second conductive type is N-type, and electrons are used as signal charges has been described.
  • the embodiment is not limited to such an example.
  • each embodiment can be applied to a solid-state image sensor 100 in which the first conductive type is N-type, the second conductive type is P-type, and holes are used as signal charges.
  • the first ground potential V NEG has a larger value than the second ground potential V SS.
  • a plurality of photoelectric conversion elements arranged side by side in the first region A plurality of current-voltage conversion circuits that convert the currents output from the plurality of photoelectric conversion elements into voltages, respectively.
  • a plurality of address event detection circuits for detecting changes in the voltage output from the plurality of current-voltage conversion circuits, and a plurality of address event detection circuits.
  • a first ground wiring provided in a second region located outside the first region and supplying a first ground potential to the plurality of photoelectric conversion elements, and a first ground wiring.
  • a second ground wiring provided in the second region and supplying a second ground potential having a voltage value different from that of the first ground potential to the plurality of current-voltage conversion circuits.
  • a solid-state image sensor (2) The solid-state image sensor according to (1), wherein the voltage value of the first ground potential is smaller than the voltage value of the second ground potential. (3) The solid-state imaging device according to (1) or (2), further comprising a power supply wiring provided in the second region and supplying a power supply potential to the current-voltage conversion circuit. (4) The solid-state image pickup apparatus according to (1) or (2), further comprising a read-out circuit that reads out the currents output from the plurality of photoelectric conversion elements and outputs pixel signals corresponding to the currents. (5) The current-voltage conversion circuit has a source follower circuit on the loop.
  • the source follower circuit is The first transistor whose source is connected to the photoelectric conversion element and A second transistor whose gate is connected to the photoelectric conversion element and whose drain is connected to the gate of the first transistor, Including The source of the first transistor is arranged so as to be connected to substantially the center of the photoelectric conversion element in a cross section obtained by cutting the laminated substrate with respect to the lamination direction of the laminated substrate on which the plurality of photoelectric conversion elements are formed. , The solid-state image sensor according to any one of (1) to (4). (6) The solid-state image sensor according to (5), wherein the source of the first transistor is arranged closer to the photoelectric conversion element than the drain of the first transistor in the cross section.
  • the distance between the source of the second transistor and the photoelectric conversion element is substantially the same as the distance between the drain of the second transistor and the photoelectric conversion element in the cross section, (5) or ( The solid-state image sensor according to 6).
  • the source follower circuit is With a third transistor whose source is connected to the drain of the first transistor, A fourth transistor whose source is connected to the gate of the first transistor and the drain of the second transistor, and the gate is connected to the drain of the first transistor and the source of the third transistor.
  • the third and fourth transistors are provided in a third region in which the second transistor is provided and a fourth region that faces the first transistor in the cross section.
  • the solid-state image sensor according to any one of (5) to (7).
  • the distance between the source of the third transistor and the photoelectric conversion element is substantially the same as the distance between the drain of the third transistor and the photoelectric conversion element in the cross section.
  • the distance between the source of the fourth transistor and the photoelectric conversion element is substantially the same as the distance between the drain of the fourth transistor and the photoelectric conversion element in the cross section.
  • the solid-state image sensor according to (8).
  • the first ground potential is applied to the laminated substrate in the second region via a contact region provided at a position distant from the photoelectric conversion element from the second transistor in the cross section. , (8) or (9).
  • a control unit that controls the solid-state image sensor is provided.
  • the solid-state image sensor A plurality of photoelectric conversion elements arranged side by side in the first region, A plurality of current-voltage conversion circuits that convert the currents output from the plurality of photoelectric conversion elements into voltages, respectively.
  • a plurality of address event detection circuits for detecting changes in the voltage output from the plurality of current-voltage conversion circuits, and a plurality of address event detection circuits.
  • a first ground wiring provided in a second region located outside the first region and supplying a first ground potential to the plurality of photoelectric conversion elements, and a first ground wiring.
  • a second ground wiring provided in the second region and supplying a second ground potential having a voltage value different from that of the first ground potential to the plurality of current-voltage conversion circuits.
  • An imaging device comprising.
  • Image sensor 110 Image sensor 130
  • Control unit 200 Solid-state image sensor 231 and 231A Address event detection circuit 310 Effective pixel 310A Dummy pixel 311 and 311A Photo diode 320, 320A Current-voltage conversion circuit 421, 424 Ground wiring 422, 423 Power supply wiring R1 valid Pixel area R2 Dummy pixel area R3 Power supply area

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Abstract

固体撮像装置（２００）は、複数の光電変換素子（３１１）と、複数の電流電圧変換回路（３２０）と、複数のアドレスイベント検出回路（２３１）と、第１の接地配線（４２４）と、第２の接地配線（４２１）と、を備える。複数の光電変換素子（３１１）は、第１の領域に並んで配置される。複数の電流電圧変換回路（３２０）は、複数の光電変換素子（３１１）から出力される電流をそれぞれ電圧に変換する。複数のアドレスイベント検出回路（２３１）は、複数の電流電圧変換回路（３２０）から出力される電圧の変化をそれぞれ検出する。第１の接地配線（４２４）は、第１の領域の外側に位置する第２の領域に設けられ、複数の光電変換素子（３１１）に第１の接地電位を供給する。第２の接地配線（４２１）は、第２の領域に設けられ、複数の電流電圧変換回路（３２０）に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する。

Description

固体撮像装置および撮像装置
　本開示は、固体撮像装置および撮像装置に関する。
　近年、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像装置が提案されている（例えば、特許文献１参照）。
　また、非同期型の固体撮像装置において、フォトダイオードのアノードおよび増幅トランジスタのバックゲートに基準電位よりも低い所定電位を供給する固体撮像装置が提案されている（例えば、特許文献２参照）。
特表２０１６－５３３１４０号公報 特開２０１９－１９５１３５号公報
　しかしながら、上記の従来技術では、基準電位と異なる値の所定電位をどのようにしてフォトダイオードのアノードに供給するのか、より具体的な供給の仕方について記載がされておらず、所定電位の供給の仕方に検討の余地があった。
　そこで、本開示では、基準電位と異なる値の所定電位をフォトダイオードに供給可能な固体撮像装置および撮像装置を提供する。
　本開示によれば、固体撮像装置が提供される。固体撮像装置は、複数の光電変換素子と、複数の電流電圧変換回路と、複数のアドレスイベント検出回路と、第１の接地配線と、第２の接地配線と、を備える。複数の光電変換素子は、第１の領域に並んで配置される。複数の電流電圧変換回路は、前記複数の光電変換素子から出力される電流をそれぞれ電圧に変換する。複数のアドレスイベント検出回路は、前記複数の電流電圧変換回路から出力される前記電圧の変化をそれぞれ検出する。第１の接地配線は、前記第１の領域の外側に位置する第２の領域に設けられ、前記複数の光電変換素子に第１の接地電位を供給する。第２の接地配線は、前記第２の領域に設けられ、前記複数の電流電圧変換回路に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する。
本開示の実施形態に係る撮像装置の一構成例を示すブロック図である。 本開示の実施形態に係る固体撮像素子の積層構造を説明するための図である。 本開示の実施形態に係る受光基板の平面構成を説明するための図である。 本開示の実施形態に係る回路基板の平面構成を説明するための図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る有効画素の回路構成を示す図である。 本開示の実施形態に係る電流電圧変換回路の他の回路構成を示す図である。 本開示の実施形態に係る第１の接地電位および第２の接地電位について説明するための図である。 本開示の実施形態に係る受光部のレイアウト構成を説明するための図である。 本開示の実施形態に係る受光回路のレイアウト構成を説明するための図である。 図９のＡ－Ａ´線に沿って受光部を切断した際の断面図である。 本開示の実施形態に係る固体撮像装置の断面構成を示す図である。 本開示の実施形態に係る固体撮像装置の平面構成を示す図である。 本開示の実施形態の第１の変形例に係る受光回路の構成例を示す図である。 本開示の実施形態の第１の変形例に係る固体撮像装置の平面構成を示す図である。 本開示の実施形態の第２の変形例に係る受光回路の一例を示す図である。 本開示の実施形態の第２の変形例に係る固体撮像装置の平面構成を示す図である。 本開示の実施形態の第３の変形例に係る有効画素の回路構成を示す図である。 本開示の実施形態の第４の変形例に係るアドレスイベント検出部の構成例を示すブロック図である。 本開示の実施形態の第５の変形例に係る撮像システムにおける撮像装置の構成の一例を示すブロック図である。 本開示の実施形態に係る測距システムの構成の一例を示す概略図である。 本開示の実施形態に係る回路構成の一例を示すブロック図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、本明細書および図面において、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
　また、以下の説明で参照される図面は、本開示の実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される固体撮像素子および固体撮像装置は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、固体撮像素子の断面図を用いた説明における、固体撮像素子の積層構造の上下方向は、固体撮像素子に対して光が入射する入射面を下とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
　さらに、以下の回路構成の説明においては、特段の断りがない限りは、「電気的に接続」とは、複数の要素の間を電気が導通するように接続することを意味する。加えて、以下の説明における「電気的に接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含むものとする。
　また、以下の説明においては、「ゲート」とは、電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）のゲート電極を表す。「ドレイン」とは、ＦＥＴのドレイン電極またはドレインを表し、「ソース」とは、ＦＥＴのソース電極またはソースを表す。
　また、以下の説明においては、具体的な長さ（数値）や形状についての記載は、数学的に定義される数値と同一の値や幾何学的に定義される形状だけを意味するものではない。詳細には、以下の説明における具体的な長さ（数値）や形状についての記載は、撮像装置、その製造工程、および、その使用・動作において許容される程度の違い（誤差・ひずみ）がある場合やその形状に類似する形状をも含むものとする。
　なお、説明は以下の順序で行うものとする。
　　１．はじめに
　　２．撮像装置の構成例
　　３．固体撮像装置の構成例
　　４．有効画素の構成例
　　５．受光部の構成例
　　５．１．受光部のレイアウト構成について
　　５．２．受光部の断面構成について
　　６．固体撮像装置の詳細構成
　　７．第１の変形例
　　８．第２の変形例
　　９．第３の変形例
　１０．第４の変形例
　１１．第５の変形例
　１２．応用例
　１３．むすび
　＜＜１．はじめに＞＞
　従来、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が撮像装置などで用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難である。
　そこで、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている。この固体撮像素子では、フォトダイオードと、アドレスイベントを検出するための複数のトランジスタとが画素ごとに配置される。
　しかしながら、上記の従来技術では、電源電位の低下や接地電圧の上昇などの電圧変動によりフォトダイオードの逆バイアスが低くなると、そのフォトダイオードの感度が低下するおそれがある。このため、これらの感度の不足に起因して、信号品質が低下するという問題がある。フォトダイオードの面積を大きくすれば、感度を向上させることができるが、単位面積当たりの画素数が減少するため望ましくない。また、電源電位を充分に高くすることによっても感度を向上させることができるが、消費電力が増大するため好ましくない。すなわち、上記の従来技術では、有効画素から出力される信号の品質を向上させることが困難であった。
　そこで、上述の問題点を克服し、有効画素から出力される信号の品質を向上させることができる技術の実現が期待されている。
　＜＜２．撮像装置の構成例＞＞
　まず、実施形態に係る撮像装置１００の構成について、図１を参照しながら説明する。図１は、本開示の実施形態に係る撮像装置１００の一構成例を示すブロック図である。
　実施形態に係る撮像装置１００は、撮像レンズ１１０と、固体撮像装置２００と、記録部１２０と、制御部１３０とを備える。この撮像装置１００としては、ウェアラブルデバイスに搭載されるカメラや、車載カメラなどが想定される。
　撮像レンズ１１０は、光学系の一例であり、被写体からの入射光を取り込んで固体撮像装置２００の撮像面上に結像させる。
　固体撮像装置２００は、ＤＶＳ（Dynamic　Vision　Sensor）とも呼称され、複数の画素のそれぞれについて、輝度の変化量の絶対値がしきい値を超えた旨をアドレスイベントとして検出する。このアドレスイベントは、例えば、輝度の上昇量が上限しきい値を超えた旨を示すオンイベントと、輝度の低下量が上限しきい値未満の下限しきい値を下回った旨を示すオフイベントとを含む。
　そして、固体撮像装置２００は、アドレスイベントの検出結果を示す検出信号を画素ごとに生成する。それぞれの検出信号は、オンイベントの有無を示すオンイベント検出信号ＶＣＨ（図６参照）と、オフイベントの有無を示すオフイベント検出信号ＶＣＬ（図６参照）とを含む。
　固体撮像装置２００は、検出信号からなる画像データに対し、画像認識処理などの所定の信号処理を実行し、その処理後のデータを記録部１２０に信号線２０９を介して出力する。
　記録部１２０は、固体撮像装置２００からのデータを記録する。制御部１３０は、固体撮像装置２００を制御して、かかる固体撮像装置２００に画像データを撮像させる。
　＜＜３．固体撮像装置の構成例＞＞
　次に、実施形態に係る固体撮像装置２００の構成について、図２～図１０を参照しながら説明する。図２は、本開示の実施形態に係る固体撮像装置２００の積層構造を説明するための図である。
　実施形態に係る固体撮像装置２００は、回路基板２０２と、かかる回路基板２０２に積層される受光基板２０１とを備える。受光基板２０１および回路基板２０２は、ビアやＣｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　図３は、本開示の実施形態に係る受光基板２０１の平面構成を説明するための図である。図３に示すように、受光基板２０１は、受光部２１０と、ビア配置部２２１と、ビア配置部２２２とを有する。
　受光部２１０には、複数の受光回路２１１が二次元格子状に配列される。かかる受光回路２１１は、入射光を光電変換して光電流を生成し、その光電流を電流電圧変換して電圧信号を出力するものである。これらの受光回路２１１のそれぞれには、行アドレスおよび列アドレスからなる画素アドレスが割り当てられる。
　ビア配置部２２１およびビア配置部２２２には、回路基板２０２（図４参照）と接続されるビアが配置される。
　図４は、本開示の実施形態に係る回路基板２０２の平面構成を説明するための図である。図４に示すように、回路基板２０２は、アドレスイベント検出部２３０と、信号処理回路２４０と、行駆動回路２５１と、列駆動回路２５２と、ビア配置部２６１と、ビア配置部２６２とを有する。
　アドレスイベント検出部２３０には、複数のアドレスイベント検出回路２３１が二次元格子状に配列される。アドレスイベント検出回路２３１は、受光回路２１１からの電圧信号を量子化し、かかる量子化された電圧信号を検出信号として出力する。
　アドレスイベント検出回路２３１のそれぞれには画素アドレスが割り当てられ、同一アドレスの受光回路２１１と電気的に接続される。また、実施形態において、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　信号処理回路２４０は、アドレスイベント検出部２３０からの検出信号に対して所定の信号処理を実行する。例えば、信号処理回路２４０は、かかる検出信号を画素信号として二次元格子状に配列し、画素ごとに２ビットの情報を有する画像データを取得する。そして、信号処理回路２４０は、取得された画像データに対して画像認識処理などの信号処理を実行する。
　行駆動回路２５１は、行アドレスを選択し、選択された行アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。列駆動回路２５２は、列アドレスを選択し、選択された列アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。ビア配置部２６１およびビア配置部２６２には、受光基板２０１（図３参照）と接続されるビアが配置される。
　＜＜４．有効画素の構成例＞＞
　図５は、本開示の実施形態に係る有効画素３１０の構成を説明するための図である。図５に示すように、有効画素３１０のそれぞれは、同一の画素アドレスが割り当てられた受光基板２０１内の受光回路２１１と、回路基板２０２内のアドレスイベント検出回路２３１とから構成される。
　前述したように、受光基板２０１および回路基板２０２には、複数の受光回路２１１と、複数のアドレスイベント検出回路２３１とが二次元格子状に配列されている。また、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　すなわち、実施形態に係る固体撮像装置２００では、１組の受光回路２１１およびアドレスイベント検出回路２３１で構成される有効画素３１０が、二次元格子状に配列される。そして、１組の受光回路２１１とアドレスイベント検出回路２３１との間が、接合部２０３においてビアやＣｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　図６は、本開示の実施形態に係る有効画素３１０の回路構成を示す図である。図６に示すように、有効画素３１０は、フォトダイオード３１１と、電流電圧変換回路３２０と、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とを備える。
　（有効画素）
　本開示の実施形態では、かかる有効画素３１０の各部のうち、フォトダイオード３１１と、電流電圧変換回路３２０のＬＧトランジスタ３２１（第１のトランジスタの一例）、増幅トランジスタ３２２（第２のトランジスタの一例）とが受光回路２１１に含まれる。また、有効画素３１０の各部のうち、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とがアドレスイベント検出回路２３１に含まれる。
　すなわち、本開示の実施形態では、有効画素３１０が、フォトダイオード３１１と、電流電圧変換回路３２０と、アドレスイベント検出回路２３１とを有する。
　フォトダイオード３１１は、入射光を光電変換して光電流を生成する。そして、フォトダイオード３１１は、生成した光電流を電流電圧変換回路３２０に供給する。
　電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を、その対数の電圧信号に変換する。そして、電流電圧変換回路３２０は、変換した電圧信号をバッファ３３０に供給する。
　バッファ３３０は、電流電圧変換回路３２０から送られる電圧信号を補正して、この補正された信号を減算器３４０に出力する。実施形態に係る有効画素３１０では、かかるバッファ３３０によって後段を駆動する駆動力を向上させることができるとともに、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。
　減算器３４０は、バッファ３３０から送られる補正信号の変化量を減算処理によって求める。そして、減算器３４０は、求めた変化量を微分信号として量子化器３５０に供給する。
　量子化器３５０は、微分信号と所定のしきい値との比較により、アナログの微分信号をデジタルの検出信号に変換（すなわち、量子化）する。実施形態に係る量子化器３５０は、微分信号と上限しきい値および下限しきい値のそれぞれとを比較し、それらの比較結果を２ビットの検出信号として転送回路３６０に供給する。
　転送回路３６０は、列駆動回路２５２からの列駆動信号に従って、検出信号を信号処理回路２４０に転送する。
　各部の具体的な回路構成について以下に説明する。
　（フォトダイオード）
　フォトダイオード３１１のカソードは、後述する電流電圧変換回路３２０のＬＧトランジスタ３２１のソースに接続される。また、フォトダイオード３１１のアノードは、第１の接地電位ＶＮＥＧの端子に接続される。このように、フォトダイオード３１１には、第１の接地電位ＶＮＥＧが供給される。なお、第１の接地電位ＶＮＥＧについては後述する。
　（電流電圧変換回路）
　電流電圧変換回路３２０は、ＬＧトランジスタ３２１と、増幅トランジスタ３２２と、定電流回路３２３とを有する。ＬＧトランジスタ３２１および増幅トランジスタ３２２には、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、定電流回路３２３は、例えば、Ｐ型のＭＯＳトランジスタなどの負荷ＭＯＳトランジスタが用いられる。
　ＬＧトランジスタ３２１のソースはフォトダイオード３１１のカソードに接続され、ドレインは電源電位ＶＤＤの端子に接続される。フォトダイオード３１１のアノードは、接地電位の端子に接続される。定電流回路３２３および増幅トランジスタ３２２は、電源電位ＶＤＤの端子と第２の接地電位ＶＳＳの端子との間で、この順に直列に接続される。なお、第２の接地電位ＶＳＳについては後述する。
　定電流回路３２３と増幅トランジスタ３２２との接続点は、ＬＧトランジスタ３２１のゲートとバッファ３３０の入力端子とに接続される。ＬＧトランジスタ３２１とフォトダイオード３１１との接続点は、増幅トランジスタ３２２のゲートに接続される。定電流回路３２３のゲートには、所定のバイアス電圧Ｖｂｌｏｇが印加される。
　そして、ＬＧトランジスタ３２１は、フォトダイオード３１１で生成された光電流をゲートとソースとの間の電圧に変換し、増幅トランジスタ３２２は、かかる光電流に応じた電位のゲートと接地電位のソースとの間の電圧を増幅してドレインから出力する。
　また、定電流回路３２３は、バイアス電圧Ｖｂｌｏｇに基づく定電流を増幅トランジスタ３２２に供給する。このような構成によって、電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を電圧信号に変換する。
　このように、電流電圧変換回路３２０は、増幅トランジスタ３２２および定電流回路３２３と、定電流回路３２３とを備えた、所謂ソースフォロア型の電流電圧変換回路である。
　なお、実施形態に係る固体撮像装置２００では、フォトダイオード３１１と、ＬＧトランジスタ３２１と、増幅トランジスタ３２２とが受光基板２０１に配置され、定電流回路３２３以降の回路が回路基板２０２に配置される。
　ここで、図７を用いて、電流電圧変換回路３２０の他の構成例について説明する。図７は、本開示の実施形態に係る電流電圧変換回路３２０の他の回路構成を示す図である。図７に示すように、電流電圧変換回路３２０が、２つのＬＧトランジスタ３２１および３２４と、２つの増幅トランジスタ３２２および３２５と、定電流回路３２３とを備えた、所謂ゲインブースト型の電流電圧変換回路であってもよい。
　ゲインブースト型の場合、図７に示すように、ＬＧトランジスタ３２１のソースおよび増幅トランジスタ３２２のゲートは、例えば、フォトダイオード３１１におけるカソードに接続される。また、ＬＧトランジスタ３２１のドレインは、例えば、ＬＧトランジスタ３２４（第３のトランジスタの一例）のソースおよび増幅トランジスタ３２５のゲートに接続される。ＬＧトランジスタ３２４のドレインは、例えば、電源電位ＶＤＤの端子に接続される。
　また、例えば、増幅トランジスタ３２５（第４のトランジスタの一例）のソースはＬＧトランジスタ３２１のゲートおよび増幅トランジスタ３２２のドレインに接続される。増幅トランジスタ３２５のドレインは、例えば、定電流回路３２３を介して電源電位ＶＤＤの端子に接続される。
　電流電圧変換回路３２０を図６または図７に示すような接続関係とすることで、ループ状のソースフォロア回路が構成される。これにより、フォトダイオード３１１からの光電流が、その電荷量に応じた対数値の電圧信号に変換される。なお、ＬＧトランジスタ３２４と、増幅トランジスタ３２５とは、それぞれ例えばＮ型のＭＯＳトランジスタで構成されてよい。
　（ＶＮＥＧおよびＶＳＳ）
　次に、図８を用いて、上述した第１の接地電位ＶＮＥＧおよび第２の接地電位ＶＳＳについて説明する。図８は、本開示の実施形態に係る第１の接地電位ＶＮＥＧおよび第２の接地電位ＶＳＳについて説明するための図である。
　上述したように、フォトダイオード３１１のアノードには、第１の接地電位ＶＮＥＧが印加され、電流電圧変換回路３２０の増幅トランジスタ３２２のソースには第２の接地電位ＶＳＳが印加される（図６参照）。第１の接地電位ＶＮＥＧの電圧値は、第２の接地電位ＶＳＳの電圧値より小さくなるよう、例えば、負バイアスに設定される。第２の接地電位ＶＳＳの電圧値が「０Ｖ」の場合、第１の接地電位ＶＮＥＧの電圧値は、例えば「－１Ｖ」程度に設定される。
　このように、フォトダイオード３１１のアノードに第１の接地電位ＶＮＥＧを印加することで、図８に示すように、フォトダイオード３１１のポテンシャル勾配を大きくすることができる。なお、図８では、フォトダイオード３１１をＰＤ、ＬＧトランジスタ３２１をＬＧＴとして示している。図８に示すように、フォトダイオード３１１のポテンシャル勾配が大きくなることで、フォトダイオード３１１に発生した電荷（図８の「ｅ－」）がＬＧトランジスタ３２１に転送されやすくなる。これにより、フォトダイオード３１１の感度を向上させることができ、有効画素から出力される信号の品質を向上させることができる。
　（バッファ）
　図６の説明に戻る。バッファ３３０は、Ｐ型トランジスタ３３１とＰ型トランジスタ３３２とを有する。Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２には、例えば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２は、電源電位ＶＤＤの端子と第２の接地電位ＶＳＳの端子との間で、この順に直列に接続される。Ｐ型トランジスタ３３１のゲートには所定のバイアス電圧Ｖｂｓｆが印加される。Ｐ型トランジスタ３３２のゲートは、電流電圧変換回路３２０の出力端子に接続される。
　このような構成によって、バッファ３３０は、補正された電圧信号をＰ型トランジスタ３３１とＰ型トランジスタ３３２との接続点から減算器３４０に出力する。
　（減算器）
　減算器３４０は、コンデンサ３４１と、Ｐ型トランジスタ３４２と、コンデンサ３４３と、Ｐ型トランジスタ３４４と、Ｎ型トランジスタ３４５とを有する。Ｐ型トランジスタ３４２、Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５には、例えば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、電源電位ＶＤＤの端子と第２の接地電位ＶＳＳの端子との間で、この順に直列に接続される。Ｎ型トランジスタ３４５のゲートには所定のバイアス電圧Ｖｂａが印加される。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、Ｐ型トランジスタ３４４のゲートを入力端子、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点を出力端子とした場合に、入力信号を反転して出力するインバータとして機能する。
　コンデンサ３４１の一端はバッファ３３０の出力端子に接続され、他端はインバータの入力端子（すなわち、Ｐ型トランジスタ３４４のゲート）に接続される。コンデンサ３４３の一端はインバータの入力端子に接続され、他端はインバータの出力端子（すなわち、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点）に接続される。
　Ｐ型トランジスタ３４２は、コンデンサ３４３の両端を接続する経路を、行駆動回路２５１から出力される行駆動信号に従って開閉する。
　Ｐ型トランジスタ３４２をオンした際には、コンデンサ３４１のバッファ３３０側に電圧信号Ｖｉｎｉｔが入力され、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。
　この際、コンデンサ３４１に蓄積されている電荷Ｑｉｎｉｔは、コンデンサ３４１の容量をＣ１とすると、以下の式（１）により表される。一方、コンデンサ３４３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
　Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ　・・（１）
　次に、Ｐ型トランジスタ３４２がオフされて、コンデンサ３４１のバッファ３３０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ３４１に蓄積される電荷Ｑａｆｔｅｒは、以下の式（２）により表される。
　Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ　・・（２）
　一方、コンデンサ３４３に蓄積される電荷Ｑ２は、コンデンサ３４３の容量をＣ２、出力電圧をＶｏｕｔとすると、以下の式（３）により表される。
　Ｑ２＝－Ｃ２×Ｖｏｕｔ　・・（３）
　この際、コンデンサ３４１およびコンデンサ３４３の総電荷量は変化しないため、以下の式（４）が成立する。
　Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２　・・（４）
　そして、上記の式（４）に式（１）～（３）を代入して変形すると、以下の式（５）が得られる。
　Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）　・・（５）
　上記の式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、容量Ｃ１を大きく、容量Ｃ２を小さく設計することが好ましい。一方で、容量Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、容量Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。
　また、有効画素３１０ごとに減算器３４０が搭載されるため、容量Ｃ１や容量Ｃ２には、面積上の制約がある。これらを考慮して、例えば、容量Ｃ１は、２０～２００フェムトファラッド（ｆＦ）の値に設定され、容量Ｃ２は、１～２０フェムトファラッド（ｆＦ）の値に設定される。
　（量子化器）
　量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、Ｐ型トランジスタ３５３と、Ｎ型トランジスタ３５４とを有する。Ｐ型トランジスタ３５１、Ｎ型トランジスタ３５２、Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４には、例えば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、電源電位ＶＤＤの端子と第２の接地電位ＶＳＳの端子との間で、この順に直列に接続される。Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４は、電源電位ＶＤＤの端子と第２の接地電位ＶＳＳの端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートおよびＰ型トランジスタ３５３のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートには上限しきい値を示すバイアス電圧Ｖｂｏｎが印加され、Ｎ型トランジスタ３５４のゲートには下限しきい値を示すバイアス電圧Ｖｂｏｆｆが印加される。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オフイベント検出信号ＶＣＬとして出力される。
　このような構成により、量子化器３５０は、微分信号が上限しきい値を超えた場合にハイレベルのオンイベント検出信号ＶＣＨを出力し、微分信号が下限しきい値を下回った場合にローレベルのオフイベント検出信号ＶＣＬを出力する。すなわち、実施形態に係る固体撮像素子２００は、オンイベントおよびオフイベントの両方の有無を同時に検出することができる。
　なお、バッファ３３０、減算器３４０および量子化器３５０には、電流電圧変換回路３２０と同じ第２の接地電位ＶＳＳが供給されるとしたが、これに限定されない。上述したように、フォトダイオード３１１と、ＬＧトランジスタ３２１と、増幅トランジスタ３２２とが受光基板２０１に配置され、定電流回路３２３以降の回路が回路基板２０２に配置される。そのため、異なる基板（受光基板２０１および回路基板２０２）で異なる接地電位が供給されるようにしてもよい。
　＜＜５．受光部の構成例＞＞
　＜５．１．受光部のレイアウト構成について＞
　図９は、本開示の実施形態に係る受光部２１０のレイアウト構成を説明するための図である。図９は、受光部２１０の平面図であり、受光基板２０１の積層方向に対して受光基板２０１を切断した断面を示している。
　受光部２１０は、マトリクス上に配置された受光回路２１１を複数有する。図９では、３×３の受光回路２１１を示しているが、受光回路２１１の数はこれに限定されず３×３未満であってもよく、３×３より多くてもよい。受光回路２１１は、画素分離部４１０によって分離される。
　ここで、図１０を用いて受光回路２１１のレイアウト構成について説明する。図１０は、本開示の実施形態に係る受光回路２１１のレイアウト構成を説明するための図である。図１０は、受光回路２１１の平面図であり、受光基板２０１の積層方向に対して受光基板２０１を切断した断面を示している。
　図１０に示すように、ＬＧトランジスタ３２１のソースは、フォトダイオード３１１の辺Ｓ１の略中央に接続される。かかる辺Ｓ１は、フォトダイオード３１１が有する複数の辺の中で画素分離部４１０との距離が最も長い辺である。ＬＧトランジスタ３２１は、第１の方向（図１０における横方向）に延びるように形成される。第１の方向は、例えば辺Ｓ１と略垂直な方向である。すなわち、ＬＧトランジスタ３２１は、ソースがドレインより辺Ｓ１の近くに配置されるように形成される。
　さらに、増幅トランジスタ３２２は、ＬＧトランジスタ３２１のドレイン側であって、ＬＧトランジスタ３２１より画素分離部４１０に近い領域Ｒ１１（第３の領域の一例）に形成される。また、増幅トランジスタ３２２は、第１の方向と略垂直な第２の方向（図１０における縦方向）に延びるように形成される。第２の方向は、例えば辺Ｓ１と略平行な方向である。すなわち、増幅トランジスタ３２２のソースから辺Ｓ１までの距離が、増幅トランジスタ３２２のドレインから辺Ｓ１までの距離と略等しくなるように形成される。
　ＬＧトランジスタ３２４および増幅トランジスタ３２５は、ＬＧトランジスタ３２１のドレイン側であって、増幅トランジスタ３２２が形成される領域Ｒ１１とは異なる領域Ｒ１２（第４の領域の一例）に形成される。領域Ｒ１２は、ＬＧトランジスタ３２１のドレイン側であって、ＬＧトランジスタ３２１より画素分離部４１０に近い領域である。領域Ｒ１２は、ＬＧトランジスタ３２１を挟んで領域Ｒ１１と対向する位置に配置される。図１０の例では、増幅トランジスタ３２５が、ＬＧトランジスタ３２４よりもフォトダイオード３１１の辺Ｓ１の近くに配置される。
　また、ＬＧトランジスタ３２４および増幅トランジスタ３２５は、増幅トランジスタ３２２と同様に、第２の方向に延びるように形成される。すなわち、ＬＧトランジスタ３２４のソースと辺Ｓ１との間の距離は、ＬＧトランジスタ３２４のドレインと辺Ｓ１との間の距離と略同一である。また、増幅トランジスタ３２５のソースと辺Ｓ１との間の距離は、増幅トランジスタ３２５のドレインと辺Ｓ１との間の距離と略同一である。
　また、第１の接地電位ＶＮＥＧは、増幅トランジスタ３２２が形成される領域Ｒ１１内のコンタクト領域Ｒ１３を介してフォトダイオード３１１に供給される。また、第２の接地電位ＶＳＳは、増幅トランジスタ３２２のソースに印加され、電源電位ＶＤＤは、ＬＧトランジスタ３２４のドレインに印加される。
　図１０に示すように受光回路２１１をレイアウトすることで、受光回路２１１の回路面積をより削減することができる。また、図１０に示すように受光回路２１１をレイアウトすることで、各トランジスタの配線を短くすることができ、配線に発生する寄生容量の影響をより低減することができる。また、ＬＧトランジスタ３２１をフォトダイオード３１１と隣接させて配置することで、フォトダイオード３１１から電荷をより容易に転送することができる。
　なお、図１０では、ゲインブースト型の電流電圧変換回路３２０のＬＧトランジスタ３２１、３２４および増幅トランジスタ３２２、３２５のレイアウト例を示したが、受光回路２１１のレイアウト構成は図１０の例に限定されない。例えば、図１０のＬＧトランジスタ３２４および増幅トランジスタ３２５を省略してもよい。かかるレイアウト例は、図６に示す電流電圧変換回路３２０に対応する。この場合、例えばＶＮＥＧが印加されるコンタクト領域Ｒ１３を、ＬＧトランジスタ３２１のドレイン側であって、増幅トランジスタ３２２が形成される領域Ｒ１１とは異なる領域（例えば、図１０の領域Ｒ１２）に配置することで、受光回路２１１の回路面積をより削減することができる。
　また、ＬＧトランジスタ３２４および増幅トランジスタ３２２、３２５は第２の方向に延びるように形成されるとしたが、これに限定されない。例えばＬＧトランジスタ３２４および増幅トランジスタ３２２、３２５を、第１の方向に延びるように形成してもよい。この場合、例えば、ＬＧトランジスタ３２４および増幅トランジスタ３２５の両方が、辺Ｓ１から略等しい距離に配置されるよう形成することで、各トランジスタの配線長を短くすることができる。
　また、図１０では、ＬＧトランジスタ３２１のソースが、フォトダイオード３１１の辺Ｓ１の略中央に接続されるとしたが、略中央は必ずしも辺Ｓ１の物理的な中心でなくてもよい。ＬＧトランジスタ３２１が、増幅トランジスタ３２２が形成される領域Ｒ１１と、ＬＧトランジスタ３２４および増幅トランジスタ３２５が形成される領域Ｒ１２と、の間に位置していればよく、ＬＧトランジスタ３２１が辺Ｓ１の物理的な中心からずれていてもよい。
　＜５．２．受光部の断面構成について＞
　図１１は、図９のＡ－Ａ´線に沿って受光部２１０を切断した際の断面図である。
　図１１に示すように、受光基板２０１のＰウェル領域にフォトダイオード３１１が埋め込まれた受光回路２１１は、画素分離部４１０によって分離される。また、受光基板２０１のＰウェル領域には、ＬＧトランジスタ３２１、３２４および増幅トランジスタ３２２のバックゲートが形成される。
　ＬＧトランジスタ３２４のドレインには、電源電位ＶＤＤが供給され、増幅トランジスタ３２２のソースには、第２の接地電位ＶＳＳが供給される。また、受光基板２０１のＰウェル領域に第１の接地電位ＶＮＥＧが印加されることで、フォトダイオード３１１のアノード、ＬＧトランジスタ３２１、３２４および増幅トランジスタ３２２のバックゲートに第１の接地電位ＶＮＥＧが供給される。
　＜＜６．固体撮像装置の詳細構成＞＞
　次に、図１２および図１３を用いて固体撮像装置２００の詳細な構成について説明する。図１２は、本開示の実施形態に係る固体撮像装置２００の断面構成を示す図であり、おもに固体撮像装置２００の周辺部の断面構造について示している。図１３は、本開示の実施形態に係る固体撮像装置２００の平面構成を示す図である。
　図１２に示すように、固体撮像装置２００は、有効画素領域Ｒ１と、ダミー画素領域Ｒ２と、電源供給領域Ｒ３と、パッド領域Ｒ４とを有する。
　有効画素領域Ｒ１は、受光部２１０およびアドレスイベント検出部２３０が積層されて設けられる領域である。有効画素領域Ｒ１には、複数の有効画素３１０が二次元格子状に配列されている。
　図１３に示すように、ダミー画素領域Ｒ２は、有効画素領域Ｒ１の四方を囲むように設けられる領域である。
　また、図１２に示すように、ダミー画素領域Ｒ２には、複数のダミー画素３１０Ａが並んで配列されている。かかるダミー画素３１０Ａは、有効画素３１０と基本的な構成は同じである一方で、外部には信号を出力しない画素である。
　実施形態に係る固体撮像装置２００では、有効画素領域Ｒ１の四方を囲むようにダミー画素領域Ｒ２を形成することにより、有効画素領域Ｒ１の中央から縁部までのプロセスの規則性を確保することができる。したがって、実施形態によれば、固体撮像装置２００の製造歩留まりを向上させることができる。
　図１３に示すように、電源供給領域Ｒ３は、ダミー画素領域Ｒ２の四方を囲むように設けられる領域である。電源供給領域Ｒ３は、第２の接地電位ＶＳＳが印加される第２の接地配線４２１と、電源電位ＶＤＤが印加される電源配線４２２と、基板電圧ＶＳＵＢが印加される電源配線４２３と、第１の接地電位ＶＮＥＧが印加される第１の接地配線４２４とを有する。第２の接地配線４２１、第１の接地配線４２４および電源配線４２２、４２３は、例えば、ダミー画素領域Ｒ２の周囲にリング状に形成される。
　第２の接地配線４２１は、複数の有効画素３１０の増幅トランジスタ３２２などに第２の接地電位ＶＳＳを供給する。電源配線４２２は、複数の有効画素３１０などに電源電位ＶＤＤを供給する。電源配線４２３は、固体撮像装置２００の有効画素領域Ｒ１およびダミー画素領域Ｒ２以外の部位に、電源電位ＶＤＤと同電位の基板電圧ＶＳＵＢを供給する。第１の接地配線４２４は、複数の有効画素３１０のフォトダイオード３１１などに第１の接地電位ＶＮＥＧを供給する。
　第２の接地配線４２１、電源配線４２２、４３３および第１の接地配線４２４には、例えば回路基板２０２の周囲に設けられる電源供給部（図示省略）から各電圧が供給される。電源供給部は、例えばチャージポンプ回路（図示省略）などで構成される。
　実施形態に係る固体撮像装置２００では、有効画素３１０が形成された有効画素領域Ｒ１の外側に位置する電源供給領域Ｒ３に設けられた第１の接地配線４２４から、複数の有効画素３１０のフォトダイオード３１１に第１の接地電位ＶＮＥＧを供給する。また、電源供給領域Ｒ３に設けられた第２の接地配線４２１から、複数の電流電圧変換回路に第２の接地電位ＶＳＳを供給する。これにより、フォトダイオード３１１に第２の接地電位ＶＳＳとは異なる第１の接地電位ＶＮＥＧを供給することができ、フォトダイオード３１１の感度を向上させることができる。
　また、実施形態に係る固体撮像装置２００では、電源配線４２２とは別に電源配線４２３を設けることにより、有効画素３１０が動作する際などに電源電位ＶＤＤが変動する場合でも、安定した基板電圧ＶＳＵＢを固体撮像装置２００の周辺部に供給することができる。したがって、実施形態によれば、固体撮像装置２００を安定して動作させることができる。
　パッド領域Ｒ４は、電源供給領域Ｒ３の周囲に設けられる領域であり、コンタクトホール４２６と、ボンディングパッド４２５とを有する。コンタクトホール４２６は、受光基板２０１の光入射側の面から回路基板２０２の途中まで、受光基板２０１および回路基板２０２の厚み方向に沿って形成される。
　ボンディングパッド４２５は、コンタクトホール４２６の底部に設けられる。実施形態では、コンタクトホール４２６を介してボンディングパッド４２５にボンディングワイヤなどが接合されることにより、記録部１２０（図１参照）または制御部１３０（図１参照）と固体撮像装置２００の各部とが電気的に接続される。
　有効画素領域Ｒ１に配置される有効画素３１０の構成について、図１２を参照しながらさらに説明する。固体撮像装置２００は、受光基板２０１と回路基板２０２とが積層して構成され、かかる受光基板２０１と回路基板２０２との界面には接合部２０３が設けられる。
　受光基板２０１は、半導体層２０１ａと、絶縁層２０１ｂとを有する。半導体層２０１ａは、シリコンなどの半導体材料で構成される。かかる半導体層２０１ａには、有効画素３１０やダミー画素３１０Ａごとに、フォトダイオード３１１やＬＧトランジスタ３２１（図１１参照）、増幅トランジスタ３２２（図１１参照）などが形成される。
　また、半導体層２０１ａには、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を区切るように、画素分離部４１０が形成される。画素分離部４１０は、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を電気的および光学的に分離する。
　画素分離部４１０は、例えば、有効画素３１０やダミー画素３１０Ａを個別に囲むとともに、半導体層２０１ａを貫通するように形成される。
　半導体層２０１ａにおける光入射側の面には、平坦化膜４１１が形成され、かかる平坦化膜４１１における光入射側の面には、オンチップレンズ４１２が形成される。平坦化膜４１１は、オンチップレンズ４１２を搭載する面を平坦化する。
　オンチップレンズ４１２は、例えば、有効画素３１０やダミー画素３１０Ａに個別に設けられ、入射光を集光して有効画素３１０やダミー画素３１０Ａに導く。
　絶縁層２０１ｂは、酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの絶縁材料で構成され、半導体層２０１ａにおける光入射側とは反対側の面に設けられる。
　また、絶縁層２０１ｂには、配線層やビアなどで構成される配線部４０１が形成される。かかる配線部４０１は、半導体層２０１ａに設けられるフォトダイオード３１１やＰＧトランジスタ３２１、増幅トランジスタ３２２と、図６に示した配線構成で電気的に接続される。
　配線部４０１は、ビア４０２を介して第１パッド４０３と電気的に接続される。第１パッド４０３は、受光基板２０１における光入射側の面とは反対側の面（すなわち、回路基板２０２との界面）に露出して設けられ、銅または銅合金で構成される。
　また、絶縁層２０２ａは、第２パッド４０４を有する。第２パッド４０４は、回路基板２０２における光入射側の面（すなわち、受光基板２０１との界面）に露出して設けられ、銅または銅合金で構成される。
　第２パッド４０４は、ビア４０５を介して配線部４０６と電気的に接続される。配線部４０６は、Ｐ型トランジスタ３３２（図６参照）のゲートおよびＰ型トランジスタ３２３（図６参照）のソースに電気的に接続される。そして、実施形態では、第１パッド４０３と第２パッド４０４とがＣｕ－Ｃｕ接合で直接接合される。
　以上の様に、実施形態に係る固体撮像装置２００は、複数のフォトダイオード３１１（光電変換素子の一例）と、複数の電流電圧変換回路３２０と、アドレスイベント検出部２３１と、第１の接地配線４２４と、第２の接地配線４２１と、を備える。複数のフォトダイオード３１１は、有効画素領域Ｒ１に並んで配置される。複数の電流電圧変換回路３２０は、複数のフォトダイオード３１１から出力される電流をそれぞれ電圧に変換する。アドレスイベント検出部２３１は、複数の電流電圧変換回路３２０から出力される電圧の変化をそれぞれ検出する。第１の接地配線４２４は、有効画素領域Ｒ１（第１の領域の一例）の外側に位置する電圧供給領域Ｒ３（第２の領域の一例）に設けられ、複数のフォトダイオード３１１に第１の接地電位ＶＮＥＧを供給する。第２の接地配線４２１は、電圧供給領域Ｒ３に設けられ、複数の電流電圧変換回路３２０に第１の接地電位ＶＮＥＧとは異なる電圧値の第２の接地電位ＶＳＳを供給する。
　これにより、フォトダイオード３１１に第２の接地電位ＶＳＳ（基準電位）とは異なる第１の接地電位ＶＮＥＧ（所定電位）を供給することができ、フォトダイオード３１１の感度を向上させることができる。
　＜＜７．第１の変形例＞＞
　上記実施形態では、回路基板２０２の周囲に設けられる電源供給部（図示省略）から電源供給領域Ｒ３に各電圧を供給するとしたが、これに限定されない。例えば、外部から電源供給領域Ｒ３に各電圧を供給してもよい。
　図１４は、本開示の実施形態の第１の変形例に係る受光回路２１１の構成例を示す図である。図１５は、本開示の実施形態の第１の変形例に係る固体撮像装置２００の平面構成を示す図である。
　図１４に示すように、受光回路２１１のＬＧトランジスタ３２１のドレインは、外部から電源電位ＶＤＤＰの端子に接続される。また、図１５に示すように、外部からの電源電位ＶＤＤＰは、電源供給領域Ｒ３の電源配線４２２ａを介して、電源配線４２２ａからＬＧトランジスタ３２１のドレインなどに供給される。
　このように、電源電位ＶＤＤＰを固体撮像装置２００の外部から供給することで、受光回路２１１などに電源電位ＶＤＤＰを均一に供給することができる。
　なお、上記実施形態および第１の変形例では、電源供給領域Ｒ３を有効画素領域Ｒ１およびダミー画素領域Ｒ２の周囲にリング状に形成するとしたが、これに限定されない。電源供給領域Ｒ３が、例えばダミー画素領域Ｒ２の三方を囲むように設けられてもよい。あるいは、電源供給領域Ｒ３が、例えばダミー画素領域Ｒ２の二辺または一辺に沿うように設けられてもよい。
　＜＜８．第２の変形例＞＞
　上記実施形態では、固体撮像装置２００がアドレスイベントを検出するとしたが、これに限定されない。例えば、固体撮像装置２００がアドレスイベントの検出と合わせて階調画像を取得するようにしてもよい。
　図１６は、本開示の実施形態の第２の変形例に係る受光回路２１１の一例を示す図である。図１６に示すように、固体撮像装置２００が階調画像を取得する場合、ＬＧトランジスタ３２１のドレインが電源電位ＶＤＤの端子ではなく、読み出し回路３７０に接続される。
　読み出し回路３７０は、フォトダイオード３１１からの光電流に基づいて画素信号を生成する。読み出し回路３７０は、例えば転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタなどで構成される画素トランジスタ（図示省略）を有する。また、図示は省略するが、固体撮像装置２００が、回路基板２０２に設けられる駆動回路や出力回路を有していてもよい。駆動回路は、シフトレジスタやアドレスデコーダなどを含んで構成され各有効画素３１０を駆動する。また、出力回路は、カラムＡＤなどを含んで構成され、読み出し回路３７０が読み出した画素信号を記憶部１２０（図１参照）に出力する。
　図１７は、本開示の実施形態の第２の変形例に係る固体撮像装置２００の平面構成を示す図である。
　本変形例では、ＬＧトランジスタ３２１のドレインが電源電位ＶＤＤの端子ではなく、読み出し回路３７０に接続される。そのため、図１７に示すように、電源供給領域Ｒ３の電源配線４２２を省略することができる。
　＜＜９．第３の変形例＞＞
　図１８は、本開示の実施形態の第３の変形例に係る有効画素３１０の回路構成を示す図であり、選択されたオンイベントおよびオフイベントのいずれか一方の有無を検出する量子化器３５０について示している。
　第３の変形例に係る量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、スイッチ３５５とを有する。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートは、スイッチ３５５に接続される。
　そして、制御部１３０は、スイッチ３５５を切り替えることにより、Ｎ型トランジスタ３５２のゲートに上限しきい値を示すバイアス電圧Ｖｂｏｎまたは下限しきい値を示すバイアス電圧Ｖｂｏｆｆを印加することができる。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点３５６は、転送回路３６０に接続される。
　そして、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｎが印加されている場合、第３の変形例に係る量子化器３５０では、接続点３５６の電圧がオンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　一方で、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｆｆが印加されている場合、第３の変形例に係る量子化器３５０では、接続点３５６の電圧がオフイベント検出信号ＶＣＬとして転送回路３６０に出力される。
　このような構成により、第３の変形例に係る量子化器３５０は、制御部１３０によってオンイベントが選択されている場合に、微分信号が上限しきい値を超えると、ハイレベルのオンイベント検出信号ＶＣＨを出力する。
　一方で、第３の変形例に係る量子化器３５０は、制御部１３０によってオフイベントが選択されている場合に、微分信号が下限しきい値を下回ると、ローレベルのオフイベント検出信号ＶＣＬを出力する。
　たとえば、第３の変形例に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を点灯させる際に、制御部１３０がオンイベントを選択することにより、オンイベント検出信号ＶＣＨを効率よく出力することができる。
　また、第３の変形例に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を消灯させる際に、制御部１３０がオフイベントを選択することにより、オフイベント検出信号ＶＣＬを効率よく出力することができる。
　ここまで説明した第３の変形例では、量子化器３５０を構成するトランジスタの数を減らすことができることから、固体撮像素子２００のチップ面積を削減することができるとともに、固体撮像素子２００の消費電力を低減することができる。
　＜＜１０．第４の変形例＞＞
　上記実施形態で示したアドレスイベント検出部２３１以外にも、固体撮像装置２００は、図１９に示すような構成のアドレスイベント検出部１０００を備えていてもよい。図１９は、本開示の実施形態の第４の変形例に係るアドレスイベント検出部１０００の構成例を示すブロック図である。図１９に示すように、本構成例に係るアドレスイベント検出部１０００は、電流電圧変換部１３３１、バッファ１３３２、減算器１３３３、量子化器１３３４、および、転送部１３３５の他に、記憶部１３３６および制御部１３３７を有する。
　記憶部１３３６は、量子化器１３３４と転送部１３３５との間に設けられており、制御部１３３７から供給されるサンプル信号に基づいて、量子化器１３３４の出力、即ち、コンパレータ１３３４ａの比較結果を蓄積する。記憶部１３３６は、スイッチ、プラスチック、容量などのサンプリング回路であってもよいし、ラッチやフリップフロップなどのデジタルメモリ回路でもあってもよい。
　制御部１３３７は、コンパレータ１３３４ａの反転（－）入力端子に対して所定の閾値電圧Ｖｔｈを供給する。制御部１３３７からコンパレータ１３３４ａに供給される閾値電圧Ｖｔｈは、時分割で異なる電圧値であってもよい。例えば、制御部１３３７は、光電流の変化量が上限の閾値を超えた旨を示すオンイベントに対応する閾値電圧Ｖｔｈ１、および、その変化量が下限の閾値を下回った旨を示すオフイベントに対応する閾値電圧Ｖｔｈ２を異なるタイミングで供給することで、１つのコンパレータ１３３４ａで複数種類のアドレスイベントの検出が可能になる。
　記憶部１３３６は、例えば、制御部１３３７からコンパレータ１３３４ａの反転（－）入力端子に、オフイベントに対応する閾値電圧Ｖｔｈ２が供給されている期間に、オンイベントに対応する閾値電圧Ｖｔｈ１を用いたコンパレータ１３３４ａの比較結果を蓄積するようにしてもよい。尚、記憶部１３３６は、画素２０３０（図２０参照）の内部にあってもよいし、画素２０３０の外部にあってもよい。また、記憶部１３３６は、アドレスイベント検出部１０００の必須の構成要素ではない。すなわち、記憶部１３３６は、無くてもよい。
　＜＜１１．第５の変形例＞＞
　上記実施形態で示した撮像装置１００は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
　図２０は、本開示の実施形態の第５の変形例に係る撮像システムにおける撮像装置２０００の構成の一例を示すブロック図である。
　図２０に示すように、撮像装置２０００は、画素アレイ部２０２１、駆動部２０２２、信号処理部２０２５、読出し領域選択部２０２７、および、信号生成部２０２８を備える構成となっている。
　画素アレイ部２０２１は、複数の画素２０３０を含む。複数の画素２０３０は、読出し領域選択部２０２７の選択信号に応答して出力信号を出力する。複数の画素２０３０のそれぞれについては、画素内に量子化器コンパレータを持つ構成とすることもできる。複数の画素２０３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素２０３０は、図２０に示すように、行列状に２次元配置されていてもよい。
　駆動部２０２２は、複数の画素２０３０のそれぞれを駆動して、各画素２０３０で生成された画素信号を信号処理部２０２５に出力させる。尚、駆動部２０２２および信号処理部２０２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２０２２および信号処理部２０２５は無くてもよい。
　読出し領域選択部２０２７は、画素アレイ部２０２１に含まれる複数の画素２０３０のうちの一部を選択する。具体的には、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部２０２７は、画素アレイ部２０２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２０２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定してもよい。
　信号生成部２０２８は、読出し領域選択部２０２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、または、下回る画素である。例えば、信号生成部２０２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きいまたは小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
　信号生成部２０２８については、例えば、信号生成部２０２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２０２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。
　信号生成部２０２８からは、出力線２０１５を通して、イベントを検出した活性画素のアドレス情報およびタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２０２８から出力されるデータについては、アドレス情報およびタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。
　＜＜１２．応用例＞＞
　本開示の技術は、例えばストラクチャード・ライト方式の測距システムに応用し得る。本開示の応用例に係る測距システムは、ストラクチャード・ライト方式の技術を用いて、被写体までの距離を測定するためのシステムである。また、本応用例に係る測距システムは、三次元（３Ｄ）画像を取得するシステムとして用いることもでき、この場合には、三次元画像取得システムということができる。ストラクチャード・ライト方式では、点像の座標とその点像がどの光源（所謂、点光源）から投影されたものであるかをパターンマッチングで同定することによって測距が行われる。
　図２１は、本開示の実施形態に係る測距システムの構成の一例を示す概略図であり、図２２は、本開示の実施形態に係る回路構成の一例を示すブロック図である。
　本実施形態に係る測距システム３０００は、光源部として面発光半導体レーザ、例えば垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０を用い、受光部として、ＤＶＳと呼ばれるイベント検出センサ３０２０を用いている。垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０は、被写体に対して所定のパターンの光を投影する。本実施形態に係る測距システム３０００は、垂直共振器型面発光レーザ３０１０およびイベント検出センサ３０２０の他に、システム制御部３０３０、光源駆動部３０４０、センサ制御部３０５０、光源側光学系３０６０、および、カメラ側光学系３０７０を備えている。
　システム制御部３０３０は、例えばプロセッサ（ＣＰＵ）によって構成されており、光源駆動部３０４０を介して垂直共振器型面発光レーザ３０１０を駆動し、センサ制御部３０５０を介してイベント検出センサ３０２０を駆動する。より具体的には、システム制御部３０３０は、垂直共振器型面発光レーザ３０１０とイベント検出センサ３０２０とを同期させて制御する。
　上記の構成の本実施形態に係る測距システム３０００において、垂直共振器型面発光レーザ３０１０から出射される、あらかじめ定められたパターンの光は、光源側光学系３０６０を透して被写体（測定対象物）３１００に対して投影される。この投影された光は、被写体３１００で反射される。そして、被写体３１００で反射された光は、カメラ側光学系３０７０を透してイベント検出センサ３０２０に入射する。イベント検出センサ３０２０は、被写体３１００で反射される光を受光し、画素の輝度変化が所定の閾値を超えたことをイベントとして検出する。イベント検出センサ３０２０が検出したイベント情報は、測距システム３０００の外部のアプリケーションプロセッサ３２００に供給される。アプリケーションプロセッサ３２００は、イベント検出センサ３０２０が検出したイベント情報に対して所定の処理を行う。
　＜＜１３．むすび＞＞
　上述した本開示の各実施形態においては、第１の導電型をＰ型とし、第２の導電型をＮ型とし、電子を信号電荷として用いた固体撮像素子１００について説明したが、本開示の実施形態はこのような例に限定されるものではない。例えば、各実施形態は、第１の導電型をＮ型とし、第２の導電型をＰ型とし、正孔を信号電荷として用いる固体撮像素子１００に適用することが可能である。この場合、第１の接地電位ＶＮＥＧは、第２の接地電位ＶＳＳより大きな値となる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　第１の領域に並んで配置される複数の光電変換素子と、
　前記複数の光電変換素子から出力される電流をそれぞれ電圧に変換する複数の電流電圧変換回路と、
　前記複数の電流電圧変換回路から出力される前記電圧の変化をそれぞれ検出する複数のアドレスイベント検出回路と、
　前記第１の領域の外側に位置する第２の領域に設けられ、前記複数の光電変換素子に第１の接地電位を供給する第１の接地配線と、
　前記第２の領域に設けられ、前記複数の電流電圧変換回路に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する第２の接地配線と、
　を備える固体撮像装置。
（２）
　前記第１の接地電位の電圧値は、前記第２の接地電位の電圧値より小さい、（１）に記載の固体撮像装置。
（３）
　前記第２の領域に設けられ、前記電流電圧変換回路に電源電位を供給する電源配線をさらに備える、（１）または（２）に記載の固体撮像装置。
（４）
　前記複数の光電変換素子から出力される前記電流を読み出し、前記電流に応じた画素信号をそれぞれ出力する読み出し回路をさらに備える、（１）または（２）に記載の固体撮像装置。
（５）
　前記電流電圧変換回路は、ループ上のソースフォロア回路を有し、
　前記ソースフォロア回路は、
　ソースが前記光電変換素子に接続された第１のトランジスタと、
　ゲートが前記光電変換素子に接続され、ドレインが前記第１のトランジスタのゲートに接続された第２のトランジスタと、
　を含み、
　前記第１のトランジスタのソースは、前記複数の光電変換素子が形成される積層基板の積層方向に対して前記積層基板を切断した断面において、前記光電変換素子の略中央に接続するよう配置される、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（６）
　前記第１のトランジスタの前記ソースは、前記断面において該第１のトランジスタの前記ドレインより前記光電変換素子の近くに配置される、（５）に記載の固体撮像装置。
（７）
　前記第２のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第２のトランジスタのドレインと前記光電変換素子との間の間隔と略同一である、（５）または（６）に記載の固体撮像装置。
（８）
　前記ソースフォロア回路は、
　ソースが前記第１のトランジスタのドレインに接続された第３のトランジスタと、
　ソースが前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのドレインおよび前記第３のトランジスタのソースに接続された第４のトランジスタと、
　をさらに含み、
　前記第３および第４のトランジスタは、前記断面において、前記第２のトランジスタが設けられる第３の領域と、前記第１のトランジスタを挟んで対向する第４の領域に設けられる、
　（５）～（７）のいずれか１つに記載の固体撮像装置。
（９）
　前記第３のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第３のトランジスタのドレインと前記光電変換素子との間の間隔と略同一であり、
　前記第４のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第４のトランジスタのドレインと前記光電変換素子との間の間隔と略同一である、
　（８）に記載の固体撮像装置。
（１０）
　前記第１の接地電位は、前記第２の領域であって、前記断面において前記第２のトランジスタより前記光電変換素子から離れた位置に設けられたコンタクト領域を介して前記積層基板に印加される、（８）または（９）に記載の固体撮像装置。
（１１）
　固体撮像装置と、
　被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
　前記固体撮像素子を制御する制御部と、を備え、
　前記固体撮像装置は、
　第１の領域に並んで配置される複数の光電変換素子と、
　前記複数の光電変換素子から出力される電流をそれぞれ電圧に変換する複数の電流電圧変換回路と、
　前記複数の電流電圧変換回路から出力される前記電圧の変化をそれぞれ検出する複数のアドレスイベント検出回路と、
　前記第１の領域の外側に位置する第２の領域に設けられ、前記複数の光電変換素子に第１の接地電位を供給する第１の接地配線と、
　前記第２の領域に設けられ、前記複数の電流電圧変換回路に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する第２の接地配線と、
　を備える撮像装置。
１００　撮像装置
１１０　撮像レンズ
１３０　制御部
２００　固体撮像装置
２３１、２３１Ａ　アドレスイベント検出回路
３１０　有効画素
３１０Ａ　ダミー画素
３１１、３１１Ａ　フォトダイオード
３２０、３２０Ａ　電流電圧変換回路
４２１、４２４　接地配線
４２２、４２３　電源配線
Ｒ１　有効画素領域
Ｒ２　ダミー画素領域
Ｒ３　電源供給領域

Claims (11)

  1. 　第１の領域に並んで配置される複数の光電変換素子と、
    　前記複数の光電変換素子から出力される電流をそれぞれ電圧に変換する複数の電流電圧変換回路と、
    　前記複数の電流電圧変換回路から出力される前記電圧の変化をそれぞれ検出する複数のアドレスイベント検出回路と、
    　前記第１の領域の外側に位置する第２の領域に設けられ、前記複数の光電変換素子に第１の接地電位を供給する第１の接地配線と、
    　前記第２の領域に設けられ、前記複数の電流電圧変換回路に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する第２の接地配線と、
    　を備える固体撮像装置。
  2. 　前記第１の接地電位の電圧値は、前記第２の接地電位の電圧値より小さい、請求項１に記載の固体撮像装置。
  3. 　前記第２の領域に設けられ、前記電流電圧変換回路に電源電位を供給する電源配線をさらに備える、請求項１に記載の固体撮像装置。
  4. 　前記複数の光電変換素子から出力される前記電流を読み出し、前記電流に応じた画素信号をそれぞれ出力する読み出し回路をさらに備える、請求項１に記載の固体撮像装置。
  5. 　前記電流電圧変換回路は、ループ上のソースフォロア回路を有し、
    　前記ソースフォロア回路は、
    　ソースが前記光電変換素子に接続された第１のトランジスタと、
    　ゲートが前記光電変換素子に接続され、ドレインが前記第１のトランジスタのゲートに接続された第２のトランジスタと、
    　を含み、
    　前記第１のトランジスタのソースは、前記複数の光電変換素子が形成される積層基板の積層方向に対して前記積層基板を切断した断面において、前記光電変換素子の略中央に接続するよう配置される、
    　請求項１に記載の固体撮像装置。
  6. 　前記第１のトランジスタの前記ソースは、前記断面において該第１のトランジスタの前記ドレインより前記光電変換素子の近くに配置される、請求項５に記載の固体撮像装置。
  7. 　前記第２のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第２のトランジスタのドレインと前記光電変換素子との間の間隔と略同一である、請求項５に記載の固体撮像装置。
  8. 　前記ソースフォロア回路は、
    　ソースが前記第１のトランジスタのドレインに接続された第３のトランジスタと、
    　ソースが前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインに接続され、ゲートが前記第１のトランジスタのドレインおよび前記第３のトランジスタのソースに接続された第４のトランジスタと、
    　をさらに含み、
    　前記第３および第４のトランジスタは、前記断面において、前記第２のトランジスタが設けられる第３の領域と、前記第１のトランジスタを挟んで対向する第４の領域に設けられる、
    　請求項５に記載の固体撮像装置。
  9. 　前記第３のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第３のトランジスタのドレインと前記光電変換素子との間の間隔と略同一であり、
    　前記第４のトランジスタのソースと前記光電変換素子との間の距離は、前記断面において前記第４のトランジスタのドレインと前記光電変換素子との間の間隔と略同一である、
    　請求項８に記載の固体撮像装置。
  10. 　前記第１の接地電位は、前記第２の領域であって、前記断面において前記第２のトランジスタより前記光電変換素子から離れた位置に設けられたコンタクト領域を介して前記積層基板に印加される、請求項８に記載の固体撮像装置。
  11. 　固体撮像装置と、
    　被写体からの入射光を取り込んで前記固体撮像装置の撮像面上に結像させる光学系と、
    　前記固体撮像装置を制御する制御部と、を備え、
    　前記固体撮像装置は、
    　第１の領域に並んで配置される複数の光電変換素子と、
    　前記複数の光電変換素子から出力される電流をそれぞれ電圧に変換する複数の電流電圧変換回路と、
    　前記複数の電流電圧変換回路から出力される前記電圧の変化をそれぞれ検出する複数のアドレスイベント検出回路と、
    　前記第１の領域の外側に位置する第２の領域に設けられ、前記複数の光電変換素子に第１の接地電位を供給する第１の接地配線と、
    　前記第２の領域に設けられ、前記複数の電流電圧変換回路に、前記第１の接地電位とは異なる電圧値の第２の接地電位を供給する第２の接地配線と、
    　を備える撮像装置。
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