JP7289079B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置に関する。

近年、ビデオカメラ、デジタルスチルカメラ、監視カメラおよび車載カメラなど、様々な製品分野で、撮像装置が広く使用されている。撮像装置として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型固体撮像装置またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置が用いられる。

例えば特許文献１には、ＣＭＯＳ型固体撮像装置が開示されている。

特開２０１０－１２９７０５号公報

撮像装置において、素子のレイアウトの自由度を高めることが求められている。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

第１基板と、前記第１基板上に積層された第２基板とを備え、前記第１基板は、入射光を光電変換して信号電荷を生成する光電変換部と、ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、ソースおよびドレインの一方が前記光電変換部に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースまたはドレインに接続される第２トランジスタとを含み、前記第２基板は、前記第１トランジスタのソースおよびドレインの前記一方に接続される定電流源回路と、前記第１トランジスタのソースおよびドレインの他方に接続され、第１電圧および前記第１電圧とは異なる第２電圧を生成するバイアス回路とを含む、撮像装置。

本開示の一態様によれば、素子のレイアウトの自由度が高められた撮像装置を提供できる。

図１は、第１の実施の形態に係る撮像装置の例示的な全体構成を示す模式図である。 図２は、第１の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図３は、第１の実施の形態に係る画素のシンプルな構成要件を示す模式図である。 図４は、第１の実施の形態に係る撮像装置の具体的な構成を示す模式図である。 図５Ａは、第１の実施の形態に係る撮像装置の動作の一例を示す模式図である。 図５Ｂは、第１の実施の形態に係る撮像装置の動作の一例を示す模式図である。 図６は、第１の実施の形態に係る撮像装置の動作の一例タイミングチャートである。 図７は、参考例における撮像装置のリセット時の回路構成を示す模式図である。 図８Ａは、ソース側に配線抵抗が付かない場合におけるソース接地回路の動作を示す模式図である。 図８Ｂは、ソース側に配線抵抗が付く場合におけるソース設置回路の動作を示す模式図である。 図９は、第１の実施の形態に係るソースデジェネレーション対策の一例を示す模式図である。 図１０Ａは、定電流源および電圧源が第１基板に形成される場合における、画素と定電流源および電圧源との関係を示す模式図である。 図１０Ｂは、定電流源および電圧源が第２基板に形成される場合における、画素と定電流源および電圧源との関係を示す模式図である。 図１１は、第１の実施の形態に係るソースデジェネレーション対策の他の一例を示す模式図である。 図１２は、第１の実施の形態に係るソースデジェネレーション対策の他の一例を示す模式図である。 図１３は、第１の実施の形態に係る基板接続部ＣＯＮを簡易的に示す模式図である。 図１４は、第１の実施の形態に係る基板接続部ＣＯＮを簡易的に示す模式図である。 図１５は、第１の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図１６は、第１の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図１７は、第１の実施の形態に係る検出回路の動作の一例を示すタイミングチャートである。 図１８は、第１の実施の形態に係る検出回路の動作の、他の一例を示すタイミングチャートである。 図１９は、第２の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図２０は、第２の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図２１は、第２の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図２２は、第２の実施の形態に係る検出回路の動作の一例を示すタイミングチャートである。 図２３は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２４は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２５は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２６は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２７は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２８は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図２９は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図３０は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図３１は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図３２は、第２の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図３３は、第２の実施の形態に係る検出回路の動作の、他の一例を示すタイミングチャートである。 図３４は、第３の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図３５Ａは、第３の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図３５Ｂは、第３の実施の形態に係る検出回路の、他の例示的な回路構成を示す模式図である。 図３６は、第３の実施の形態に係る検出回路の動作の一例を示すタイミングチャートである。 図３７Ａは、第３の実施の形態に係る検出回路の、さらに他の例示的な回路構成を示す模式図である。 図３７Ｂは、第３の実施の形態に係る検出回路の、さらに他の例示的な回路構成を示す模式図である。 図３８Ａは、第３の実施の形態に係る検出回路の、さらに他の例示的な回路構成を示す模式図である。 図３８Ｂは、第３の実施の形態に係る検出回路の、さらに他の例示的な回路構成を示す模式図である。 図３９は、第４の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図４０は、第４の実施の形態に係る検出回路の例示的な回路構成を示す模式図である。 図４１は、第４の実施の形態に係る検出回路の動作の一例を示すタイミングチャートである。 図４２は、第４の実施の形態に係る検出回路の動作の、他の一例を示すタイミングチャートである。 図４３は、第４の実施の形態に係る検出回路の、他の例示的な回露光尾性を示す模式図である。 図４４は、第５の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図４５は、第５の実施の形態に係る画素の、他の例示的な回路構成を示す模式図である。 図４６は、第５の実施の形態に係る検出回路の、例示的な回路構成を示す模式図である。 図４７は、第５の実施の形態に係る検出回路の動作の一例を示すタイミングチャートである。 図４８は、第５の実施の形態に係る検出回路の動作の、他の一例を示すタイミングチャートである。 図４９は、第５の実施の形態に係る検出回路の、更に他の例示的な回路構成を示す模式図である。 図５０は、第５の実施の形態に係る検出回路の、更に他の例示的な回路構成を示す模式図である。 図５１は、第６の実施の形態に係る画素の例示的な回路構成を示す模式図である。 図５２は、第６の実施の形態に係る画素の、他の例示的な回路構成を示す模式図である。 図５３は、第６の実施の形態に係る画素の、他の例示的な回路構成を示す模式図である。 図５４は、第６の実施の形態に係る画素の、他の例示的な回路構成を示す模式図である。 図５５は、第６の実施の形態に係る撮像装置の例示的な断面を示す模式図である。 図５６は、第６の実施の形態に係る撮像装置の例示的な断面を示す模式図である。 図５７は、第７の実施の形態に係る積層体を例示的に示す模式図である。 図５８は、第７の実施の形態に係る積層体を例示的に示す模式図である。 図５９は、第８の実施の形態に係るカメラシステムの例示的な構成を示す模式図である。

本開示の一態様の概要は以下のとおりである。

［項目１］
第１基板と、
前記第１基板上に積層された第２基板と
を備え、
前記第１基板は、
入射光を光電変換して信号電荷を生成する光電変換部と、
ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
ソースおよびドレインの一方が前記光電変換部に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースまたはドレインに接続される第２トランジスタと
を含み、
前記第２基板は、
前記第１トランジスタのソースおよびドレインの前記一方に接続される定電流源回路と、
前記第１トランジスタのソースおよびドレインの他方に接続され、第１電圧および前記第１電圧とは異なる第２電圧を生成するバイアス回路と
を含む、撮像装置。

［項目２］
前記第１基板は、前記光電変換部と前記第２トランジスタのソースおよびドレインの前記一方との間に接続される第１容量素子を含み、
前記第２トランジスタのソースおよびドレインの前記一方は、前記第１容量素子を介して前記光電変換部に接続される、項目１に記載の撮像装置。

［項目３］
前記第１基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子を含む、項目1または２に記載の撮像装置。

［項目４］
前記第２基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子を含む、項目１または２に記載の撮像装置。

［項目５］
前記第１基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子をさらに備え、
前記第２基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に前記第３電圧が印加される第３容量素子を含む、項目１または２に記載の撮像装置。

［項目６］
前記第１基板は、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含む、項目１から５のいずれか一項に記載の撮像装置。

［項目７］
前記第２基板は、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含む、項目１から５のいずれか一項に記載の撮像装置。

［項目８］
前記定電流源回路は、第１定電流源と、前記第１定電流源と異なる第２定電流源とを含み、
前記第１定電流源または前記第２定電流源のいずれか一方が選択的に前記第１トランジスタのソースおよびドレインの前記一方に接続するように構成されている、項目１から５のいずれか一項に記載の撮像装置。

［項目９］
前記第１基板は、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記第１定電流源に接続される第３トランジスタを含む、項目８に記載の撮像装置。

［項目１０］
前記第２基板は、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記第１定電流源に接続される第３トランジスタを含む、項目８に記載の撮像装置。

［項目１１］
前記定電流源回路は、第１定電流源と、第３電圧を生成する電圧源とを含み、
前記第１定電流源または前記電圧源のいずれか一方が選択的に前記第１トランジスタのソースおよびドレインの前記一方に接続するように構成されている、項目１から５のいずれか一項に記載の撮像装置。

［項目１２］
前記第１基板は、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含む、項目１１に記載の撮像装置。

［項目１３］
前記第１基板は、前記光電変換部と前記第１トランジスタとの間に接続される第４トランジスタを含む、項目１から１２のいずれか一項に記載の撮像装置。

［項目１４］
前記第２トランジスタのソースおよびドレインの前記他方は、前記第１トランジスタの前記一方に接続される、項目１から１３のいずれか一項に記載の撮像装置。

［項目１５］
第１基板と、
前記第１基板上に積層された第２基板と
を備え、
前記第１基板は、
入射光を光電変換して信号電荷を生成する光電変換部と、
ゲートが前記電荷蓄積領域に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
ソースおよびドレインの一方とゲートとが前記光電変換部に接続される第２トランジスタと
を含み、
前記第２基板は、
前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
前記第２トランジスタのソースおよびドレインの他方に接続され、信号を生成する信号生成回路と
を含む、撮像装置。

［項目１６］
前記第１基板は、前記光電変換部と前記第２トランジスタのソースおよびドレインの前記一方との間に接続される第１容量素子を含み、
前記第２トランジスタのソースおよびドレインの前記一方とゲートとは、前記第１容量素子を介して前記光電変換部に接続される、項目１５に記載の撮像装置。

以下本発明の実施の形態について、図面を参照しながら説明する。

本開示の一態様の概要は以下に記載のとおりである。

本開示の一態様に係る撮像装置は、第１基板と、前記第１基板と積層されていると共に、前記第１基板と電気的に接続されている第２基板と、を備え、前記第１基板は、入射光を光電変換して電荷を生成する光電変換部と、前記電荷を検出する検出回路と、を含む画素を有し、前記検出回路は、前記光電変換部と接続されている第１端子と、前記第２基板と電気的に接続されている第２端子及び第３端子とを有する。

この構成によると、素子のレイアウトの自由度を高めることができる。

また、前記検出回路は、前記電荷に対応した信号を出力する第１トランジスタを有し、前記第１トランジスタのソース及びドレインの一方は前記第２端子を介して前記第２基板と電気的に接続されており、他方は前記第３端子を介して前記第２基板と電気的に接続されているとしてもよい。

これにより、光電変換部で生成された信号電荷の量に対応する信号電圧を増幅することができる。

また、前記検出回路は、前記光電変換部で生成された前記電荷を蓄積する電荷蓄積領域と、前記電荷蓄積領域にソースおよびドレインの一方が電気的に接続され、前記電荷蓄積領域をリセットする第２トランジスタと、を備え、前記第１トランジスタのソースおよびドレインの一方は、前記第２トランジスタのソースおよびドレインの他方に電気的に接続されるとしてもよい。

これにより、さらに、リセットノイズを効果的に抑制することができる。

また、前記検出回路は、前記光電変換部で生成された前記電荷を蓄積する電荷蓄積領域と、前記電荷に対応した信号を出力する第１トランジスタと、前記電荷蓄積領域をリセットする第２トランジスタと、を備え、前記第２トランジスタのゲートは前記電荷蓄積領域に電気的に接続され、前記第１トランジスタのソースおよびドレインの一方は前記第２端子を介して前記第２基板に電気的に接続され、前記第２トランジスタのソースおよびドレインの一方は前記第３端子を介して前記第２基板に電気的に接続されるとしてもよい。

これにより、光電変換部で変換された電荷の蓄積とリセットとを行うことができる。

また、前記画素は、前記第１トランジスタのソースおよびドレインの前記一方にソースおよびドレインの一方が接続された第３トランジスタを有し、前記第３トランジスタのソースおよびドレインの他方は、前記第２端子を介して前記第２の基板に電気的に接続されるとしてもよい。

これにより、第１トランジスタの出力を、選択的に第２基板へと出力させることができる。

また、前記第２基板は、前記第１トランジスタのソースおよびドレインの前記一方に電気的に接続された電流源と、前記第１トランジスタのソースおよびドレインの前記他方に電気的に接続されたバイアス回路と、を有するとしてもよい。

これにより、画素と、電流源およびバイアス回路とを互いに異なる基板に配置することができる。

また、前記バイアス回路は、前記信号を読み出す第１期間に、第１電圧を出力し、前記電荷蓄積領域をリセットする第２期間に、前記第１電圧とは異なる第２電圧を出力し、前記電流源は、前記第１期間に、第１電流を出力し、前記第２期間に、前記第１電流とは異なる第２電流を出力するとしてもよい。

これにより、第１トランジスタを、第１期間と第２期間とで、互いに異なる動作モードで動作させることができるようになる。

以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については、同一の参照符号を付している。また、重複する説明は省略する場合がある。

以下で説明する第１から第８の実施形態においては、一部のトランジスタを除き、原則、読み出し回路の各トランジスタは、ＮＭＯＳトランジスタであるとする。当然ながら、ＮＭＯＳトランジスタに代えて、ＰＭＯＳトランジスタを用いてもよい。その場合には、各制御信号の極性は反転する。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせて用いても構わない。

（実施の形態１）
図１は、本発明の第１の実施形態における撮像装置の全体構成を模式的に表した図である。撮像装置１００は、複数の画素３１１からなる画素アレイ３１０と、周辺回路とを備える。図示する例では、複数の画素３１１は、行方向および列方向に配列されている。本願明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面において、垂直方向（上下方向）が列方向であり、水平方向（左右方向）が行方向である。

図１において、本実施形態における撮像装置の画素アレイ３１０は、画素３１１、各画素３１１内に配置された検出回路３１２、バイアス信号線３１３、および出力信号線３１４を含む。

画素アレイ３１０中の画素３１１の数は、例えば、数百万～数千万個程度であり得る。図１では、図が過度に複雑になることを避けるために、行方向に沿って２個、列方向に沿って２個並んだ合計４個の画素３１１の群を代表的に示している。

なお、図１は、画素３１１の配列をあくまで模式的に示しており、列方向に沿って並ぶ複数の画素３１１が厳密に直線状に並んでいる必要はない。例えば、列方向に沿って互いに隣接する２つの画素３１１の間で、一方の中心が他方の中心に対して行方向に沿って画素ピッチの半分程度ずれていてもよい。行方向に沿って並ぶ複数の画素３１１についても同様に、行方向に沿って厳密に直線状に並んでいる必要はない。

図１中の各画素３１１は検出回路３１２をそれぞれ備える。検出回路３１２は、画素３１１外部に接続する２つの端子を有する。検出回路３１２の一方の端子は出力信号線３１４に接続される。例えば、後述の図２における第２端子３１６がこれに対応する。検出回路３１２の他方の端子はバイアス信号線３１３に接続されている。例えば、後述の図２における第３端子３１７がこれに対応する。

図１において、同一列に属する画素３１１は同一の出力信号線３１４およびバイアス信号線３１３に接続されて図示されているが、この通りでなくてもよい。例えば、画素アレイブロック単位で、異なる出力信号線あるいはバイアス信号線に接続されても良い。

周辺回路は、バイアス制御回路３２０と、定電流源回路３３０と、カラム信号処理回路３４０と、垂直走査回路３５０と、水平信号読み出し回路３６０とを含む。カラム信号処理回路３４０は行信号蓄積回路とも呼ばれる。垂直走査回路３５０は行走査回路とも呼ばれる。水平信号読み出し回路３６０は列走査回路とも呼ばれる。バイアス制御回路３２０および定電流源回路３３０、カラム信号処理回路３４０は、２次元に配列された画素３１１の列毎に配置されてもよい。

以下、周辺回路の構成の一例を説明する。

垂直走査回路３５０は、選択制御信号線Ｖｓｅｌおよび帯域制御信号線Ｖｆｂに接続されている。垂直走査回路３５０は、選択制御信号線Ｖｓｅｌに所定の電圧を印加することにより、各行に配置された複数の画素３１１を行単位で選択する。これにより、選択された画素３１１の信号電圧の読み出しと、後述する画素のリセットが実行される。

各列に配置された画素３１１は、出力信号線３１４を介して、カラム信号処理回路３４０に電気的に接続されている。カラム信号処理回路３４０は、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；ＣＤＳ）に代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。複数のカラム信号処理回路３４０は、水平信号読み出し回路３６０に接続されている。水平信号読み出し回路３６０は、複数のカラム信号処理回路３４０から信号を読み出し、水平共通信号線３６１に信号を出力する。なお、図１において、出力信号線３１４が一つのカラム信号処理回路３４０に接続されているが、本開示はこの構成に限定するものではない。例えば各列に出力信号線が２本以上接続され、それぞれの出力信号線が異なるカラム信号処理回路３４０に接続される構成としても構わない。

また、図１ではバイアス制御回路３２０は画素アレイ３１０の上側、定電流源回路３３０ならびにカラム信号処理回路３４０、水平信号読み出し回路３６０は画素アレイ３１０の下側に配置されているが、これは本開示にて図示する上の一例であり、実構成における物理的な配置を規定するものではない。これらの回路のすべてを画素アレイ３１０の上側または下側の一方に配置してもよいし、画素アレイ３１０の上下両側に配置してもかまわない。垂直走査回路３５０の配置も、図１に示すような画素アレイ３１０の左側の配置に限定されるものではない。垂直走査回路３５０を画素アレイ３１０の右側に配置してもよいし、垂直走査回路３５０を複数設けて左右両側に配置してもよい。

本実施形態では、画素アレイ３１０は第１基板１０１上に設けられている。第１基板１０１は、例えば、後述の図２に図示される。周辺回路であるバイアス制御回路３２０と、定電流源回路３３０と、カラム信号処理回路３４０と、垂直走査回路３５０と、水平信号読み出し回路３６０とは、第２基板１０２上に設けられている。第２基板１０２は、例えば、後述の図２に図示される。それぞれの基板は半導体基板であってもよい。例えば、ＳＯＩ(silicon on insulator)基板であっても良い。

図１に示す構成では、バイアス制御回路３２０、定電流源回路３３０と、カラム信号処理回路３４０は各列に配置されているが、第２基板１０２上に画素毎や複数画素毎に配置されても良い。そのように構成することで、画素からバイアス制御回路３２０、定電流源回路３３０、カラム信号処理回路３４０といったブロックまでの距離が近くなる。このことにより、それらを接続していた配線の寄生容量や配線抵抗の削減、あるいは各回路で流す電流量の削減が可能となる。

また、垂直走査回路３５０を第２基板１０２に設けても良い。

図２は、本実施形態に係る撮像装置１００の、例示的な回路構成を模式的に示す。画素３１１Ａは、光電変換部１および検出回路３１２を有する。

光電変換部１は、入射光を光電変換して、電荷を生成する。

検出回路３１２は、光電変換部１によって生成された電荷を検出する。すなわち、光電変換部１で生成された電荷は電荷蓄積領域ＦＤで蓄積され、検出回路３１２により読み出される。検出回路３１２は、第１基板１０１に設けられた基板接続部ＣＯＮを介して、第２基板１０２と電気的に接続される。この時の基板接続部ＣＯＮは、出力信号線３１４およびバイアス信号線３１３との接続部に設けられている。すなわち、検出回路３１２は、光電変換部１と接続されている第１端子３１５と、第２基板１０２と電気的に接続されている第２端子３１６及び第３端子３１７とを有する。

検出回路３１２への電圧印加経路となるバイアス信号線３１３や、電圧読み出し経路である出力信号線３１４において配線抵抗が大きくなると、読み出される信号の有効電圧レンジが低減したりや、ＲＣ成分によって信号伝搬が遅延したりする可能性がある。

本実施の形態の図２のような構成により、従来は画素内に配置されていたバイアス信号線３１３、および出力信号線３１４を、画素外に配置することが可能になる。このことにより、バイアス信号線３１３および出力信号線３１４をより幅広の配線とすることが可能になる。それにより、バイアス信号線３１３および出力信号線３１４を低抵抗化することが可能となる。

また、従来は画素内に配置されていたバイアス信号線３１３および出力信号線３１４を、画素が配置されている第１基板とは異なる第２基板に配置することで、撮像装置のレイアウトの制約を緩和することができる。また、画素からの信号を読み出す際に用いるトランジスタを光電変換部１に近い位置に配置する、つまり第１基板１０１に配置することで、ノイズが混入することを抑制できる。画素からの信号を読み出す際に用いるトランジスタは、例えば増幅トランジスタや、転送トランジスタである。一方、画素信号への影響の比較的少ない、選択トランジスタやリセットトランジスタは、第２基板１０２に配置しても良い。選択トランジスタおよびリセットトランジスタは後述する。

第２基板１０２内において、例えば複数のバイアス信号線３１３をメッシュ状に配線してもよい。バイアス信号線３１３をメッシュ状に配線することにより、電流の流れる経路が増えるので、配線抵抗値が低減される。

図３に示すように、検出回路３１２を増幅トランジスタ４１２１Ａで構成してもよい。

図４に、図１の構成を備える画素アレイ３１０ならびにバイアス制御回路３２０、定電流源回路３３０のより具体的な例を示す。図２に示される画素３１１は、例えば図４中の画素４１１Ａおよび４１１Ｂのような回路構成にすることができる。

図２における検出回路３１２は、図４に示すように、ソースフォロワトランジスタＳＦ（例えば、増幅トランジスタ４１２１Ａ）として実現しても良い。増幅トランジスタ４１２１Ａのソースおよびドレインのそれぞれは、基板接続部ＣＯＮを介して第２基板１０２に電気的に接続される。増幅トランジスタ４１２１Ａのソースおよびドレインの一方に出力信号線３１４が接続され、ソースおよびドレインの他方にバイアス信号線３１３が接続される。バイアス制御回路３２０および定電流源回路３３０は、第２基板１０２に配置される。

バイアス制御回路３２０は、バイアス信号線３１３を介して、増幅トランジスタ４１２１Ａにバイアスを印加する。

定電流源回路３３０は、出力信号線３１４を介して、増幅トランジスタ４１２１Ａに電流を供給する。

図４は、図１に示した画素アレイ３１０のうち、２行１列分の画素３１１を取り出して記載している。ｎ行目に位置する画素４１１Ａは、帯域制御トランジスタ４１１１Ａと、光電変換部４１１２Ａ、検出回路４１２Ａおよび電荷蓄積領域ＦＤを備える。

光電変換部４１１２Ａは光を検出し、電荷を生成する。光電変換部４１１２Ａは、特許文献１に開示されているような、上部と下部の電極と、電極によって挟まれる受光層とで構成されるものであってもよいし、フォトダイオードであってもよい。電荷蓄積領域ＦＤは、光電変換部４１１２Ａによって生成された信号電荷を蓄積する。

検出回路４１２Ａは、増幅トランジスタ４１２１Ａと、選択トランジスタ４１２２Ａとを含む。増幅トランジスタ４１２１Ａのゲートは電荷蓄積領域ＦＤに接続されている。増幅トランジスタ４１２１Ａは、光電変換部４１１２Ａによって生成された電荷に対応する信号を出力する。選択トランジスタ４１２２Ａは、増幅トランジスタ４１２１Ａの出力を、画素４１１Ａの外部に選択的に出力する。増幅トランジスタ４１２１Ａのソースおよびドレインの一方は、帯域制御トランジスタ４１１１Ａのソースおよびドレインの一方と、選択トランジスタ４１２２Ａのソースおよびドレインの一方とに接続されている。さらに、増幅トランジスタ４１２１Ａのソースおよびドレインの他方は、バイアス信号線３１３に接続されている。選択トランジスタ４１２２Ａのソースおよびドレインの他方は、出力信号線３１４Ａに接続されている。また、帯域制御トランジスタ４１１１Ａのソースおよびドレインの他方は電荷蓄積領域ＦＤに接続されている。

帯域制御トランジスタ４１１１Ａのゲートには、帯域制御信号線Ｖｆｂが接続されている。帯域制御信号線Ｖｆｂの電圧により帯域制御トランジスタ４１１１Ａの状態が決定される。例えば、帯域制御信号線Ｖｆｂの電圧がハイレベルのとき、帯域制御トランジスタ４１１１Ａはオンする。その結果、電荷蓄積領域ＦＤと、増幅トランジスタ４１２１Ａと、帯域制御トランジスタ４１１１Ａとによって帰還経路が形成される。

帯域制御信号線Ｖｆｂの電圧が低くなると、帯域制御トランジスタ４１１１Ａの抵抗成分が大きくなる。そのため、帯域制御トランジスタ４１１１Ａの帯域は狭くなり、帰還する信号の周波数範囲は狭くなる。帯域制御信号線Ｖｆｂの電圧が、さらに低いローレベルになると、帯域制御トランジスタ４１１１Ａはオフする。その結果、帰還経路は形成されない。

選択トランジスタ４１２２Ａのソースおよびドレインの他方は、出力信号線３１４Ａに接続されている。選択トランジスタ４１２２Ａのゲートには、選択制御信号線Ｖｓｅｌが接続される。選択制御信号線Ｖｓｅｌの電圧により、選択トランジスタ４１２２Ａの状態が決定される。例えば、選択制御信号線Ｖｓｅｌの電圧がハイレベルのとき、選択トランジスタ４１２２Ａはオンする。その結果、増幅トランジスタ４１２１Ａと、出力信号線３１４とは電気的に接続される。選択制御信号線Ｖｓｅｌの電圧がローレベルのとき、選択トランジスタ４１２２Ａはオフする。その結果、増幅トランジスタ４１２１Ａと、出力信号線３１４とは電気的に分離される。

帯域制御信号線Ｖｆｂの電圧と、選択制御信号線Ｖｓｅｌの電圧は、例えば図１における垂直走査回路３５０により供給される。

増幅トランジスタ４１２１Ａのソースおよびドレインの他方には、バイアス信号線３１３が接続され、バイアス信号線３１３を介してバイアス制御回路３２０が接続される。以下、バイアス制御回路３２０の内部構成を詳細に説明する。

増幅トランジスタ４１２１Ａのソースおよびドレインの他方は、バイアス信号線３１３およびスイッチ素子４２１を介して、電圧源Ｖａ１に接続される。また、増幅トランジスタ４１２１Ａのソースおよびドレインの他方は、バイアス信号線３１３およびスイッチ素子４２２を介して、電圧源Ｖａ２にも接続される。スイッチ素子４２１は制御信号Ｒ１によって制御され、スイッチ素子４２２は制御信号Ｒ１ｂによって制御される。つまり、制御信号Ｒ１およびＲ１ｂによってバイアス制御回路３２０を制御することにより、増幅トランジスタ４１２１Ａのソースおよびドレインの他方に印加する電圧を、電圧Ｖａ１または電圧Ｖａ２に切り替えることができる。電圧源Ｖａ１の電圧は、例えば接地電圧ＧＮＤである。電圧源Ｖａ２の電圧は、例えば電源電圧ＶＤＤである。

ｎ＋１行目に位置する画素４１１Ｂも、画素４１１Ａと同様の構成を有する。すなわち、画素４１１Ｂは、帯域制御トランジスタ４１１１Ｂ、光電変換部４１１２Ｂ、ならびに検出回路４１２Ｂを備え、検出回路４１２Ｂは増幅トランジスタ４１２１Ｂと選択トランジスタ４１２２Ｂを備える。

出力信号線３１４には、定電流源回路３３０が接続されている。定電流源回路３３０は、検出回路４１２Ａ内の選択トランジスタ４１２２Ａに向かって電流を流し込む方向（紙面上方向）の定電流源４３３および電流を引き抜く方向（紙面下方向）の定電流源４３４を備える。定電流源４３３は、スイッチ素子４３１を介して出力信号線３１４に接続される。定電流源４３４は、スイッチ素子４３２を介して、出力信号線３１４に接続される。選択トランジスタ４１２２Ａ、バイアス制御回路３２０内のスイッチ素子４２２、および定電流源回路３３０内のスイッチ素子４３２がオン状態のとき、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａおよび定電流源４３４によってソースフォロワ回路が形成される。このとき、電荷蓄積領域ＦＤに蓄積された信号に応じた信号が出力信号線３１４に出力され、外部に読み出される。一方、選択トランジスタ４１２２Ａ、バイアス制御回路３２０内のスイッチ素子４２１、および定電流源回路３３０内のスイッチ素子４３１がオン状態のとき、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａおよび定電流源４３３によってソース接地増幅回路が形成される。

なお、図４の構成のように出力信号線３１４毎に定電流源回路３３０が設けられていてもよいし、一つの定電流源要素回路３３０が複数の出力信号線３１４に接続されていてもよい。そのように構成することにより、撮像装置内の素子数を削減することができる。なお、図４ではバイアス制御回路３２０および定電流源回路３３０の両方が第２基板１０２に配置される構成を示しているが、どちらか一方が第２基板１０２に配置され、もう一方が第１基板１０１に設けられていても良い。その際、画素を構成するトランジスタと同じ極性のトランジスタで構成される電流源を第１基板１０１に配置し、逆の極性を示すトランジスタを第２基板１０２に配置しても良い。例えば、画素回路および定電流源４３４をＮＭＯＳトランジスタで構成して第１基板１０１に配置し、定電流源４３３をＰＭＯＳトランジスタで構成して第２基板１０２に配置しても良い。

次に、図５Ａ、図５Ｂおよび図６を参照しながら、本実施形態における撮像装置１００の動作フローを説明する。

信号電荷読み出し時には、図５Ａに示すように、増幅トランジスタ４１２１Ａと定電流源４３４とがソースフォロワ回路として動作し、ゲイン１倍以下で電荷蓄積領域ＦＤの信号電圧が画素外へ読み出される。

一方、電荷蓄積領域ＦＤをリセットする場合や、電子シャッタを行う際には、撮像装置１００は、図５Ｂのような接続状態になる。具体的には、増幅トランジスタ４２２１Ａがソース接地アンプの入力トランジスタとして動作し、定電流源４３３がソース接地アンプの負荷電流源として動作することで、増幅トランジスタ４１２１Ａと定電流源４３３とは、数十倍のゲインを持つソース接地アンプとして動作する。このとき、選択トランジスタ４１２２Ａと増幅トランジスタ４１２１Ａとの接続点４５５が、ソース接地アンプの出力となる。接続点４５５が帯域制御トランジスタ４１１１Ａを介して電荷蓄積領域ＦＤに接続されることで、負帰還回路が構成される。この時の負帰還回路のフィードバックゲインは、ソース接地アンプのゲインになる。

本動作の詳細を以下に示す。

図６は、撮像装置１００の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、Ｖｓｅｌ（Ａ）は、ｎ行目の画素４１１Ａに供給されている選択制御信号線Ｖｓｅｌ（Ａ）の電圧を示す。Ｖｆｂ（Ａ）は、ｎ行目の画素４１１Ａに供給されている帯域制御信号線Ｖｆｂ（Ａ）の電圧を示す。Ｖｓｅｌ（Ｂ）は、ｎ＋１行目の画素４１１Ｂに供給されている選択制御信号線Ｖｓｅｌ（Ｂ）の電圧を示す。Ｖｆｂ（Ｂ）は、ｎ＋１行目の画素４１１Ｂに供給されている帯域制御信号線Ｖｆｂ（Ｂ）の電圧を示す。Ｒ１は、バイアス制御回路３２０内のスイッチ素子４２１の制御信号を示す。Ｒ１ｂは、スイッチ素子４２２の制御信号を示す。Ｓ１は、定電流源回路３３０内のスイッチ素子４３２Ａの制御信号を示す。Ｓ１ｂは、スイッチ素子４３１Ａの制御信号を示す。Ｖ３１３は、バイアス制御回路３２０によって制御されたバイアス信号線３１３の電圧を示す。ＶＳ（Ａ）は、画素４１１Ａの増幅トランジスタ４１２１Ａのソースおよびドレインの他方の電圧を示す。ＶＳ（Ｂ）は、画素４１１Ｂの増幅トランジスタ４１２１Ｂのソースおよびドレインの他方の電圧を示す。

以下では画素４１１Ａの構成要素の符号を用いて詳細な説明を行う。

（信号電荷読み出し期間）
時刻ｔ１において、選択制御信号線Ｖｓｅｌ（Ａ）の電圧をハイレベルにして選択トランジスタ４１２２をオンにする。また、制御信号Ｒ１ｂをハイレベルにし、スイッチ素子４２２をオンにする。このことにより、増幅トランジスタ４１２１Ａのソースおよびドレインの他方には、電圧Ｖａ２が印加される。さらに、制御信号Ｓ１をハイレベルにし、定電流源要素回路３３０のスイッチ素子４３２をオン状態にする。このときの各スイッチ素子およびトランジスタのオン／オフ状態を図示したものが図５Ａである。この状態においては、増幅トランジスタ４１２１Ａと定電流源４３４とがソースフォロア回路を形成する。そして、出力信号線３１４の電位は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた電圧ＶＳＩＧ（Ａ）となる。ソースフォロワ回路の増幅率は１倍程度である。

なお、電荷蓄積領域ＦＤの電圧は、後述するリセット電圧ＶＲＳＴを基準として、直前の画素４１１Ａのリセット動作から時刻ｔ１までの期間に光電変換部４１１２Ａにおいて生成された信号電荷に応じた電圧分だけ変化している。

（リセット期間）
図６の時刻ｔ２において、選択制御信号線Ｖｓｅｌ（Ａ）の電圧は引き続きハイレベルである。従って、選択トランジスタ４１２２Ａはオン状態である。また、時刻ｔ２において、帯域制御信号線Ｖｆｂ（Ａ）の電圧をハイレベルにして、帯域制御トランジスタ４１１１Ａをオン状態にする。また、時刻ｔ２において、制御信号Ｒ１をハイレベルとする。このことにより、バイアス制御回路３２０のスイッチ素子４２１がオン状態となり、増幅トランジスタ４１２１Ａのソースおよびドレインの他方には電圧Ｖａ１が印加される。さらに、時刻ｔ２において、制御信号Ｓ１ｂをハイレベルとする。このことにより、定電流源回路３３０のスイッチ素子４３１Ａがオン状態となり、選択トランジスタ４１２２Ａのソースおよびドレインの一方に定電流源４３３が接続される。時刻ｔ２において、選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａおよび定電流源４３３によってソース接地増幅回路が形成される。加えて、帯域制御トランジスタ４１１１Ａがオンの状態であるため、ソース接地増幅回路の入出力端が短絡された状態になる。このときの各スイッチ素子ならびにトランジスタのオン／オフ状態を図示したものが図５Ｂである。時刻ｔ２において撮像装置１００のスイッチ素子およびトランジスタを図５Ｂのような状態とすることにより、電荷蓄積領域ＦＤは、リセット電圧ＶＲＳＴにリセットされる。

時刻ｔ２において、帯域制御信号線Ｖｆｂ（Ａ）の電圧をハイレベルとすることにより、帯域制御トランジスタ４１１１Ａの動作帯域が、広帯域である第１の帯域に設定される。これにより、電荷蓄積領域ＦＤの電圧を高速にリセット電圧ＶＲＳＴにすることができる。

本実施形態では、電荷蓄積領域ＦＤを高速にリセット電圧ＶＲＳＴに設定するために、このリセット期間を設けている。但し、駆動時間に余裕があれば、リセット期間を設けずに、後述するノイズ抑制期間内で、電荷蓄積領域ＦＤをリセット電圧ＶＲＳＴに設定する動作をしても構わない。

（ノイズ抑制期間）
次に、図６における時刻ｔ３において、帯域制御信号線Ｖｆｂ（Ａ）の電圧を、ハイレベルとローレベルとの間の電圧に設定する。例えば、ハイレベルとローレベルとの中間の電圧に設定する。この場合、帯域制御トランジスタ４１１１Ａの動作帯域は、第１の帯域よりも狭い第２の帯域となる。

第２の帯域を、増幅トランジスタ４１２１Ａの動作帯域よりも十分に狭くすることにより、ノイズ抑制効果は大きくなる。一方で、時刻ｔ３から時刻ｔ５までの時間、つまりノイズ抑制にかかる時間は長くなる。第２の帯域が増幅トランジスタ４１２１Ａの動作帯域よりも広くても、ノイズ抑制効果は得られる。よって、許容できるノイズ抑制時間に応じて、設計者は第２の帯域を任意に設計することができる。以下、第２の帯域を、増幅トランジスタ４１２１Ａの動作帯域よりも十分に狭い帯域として説明する。

第２の帯域が、増幅トランジスタ４１２１Ａの動作帯域よりも狭い状態においては、帯域制御トランジスタ４１１１Ａにおいて発生する熱ノイズは、帰還回路により抑制される。選択トランジスタ４１２２Ａ、増幅トランジスタ４１２１Ａおよび定電流源４３３によって形成されるソース接地増幅回路の増幅率を－Ａ倍とすると、熱ノイズは、１／（１＋Ａ）^１／２倍に抑制される。典型的には、Ａは１よりも大きく、数１０から数１００程度の数値に設定され得る。

次に、時刻ｔ５において帯域制御線Ｖｆｂ（Ａ）の電圧をローレベルにし、帯域制御トランジスタ４１１１Ａをオフにする。帯域制御トランジスタ４１１１Ａをオフした時に電荷蓄積領域ＦＤに残存するｋＴＣノイズも、帰還がない場合と比較して、１／（１＋Ａ）^１／２倍に抑制される。

（リセット電圧読み出し期間）
画素４１１Ａのリセット動作並びにノイズ抑制動作が完了したのちに、図６の時刻ｔ５において、再度制御信号Ｒ１ｂと制御信号Ｓ１とをハイレベルにする。すなわち、バイアス制御回路３２０のスイッチ素子４２２と、定電流源要素回路３３０のスイッチ素子４３２とを再度オン状態にし、図５Ａに示すソースフォロワ回路を形成する。これにより、電荷蓄積領域ＦＤからリセット電圧ＶＲＳＴを読み出す。

図７から図９を用いて、第１の実施形態の効果を説明する。

図７は、画素および周辺回路が同一基板に設けられている参考例における撮像装置での、リセット動作時の回路構成を模式的に表している。

図７では、図３に示す画素を、行方向に４画素分、同じ列に並べて示している。画素４１１Ａから画素４１１Ｄは、同一のバイアス信号線３１３および出力信号線３１４に接続されている。バイアス信号線３１３には不図示の電圧源からバイアス電圧Ｖｂｉａｓが印加され、出力信号線３１４には定電流源４３３から電流が流されている。

図７において、画素４１１Ａをリセットする際には、撮像装置１００は、選択トランジスタ４１２２ＡをＯＮとすることで、定電流源４３３を負荷とし、増幅トランジスタ４１２１Ａをアンプトランジスタとするソース接地回路を構成する。

しかしこの際、増幅トランジスタ４１２１Ａのソース側に、バイアス信号線３１３の配線抵抗Ｒｓが接続されているのと同様の状態になる。配線抵抗Ｒｓは、画素４１１Ｄより電圧源から離れている画素４１１Ａにおいて、大きくなる。

図８Ａ、図８Ｂを用いて、上記配線抵抗Ｒｓの有無によるソース接地回路動作比較を行う。

図８Ａおよび図８Ｂにおいて、Ｖｉｎはソース接地回路への入力を表す。Ｖｉｎには、電荷蓄積領域ＦＤが接続される。Ｖｏｕｔはソース接地回路の出力を表す。

図８Ａに示されるソース接地回路では、定電流源４３３の負荷抵抗Ｒｄと、増幅トランジスタ４１２１Ａの相互コンダクタンスｇｍを用いて、ゲインＡｖはＡＶ＝－ｇｍ×Ｒｄと示される。

一方、図８Ｂのように配線抵抗Ｒｓが増幅トランジスタ４１２１Ａのソースに接続される場合、ソース接地回路が流す電流Ｉｄが配線抵抗Ｒｓに流れ込む。これにより、ソース接地回路に入力されるゲートソース間電圧ＶＧＳは、Ｖｉｎから、Ｉｄ×Ｒｓ分だけ目減りした電圧となってしまう。この現象はソースデジェネレーションと呼ばれる。この現象により、ソース接地回路のゲインＡｖは、Ａｖ＝（－ｇｍ×Ｒｄ）／（１＋ｇｍ×Ｒｓ）に低下してしまう。そのため、ソース接地回路において、増幅トランジスタ４１２１Ａのソースに接続する配線抵抗Ｒｓを低減することが望ましい。

図９に、実施の形態１における撮像装置の構成を示す。図９において、画素毎にバイアス信号線、出力信号線、定電流源４３３および電圧Ｖｂｉａｓを印加する電圧源を設けている。また、定電流源４３３および電圧源を画素とは別の基板に配置し、かつ各画素に近づけている。例えば、画素を設けた第１基板と、定電流源４３３および電圧源とを設けた第２基板とを重ねて配置し、第２基板の、各画素の真下の位置に、対応する定電流源４３３および電圧源を配置することができる。このことにより、画素と、定電流源４３３および電圧源との距離を短くすることができる。このように構成することにより、配線抵抗ＲＳを低減することが可能である。さらに、画素から画素アレイ外に伸びていたバイアス信号線３１３や出力信号線３１４を短くすることができるので、これらの配線に付随する寄生容量を低減できる。このことにより、バイアス信号線３１３や出力信号線３１４に流す電流量を低減することができる。

図１０Ａおよび図１０Ｂを用いて、画素と定電流源４３３および電圧源との距離を示す。図１０Ｂは、視認を助けるために第１基板１０１を透視図として記載している。図１０Ａは、参考例における、画素と定電流源４３３との位置関係の一例を示す図である。図１０Ｂは、本実施の形態における画素と定電流源４３３との位置関係の一例を示す図である。

図１０Ａに示す構成では、同じ列に属するすべての画素が同一の出力信号線３１４およびバイアス信号線３１３に接続されている。この場合、最も定電流源４３３から遠い画素と、定電流源４３３との距離は、画素アレイ３１０の規模が大きくなるほど長くなる。例えば定電流源４３３が画素アレイ３１０の下側にのみ設けられている場合には、画素アレイ３１０の行方向の大きさが、そのまま出力信号線３１４およびバイアス信号線３１３の長さになる。そのため、出力信号線３１４およびバイアス信号線３１３の配線抵抗が大きくなる。また、出力信号線３１４およびバイアス信号線３１３は、同じ列に配置されたすべての画素内を通る。その場合、出力信号線３１３およびバイアス信号線３１３の太さを一定以上にすることは難しい。また、配線間での寄生容量が生じる可能性もある。このように、参考例の構成では、配線抵抗が大きくなる可能性がある。

一方、図１０Ｂでは該当画素から、第２基板の画素直下に設けられた定電流源４３３へ接続することが可能である。そのため、出力信号線３１４およびバイアス信号線３１３の距離は画素アレイ３１０のサイズによらない。また、出力信号線３１４およびバイアス信号線３１３を、画素内を通るように設計する必要がないため、各信号線を一定以上の太さにすることができる。

本構成とすることにより、よりデータレートを上げる画素並列読み出しや、画素ブロック並列読み出しが可能となる。

本実施の形態の構成により、画素アレイ３１０のサイズが大きい場合であっても、画素内の検出回路３１２から定電流源４３３等の列回路への接続距離を短くすることができる。また、例えば基板接続部ＣＯＮを太くすることにより、配線抵抗をさらに低減することが可能となる。

また本実施の形態の構成において、画素に接続される回路の数を参考例よりも増加させることも可能である。参考例の構成において、例えばＡＤ変換回路のような列回路は、同じ列に属する画素に対して共通に接続されていた。例えば画素サイズが数μｍ程度である場合、各列に接続される列回路の数は、１あるいは２であった。これは、各列に接続される列回路の幅を画素の幅よりも狭くする必要があること、および、列回路を配置できる領域が画素アレイの周辺に限られることによるものであった。一方、本実施の形態においては、列回路を第２の基板１０２に配置することが可能である。また、参考例では列毎に配置していた列回路を、画素毎に配置することも可能である。そのため、本実施の形態においては、画素に接続される回路の数を、画素数と同等もしくはそれ近傍の範囲にまで増加させることができる。

図９に示す構成では、画素毎に定電流源４３３や電圧源を設けているが、複数の画素単位で定電流源４３３や電圧源を設けても良い。

図１１、図１２に、本実施の形態の変形例を示す。

図１１では、２画素毎に定電流源４３３および電圧源を設けた形態を示す。

図１２では、第１基板１０１上で２画素毎に増幅トランジスタのソースおよびドレイン同士を接続した上で、第２基板に接続している。このことにより基板接続部の数を減らしている。これにより、基板同士の接続不良が生じる可能性を低減することができる。また、これにより、基板接続部ＣＯＮ同士の間隔を広げることができる。言い換えると、接続ピッチを緩和することができる。このことにより、例えば基板接続部ＣＯＮを大きくすることができるので、基板同士の接続不良が起きる可能性を低減できる。したがって、基板接続部ＣＯＮの数を減らすことにより、基板同士の接続不良による歩留まり低下を低減することができる。

図１３、図１４は、第１の実施形態において、画素内にフィードバック構成を持つ構成を示す模式図である。図１３に示すように、第１基板１０１に設けられた画素３１１は、画素回路内にフィードバック回路３０を持つ。第２基板１０２からバイアス信号線３１３を介して画素にバイアス電圧を印加することで、画素回路内のフィードバック回路３０が動作する。バイアス信号線３１３に印加される電圧は、信号電荷読み出し期間、リセット期間、ノイズ抑制期間でそれぞれ異なる電位であってもよい。また、図１４に示すように、画素毎に選択トランジスタＳＥＬ（選択トランジスタ４１２２Ａ）を配置してもよい。第１基板１０１側に選択トランジスタＳＥＬを配置することにより、第１基板１０１側で第２基板１０２との電気的な接続を切り替えられる。図１４では増幅トランジスタ４１２１Ａのソースおよびドレインのどちらか一方に選択トランジスタＳＥＬ（選択トランジスタ４１２２Ａ）を挿入しているが、その両方に選択トランジスタＳＥＬを挿入しても良い。

図１５は、検出回路３１２の回路構成を模式的に示している。フィードバック回路３０は、光電変換部４１１２Ａによって生成された信号電荷に対応する信号電圧を、増幅トランジスタ２００を介して負帰還させる帰還経路を形成する。

増幅器２は、増幅トランジスタ２００と、スイッチ素子１１およびスイッチ素子１２を含む切替回路２０と、を有している。検出回路３１２内のトランジスタはＮＭＯＳトランジスタであるとする。以下、検出回路３１２の電気的な接続関係を説明する。

増幅トランジスタ２００のゲートには、電荷蓄積領域ＦＤが接続されている。帯域制御部３は帯域制御トランジスタ３００を含む。出力選択部５は選択トランジスタ５００を含む。増幅トランジスタ２００のソースおよびドレインの一方は、帯域制御トランジスタ３００のソースおよびドレインの一方と、選択トランジスタ５００のソースおよびドレインの一方とに接続されている。また、帯域制御トランジスタ３００のソースおよびドレインの他方は電荷蓄積領域ＦＤに接続されている。帯域制御トランジスタ３００と、電荷蓄積領域ＦＤに寄生する容量成分とによってＲＣフィルタ回路が形成される。

帯域制御トランジスタ３００のゲートには、帯域制御信号線ＣＯＮ１が接続されている。帯域制御信号線ＣＯＮ１の電圧により帯域制御トランジスタ３００の状態が決定される。例えば、帯域制御信号線ＣＯＮ１の電圧がハイレベルのとき、帯域制御トランジスタ３００はオンする。その結果、電荷蓄積領域ＦＤと、増幅トランジスタ２００と、帯域制御トランジスタ３００とによって帰還経路が形成される。

帯域制御信号線ＣＯＮ１の電圧が低くなると、帯域制御トランジスタ３００の抵抗成分が大きくなる。そのため、帯域制御トランジスタ３００の帯域は狭くなり、帰還する信号の周波数範囲は狭くなる。帯域制御信号線ＣＯＮ１の電圧が、さらに低いローレベルになると、帯域制御トランジスタ３００はオフする。その結果、帰還経路は形成されない。

選択トランジスタ５００のソースおよびドレインの他方は、信号読み出しライン７に接続されている。信号読み出しライン７は、前出の出力信号線３１４に対応する。選択トランジスタ５００のゲートは選択制御信号線ＣＯＮ７によって制御される。選択制御信号線ＣＯＮ７の電圧により、選択トランジスタ５００の状態が決定される。例えば、選択制御信号線ＣＯＮ７の電圧がハイレベルのとき、選択トランジスタ５００はオンする。その結果、増幅トランジスタ２００と、信号読み出しライン７とは電気的に接続される。選択制御信号線ＣＯＮ７の電圧がローレベルのとき、選択トランジスタ５００はオフする。その結果、増幅トランジスタ２００と、信号読み出しライン７とは電気的に分離される。

増幅トランジスタ２００のソースおよびドレインの他方には、切替回路２０が接続される。具体的には、増幅トランジスタ２００のソースおよびドレインの他方は、スイッチ素子１１を介して、電圧源ＶＡ１に接続される。また、増幅トランジスタ２００のソースおよびドレインの他方は、スイッチ素子１２を介して、電圧源ＶＡ２にも接続される。制御信号Ｖ１およびＶ２によって切替回路２０を制御することにより、増幅トランジスタ２００のソースおよびドレインの他方に印加する電圧を、電圧Ｖａ１または電圧Ｖａ２に切り替える。電圧源ＶＡ１の電圧Ｖａ１は、例えば接地電圧ＧＮＤである。電圧源ＶＡ２の電圧Ｖａ２は、例えばＶＤＤである。切替回路２０は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。

信号読み出しライン７には、定電流源６が接続されている。選択トランジスタ５００がオンのとき、選択トランジスタ５００、増幅トランジスタ２００、および定電流源６によって、ソースフォロア回路が形成される。電荷蓄積領域ＦＤに蓄積された信号電荷に応じた信号は、信号読み出しライン７に出力され、外部に読み出される。なお、定電流源６は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。

図１６は、検出回路３１２の他の回路構成を模式的に示している。図１６に示されるように、基板接続部ＣＯＮの一方の位置は、増幅器２と出力選択部５との間に存在していても構わない。

（撮像装置１００の動作）
次に、図１７を参照しながら、検出回路３１２の動作フローを説明する。

図１７は、検出回路３１２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、ＣＯＮ１は、帯域制御信号線ＣＯＮ１の電圧を示す。ＣＯＮ７は、選択制御信号線ＣＯＮ７の電圧を示す、ＶＳは、増幅トランジスタ２００のソースおよびドレインの他方の電圧を示す。

（リセット期間）
時刻ｔ１において、選択制御信号線ＣＯＮ７の電圧はローレベルである。従って、選択トランジスタ５００はオフ状態であり、増幅トランジスタ２００と信号読み出しライン７とは電気的に分離されている。また、時刻ｔ１において、帯域制御信号線ＣＯＮ１の電圧をハイレベルにして、帯域制御トランジスタ３００をオン状態にする。また、時刻ｔ１においては、切替回路２０のスイッチ素子１１はオン状態となっており、増幅トランジスタ２００のソースおよびドレインの他方には電圧Ｖａ１（例えばＧＮＤ）が印加されている。これにより、電荷蓄積領域ＦＤの電圧は、リセット電圧ＶＲＳＴと等しくなる。

ここで、帯域制御信号線ＣＯＮ１の電圧は、帯域制御トランジスタ３００の動作帯域が、広帯域である第１の帯域となるように設定される。これにより、高速に、電荷蓄積領域ＦＤの電圧をリセット電圧ＶＲＳＴにすることができる。第１の帯域は、ハイレベルのゲート電圧に対応した、帯域制御トランジスタ３００の動作帯域を意味する。

本実施形態では、電荷蓄積領域ＦＤを高速にリセット電圧に設定するために、このリセット期間を設けている。但し、駆動時間に余裕があれば、この期間を設けずに、後述するノイズ抑制期間内で、電荷蓄積領域ＦＤをリセット電圧に設定する動作をしても構わない。

（ノイズ抑制期間）
次に、時刻ｔ２から時刻ｔ４の期間では、帯域制御信号線ＣＯＮ１の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、帯域制御トランジスタ３００の動作帯域は、第１の帯域よりも狭い第２の帯域となる。第２の帯域は、ゲート電圧が中間の電圧であるときの、帯域制御トランジスタ３００の動作帯域を意味する。

第２の帯域を、増幅トランジスタ２００の動作帯域よりも十分に狭くすることにより、ノイズ抑制効果は大きくなる。しかしその一方で、時刻ｔ２から時刻ｔ４までの時間は長くなる。なお、第２の帯域が増幅トランジスタ２００の動作帯域よりも広くても、ノイズ抑制効果は得られる。よって、時刻ｔ２から時刻ｔ４までの許容できる時間に応じて、設計者は第２の帯域を任意に設計することができる。以下、第２の帯域を、増幅トランジスタ２００の動作帯域よりも十分に狭い帯域として説明する。

第２の帯域が、増幅トランジスタ２００の動作帯域よりも狭い状態においては、帯域制御トランジスタ３００において発生する熱ノイズは、帰還回路により抑制される。増幅器２の増幅率を－Ａ倍とすると、熱ノイズは、１／（１＋Ａ）^１／２倍に抑制される。

切替回路２０は、増幅トランジスタ２００のソースおよびドレインの他方がＧＮＤになるように設定されている。設計者は回路システムに最適な値となるように、増幅器２の増幅率を設計することができる。典型的には、Ａは１よりも大きく、数１０から数１００程度の数値に設定され得る。

次に、時刻ｔ４において帯域制御信号線ＣＯＮ１の電圧をローレベルにし、帯域制御トランジスタ３００をオフにすると、このオフした時に電荷蓄積領域ＦＤに残存するｋＴＣノイズも、帰還がない場合と比較して、１／（１＋Ａ）^１／２倍に抑制される。

（露光／読み出し期間）
時刻ｔ５において、選択制御信号線ＣＯＮ７の電圧をハイレベルにして選択トランジスタ５００をオンにする。また、増幅トランジスタ２００のソースおよびドレインの他方の電圧がＶａ２（例えばＶＤＤ）になるように、切替回路２０を制御する。すなわち、スイッチ素子１２がオンになり、増幅トランジスタ２００のソースおよびドレインの他方には、電圧Ｖａ２が印加される。この状態においては、増幅トランジスタ２００と定電流源６とがソースフォロア回路を形成する。そして、信号読み出しライン７は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は１倍程度である。

時刻ｔ５において、電荷蓄積領域ＦＤの電圧は、リセット電圧ＶＲＳＴを基準として、時刻ｔ４から時刻ｔ５の期間に光電変換部４１１２Ａにおいて生成された信号電荷に応じた電圧分だけ変化している。電荷蓄積領域ＦＤの電圧は、１倍程度の増幅率で増幅器２により増幅されて、信号読み出しライン７に出力される。

ランダムノイズは、光電変換部４１１２Ａにおいて生成された信号電荷が０である時の出力の揺らぎ、すなわちｋＴＣノイズを意味する。ｋＴＣノイズは、ノイズ抑制期間に１／（１＋Ａ）^１／２倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で信号読み出しライン７に出力される。従って、本実施形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。

また、本実施形態によれば、周辺回路のばらつきをキャンセルするために、ＣＤＳを実施することも可能である。具体的には、ソースフォロア回路により電荷蓄積領域ＦＤの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光電変換部４１１２Ａが光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧ＶＲＳＴを読み出すことができる。電荷蓄積領域ＦＤの信号電圧とリセット電圧との差分を取ることにより、ＣＤＳを実施できる。

また、本実施形態では、露光期間において、電荷蓄積領域ＦＤの信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要な信号対雑音比Ｓ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。

本実施形態によれば、ノイズキャンセルのための帰還を、複数の画素３１１のそれぞれの画素内で行う。これにより、読み出しライン７の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。

最後に、図１８を参照しながら、帯域制御信号線ＣＯＮ１の他の制御方法を説明する。

図１８は、検出回路３１２の動作の他の一例を示すタイミングチャートである。図示するように、帯域制御トランジスタ３００が帯域制御トランジスタ３００のしきい値電圧を跨いでオン状態からオフ状態に徐々に変化するように、帯域制御信号ＣＯＮ１を制御してもよい。本願明細書では、このようなリセット制御を「テーパリセット」と称する。

これにより、撮像装置１００を構成する複数の画素３１１の間で、帯域制御トランジスタ３００のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線ＣＯＮ１に印加する電圧の変化幅は、各画素の帯域制御トランジスタ３００のしきい値電圧のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。

本実施形態において、光電変換部４１１２Ａは第１基板１０１に配置され、定電流源回路３３０などは第２基板１０２上に設けられる。第１基板１０１と第２基板１０２との接続部は、基板接続部ＣＯＮの箇所で、図１５や図１６のように接続されても良い。図１５では選択トランジスタ５００を第１基板１０１に配置しており、図１６では選択トランジスタ５００を第２基板１０２に配置している。なお、選択トランジスタ５００を両方の基板に準備しても良い。また、選択トランジスタ５００により、画素毎に定電流源回路３３０や基板接続部ＣＯＮを共有することが可能であり、両方の基板に選択トランジスタ５００を設けることで、それぞれの基板中での共有数を変えることも可能である。

本願のポイントは、第１基板１０１と第２基板１０２とを積層する時の接続点に関する。本願のポイントは、第１基板１０１と第２基板１０２とを、基板接続部ＣＯＮによりバイアス信号線３１３および出力信号線３１４で接続する点にある。検出回路３１２へ電流を供給するための定電流源４３３および電圧源が配置される基板と、検出回路３１２が配置される基板とを分けることにより、効果を奏する。

バイアス信号線３１３の電位は電源電圧でも構わない。但し、第１の実施形態のように、バイアス信号線３１３に印加する電圧が時間により異なるような場合において効果が大きい。第１の実施形態において検出回路３１２は、図５Ｂのフィードバックリセット時にはソース接地回路として動作し、図５Ａの信号読み出し時にはソースフォロワ回路として動作するリコンフィギュアラブルな構成をとる。第２基板１０２に設けられた定電流源により、画素内に設けられた検出回路３１２のゲインが制御されることを特徴とする。

また、図５Ａ、図５Ｂに示される定電流源４３３および定電流源４３４はそれぞれ、一般的に、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタにより実現されることが多い。このような極性の異なるトランジスタを第２基板１０２に配置し、かつ第１基板１０１に設けられた画素の直下に位置させることで、電流供給経路を短縮することができる。このように、定電流源を画素にできるだけ近くに配置し、かつ定電流源を画素アレイ３１０における画素の密度と同程度まで高密度に配置する上では、この積層構成が有効である。もちろん前述の定電圧源についても同様のことが言える。

また、図５Ａ、図５Ｂに示される第１の実施形態では画素内の増幅トランジスタ４１２１Ａに流れる電流の方向が、図５Ａの信号読み出し時と図５Ｂのフィードバックリセット時でそれぞれ異なる。

なお、検出回路３１２がソース接地回路として動作するのは、リセット動作期間だけでなく、読み出し時も検出回路３１２をソース接地回路として動作させてもよい。すなわち、撮像装置１００は、２つの撮像モードを有してもよい。例えば、第１の撮像モードでは、検出回路３１２が、リセット動作時にソース接地回路として動作し、読み出し時にソースフォロワ回路として動作する通常モードとしてもよい。第２の撮像モードでは、検出回路３１２が、リセット動作と読み出し動作の両方ともソース接地回路として動作を行う高感度モードとしてもよい。読み出し動作時にソース接地回路として動作させると、読み出しゲインを高くすることができる。例えば、暗時の信号読み出しやシングルフォトンを検出する用途には、読み出しゲインを高くすることできる第２の撮像モードが望ましい。

（第２の実施形態）
図１９から図３３を参照して、本実施形態に係る撮像装置１００の構造、機能および駆動方法を説明する。本実施形態による撮像装置１００は、４つのトランジスタを含む検出回路３１２を備えている点で、第１の実施形態と異なる。

（撮像装置１００の構造）
本実施形態による撮像装置１００は、第１の実施形態と同様に、２次元に配列された複数の画素３１１と、周辺回路とを備えている。画素３１１は、各種の制御線を介して周辺回路に接続されている。

図１９は、本実施形態に係る撮像装置１００の画素３１１の、例示的な回路構成を模式的に示す。画素３１１は、光電変換部４１１２Ａおよび検出回路３１２を含む。検出回路３１２は、増幅器２、帯域制御部３’、電荷蓄積領域ＦＤ、および出力選択部５を含んでいる。検出回路３１２は、光電変換部４１１２Ａにより生成された信号電荷を読み出す。

電荷蓄積領域ＦＤは、配線層によって光電変換部４１１２Ａと接続されている。電荷蓄積領域ＦＤは、増幅器２の入力にさらに接続されている。増幅器２は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた信号を増幅し、帯域制御部３’および出力選択部５に出力する。

帯域制御部３’は、電荷蓄積領域ＦＤをリセットするリセット回路４Ａと、帯域制御回路３Ｂとを含んでいる。帯域制御回路３Ｂには、電圧制御回路９９から、互いに異なる少なくとも３つの電圧が供給される。このような電圧が供給されることにより、帯域制御回路３Ｂは帯域制御機能を有する。帯域制御回路３Ｂは、増幅器２の出力信号に帯域制限をかけて、電荷蓄積領域ＦＤに出力する。電荷蓄積領域ＦＤに蓄積された信号電荷は、リセット回路４Ａによってリセットされる。電荷蓄積領域ＦＤから読み出された信号は、増幅器２によって増幅される。増幅された信号は、帯域制御回路３Ｂによって帯域制限をかけられた後に、電荷蓄積領域ＦＤに帰還される。

出力選択部５は、信号読み出しライン７に接続されている。信号読み出しライン７は、少なくとも２つの画素で共有される。増幅器２によって増幅された信号は、出力選択部５を介して信号読み出しライン７に出力される。

図２０、図２１は、検出回路３１２Ｂの、回路構成の一例を模式的に示している。フィードバック回路３０’は、光電変換部４１１２Ａからの信号を、増幅トランジスタ２００を介して電荷蓄積領域ＦＤに負帰還する。

帯域制御部３’のリセット回路４Ａは、リセットトランジスタ４００を含んでいる。帯域制御回路３Ｂは、帯域制御トランジスタ３０１、容量素子９および容量素子１０を含んでいる。本明細書において、「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。電極は、半導体基板の一部分であってもよい。容量素子９および容量素子１０は、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量またはＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｌ）容量であってもよい。

増幅器２は、増幅トランジスタ２００と切替回路２０とを含む。切替回路２０は、スイッチ素子１１およびスイッチ素子１２を含む。出力選択部５は、選択トランジスタ５００を含んでいる。以下、検出回路３１２の電気的な接続関係を説明する。

増幅トランジスタ２００のゲートは、電荷蓄積領域ＦＤに接続されている。増幅トランジスタ２００のソースおよびドレインの一方は、帯域制御トランジスタ３０１のソースおよびドレインの一方と接続されている。増幅トランジスタ２００のソースおよびドレインの一方は、選択トランジスタ５００のソースおよびドレインの一方にも接続されている。また、帯域制御トランジスタ３０１のソースおよびドレインの他方は、容量素子９の一端に接続されている。また、容量素子９の他端には、基準電圧ＶＲ１が印加される。これにより、帯域制御トランジスタ３０１と容量素子９とによってＲＣフィルタ回路が形成される。

帯域制御トランジスタ３０１のソースおよびドレインの他方は、容量素子１０の一端にも接続されている。また、容量素子１０の他端は、電荷蓄積領域ＦＤに接続されている。本願明細書において、帯域制御トランジスタ３０１、容量素子９および容量素子１０の間に形成されたノードを「ＲＤ」と称する。

帯域制御トランジスタ３０１のゲートは、帯域制御信号線ＣＯＮ３に接続されている。帯域制御信号線ＣＯＮ３の電圧により、帯域制御トランジスタ３０１の状態が決定される。例えば、帯域制御信号線ＣＯＮ３の電圧がハイレベルのとき、帯域制御トランジスタ３０１はオンする。このとき、電荷蓄積領域ＦＤと、増幅トランジスタ２００と、帯域制御トランジスタ３０１と、容量素子１０とによって帰還経路（すなわち、フィードバック回路３０‘）が形成される。

帯域制御信号線ＣＯＮ３の電圧が低くなると、帯域制御トランジスタ３０１の抵抗成分が大きくなる。そのため、帯域制御トランジスタ３０１の帯域は狭くなり、帰還する信号の周波数領域は狭くなる。

帰還経路が形成されているとき、帯域制御トランジスタ３０１が出力する信号は、容量素子１０および電荷蓄積領域ＦＤの寄生容量によって形成される減衰回路で減衰されて、電荷蓄積領域ＦＤに帰還される。容量素子１０の容量をＣｃ、電荷蓄積領域ＦＤの寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。

帯域制御信号線ＣＯＮ３の電圧がさらに低くなり、ローレベルになると、帯域制御トランジスタ３０１はオフし、帰還経路は形成されない。

電荷蓄積領域ＦＤは、リセットトランジスタ４００のソースおよびドレインの一方にさらに接続される。リセットトランジスタ４００のソースおよびドレインの他方には、基準電圧ＶＲ２が印加されている。リセットトランジスタ４００のゲートは、リセット制御信号線ＣＯＮ２に接続され、リセット制御信号線ＣＯＮ２の電圧により、リセットトランジスタ４００の状態が決定される。例えば、リセット制御信号線ＣＯＮ２の電圧がハイレベルのとき、リセットトランジスタ４００はオンし、電荷蓄積領域ＦＤは基準電圧ＶＲ２にリセットされる。

選択トランジスタ５００のソースおよびドレインの他方は、信号読み出しライン７に接続される。選択トランジスタ５００のゲートは、選択制御信号線ＣＯＮ７に接続され、選択制御信号線ＣＯＮ７の電圧により選択トランジスタ５００の状態が決定される。例えば、選択制御信号線ＣＯＮ７の電圧がハイレベルのとき、選択トランジスタ５００はオンし、増幅トランジスタ２００と信号読み出しライン７とは電気的に接続される。選択制御信号線ＣＯＮ７の電圧がローレベルのとき、選択トランジスタ５００はオフする。その結果、増幅トランジスタ２００と信号読み出しライン７とは電気的に分離される。

増幅トランジスタ２００のソースおよびドレインの他方には、切替回路２０が接続される。具体的には、増幅トランジスタ２００のソースおよびドレインの他方は、スイッチ素子１１を介して、電圧源ＶＡ１に接続されている。また、増幅トランジスタ２００のソースおよびドレインの他方は、スイッチ素子１２を介して、電圧源ＶＡ２にも接続されている。制御信号Ｖ１およびＶ２によって切替回路２０を制御することにより、増幅トランジスタ２００のソースおよびドレインの他方に印加する電圧を、電圧Ｖａ１または電圧Ｖａ２に切り替える。電圧源ＶＡ１の電圧Ｖａ１は、例えばＧＮＤである。電圧源ＶＡ２の電圧Ｖａ２は、例えばＶＤＤである。切替回路２０は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。

信号読み出しライン７には、定電流源６が接続されている。選択トランジスタ５００がオンのとき、選択トランジスタ５００、増幅トランジスタ２００、および定電流源６によって、ソースフォロア回路が形成される。電荷蓄積領域ＦＤに蓄積された信号電荷に応じた信号は、信号読み出しライン７に出力され、外部に読み出される。なお、定電流源６は、画素毎に設けられていてもよいし、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。

次に、図２２を参照しながら、検出回路３１２の動作フローを説明する。

図２２は、検出回路３１２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、ＣＯＮ２は、リセット制御信号ＣＯＮ２の電圧を示す。ＣＯＮ３は、帯域制御信号線ＣＯＮ３の電圧を示す。ＣＯＮ７は、選択制御信号線ＣＯＮ７の電圧を示す。ＶＳは、増幅トランジスタ２００のソースおよびドレインの他方の電圧を示す。

（リセット期間）
時刻ｔ１１において、選択制御信号線ＣＯＮ７の電圧はローレベルである。従って、選択トランジスタ５００はオフ状態であり、増幅トランジスタ２００と信号読み出しライン７とは電気的に分離されている。また、時刻ｔ１１において、帯域制御信号線ＣＯＮ３の電圧をハイレベルにして帯域制御トランジスタ３０１をオン状態にする。また、時刻ｔ１１において、切替回路２０のスイッチ素子１１はオン状態となっており、増幅トランジスタ２００のソースおよびドレインの他方には電圧Ｖａ１（例えばＧＮＤ）が印加されている。さらに、時刻ｔ１１において、リセット制御信号線ＣＯＮ２の電圧をハイレベルにし、リセットトランジスタ４００をオンにすることにより、電荷蓄積領域ＦＤはリセットされ、電荷蓄積領域ＦＤの電圧は、基準電圧ＶＲ２となる。

時刻ｔ１２において，リセット制御信号線ＣＯＮ２の電圧をローレベルにし、リセットトランジスタ４００をオフにする。このとき、検出回路３１２は、増幅率が－Ａ×Ｂ倍の帰還回路を形成している。そのため、リセットトランジスタ４００をオフしたときに発生する電荷蓄積領域ＦＤにおけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。帯域制御トランジスタ３０１の動作帯域が、広帯域である帯域となるように帯域制御信号線ＣＯＮ３の電圧をハイレベルに設定することにより、ｋＴＣノイズを高速に抑制できる。

（ノイズ抑制期間）
時刻ｔ１３から時刻ｔ１５の期間に、帯域制御信号線ＣＯＮ３の電圧をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、帯域制御トランジスタ３０１の動作帯域は第１の帯域よりも狭い第２の帯域となる。

第２の帯域を増幅トランジスタ２００の動作帯域よりも充分に狭くすることでノイズ抑制効果は大きくなるが、ｔ１３からｔ１５までの時間も長くなる。なお、第２の帯域が増幅トランジスタ２００の動作帯域より広くても、ノイズ抑制効果は得られる。時刻ｔ１３から時刻ｔ１５までの許容できる時間に応じて、設計者は第２の帯域を任意に設計することができる。以下の説明では、第２の帯域が増幅トランジスタ２００の動作帯域よりも十分に狭いとする。

第２の帯域が、増幅トランジスタ２００の動作帯域よりも狭い状態においては、帯域制御トランジスタ３０１で発生する熱ノイズは、フィードバック回路３０‘により、１／（１＋Ａ×Ｂ）^１／２倍に抑制される。この状態で、時刻ｔ１５において帯域制御信号線ＣＯＮ３の電圧をローレベルにし、帯域制御トランジスタ３０１をオフすると、このオフした時に電荷蓄積領域ＦＤに残存するｋＴＣノイズは、リセットトランジスタ４００に起因したｋＴＣノイズと、帯域制御トランジスタ３０１に起因したｋＴＣノイズとを二乗和した値となる。

容量素子９の容量をＣｓとすると、帰還による抑制がない状態において発生する帯域制御トランジスタ３０１のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ４００のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）^１／２倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制される。

（露光／読み出し期間）
時刻ｔ１６において選択制御信号線ＣＯＮ７の電圧をハイレベルにして、選択トランジスタ５００をオンにし、増幅トランジスタ２００のソースおよびドレインの他方の電圧がＶａ２（例えばＶＤＤ）になるように切替回路２０を制御する。この状態においては、増幅トランジスタ２００と定電流源６とがソースフォロア回路を形成する。信号読み出しライン７は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は１倍程度である。

時刻ｔ１６において、電荷蓄積領域ＦＤの電圧は、時刻ｔ１５からｔ１６の期間に光電変換部４１１２Ａにおいて生成された信号電荷に対応する分だけリセット電圧（ＶＲ２）から変化している。電荷蓄積領域ＦＤの電圧は、１倍程度の増幅率で増幅器２により増幅されて信号読み出しライン７に出力される。

ランダムノイズは光電変換部４１１２Ａにおいて生成された信号電荷が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で信号読み出しライン７に出力される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。

容量素子９の容量Ｃｓは、容量素子１０の容量Ｃｃよりも大きいことが望ましい。本実施形態においては、面積が許す限りＣｓを大きくすることにより、ランダムノイズを抑制することができる。典型的には、容量素子９の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域ＦＤにおいて電荷信号を電圧信号に変換する際、信号レベルが小さくなってしまうので、結果としてＳ／Ｎは改善されない。しかし、本実施形態によれば、電荷蓄積領域ＦＤとＲＤとが容量素子１０によって分離されているので、容量素子９の容量を大きくしても信号レベルの低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、Ｓ／Ｎが改善されるという効果が得られる。

本実施形態によれば、第１の実施形態と同様に、周辺回路のばらつきをキャンセルするために、ＣＤＳを実施することも可能である。具体的には、ソースフォロア回路により電荷蓄積領域ＦＤの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光電変換部４１１２Ａが光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧ＶＲＳＴを読み出すことができる。電荷蓄積領域ＦＤの信号電圧とリセット電圧との差分を取ることにより、ＣＤＳを実施できる。

また、本実施形態では、露光期間において、電荷蓄積領域ＦＤの信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。

本実施形態によれば、ノイズキャンセルのための帰還を、複数の画素３１１の各画素内で行う。これにより、読み出しライン７の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。さらに、画素３１１内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。

以下、本実施形態による検出回路３１２の構成および動作の変形例を説明する。

図２３から図３２は、検出回路３１２の回路構成の他の一例を模式的に示している。図２３から図２６に示される検出回路３１２は、基準電圧ＶＲ２の代わりに増幅トランジスタ２００のソースおよびドレインの一方の電圧（すなわち、増幅器２の出力電圧）をリセットトランジスタ４００に印加している点で、図１９、図２０に示される検出回路３１２と異なっている。リセットトランジスタ４００は、光電変換部４１１２Ａの信号を、増幅トランジスタ２００を介して電荷蓄積領域ＦＤに負帰還している。本明細書においては、そのようなトランジスタを「負帰還トランジスタ」と呼ぶ場合がある。このような構成によると、リセットトランジスタ４００をオフする前後における電荷蓄積領域ＦＤの電圧の変化を小さくすることができ、より高速なノイズ抑制が可能となる。

さらに、図２７から図３２に示されるように、定電流源８を設けてもよい。このような構成によると、増幅トランジスタ２００の動作帯域を広くすることができ、その結果、帯域制御トランジスタ３０１の帯域も広くすることができる。従って、帯域制御トランジスタ３０１の帯域がより広い状態で、ランダムノイズをより高速に抑制できる。

最後に、図３３を参照しながら、帯域制御信号線ＣＯＮ３の他の制御方法を説明する。

図３３は、検出回路３１２の動作の他の一例を示すタイミングチャートである。図示するように、第１の実施形態と同様に、テーパリセットをかけてもよい。つまり、帯域制御トランジスタ３０１がそのしきい値電圧を跨いで、オン状態からオフ状態に徐々に変化するように帯域制御信号線ＣＯＮ３を制御してもよい。

これにより、撮像装置１００を構成する複数の画素３１１の間で帯域制御トランジスタ３０１のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線ＣＯＮ３に印加する電圧の変化幅は、各画素の帯域制御トランジスタ３０１のしきい値電圧のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。

（第３の実施形態）
図３４から図３８を参照して、本実施形態による撮像装置１００の構造、機能および駆動方法を説明する。本実施形態による撮像装置１００は、検出回路３１２の出力選択部５Ｃが選択トランジスタとしてＰＭＯＳトランジスタを含んでいる点、および、出力選択部５Ｃが切替回路４０に接続されている点で、第２の実施形態による撮像装置１００とは異なる。以下、第２の実施形態とは異なる点を中心に説明する。

図３４は、本実施形態による撮像装置１００の画素３１１の、例示的な回路構成を模式的に示す。画素３１１は、光電変換部４１１２Ａと、検出回路３１２とを含む。検出回路３１２は、増幅器２、帯域制御部３、電荷蓄積領域ＦＤ、および出力選択部５Ｃを含んでいる。出力選択部５Ｃは、信号読み出しライン７に接続されている。

出力選択部５Ｃは、少なくとも２つの画素で共有される信号読み出しライン７に接続されている。出力選択部５Ｃは、増幅器２によって増幅された信号を信号読み出しライン７に出力する機能と、増幅器２に電流を供給する機能とを有している。これらの機能は互いに切り替えることができる。

図３５Ａは、検出回路３１２の回路構成を模式的に示している。フィードバック回路３０は、光電変換部４１１２Ａの信号を、増幅トランジスタ２００を介して電荷蓄積領域ＦＤに負帰還する。選択トランジスタ５０２のソースおよびドレインの一方は、増幅トランジスタ２００のソースおよびドレインの一方と接続される。選択トランジスタ５０２のソースおよびドレインの他方は、信号読み出しライン７に接続される。本実施形態では、選択トランジスタ５０２は、増幅トランジスタ２００の極性とは反転した極性を有している。増幅トランジスタ２００はＮＭＯＳトランジスタであり、選択トランジスタ５０２はＰＭＯＳトランジスタである。

選択トランジスタ５０２のゲートは、選択制御信号線ＣＯＮ８に接続されている。選択制御信号線ＣＯＮ８の電圧により、選択トランジスタ５０２の状態が決定される。例えば、選択制御信号線ＣＯＮ８の電圧がローレベルのとき、選択トランジスタ５０２はオンし、増幅トランジスタ２００と信号読み出しライン７とは電気的に接続される。選択制御信号線ＣＯＮ８の電圧がハイレベルのとき、選択トランジスタ５０２はオフし、増幅トランジスタ２００と信号読み出しライン７とは電気的に分離される。

選択制御信号線ＣＯＮ８の電圧がローレベルとハイレベルとの間、例えば中間の電圧にあるとき、選択トランジスタ５０２は電流源として動作し、増幅トランジスタ２００に電流を供給する。その電流量は選択制御信号線ＣＯＮ８の電圧によって決定される。設計者は、所望の電流量になるように検出回路３１２を設計することができる。

切替回路４０は、信号読み出しライン７に接続されている。切替回路４０は、スイッチ素子１３と、スイッチ素子１４と、電圧源ＶＢ１およびＶＢ２と、定電流源６とを含んでいる。信号読み出しライン７には、スイッチ素子１３を介して定電流源６の一方の端子が接続される。また、信号読み出しライン７には、スイッチ素子１４を介して電圧源ＶＢ２が接続される。定電流源６の他方の端子には電圧源ＶＢ１が接続されている。

制御信号Ｖ３およびＶ４により、信号読み出しライン７に、電圧源ＶＢ２を接続するか、または定電流源６（電圧源ＶＢ１）を接続するかを切替えることができる。例えば、電圧源ＶＢ１の電圧Ｖｂ１はＧＮＤであり、電圧源ＶＢ２の電圧Ｖｂ２はＶＤＤである。

電圧源ＶＢ２が信号読み出しライン７に接続されているとき、選択制御信号線ＣＯＮ８の電圧がローレベルとハイレベルとの間、例えば中間の電圧である場合、選択トランジスタ５０２は電流源として動作する。その場合、選択トランジスタ５０２と、増幅トランジスタ２００とは反転増幅回路を形成する。

定電流源６が信号読み出しライン７に接続されているとき、選択制御信号線ＣＯＮ８の電圧がローレベルである場合、増幅トランジスタ２００と、定電流源６とは、ソースフォロア回路を形成する。その場合、電荷蓄積領域ＦＤの信号は、信号読み出しライン７に出力される。

本実施形態では、検出回路３１２を構成するトランジスタを、選択トランジスタ５０２を除いてＮＭＯＳトランジスタとしたが、この極性は反転しても構わない。すなわち、選択トランジスタ５０２はＮＭＯＳトランジスタであり、その他のトランジスタがＰＭＯＳトランジスタであってもよい。また、検出回路３１２内のトランジスタの全てが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタであってもよい。

図３５Ｂを参照する。図３５Ｂは、上述した図３５Ａに示す構成の変形例を示している。この変形例では、切替回路４０は定電流源６Ａおよび６Ｂを有している。また、出力選択部５Ｃは、選択トランジスタ５０３を有している。選択トランジスタ５０３の極性は、増幅トランジスタ２００などの極性と同じである。すなわち、選択トランジスタ５０３はＮＭＯＳトランジスタである。

選択トランジスタ５０３のゲートは、選択制御信号線ＣＯＮ９に接続されている。選択制御信号線ＣＯＮ９の電圧により、選択トランジスタ５０３の状態が決定される。例えば、選択制御信号線ＣＯＮ９の電圧がハイレベルのとき、選択トランジスタ５０３はオンし、増幅トランジスタ２００と信号読み出しライン７とは電気的に接続される。選択制御信号線ＣＯＮ９の電圧がローレベルのとき、選択トランジスタ５０３はオフし、増幅トランジスタ２００と信号読み出しライン７とは電気的に分離される。

図３５Ａに示される構成においては、選択制御信号線ＣＯＮ８の電圧をローレベルとハイレベルとの間、例えば中間の電圧にすることで、選択トランジスタ５０２を電流源として動作させる。これに対し、本変形例では、スイッチ素子１４および選択トランジスタ５０３をオンすることで、定電流源６Ｂから増幅トランジスタ２００に電流が供給される。

次に、図３６を参照して、図３５Ａの検出回路３１２の動作フローを説明する。

図３６は、検出回路３１２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、ＣＯＮ２は、リセット制御信号ＣＯＮ２の電圧を示す。ＣＯＮ３は、帯域制御信号線ＣＯＮ３の電圧を示す。ＣＯＮ８は、選択制御信号線ＣＯＮ８の電圧を示す。ＶＳは、増幅トランジスタ２００のソースおよびドレインの他方の電圧、すなわち、増幅トランジスタ２００のソースおよびドレインのうち切替回路２０に接続された方の電圧を示す。

（リセット期間）
時刻ｔ２１において、選択制御線ＣＯＮ８の電圧をローレベルおよびハイレベルの間、例えば中間の電圧にする。また、信号読み出しライン７に電圧源ＶＢ２を接続するように、切替回路４０を制御する。また、帯域制御信号線ＣＯＮ３の電圧をハイレベルにして、帯域制御トランジスタ３０１をオンにする。また、時刻ｔ２１において、増幅トランジスタ２００のソースおよびドレインの他方は、電圧源ＶＡ１に接続されている。電圧源ＶＡ１の電圧Ｖａ１は、例えばＧＮＤである。さらに、時刻ｔ２１において、リセット制御信号線ＣＯＮ２の電圧をハイレベルにし、リセットトランジスタ４００をオンにすることにより、電荷蓄積領域ＦＤをリセットする。その結果、電荷蓄積領域ＦＤの電圧は、基準電圧ＶＲ２となる。

時刻ｔ２２において、リセット制御信号線ＣＯＮ２の電圧をローレベルにし、リセットトランジスタ４００をオフする。この時、検出回路３１２は、増幅率：－Ａ×Ｂで帰還ループを形成している。そのため、リセットトランジスタ４００をオフしたときの電荷蓄積領域ＦＤのｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。帯域制御トランジスタ３０１の動作帯域が、広帯域である第１の帯域となるように、帯域制御信号線ＣＯＮ３の電圧を設定する。これにより、ノイズを高速に抑制できる。

（ノイズ抑制期間）
時刻ｔ２３から時刻ｔ２５の期間に、帯域制御信号線ＣＯＮ３の電圧を、ハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、帯域制御トランジスタ３０１の動作帯域は、第１の帯域よりも狭い第２の帯域となる。

第２の帯域を、増幅トランジスタ２００の動作帯域よりも充分に狭くすることでノイズ抑制効果は大きくなるが、ｔ２３からｔ２５までの時間も長くなる。なお、増幅トランジスタ２００の動作帯域より高くてもノイズ抑制効果は得られる。よって、時刻ｔ２３から時刻ｔ２５までの許容できる時間に応じて、設計者は第２の帯域を任意に設計することができる。以下、第２の帯域を、増幅トランジスタ２００の動作帯域よりも十分に狭い帯域として扱う。

第２の帯域が増幅トランジスタ２００の動作帯域よりも狭い状態においては、帯域制御トランジスタ３０１で発生する熱ノイズは、フィードバック回路３０により、１／（１＋Ａ×Ｂ）^１／２倍に抑制される。この状態で、時刻ｔ２５において帯域制信号御線ＣＯＮ３の電圧をローレベルにし、帯域制御トランジスタ３０１をオフすると、オフした時に電荷蓄積領域ＦＤに残存するｋＴＣノイズは、リセットトランジスタ４００に起因したｋＴＣノイズと、帯域制御トランジスタ３０１に起因したｋＴＣノイズとを二乗和した値となる。

容量素子９の容量をＣｓとすると、帰還による抑制がない状態において発生する帯域制御トランジスタ３０１のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ４００のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）^１／２倍になる。この点を考慮して、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制される。また、時刻ｔ２５において、選択制御信号線ＣＯＮ８の電圧をハイレベルにし、選択トランジスタ５０２をオフする。これにより、増幅トランジスタ２００と信号読み出しライン７とを電気的に分離する。

なお、第２の実施形態の図３３に示す動作フローと同様に、テーパリセットをかけてもよい。つまり、時刻ｔ２３からｔ２４において、帯域制御トランジスタ３０１がそのしきい値電圧を跨いでオン状態からオフ状態に徐々に変化するように、帯域制御信号線ＣＯＮ３を制御してもよい。

これにより、撮像装置１００を構成する複数の画素３１１の間で、帯域制御トランジスタ３０１のしきい値電圧にばらつきがあっても、全ての画素内で発生するノイズを効果的に抑制することができる。また、テーパリセットにおける帯域制御信号線ＣＯＮ３に印加する電圧の変化幅は、各画素の帯域制御トランジスタ３０１のしきい値で夏のばらつきの範囲に制限してもよい。これにより、テーパリセットに要する時間を短縮でき、ノイズ抑制を高速に行うことができる。

（露光／読み出し期間）
時刻ｔ２６において、選択制御信号線ＣＯＮ８の電圧をローレベルにして、選択トランジスタ５０２をオンにし、増幅トランジスタ２００のソースおよびドレインの他方の電圧がＶａ２（例えばＶＤＤ）になるように切替回路２０を制御する。また、信号読み出しライン７に定電流源６が接続されるように切替回路４０を制御する。この状態においては、増幅トランジスタ２００と定電流源６とがソースフォロア回路を形成する。信号読み出しライン７は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた電圧となる。そのとき、ソースフロア回路の増幅率は１倍程度である。

時刻ｔ２６において、電荷蓄積領域ＦＤの電圧は、リセット電圧（ＶＲ２）を基準として、時刻ｔ２５からｔ２６の期間に光電変換部４１１２Ａにおいて生成された信号電荷に応じた電圧分だけ変化している。電荷蓄積領域ＦＤの電圧は、１倍程度の増幅率で増幅器２により増幅されて、信号読み出しライン７に出力される。

ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で信号読み出しライン７に出力される。これにより、ランダムノイズが抑制された良好な画像データを取得することができる。

本実施形態においては、第２の実施形態と同様に、面積が許す限りＣｓを大きくすることにより、ランダムノイズは抑制され得る。典型的には、容量素子９の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域ＦＤにおいて電荷信号を電圧信号に変換する際に信号レベルが小さくなってしまうので、結果としてＳ／Ｎは改善されない。しかし本実施形態によれば、電荷蓄積領域ＦＤとＲＤとが容量素子１０によって分離されているので、容量素子９の容量を大きくしても信号の低下は生じにくい。その結果、ランダムノイズだけが抑制されるので、Ｓ／Ｎが改善されるという効果が得られる。

また、本実施形態によれば、第２の実施形態と同様に、周辺回路のばらつきをキャンセルするために、ＣＤＳを実施することも可能である。具体的には、ソースフォロア回路により電荷蓄積領域ＦＤの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光電変換部４１１２Ａが光検出を行う前に、ソースフォロア回路により読み出し動作を再度行う。これにより、リセット電圧ＶＲＳＴを読み出すことができる。電荷蓄積領域ＦＤの信号電圧とリセット電圧との差分を取ることにより、ＣＤＳを実施できる。

また、ノイズキャンセルのための帰還を、複数の画素３１１の各画素内で行う。これにより、読み出しライン７の時定数に影響を受けることなく、ノイズキャンセルを高速に行える。さらに、画素３１１内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。

なお、本実施形態においても、露光期間において、電荷蓄積領域ＦＤの信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。

以下、本実施形態による検出回路３１２の構成および動作の変形例を説明する。

図３７Ａおよび図３８Ａは、検出回路３１２の他の回路構成を模式的に示している。図３７Ａおよび図３８Ａに示される検出回路３１２は、基準電圧ＶＲ２の代わりに、増幅トランジスタ２００のソースおよびドレインの一方の電圧（すなわち、増幅器２の出力電圧）をリセットトランジスタ４００に印加している。この点において、図３７Ａおよび図３８Ａに示される検出回路３１２は、図３５Ａに示される検出回路３１２と異なっている。図３７Ａおよび図３８Ａに示す構成によると、リセットトランジスタ４００をオフする前後における電荷蓄積領域ＦＤの電圧の変化を小さくすることができるので、より高速なノイズ抑制が可能となる。

図３５Ｂを用いて説明した、切替回路４０が定電流源６Ｂを含む構成は、図３７Ａおよび図３８Ａに示される構成にも適用できる。図３７Ｂは、図３７Ａに示される構成の変形例を示し、図３８Ｂは、図３８Ａに示される構成の変形例を示している。それぞれの変形例において、切替回路４０は、定電流源６Ａに加え、定電流源６Ｂを有している。また、出力選択部５Ｃは、ＮＭＯＳトランジスタである選択トランジスタ５０３を有している。図３７Ａおよび図３８Ａに示される構成は、図３５Ｂに示される構成と同様に、スイッチ素子１４および選択トランジスタ５０３をオンすることで、定電流源６Ｂから増幅トランジスタ２００に電流を供給することができる。

（第４の実施形態）
図３９から図４３を参照して、本実施形態による撮像装置１００の構造、機能および駆動方法を説明する。本実施形態による撮像装置１００は、以下の点で、第１から第３の実施形態による撮像装置１００とは異なる。第１に、検出回路３１２内の増幅器２Ａが、増幅機能および帯域制御機能を有する。第２に、増幅器２Ａは、自身の出力を入力に戻すことにより、自ら帯域制御を行いながら、自らの増幅機能（増幅率：－Ａ）で負帰還をかけ、リセットノイズを１／（１＋Ａ）^１／２に抑制する。

図３９は、本実施形態による撮像装置１００内の画素３１１の、例示的な回路構成を模式的に示す。画素３１１は、光電変換部４１１２Ａ、および検出回路３１２を含む。検出回路３１２は、増幅器２Ａ、電荷蓄積領域ＦＤ、および出力選択部５Ｂを含んでいる。出力選択部５Ｂは、信号読み出しライン７を介して定電流源６に接続され、定電流源６によって電流駆動される。増幅器２Ａは、電荷蓄積領域ＦＤに蓄積された電荷に応じた信号を増幅し、かつ、電荷蓄積領域ＦＤ内に発生したｋＴＣノイズを抑制するために帯域制御を行う。

図４０を参照しながら、検出回路３１２の構造および機能を詳細に説明する。

図４０は、検出回路３１２の回路構成の一例を模式的に示している。増幅器２Ａは、増幅トランジスタ２０１を含み、出力選択部５Ｂは、増幅トランジスタ２０３および選択トランジスタ５０１を含んでいる。以下、検出回路３１２内の電気的な接続関係を説明する。

増幅トランジスタ２０１において、ゲートと、ソースおよびドレインの一方とが電荷蓄積領域ＦＤに接続されている。ソースおよびドレインの他方は、制御信号線ＣＯＮ４に接続されている。増幅トランジスタ２０１は、電荷蓄積領域ＦＤに蓄積された信号電荷に応じた信号電圧を増幅する。

増幅トランジスタ２０３のゲートには、電荷蓄積領域ＦＤが接続されている。増幅トランジスタ２０３のソースおよびドレインの一方は、電源電圧ＶＤＤまたは基準電圧に接続されている。増幅トランジスタ２０３のソースおよびドレインの他方は、選択トランジスタ５０１のソースおよびドレインの一方に接続されている。選択トランジスタ５０１のゲートは、読み出し行を選択する選択制御信号線ＣＯＮ７に接続されている。選択トランジスタ５０１のソースおよびドレインの他方は、信号読み出しライン７を介して定電流源６に接続されている。このように、増幅トランジスタ２０３と、選択トランジスタ５０１と、定電流源６とがソースフォロア回路を形成する。また、選択トランジスタ５０１は、増幅トランジスタ２０１の出力を選択的に読み出しライン７を介して外部に出力する。

増幅トランジスタ２０１のゲートと、増幅トランジスタ２０１のソースおよびドレインの一方とは、増幅器２Ａの入力と出力とにそれぞれ相当する。このように、増幅器２Ａの出力を入力に接続することによって、帰還ループが形成される。このように、フィードバック回路３０は、光電変換部４１１２Ａの信号を、増幅トランジスタ２０３を介さずに電荷蓄積領域ＦＤに負帰還する。

次に、図４１を参照しながら、検出回路３１２の動作フローを説明する。

図４１は、検出回路３１２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、ＣＯＮ４は、制御信号線ＣＯＮ４の電圧を示す。ＣＯＮ７は、選択制御信号線ＣＯＮ７の電圧を示す。

（リセット期間）
時刻ｔ２８において、選択制御信号線ＣＯＮ７の電圧はローレベルであり、選択トランジスタ５０１はオフしている。すなわち、信号読み出しライン７と増幅トランジスタ２０３とは電気的に切り離されている。この状態で、電荷蓄積領域ＦＤが所望のリセット電圧ＶＲＳＴ近傍の電圧になるように、制御信号線ＣＯＮ４の電圧を第１の基準電圧に設定する。このとき、増幅トランジスタ２０１の帯域は、広帯域である第３の帯域に設定される。これにより、電荷蓄積領域ＦＤ、増幅トランジスタ２０１のゲート、および増幅トランジスタ２０１のソースおよびドレインの一方は、高速に所望の電圧に設定される。第３の帯域は、第１の基準電圧に対応した帯域を意味する。

電荷蓄積領域ＦＤの電圧がリセット電圧ＶＲＳＴに近いほど、最終的にノイズ抑制に要する時間が短くなるので、駆動時間を短縮できる。そのため、電荷蓄積領域ＦＤの電圧がリセット電圧ＶＲＳＴ近傍の電圧になるように、制御信号線ＣＯＮ４の電圧を設定することが望ましい。但し、駆動時間に余裕があれば、制御信号線ＣＯＮ４の電圧の設定値はこれに限らない。

（ノイズ抑制期間）
時刻ｔ２９からｔ３１において、選択制御信号線ＣＯＮ７はローレベルのままであり、選択トランジスタ５０１はオフ状態である。すなわち、信号読み出しライン７と、増幅トランジスタ２０３とは、電気的に切り離された状態のままである。この状態で、制御信号線ＣＯＮ４の電圧を、第２の基準電圧に設定する。これにより、増幅トランジスタ２０１はオンからオフに徐々に変更される。そのとき、増幅トランジスタ２０１において、ｋＴＣノイズが発生する。このｋＴＣノイズは、増幅トランジスタ２０１のソースおよびドレインの一方が接続された電荷蓄積領域ＦＤに寄生する容量Ｃｆｄに依存している。そこで、増幅トランジスタ２０１による帰還ループを用いて、このノイズを抑制する。

第２の基準電圧を、増幅トランジスタ２０１が急激にオンからオフするような電圧に設定した場合、発生するリセットノイズの帯域は～数ＴＨｚと広くなる。従って、増幅器２Ａによる帰還ループでは、増幅器２Ａの帯域を超える高周波ノイズを抑制することが困難となる。そこで、時刻ｔ２９からｔ３１において、増幅トランジスタ２０１の帯域が第３の帯域よりも狭い第４の帯域になるように、第２の基準電圧を設定する。第４の帯域は、第２の基準電圧に対応した帯域を意味する。これにより、増幅トランジスタ２０１の帯域を、自らの帰還ループで形成される増幅器２Ａの帯域内に制限することが可能となる。さらに、増幅トランジスタ２０１において発生するリセットノイズを、全帯域において効率よく抑制することができる。

ノイズが十分抑制された後、時刻ｔ３１において、制御信号線ＣＯＮ４の電圧を増幅トランジスタ２０１が完全にオフとなる第４の基準電圧に変更する。これにより、増幅トランジスタ２０１による帰還ループが切断され、ノイズが抑制された状態で電荷蓄積領域ＦＤの電圧が安定する。

なお、本実施形態のノイズ抑制期間においても、図１８、図３３を用いて説明したテーパリセットを適用してもよい。図４２は、テーパリセットを適用した場合の、検出回路３１２の動作の一例を示すタイミングチャートである。図示するように、時刻ｔ２９からｔ３０の期間に、制御信号線ＣＯＮ４の電圧を、第２の基準電圧から第３の基準電圧までの範囲内で、増幅トランジスタ２０１がしきい値電圧を跨ぐように徐々に変化させてもよい。これにより、増幅トランジスタ２０１は、オン状態からオフ状態に除々に変化する。換言すると、時刻ｔ２９からｔ３０の期間に、第４の帯域から第５の帯域に徐々に変化するように、制御信号線ＣＯＮ４の電圧を変化させる。第５の帯域は、第３の基準電圧に対応した帯域を意味する。増幅トランジスタ２０１の帯域を、自らの帰還ループで形成される増幅器２Ａの帯域内に制限しながら、増幅トランジスタ２０１を除々にオンからオフに変化させる。これにより、電荷蓄積領域ＦＤ内で発生するノイズを全帯域において抑制することができる。ここで、第４の帯域および第５の帯域は、第３の帯域よりも狭い。なお、第２の基準電圧および第３の基準電圧は、複数の単位画素の間の製造ばらつきを考慮して所定のマージンを含んでもよい。

（露光／読み出し期間）
電荷蓄積領域ＦＤのノイズが十分抑制され、電圧が安定した状態で、所望の期間において、電荷蓄積領域ＦＤに電荷を蓄積する。その後、時刻ｔ３２において、選択トランジスタ５０１をオンし、増幅トランジスタ２０３を信号読み出しライン７と電気的に接続する。これにより、増幅トランジスタ２０３と定電流源６とはソースフォロア回路を形成する。電荷蓄積領域ＦＤに蓄積された信号電荷は、ソースフォロア回路で増幅され、信号読み出しライン７を介して、周辺回路（ＣＤＳ回路、Ａ／Ｄ回路等）に出力される。

ノイズ抑制率と、読み出し時の安定性とを考慮した場合、増幅器２Ａの利得はできるだけ大きくすることが望ましい。例えば、出力選択部５Ｂ内の増幅器（すなわち、ソースフォロア）の利得よりも大きく設定することが望ましい。

本実施形態によれば、他の実施形態と同様に、周辺回路のばらつきをキャンセルするために、ＣＤＳを実施することも可能である。具体的には、時刻ｔ３２において、ソースフォロア回路により電荷蓄積領域ＦＤの信号電圧を読み出した後、上述したリセット動作を再度行う。リセット動作が完了した後、光電変換部４１１２Ａが光検出を行う前に、ソースフォロア回路によりリセット電圧の読み出し動作を再度行う。これにより、リセット電圧ＶＲＳＴを読み出すことができる。電荷蓄積領域ＦＤの信号電圧とリセット電圧との差分を取ることにより、ＣＤＳを実施できる。

また、本実施形態では、露光期間において、電荷蓄積領域ＦＤの信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。

本実施形態によれば、第１から第３の実施形態と同様に、画素３１１内でノイズキャンセルのための帰還が完結される。そのため、読み出しライン７の時定数の影響を受けることなく、ノイズキャンセルを高速に行える。さらに、増幅器２Ａは増幅機能および帯域制御機能の両方を備えている。これにより、画素３１１の小面積化、つまり、狭画素セルへの対応が可能となる。これは、本実施形態の特筆すべき特徴である。画素面積が狭い撮像装置においても、構成要素を増加させることなく、電荷蓄積領域ＦＤのノイズを効果的に抑制できる。

なお、本実施形態では、リセット期間およびノイズ抑制期間において、選択トランジスタ５０１をオフにして、増幅トランジスタ２０３を信号読み出しライン７から切り離した状態とした。しかしながら、本開示はこれに限定されず、例えば上述したタイミングとは別のタイミングで信号を読み出してもよい。その場合、選択トランジスタ５０１をオン状態のまま実施しても構わない。また、駆動時間に余裕があれば、リセット期間を省略し、リセットノイズを抑制する収束時間を短縮するための駆動を行わずに、ノイズ抑制期間および露光／読み出し期間における動作のみを実施しても構わない。また、信号読み出しライン７および／または定電流源６を画素３１１毎に設けてもよいし、複数の画素３１１の間で共有しても構わない。

以下、本実施形態による検出回路３１２の構成および動作の変形例を説明する。図４３は、検出回路３１２の回路構成の他の一例を模式的に示している。

本変形例の構成において特筆すべきは、増幅器２Ａが、増幅トランジスタ２０２に加えて、容量素子１９および容量素子２１を含んでいる点である。

増幅トランジスタ２０２のゲートは、電荷蓄積領域ＦＤに接続されている。増幅トランジスタ２０２のソースおよびドレインの一方は、制御信号線ＣＯＮ６に接続されている。増幅トランジスタ２０２のソースおよびドレインの他方は、容量素子１９の一端と、容量素子２１の一端とに接続される。容量素子１９の他端は第３の基準電圧ＶＲ３に接続される。容量素子２１の他端は電荷蓄積領域ＦＤに接続される。また、増幅トランジスタ２０２、容量素子１９、および容量素子２１の間には、ノードＲＤが形成される。

本変形例の構成によれば、増幅トランジスタ２０２のゲートと、容量素子２１の他端とが、増幅器２Ａの入力と、出力とにそれぞれ相当する。出力を入力に接続することにより負帰還ループが形成される。増幅器２Ａの増幅率を－Ａ倍とすると、増幅トランジスタ２０２で発生するリセットノイズを１／（１＋Ａ）^１／２に抑制できる。

本変形例の第１の利点は、容量素子１９の容量Ｃ３を、電荷蓄積領域ＦＤの容量Ｃｆｄよりも大きく設定することにより、増幅トランジスタ２０２で発生するｋＴＣノイズを、（ｋＴ／Ｃ３）^１／２＜（ｋＴ／Ｃｆｄ）^１／２と小さくすることが可能な点である。第２の利点は、容量素子２１の容量Ｃ４を、電荷蓄積領域ＦＤの容量よりも小さく設定することにより、電荷蓄積領域ＦＤの容量Ｃｆｄと容量素子２１の容量Ｃ４との分圧によって、電荷蓄積領域ＦＤにおけるノイズ量をＣ４／（Ｃｆｄ＋Ｃ４）倍に減衰させることができる点である。

この変形例により得られる効果を、図４０に示す構成の効果と具体的に比較する。図３０に示す構成では、増幅器２ＡのゲインをＡ倍、増幅トランジスタ２０１のゲインをＡ’倍とすると、増幅トランジスタ２０１のリセットノイズは、１／（１＋Ａ）^１／２＝１／（１＋Ａ’）^１／２に抑制される。一方、本変形例では、増幅器２ＡのゲインをＡ、増幅トランジスタ２０２のゲインをＡ’とすると、増幅トランジスタ２０２のリセットノイズは、１／（１＋Ａ）^１／２＝１／〔１＋Ａ’×｛Ｃ４／（Ｃｆｄ＋Ｃ４）｝×（Ｃ３／Ｃｆｄ）〕^１／２に抑制される。このように、図４０に示す構成と比べてリセットノイズを大幅に抑制できる。

ノイズの抑制に関して、典型的には、容量素子１９の容量Ｃ３を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域ＦＤで信号電荷を電圧信号に変換するときに、信号レベルが小さくなってしまうので、結果としてＳ／Ｎは改善されない。しかしながら、本変形例によれば、電荷蓄積領域ＦＤとＲＤとは容量素子２１によって分離されているので、容量を大きくしても信号レベルは低下しない。よって、ランダムノイズだけが抑制されるので、Ｓ／Ｎが改善される。

次に、本変形例による撮像装置１００の読み出し動作を、図４１または図４２に示す駆動方法とは異なる点に着目して説明する。

増幅器２Ａには、制御信号線ＣＯＮ６が接続されている。原則として、制御信号線ＣＯＮ６には、図４１に示す制御信号線ＣＯＮ４と同じ信号が入力される。なお、制御信号線ＣＯＮ６の代わりに、第３の基準電圧ＶＲ３として第５の基準電圧を設定し、増幅トランジスタ２０２のソースおよびドレインの他方の電圧を変化させても構わない。あるいは、ＲＤノードを直接制御しても良い。ここで、第５の基準電圧は第２の基準電圧に対応する。

また、制御信号線ＣＯＮ６には、図４２のＣＯＮ４のように、増幅トランジスタ２０２のしきい値を跨ぎ、オン状態からオフ状態に除々に変化する電圧を入力してもよい。すなわち、時刻ｔ２９からｔ３０において、第２の基準電圧から第３の基準電圧までの範囲内でしきい値電圧を跨ぐように、制御信号線ＣＯＮ６の電圧を徐々に変化させてもよい。または、時刻ｔ２９からｔ３０において、制御信号線ＣＯＮ６の代わりに、第３の基準電圧ＶＲ３として第５の基準電圧から第６の基準電圧まで変化する電圧を設定し、増幅トランジスタ２０２のソースおよびドレインの他方の電圧を変化させても構わない。あるいは、ＲＤノードを直接制御しても良い。ここで、第６の基準電圧は基準電圧に対応する。

本変形例によれば、容量素子１９および容量素子２１の効果により、図４０に示す構成と比べて、ノイズ抑圧率を大幅に向上させることができる。

なお、２つの容量を配置することにより、ノイズ抑制効果は大きくなる。但し、配置面積も大きくなる。容量素子の有無、容量の絶対値に依存して抑制効果は変化するので、設計者は任意の構成、値を選択し、設計することが可能である。

（第５の実施形態）
図４４から図５０を参照して、本実施形態による撮像装置１００の構造、機能および駆動方法を説明する。本実施形態による撮像装置１００は、第４の実施形態による検出回路３１２にスイッチ部４Ｂを付加した点で、第４の実施形態による撮像装置１００とは異なる。以下、第４の実施形態とは異なる点を中心に説明する。

図４４および図４５は、本実施形態による撮像装置１００内の画素３１１の、例示的な回路構成を模式的に示す。画素３１１は、光電変換部４１１２Ａおよび検出回路３１２を含む。検出回路３１２は、増幅器２Ｂ、電荷蓄積領域ＦＤ、スイッチ部４Ｂおよび出力選択部５Ｂを含んでいる。

図４６を参照しながら、検出回路３１２の構造および機能を詳細に説明する。

図４６は、検出回路３１２の回路構成の一例を模式的に示している。スイッチ部４Ｂは、スイッチトランジスタ４０１を含む。スイッチトランジスタ４０１のゲートには、制御信号線ＣＯＮ５が接続されている。スイッチトランジスタ４０１のソースおよびドレインの一方には、電荷蓄積領域ＦＤが接続されている。スイッチトランジスタ４０１のソースおよびドレインの他方には、基準電圧ＶＲ４が接続される。増幅トランジスタ２０２のソースおよびドレインの一方には、制御信号ＣＯＮ６が接続されている。

次に、図４７を参照しながら、検出回路３１２の動作フローを説明する。

図４７は、検出回路３１２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸において、上から順に、ＣＯＮ５は、制御信号線ＣＯＮ５の電圧を示す。ＣＯＮ６は、制御信号線ＣＯＮ６の電圧を示す。ＣＯＮ７は、選択制御信号線ＣＯＮ７の電圧を示す。

（リセット期間）
時刻ｔ２８において、制御信号線ＣＯＮ５の電圧をハイレベルにして、スイッチトランジスタ４０１をオンにする。このとき、基準電圧ＶＲ４と電荷蓄積領域ＦＤとが接続される。また、時刻ｔ２８において、選択制御信号線ＣＯＮ７の電圧はローレベルであり、選択トランジスタ５０１はオフ状態である。すなわち、信号読み出しライン７から、増幅トランジスタ２０３は電気的に切り離されている。この状態で、電荷蓄積領域ＦＤが所望のリセット電圧ＶＲＳＴ（＝ＶＲ４）近傍の電圧になるように、制御信号ＣＯＮ６を第１の基準電圧に設定する。このとき、増幅トランジスタ２０２の帯域を、広帯域である第３の帯域に設定することにより、電荷蓄積領域ＦＤ、増幅トランジスタ２０２のゲートと、３の増幅トランジスタ２０２のソースおよびドレインの他方は、高速に所望の電圧に設定される。

電荷蓄積領域ＦＤの電圧がリセット電圧ＶＲＳＴに近いほど、最終的にノイズ抑制に要する時間が短くなるので、駆動時間を短縮できる。そのため、電荷蓄積領域ＦＤの電圧がリセット電圧ＶＲＳＴ近傍の電圧になるように、制御信号線ＣＯＮ６に電圧を与えることが望ましい。但し、駆動時間に余裕があれば、電圧の設定値はその限りではない。

時刻ｔ２９において、制御信号線ＣＯＮ５の電圧をローレベルにして、スイッチトランジスタ４０１をオフし、基準電圧ＶＲ４と電荷蓄積領域ＦＤとが切断されるようにする。

（ノイズ抑制期間）
スイッチトランジスタ４０１がオフされ、基準電圧ＶＲ４と電荷蓄積領域ＦＤとが切断された状態で、ノイズ抑制動作と、信号レベルまたはリセットレベルの読み出し動作とが実施される。

時刻ｔ２９からｔ３１の期間は、選択制御信号線ＣＯＮ７はローレベルのままであり、選択トランジスタ５０１をオフされている。すなわち、信号読み出しライン７と増幅トランジスタ２０３とは、電気的に切り離された状態のままである。この状態で、制御信号線ＣＯＮ６の電圧を第２の基準電圧に設定する。これにより、増幅トランジスタ２０２は、オンからオフに徐々に変更される。

時刻ｔ２９からｔ３１の期間において、増幅トランジスタ２０２の帯域が第３の帯域よりも狭い第４の帯域になるように、第２の基準電圧を設定する。これにより、増幅トランジスタ２０２の帯域を、自らの帰還ループで形成される増幅器２Ｂの帯域内に制限することが可能となる。さらに、増幅トランジスタ２０２において発生するリセットノイズを、全帯域において効率よく抑制することができる。

ノイズが十分抑制された後、時刻ｔ３１において、制御信号線ＣＯＮ６の電圧を、増幅トランジスタ２０２が完全にオフとなる第４の基準電圧に変更する。これにより、増幅トランジスタ２０２による帰還ループは切断され、ノイズが抑制された状態で電荷蓄積領域ＦＤの電圧は安定する。

なお、本実施形態のノイズ抑制期間においても、図１８、図３３を用いて説明したテーパリセットを適用してもよい。図４８は、テーパリセットを適用した場合の、検出回路３１２の動作の一例を示すタイミングチャートである。図４８に示すように、時刻ｔ２９からｔ３０の期間に、制御信号線ＣＯＮ６の電圧を、第２の基準電圧から基準電圧までの範囲内で、増幅トランジスタ２０２がしきい値電圧を跨ぐように徐々に変化させてもよい。増幅トランジスタ２０２は、オン状態からオフ状態に除々に変化する。これにより、電荷蓄積領域ＦＤ内で発生するノイズを全帯域において抑制することができる。

（露光／読み出し期間）
電荷蓄積領域ＦＤのノイズが十分抑制され、電圧が安定した状態で、所望の期間において、電荷蓄積領域ＦＤに信号電荷を蓄積させる。その後、時刻ｔ３２において、選択トランジスタ５０１をオンし、増幅トランジスタ２０３を信号読み出しライン７と電気的に接続する。これにより、増幅トランジスタ２０３と定電流源６とは、ソースフォロア回路を形成する。電荷蓄積領域ＦＤに蓄積された信号電荷は、ソースフォロア回路で増幅され、信号読み出しライン７を介して、周辺回路（ＣＤＳ回路、Ａ／Ｄ回路等）に出力される。

本実施形態によると、スイッチトランジスタ４０１を制御することにより、電荷蓄積領域ＦＤを所望のリセット電圧ＶＲＳＴに高速に設定することが容易になる。

第４の実施形態においては、増幅器２Ａのゲインを－Ａ倍として、増幅トランジスタ２０１または増幅トランジスタ２０２で発生するリセットノイズを、帯域制限をかけながら帰還する。これにより、リセットノイズは１／（１＋Ａ）^１／２倍に抑制される。

これに対して、本実施形態によると、スイッチトランジスタ４０１がオフされた後に帰還をかけるので、スイッチトランジスタ４０１で発生するリセットノイズを１／（１＋Ａ）^１／２に大幅に抑制できる。また、増幅トランジスタ２０２において発生するリセットノイズは、帯域制限をかけながら帰還することにより、１／（１＋Ａ）^１／２まで抑制される。さらに、第４の実施形態の変形例と同様に、容量素子１９の容量Ｃ３を電荷蓄積領域ＦＤの容量Ｃｆｄよりも大きく設定することにより、増幅トランジスタ２０２で発生するｋＴＣノイズを、（ｋＴ／Ｃ３）^１／２＜（ｋＴ／Ｃｆｄ）^１／２と小さくすることができる。また、容量素子２１を電荷蓄積領域ＦＤの容量Ｃｆｄよりも小さく設定することにより、電荷蓄積領域ＦＤの容量Ｃｆｄと、容量素子２１の容量Ｃ４との分圧によって、電荷蓄積領域ＦＤにおけるノイズ量をＣ４／（Ｃｆｄ＋Ｃ４）倍に減衰させることができる。

本実施形態により得られる効果を、実施形態の図４０および図４３に示す構成により得られる効果と具体的に比較する。図４０に示す構成によれば、増幅器２ＡのゲインをＡ倍、増幅トランジスタ２０１のゲインをＡ’倍とすると、増幅トランジスタ２０１のリセットノイズは、１／（１＋Ａ）^１／２＝１／（１＋Ａ’）^１／２に抑制される。これに対し図４３に示す構成によれば、増幅器２ＡのゲインをＡ、増幅トランジスタ２０２のゲインをＡ’とすると、増幅トランジスタ２０２のリセットノイズは、１／（１＋Ａ）^１／２＝１／〔１＋Ａ’×｛Ｃ４／（Ｃｆｄ＋Ｃ４）｝×（Ｃ３／Ｃｆｄ）〕^１／２に抑制される。このように、図４０に示す構成と比べてリセットノイズを抑制できる。

一方、本実施形態によれば、増幅器２ＢのゲインをＡ倍、増幅トランジスタ２０２のゲインをＡ’倍とすると、スイッチトランジスタ４０１のリセットノイズは１／（１＋Ａ）＝１／〔１＋Ａ’×｛Ｃ４／（Ｃｆｄ＋Ｃ４）｝〕に抑制される。また、増幅トランジスタ２０２のリセットノイズは、１／（１＋Ａ）^１／２＝１／〔１＋Ａ’×｛Ｃ４／（Ｃｆｄ＋Ｃ４）｝×（Ｃ３／Ｃｆｄ）〕^１／２に抑制される。トータルノイズは、これらの二乗和平方根から得られるので、第４の実施形態と比べてリセットノイズを大幅に抑制できる。

本実施形態によれば、容量素子１９および容量素子２１の効果により、第４の実施形態と比べて、リセットノイズを大幅に抑制できる。また、スイッチ部４Ｂを設けることにより、リセットおよびノイズ抑制を高速に行うことが容易になる。

このように、容量素子１９、容量素子２１およびスイッチ部４Ｂを設けることにより、大きなノイズ抑制効果が得られる。但し、配置面積も大きくなる。ノイズ抑制効果は、容量素子の有無、容量の絶対値に依存するので、設計者は任意の構成、容量の絶対値を選択し、設計することが可能である。

以下、本実施形態による検出回路３１２の変形例を説明する。

図４９および図５０は、検出回路３１２の、他の例示的な回路構成を模式的に示している。図４９に示されるように、スイッチトランジスタ４０１のソースおよびドレインの一方が電荷蓄積領域ＦＤに接続され、スイッチトランジスタ４０１のソースおよびドレインの他方が制御信号線ＣＯＮ６に接続されていてもよい。この構成により、基準電圧ＶＲ４を印加することなくリセットを実行でき、図４６に示す構成と同様の効果が得られる。

また、スイッチ部４Ｂの他の変形例として、図５０に示されるように、スイッチトランジスタ４０１のソースおよびドレインの一方が電荷蓄積領域ＦＤに接続され、ソースおよびドレインの他方が、容量素子１９と容量素子２１との接続点（すなわち、ＲＤ）に接続されていてもよい。この構成により、基準電圧ＶＲ４を印加することなくリセットを実行でき、図４６に示す構成と同様の効果が得られる。本構成によれば、特に、増幅トランジスタ２０２のゲートと、増幅トランジスタ２０２のソースおよびドレインの他方とを同一の電圧に設定することができるので、ノイズキャンセルの時間を短縮することが可能となる。

なお、第１から第５の実施形態では、負帰還によるフィードバック回路３０または３０’の動作を説明したが、フィードバックはこれに限定されない。フィードバックに正帰還を追加することもできる。例えば、正帰還をかけた後で負帰還をかけてノイズを抑止してもよいし、その逆の順番でノイズを抑止してもよい。また、正帰還および負帰還を同時にかけながらノイズを抑止してもよい。このように正帰還を併用することで、ノイズ抑制のさらなる高速化・効率化が期待される。

図４６、図４９、図５０において、光電変換部４１１２Ａおよび増幅トランジスタ２０３を第１基板１０１に配置し、端子ＣＯＮ６および定電流源６を第２基板１０２に配置し、基板接続部ＣＯＮを介してこれらを接続してもよい。これにより、信号の減衰を低減しつつ画素への信号伝達を行うことが可能となる。なお、第１基板１０１上のスイッチトランジスタ４０１のＣＯＮ５への制御信号を、第２基板１０２上に配置した制御信号の生成回路から基板接続部ＣＯＮを介して伝達するように構成してもよい。また、図４６において、基準電圧ＶＲ４を生成する回路を第２基板１０２上に配置し、基板接続部ＣＯＮを介して第１基板１０１上のスイッチトランジスタ４０１に基準電圧ＶＲ４を伝達するように構成してもよい。

（第６の実施形態）
図５１は、実施の形態６に係る画素３１１の例示的な回路構成を示す。実施の形態６に係る画素３１１は、図３８Ａ、図３８Ｂ示した実施形態と同様の動作を行う。増幅トランジスタＳＦは光電変換部４１１２Ａと同様に第１基板１０１に配置されており、基板接続部ＣＯＮにより、増幅トランジスタＳＦの両端が電気的に第２基板１０２と接続される。

光電変換部４１１２Ａは、シリコンイメージセンサのように第１基板１０１に設けられても良いが、有機イメージセンサのように、第１基板１０１に積層する形でも構わない。

図５２から図５４は、実施の形態６に係る画素３１１の、他の例示的な回路構成を示す模式図である。

図５２に示す構成では、光電変換部４１１２Ａに転送トランジスタＴＸが接続される。これにより、光電変換部４１１２Ａで発生した信号電荷をより低ノイズに電荷蓄積領域ＦＤまで転送することが可能となる。

図５１に示すように、増幅トランジスタＳＦのゲートに接続される容量は、増幅トランジスタを配置している基板と同じ第１基板１０１に配置されてもよい。増幅トランジスタＳＦのゲートに接続される容量が、基板を跨いで配置されると、基板を跨ぐ際に寄生容量が付随する可能性があるためである。増幅トランジスタＳＦのゲートに接続される容量は、変換ゲインに寄与する。そのため、容量Ｃｃや電荷蓄積領域ＦＤへの寄生容量を小さくすることにより、変換ゲインを大きくすることができる。

また、本実施形態で定電流源ＰＣおよびＮＣは第２基板１０２に配置されるが、例えば定電流源ＰＣを第１基板１０１に設け、定電流源ＮＣを第２基板１０２に設けてもよい。あるいは、定電流源ＰＣと定電流源ＮＣを、それぞれ第１基板１０１と第２基板１０２との両方に設けてもよい。この場合、第１基板１０１に設けた定電流源ＰＣと定電流源ＮＣを、シャッタ用の電流源として、第２基板１０２に設けた定電流源ＰＣと定電流源ＮＣを読み出し用の電流源として、動作モードに応じて時間的に切り替えて使用しても良い。

一方、第３から第５の実施形態に記載のように、容量Ｃｓの容量値を大きくすることで、より低ノイズ化が可能となる。そのため、図５３に示すように、容量Ｃｓを第２基板１０２に設けて、容量Ｃｓの面積を大きくすることにより、より大きな容量値を実現することが可能となる。その際、基板接続部ＣＯＮにおいて容量Ｃｐを接続させる構成としても良い。容量Ｃｓおよび容量Ｃｐは、ＤＭＯＳ容量、ＭＩＭ容量、ＭＯＳ容量や、周辺構造とのフリンジング容量のいずれの構成をとってもかまわない。

また、図５４に示すように、第１基板１０１上にも容量Ｃｓ１を設けつつ、容量Ｃｓ１に並列に接続されるように、第２基板１０２上に容量Ｃｓ２を設けてもよい。さらに、基板接続部ＣＯＮ同士の間を利用して、あるいは第１基板１０１と第２基板１０２との間を利用して容量Ｃｐを設けても良い。その際、Ｃｐ作成のために、第１基板１０１と第２基板１０２との距離を少し空け、並行平板コンデンサとなるような構成をとることができる。

図５５、図５６は、第６の実施の形態に係る撮像装置１００の例示的な断面を示す。

図５５は、第６の実施の形態に係る撮像装置１００が、シリコンイメージセンサである場合の例示的な断面を示す模式図である。図５５において、第１基板１０１は、配線層１４および配線層１４上のシリコン基板１１を含む。シリコン基板１１上には、カラーフィルタ１２およびマイクロレンズ１３がこの順に積層されている。シリコン基板１１には、フォトダイオード１５、増幅トランジスタ２００、転送トランジスタＴＸ、および画素同士を分離する画素分離領域２４が形成されている。配線層１４は容量Ｃｃを含む。第２基板１０２は、シリコン基板１６およびシリコン基板１６上の配線層１７を含む。配線層１７は容量Ｃｓを含む。

図５５において、第１基板１０１と第２基板１０２とは基板接続部ＣＯＮで接続されている。基板接続部ＣＯＮによる接続は、例えば、Ｃｕ－Ｃｕのハイブリッドボンディング、金属バンプによる接続、ＴＳＶを用いた接続であってもよい。図５５では、裏面照射型のシリコンイメージセンサを第１基板１０１に設け、定電流源や容量Ｃｓを第２基板１０２に配置している。また、第１基板１０１と第２基板１０２との間隔を用いて容量Ｃｐを実現している。本実施の形態では、１つの画素もしくは１つの画素ブロック毎に対して、２カ所以上の基板接続部ＣＯＮを設けている。そのうち１か所の基板接続部ＣＯＮを画素読み出しのために低容量化し、もう１方の基板接続部ＣＯＮを、画素内に接続する容量のために大容量化して第２基板１０２と接続する。本実施の形態では、１つの画素もしくは１つの画素ブロック毎に対して、３カ所の基板接続部ＣＯＮを設けてもよい。３か所のうち、容量Ｃｓに電気的に接続する基板接続部ＣＯＮについては、容量Ｃｐを接続させてもよい。また、３か所のうち、出力信号線３１４に電気的に接続する基板接続部ＣＯＮについては、変換ゲインを高めるために容量が接続されないようにすることが望ましい。

図５６は、第６の実施の形態に係る撮像装置が、有機イメージセンサに代表されるような光電変換部積層型イメージセンサである場合の例示的な断面を示す模式図である。図５６において、第１基板１０１は、シリコン基板１８、配線層１９、光電変換部２０がこの順に積層された積層体を含む。光電変換部２０上には、カラーフィルタ１２およびマイクロレンズ１３がこの順に積層されている。光電変換部２０は、画素電極２１および対向電極２３と、これらの電極に挟まれた光電変換層２２とを含む。シリコン基板１８には、増幅トランジスタ２００および帯域制御トランジスタ３００が形成されている。配線層１９は容量Ｃｃを含む。第２基板１０２は、シリコン基板１６およびシリコン基板１６上の配線層１７を含む。配線層１７は容量Ｃｓを含む。第１基板１０１と第２基板１０２とは、基板接続部ＣＯＮで接続されている。基板接続部ＣＯＮによる接続は、例えばＴＳＶを用いた接続である。図５６に示される構成例も、図５５に示される構成例と同様に、１つの画素もしくは１つの画素ブロック毎に対して、２カ所以上の基板接続部ＣＯＮを設けてもよい。

（第７の実施形態）
図５７、図５８は、第７の実施形態に係る積層体１０００を例示的に示す模式図である。

図５７、図５８に示されるように、積層体１０００は、第１基板１０１と第２基板１０２とを備える。第１基板１０１は第２基板１０２上に積層される。

図５７、図５８は、第１基板１０１と第２基板１０２との接続関係を示している。

図５７では、第１基板１０１においては、複数の画素３１１の代表として、２行×２列の合計４画素を図示している。４画素は、それぞれ、画素３１１Ａ、画素３１１Ｂ、画素３１１Ｃ、画素３１１Ｄである。

基板接続部ＣＯＮにより第１基板１０１と第２基板１０２とが接続されている。第２基板１０２には、バイアス制御回路３２０と定電流源回路３３０が備えられている。なお、垂直走査回路３５０やアナログデジタル変換回路（列ＡＤＣ回路とも呼ぶ）を、第２基板１０２に配置してもよい。それにより、垂直走査回路３５０および列ＡＤＣ回路と画素間の、信号経路を短くすることができる。

図５７に示す構成では、画素毎に定電流源回路３３０Ａ～３３０Ｄおよびバイアス制御回路３２０Ａ～３２０Ｄが設けられている。定電流源回路３３０Ａ～３３０Ｄは図４に示す定電流源回路３３０と同じ回路構成であってもよく、その他の実施形態の回路構成であってもよい。同様に、バイアス制御回路３２０Ａ～３２０Ｄは図４に示すバイアス制御回路３２０と同じ回路構成であってもよく、その他の実施形態の回路構成であってもよい。これにより、図５７の構成では、画素毎に読み出しやリセット動作を設定できる。従来、ＣＭＯＳイメージセンサの列並列動作では、読み出しだけでなく、電子シャッタ動作も行単位で行われていた。一方、本実施の形態では、画素毎に読み出しおよび電子シャッタ動作が可能となる。そのため、グローバルシャッタ動作が可能である。したがって、行単位での電子シャッタ動作や読み出し動作を行った場合に生じる、ローリングシャッタ歪みを回避することが可能である。

図５７に示す構成では、全画素同時に読み出し動作やリセット動作を行うことも可能であるし、特定の画素群のみを選択して読み出し動作やリセット動作を行うことも可能である。例えば２×２画素ブロック毎のシャッタや、２×２画素ブロックの行列番号（１，１）だけのリセットをとることも可能である。同時にリセットされる画素を一部の画素のみとすることで、消費電流の集中や、露光時間デッドタイムを減らしつつ、ローリングシャッタ歪みを軽減することも可能である。もちろん、ブロック毎の露光時間制御によるワイドダイナミックレンジ動作や、符号化露光、コンピュテーショナルフォトグラフィーへの応用も可能となる。

また、列並列ＡＤＣ動作を行うのではなく、ブロック毎や画素毎に読み出し動作とＡＤＣ動作とを行うことで、行方向に相関を持ったランダム横線ノイズの課題を免れることができる。人間の目は、縦や横方向に相関があるパターンに敏感であるため、従来では、ランダム横線ノイズは、画素のランダムノイズより十分に小さくし視認できないようにする必要があった。これに対して、本実施形態のように、画素ブロック毎や画素毎に読み出しとＡＤＣ動作とを行うことで、人間の目には、ＡＤＣ起因のノイズが散らされて見えるため、ノイズ値自体の要望スペックが緩和されるというメリットがある。

図５８では、第２基板１０２に設けたバイアス制御回路３２０と定電流源回路３３０とを複数の画素で共有している様子を図示している。定電流源回路３３０は図４に示す定電流源回路３３０と同じ回路構成であってもよく、その他の実施形態の回路構成であってもよい。同様に、バイアス制御回路３２０は図４に示すバイアス制御回路３２０と同じ回路構成であってもよく、その他の実施形態の回路構成であってもよい。

もちろん、共有化する画素は図示するように隣接画素同士でなくても良く、１画素置きや、カラーフィルタ配置に合わせて共通化してもよい。色毎にバイアス制御回路３２０をまとめることで、回路のミスマッチ起因による色ずれが緩和されるという効果が期待できる。

また、共通化を切り替えるスイッチを第２基板１０２に設けて制御しても良い。

（実施の形態８）
図５９を参照して、本実施形態によるカメラシステム６００を説明する。

図５９は、本実施形態によるカメラシステム６００の構成例を模式的に示す。カメラシステム６００は、レンズ光学系６０１と、撮像装置６０２と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。

レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１００の撮像面に光を集光する。撮像装置６０２として、上述した第１の実施の形態から第７の実施形態による撮像装置１００を広く用いることができる。

システムコントローラ６０３は、カメラシステム６００全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。

カメラ信号処理部６０４は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

本実施形態によるカメラシステム６００によれば、第１の実施の形態から第７の実施形態による撮像装置１００を利用することによって、読出時のリセットノイズ（ｋＴＣノイズ）を適切に抑制することができる。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。

なお、本明細書において、ある素子が他の素子に「接続されている」と表現されている場合は、これらの素子の間には第３の素子が介在していてもよいことを意味する。ある素子が他の素子に「直接的に接続されている」と表現されている場合は、これらの素子の間には第３の素子が介在しないことを意味する。さらに、ある素子が他の素子に「電気的に接続されている」と表現されている場合は、これらの素子が常に電気的に接続されている必要はなく、少なくともある時点において電気的に接続されることを意味する。

本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラなど、様々なカメラシステムおよびセンサシステムに適用できる。

１、４１１２Ａ、４１１２Ｂ 光電変換部
６、６Ａ、６Ｂ、８、４３３、４３３Ａ、４３４、４３４Ａ 定電流源
３１２、３１２Ｂ、４１２Ａ、４１２Ｂ 検出回路
３１１、３１１Ａ、３１１Ｂ、３１１Ｃ、３１１Ｄ、４１１Ａ、４１１Ｂ、４１１Ｄ 画素
２００、４１２１、４１２１Ａ、４１２１Ｂ 増幅トランジスタ（第１トランジスタ）
３００、４１１１Ａ、４１１１Ｂ 帯域制御トランジスタ（第２トランジスタ）
５００、４１２２、４１２２Ａ、４１２２Ｂ 選択トランジスタ（第３トランジスタ）
３０ フィードバック回路
３２０ バイアス制御回路
１０１ 第１基板
１０２ 第２基板
１０００ 積層体

Claims (21)

1. 第１基板と、
   前記第１基板上に積層された第２基板と、
   それぞれが前記第１基板と前記第２基板とを電気的に接続する、第１接続部および第２接続部と
   を備え、
   前記第１基板は、第１画素の少なくとも一部および第２画素の少なくとも一部を含み、
   前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、
   入射光を光電変換して信号電荷を生成する光電変換部と、
   ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
   ソースおよびドレインの一方が前記光電変換部に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースまたはドレインに接続される第２トランジスタと
   を含み、
   前記第２基板は、
   第１配線と、
   前記第１配線および前記第１接続部を介して前記第１画素の前記第１トランジスタのソースおよびドレインの一方に接続され、かつ、前記第１配線および前記第２接続部を介して前記第２画素の前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
   前記第１画素および前記第２画素のそれぞれの前記第１トランジスタのソースおよびドレインの他方に接続され、第１電圧および前記第１電圧とは異なる第２電圧を生成するバイアス回路と
   を含む、撮像装置。
2. それぞれが前記第１基板と前記第２基板とを電気的に接続する、第３接続部および第４接続部をさらに備え、
   前記第２基板は、第２配線を含み、
   前記バイアス回路は、前記第２配線および前記第３接続部を介して前記第１画素の前記第１トランジスタのソースまたはドレインの他方に接続され、かつ、前記第２配線および前記第４接続部を介して前記第２画素の前記第１トランジスタのソースまたはドレインの他方に接続される、請求項１に記載の撮像装置。
3. 第１基板と、
   前記第１基板上に積層された第２基板と、
   それぞれが前記第１基板と前記第２基板とを電気的に接続する、第１接続部および第２接続部と
   を備え、
   前記第１基板は、第１画素の少なくとも一部および第２画素の少なくとも一部を含み、
   前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、
   入射光を光電変換して信号電荷を生成する光電変換部と、
   ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
   ソースおよびドレインの一方が前記光電変換部に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースまたはドレインに接続される第２トランジスタと
   を含み、
   前記第２基板は、
   第１配線と、
   前記第１画素および前記第２画素のそれぞれの前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
   前記第１配線および前記第２接続部を介して前記第１画素の前記第１トランジスタのソースまたはドレインの他方に接続され、かつ、前記第１配線および前記第２接続部を介して前記第２画素の前記第１トランジスタのソースまたはドレインの他方に接続され、第１電圧および前記第１電圧とは異なる第２電圧を生成するバイアス回路と
   を含む、撮像装置。
4. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、第１容量素子を含み、
   前記第１画素および前記第２画素において、前記第２トランジスタのソースおよびドレインの前記一方は、前記第１容量素子を介して前記光電変換部に接続される、請求項１から３のいずれか一項に記載の撮像装置。
5. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子を含む、請求項1から４のいずれか一項に記載の撮像装置。
6. 前記第１画素および前記第２画素のそれぞれは、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子を含み、
   前記第２基板は、前記第１画素および前記第２画素のそれぞれの前記第２容量素子を含む、請求項１から４のいずれか一項に記載の撮像装置。
7. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子をさらに備え、
   前記第１画素および前記第２画素のそれぞれは、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に前記第３電圧が印加される第３容量素子を含み、
   前記第２基板は、前記第１画素の前記第３容量素子および前記第２画素の前記第３容量素子を含む、請求項１から４のいずれか一項に記載の撮像装置。
8. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含む、請求項１から７のいずれか一項に記載の撮像装置。
9. 前記第１画素および前記第２画素のそれぞれは、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含み、
   前記第２基板は、前記第１画素および前記第２画素のそれぞれの前記第３トランジスタを含む、請求項１から７のいずれか一項に記載の撮像装置。
10. 前記定電流源回路は、第１定電流源と、前記第１定電流源と異なる第２定電流源とを含み、
    前記第１定電流源または前記第２定電流源のいずれか一方が選択的に、前記第１画素および前記第２画素のそれぞれの前記第１トランジスタのソースおよびドレインの前記一方に接続するように構成されている、請求項１から７のいずれか一項に記載の撮像装置。
11. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記第１定電流源に接続される第３トランジスタを含む、請求項１０に記載の撮像装置。
12. 前記第１画素および前記第２画素のそれぞれは、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記第１定電流源に接続される第３トランジスタを含み、
    前記第２基板は、前記第１画素および前記第２画素のそれぞれの前記第３トランジスタを含む、請求項１０に記載の撮像装置。
13. 前記定電流源回路は、第１定電流源と、第３電圧を生成する電圧源とを含み、
    前記第１定電流源または前記電圧源のいずれか一方が選択的に、前記第１画素および前記第２画素のそれぞれの前記第１トランジスタのソースおよびドレインの前記一方に接続するように構成されている、請求項１から７のいずれか一項に記載の撮像装置。
14. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、ソースおよびドレインの一方が前記第１トランジスタのソースおよびドレインの前記一方に接続され、ソースおよびドレインの他方が前記定電流源回路に接続される第３トランジスタを含む、請求項１３に記載の撮像装置。
15. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、前記光電変換部と前記第１トランジスタとの間に接続される第４トランジスタを含む、請求項１から１４のいずれか一項に記載の撮像装置。
16. 前記第１画素および前記第２画素において、前記第２トランジスタのソースおよびドレインの前記他方は、前記第１トランジスタの前記一方に接続される、請求項１から１５のいずれか一項に記載の撮像装置。
17. 第１基板と、
    前記第１基板上に積層された第２基板と、
    それぞれが前記第１基板と前記第２基板とを電気的に接続する、第１接続部および第２接続部と
    を備え、
    前記第１基板は、第１画素の少なくとも一部および第２画素の少なくとも一部を含み、
    前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、
    入射光を光電変換して信号電荷を生成する光電変換部と、
    ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
    ソースおよびドレインの一方とゲートとが前記光電変換部に接続される第２トランジスタと
    を含み、
    前記第２基板は、
    第１配線と、
    前記第１配線および前記第１接続部を介して前記第１画素の前記第１トランジスタのソースおよびドレインの一方に接続され、かつ、前記第１配線および前記第２接続部を介して前記第２画素の前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
    前記第１画素および前記第２画素のそれぞれの前記第２トランジスタのソースおよびドレインの他方に接続され、信号を生成する信号生成回路と
    を含む、撮像装置。
18. それぞれが前記第１基板と前記第２基板とを電気的に接続する、第３接続部および第４接続部をさらに備え、
    前記第２基板は、第２配線を含み、
    前記信号生成回路は、前記第２配線および前記第３接続部を介して前記第１画素の前記第２トランジスタのソースおよびドレインの他方に接続され、かつ、前記第２配線および前記第４接続部を介して前記第２画素の前記第２トランジスタのソースおよびドレインの他方に接続される、請求項１７に記載の撮像装置。
19. 第１基板と、
    前記第１基板上に積層された第２基板と、
    それぞれが前記第１基板と前記第２基板とを電気的に接続する、第１接続部および第２接続部と
    を備え、
    前記第１基板は、第１画素の少なくとも一部および第２画素の少なくとも一部を含み、
    前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、
    入射光を光電変換して信号電荷を生成する光電変換部と、
    ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
    ソースおよびドレインの一方とゲートとが前記光電変換部に接続される第２トランジスタと
    を含み、
    前記第２基板は、
    第１配線と、
    前記第１画素および前記第２画素のそれぞれの前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
    前記第１配線および前記第１接続部を介して、前記第２トランジスタのソースおよびドレインの他方と電気的に接続し、かつ、前記第１配線および前記第２接続部を介して、前記第２トランジスタのソースおよびドレインの他方と電気的に接続され、信号を生成する信号生成回路と
    を含む、撮像装置。
20. 前記第１画素の前記少なくとも一部および前記第２画素の前記少なくとも一部のそれぞれは、第１容量素子を含み、
    前記第１画素および前記第２画素において、前記第２トランジスタのソースおよびドレインの前記一方とゲートとは、前記第１容量素子を介して前記光電変換部に接続される、請求項１７から１９のいずれか一項に記載の撮像装置。
21. 第１基板と、
    前記第１基板上に積層された第２基板と
    を備え、
    前記第１基板は、
    入射光を光電変換して信号電荷を生成する光電変換部と、
    ゲートが前記光電変換部に接続され、前記信号電荷に対応する信号を出力する第１トランジスタと、
    ソースおよびドレインの一方が前記光電変換部に接続され、ソースおよびドレインの他方が前記第１トランジスタのソースまたはドレインに接続される第２トランジスタと
    を含み、
    前記第２基板は、
    前記第１トランジスタのソースおよびドレインの一方に接続される定電流源回路と、
    前記第１トランジスタのソースおよびドレインの他方に接続され、第１電圧および前記第１電圧とは異なる第２電圧を生成するバイアス回路と
    を含み、
    前記第１基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に第３電圧が印加される第２容量素子をさらに備え、
    前記第２基板は、一端が前記第２トランジスタのソースおよびドレインの前記一方に接続され、他端に前記第３電圧が印加される第３容量素子を含む、撮像装置。

Images