WO2023166832A1 - 撮像装置 - Google Patents

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WO2023166832A1
WO2023166832A1 PCT/JP2022/047745 JP2022047745W WO2023166832A1 WO 2023166832 A1 WO2023166832 A1 WO 2023166832A1 JP 2022047745 W JP2022047745 W JP 2022047745W WO 2023166832 A1 WO2023166832 A1 WO 2023166832A1
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WO
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voltage
transistor
circuit
imaging device
pixel
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Application number
PCT/JP2022/047745
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English (en)
French (fr)
Inventor
正美 船橋
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to imaging devices.
  • imaging devices have been widely used in various product fields such as video cameras, digital still cameras, surveillance cameras, and vehicle-mounted cameras.
  • a CCD (Charge Coupled Device) type solid-state imaging device or a CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device is used (see Patent Documents 1 and 2, for example).
  • the CMOS type solid-state imaging device has become mainstream. Since the CMOS-type solid-state imaging device can be manufactured using a general-purpose CMOS process, existing facilities can be used and the imaging device can be stably supplied. In addition, since the peripheral circuits can be mounted on the same chip, signals can be read out from the imaging element at high speed, and high speed and high resolution can be achieved.
  • an object of the present disclosure is to provide an imaging device with reduced noise.
  • an imaging device includes a first pixel and a second pixel, each including a photoelectric conversion unit that converts light into an electric charge and a first transistor connected to the photoelectric conversion unit.
  • a pixel a first wiring connected to one of the source and the drain of the first transistor of the first pixel, a second wiring connected to one of the source and the drain of the first transistor of the second pixel, and a first voltage and a first amplifier circuit connected to the first voltage line for amplifying the first voltage and outputting it to the first wiring and the second wiring.
  • FIG. 1 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Embodiment 1.
  • FIG. FIG. 2 is a diagram showing an exemplary circuit configuration of a pixel of the imaging device according to Embodiment 1.
  • FIG. FIG. 3 is a block diagram showing a circuit configuration for generating the second power supply voltage in FIG. 2.
  • FIG. 4 is a diagram showing detailed circuit configurations of the voltage generation circuit and the buffer circuit shown in FIG. 5 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 1 of Embodiment 1.
  • FIG. 6 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 2 of Embodiment 1.
  • FIG. 1 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Embodiment 1.
  • FIG. 2 is a diagram showing an exemplary circuit configuration of a pixel of the imaging device according to Embodiment 1.
  • FIG. 3 is a block diagram showing a circuit configuration for generating the second
  • FIG. 7 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 3 of Embodiment 1.
  • FIG. 8 is a diagram schematically showing an exemplary circuit configuration of a buffer circuit included in the imaging device according to Embodiment 2.
  • FIG. 9 is a diagram schematically showing an exemplary circuit configuration of a buffer circuit included in an imaging device according to Embodiment 3.
  • FIG. 10 is a timing chart for explaining the operation of the buffer circuit included in the imaging device according to the third embodiment.
  • 11A is a diagram schematically showing an exemplary circuit configuration of a buffer circuit according to Modification 1 of Embodiment 3.
  • FIG. 11B is a diagram schematically showing an exemplary circuit configuration of a buffer circuit according to Modification 1 of Embodiment 3.
  • FIG. 12 is a diagram schematically showing an exemplary circuit configuration of a buffer circuit included in the imaging device according to the fourth embodiment
  • FIG. 13 is a diagram showing an exemplary circuit configuration of a pixel of an imaging device according to Embodiment 5.
  • FIG. 14 is a block diagram showing a circuit configuration for generating the second power supply voltage in FIG. 13.
  • FIG. 15 is a diagram schematically showing a camera system according to Embodiment 6.
  • kTC noise also referred to as “reset noise”
  • FD floating diffusion
  • pixel resetting is also referred to as “FD resetting” or simply "resetting”.
  • the voltage generating circuit that supplies this reference voltage has the role of flowing the operating current of the negative feedback amplifier in the pixel. A voltage drop occurs.
  • a non-limiting exemplary embodiment of the present application provides an imaging device that effectively suppresses deviation of reference voltages depending on columns of a pixel array and realizes reduction of image noise.
  • a first pixel and a second pixel each including a photoelectric conversion unit that converts light into an electric charge and a first transistor connected to the photoelectric conversion unit; a first wiring connected to one of the source and the drain of the first transistor of the first pixel; a second wiring, different from the first wiring, connected to one of the source and the drain of the first transistor of the second pixel; a first voltage line to which the first voltage is applied; a first amplifier circuit connected to the first voltage line for amplifying the first voltage and outputting it to the first wiring and the second wiring;
  • An imaging device comprising:
  • the first transistor has a gate connected to the photoelectric conversion unit and outputs a signal according to the amount of charge.
  • Item 1 The imaging device according to item 1.
  • the output of the first amplifier circuit is connected to the output of the second amplifier circuit, 3.
  • the imaging device according to any one of items 1 to 3.
  • the first amplifier circuit is a second transistor; a third transistor connected in series with the second transistor; including the gate of the second transistor is connected to the first voltage line; a first node between the second transistor and the third transistor is connected to the first wiring; 3.
  • the imaging device according to any one of items 1 to 3.
  • a voltage for causing the third transistor to function as a current source and a voltage for turning on the third transistor are alternately supplied to the gate of the third transistor. 7.
  • the first amplifier circuit includes a switch connected between the second voltage line and the gate of the third transistor; 7.
  • the first amplifier circuit includes a switch connected between the third voltage line and the first node; 7.
  • each of the first pixel and the second pixel includes a second transistor connected between the other of the source or drain of the first transistor and the photoelectric conversion unit; 3.
  • an imaging device includes: a plurality of pixels each including a photoelectric conversion unit that converts light into electric charge; and an amplification transistor that outputs a signal corresponding to the amount of the electric charge; a first wiring connected to one of the source and the drain of the amplification transistor of the first pixel among the pixels; a first voltage line to which a first voltage is applied; a first voltage line connected to the first voltage line; a first amplifier circuit that amplifies a first voltage and outputs the amplified voltage to the first wiring (see FIG. 4).
  • the first amplifier circuit is provided between the first voltage line to which the first voltage for generating the reference voltage is applied and the first wiring connected to one of the source and the drain of the amplification transistor. , the voltage drop due to the wiring resistance of the first voltage line is reduced, and the accuracy of the reference voltage applied to the amplifying transistor is improved. Therefore, the deviation of the reference voltage depending on the columns of the pixel array is effectively suppressed, and the image noise is reduced.
  • a second amplifier circuit connected to the first voltage line may be further provided for amplifying the first voltage and outputting it to the second wiring (see FIG. 4).
  • the output of the first amplifier circuit may be connected to the output of the second amplifier circuit (see FIG. 8).
  • the output terminals of the two amplifier circuits are connected to each other, so that variations in output voltage between the amplifier circuits due to differences in the characteristics of the transistors forming the amplifier circuits are reduced.
  • the first amplifier circuit includes a first transistor and a second transistor connected in series with the first transistor, the gate of the first transistor is connected to the first voltage line, and the A first node between the first transistor and the second transistor may be connected to the first wiring (see FIG. 4).
  • the first amplifier circuit can be realized with a small number of components, and an increase in the area of the column circuits in the imaging device can be suppressed.
  • a second voltage line to which a second voltage is applied and a third voltage line to which a third voltage is applied are further provided, and the first transistor and the second transistor are connected to the second voltage line and the It may be connected in series with the third voltage line (see FIG. 4). This allows the first amplifier circuit to operate using its own power supply different from that of the column circuit.
  • a voltage for causing the second transistor to function as a current source and a voltage for turning on the second transistor may be alternately supplied to the gate of the second transistor (see FIG. 9). .
  • the second transistor that constitutes the first amplifier circuit can have a mode of operating as a current source and a mode of drawing the potential of the FD at high speed.
  • the first amplifier circuit may include a switch connected between the second voltage line and the gate of the second transistor (see FIG. 9).
  • the first amplifier circuit may include a switch connected between a third voltage line and the first node (see FIG. 11A). As a result, the potential of the FD can be rapidly drawn to the target reset potential.
  • a fourth voltage line to which a fourth voltage is applied may be further provided, and the first amplifier circuit may include a switch connected between the fourth voltage line and the first node (FIG. 11B reference). This allows the potential of the FD to be quickly drawn to an arbitrary fourth voltage.
  • each of the plurality of pixels may include a reset transistor connected between the other of the source or the drain of the amplification transistor and the photoelectric conversion section (see FIG. 2). This reduces noise that occurs when the FD is reset.
  • a voltage generating circuit that supplies the first voltage to the first voltage line may be further provided (see FIG. 3). This eliminates the need to supply the first voltage from the outside.
  • FIG. 1 is a diagram schematically showing an exemplary circuit configuration of an imaging device 1 according to this embodiment.
  • the imaging device 1 shown in the figure includes a plurality of pixels 10 and peripheral circuits.
  • a plurality of pixels 10 form a pixel region by being two-dimensionally arranged on the semiconductor substrate.
  • a semiconductor substrate is not limited to a substrate that is entirely semiconductor.
  • the semiconductor substrate may be an insulating substrate provided with a semiconductor layer on the surface on which the pixel region is formed.
  • the plurality of pixels 10 are arranged in row and column directions.
  • row direction and column direction refer to directions in which rows and columns extend, respectively. That is, the vertical direction is the column direction and the horizontal direction is the row direction.
  • the plurality of pixels 10 may be arranged one-dimensionally.
  • the imaging device 1 can be a line sensor.
  • Each of the plurality of pixels 10 is connected to the power wiring 22 .
  • the power wiring 22 is a power supply wiring for a source follower power supply.
  • a predetermined power supply voltage is supplied to each pixel 10 through a power supply wiring 22 .
  • Each of the plurality of pixels 10 includes a photoelectric conversion section having a photoelectric conversion film laminated on a semiconductor substrate.
  • a photoelectric conversion unit is provided on a semiconductor substrate via a wiring layer. Further, as illustrated, the imaging device 1 has an accumulation control line 17 for applying the same constant voltage to all the photoelectric conversion units.
  • the peripheral circuits include a vertical scanning circuit 16, a load circuit 19, a column signal processing circuit 20, and a horizontal signal readout circuit 21.
  • the column signal processing circuit 20 and the load circuit 19 are arranged for each column of the pixels 10 arranged two-dimensionally. That is, in this example, the peripheral circuit includes multiple column signal processing circuits 20 and multiple load circuits 19 .
  • the vertical scanning circuit 16 is connected to the address signal line 30 and the reset signal line 26.
  • the vertical scanning circuit 16 is also called a row scanning circuit.
  • the vertical scanning circuit 16 applies a predetermined voltage to the address signal line 30 or the reset signal line 26 to select the plurality of pixels 10 arranged in each row on a row-by-row basis. As a result, the signal voltage of the selected pixel 10 is read out or the pixel 10 is reset.
  • the vertical scanning circuit 16 is also connected to the sensitivity adjustment line 32 .
  • the vertical scanning circuit 16 can supply a predetermined voltage to the multiple pixels 10 via the sensitivity adjustment line 32 .
  • each of the plurality of pixels 10 has one or more capacitive elements within the pixel.
  • the term "capacitor” means a structure in which a dielectric such as an insulating film is sandwiched between electrodes.
  • the "electrode” in this specification is not limited to electrodes formed of metal, but is interpreted to broadly include polysilicon layers and the like.
  • the pixels 10 arranged in each column are electrically connected to the column signal processing circuit 20 via vertical signal lines 18 corresponding to each column (hereinafter, electrical connection is simply referred to as "connection”). also called).
  • a load circuit 19 is electrically connected to the vertical signal line 18 .
  • the column signal processing circuit 20 performs noise suppression signal processing typified by correlated double sampling, analog-digital conversion (AD conversion), and the like.
  • the column signal processing circuit 20 is also called a row signal storage circuit.
  • a horizontal signal readout circuit 21 is electrically connected to a plurality of column signal processing circuits 20 provided corresponding to the columns of the pixels 10 .
  • the horizontal signal readout circuit 21 sequentially reads signals from the plurality of column signal processing circuits 20 to the horizontal common signal line 23 .
  • the horizontal signal readout circuit 21 is also called a column scanning circuit.
  • FIG. 2 is a diagram showing an exemplary circuit configuration of the pixel 10 of the imaging device 1 according to Embodiment 1.
  • the pixel 10 includes a photoelectric conversion section 100 that photoelectrically converts incident light, and a signal detection circuit SC that detects a signal generated by the photoelectric conversion section 100 .
  • the photoelectric conversion section 100 typically has a structure in which a photoelectric conversion film 120 is sandwiched between a counter electrode 110 and a pixel electrode 130 .
  • the photoelectric conversion film 120 is laminated on the semiconductor substrate on which the pixels 10 are formed.
  • the photoelectric conversion film 120 is made of an organic material or an inorganic material such as amorphous silicon.
  • a counter electrode 110 is provided on the light receiving surface side of the photoelectric conversion film 120 .
  • Counter electrode 110 is formed from a transparent conductive material. Examples of transparent conductive materials include ITO (Indium Tin Oxide).
  • a pixel electrode 130 is provided on the side facing the counter electrode 110 with the photoelectric conversion film 120 interposed therebetween. The pixel electrode 130 collects charges generated by photoelectric conversion in the photoelectric conversion film 120 .
  • the pixel electrode 130 is made of metal such as aluminum or copper, or polysilicon or the like that is doped with impurities to provide conductivity.
  • the counter electrode 110 is connected to the accumulation control line 17.
  • a pixel electrode 130 is connected to the charge storage region 44 .
  • the charge accumulation region 44 is also called FD or FD node.
  • FIG. When holes are used as signal charges, the potential of the counter electrode 110 should be higher than that of the pixel electrode 130 . A case in which holes are used as signal charges will be exemplified below.
  • a voltage of about 10 V, for example, is applied to the counter electrode 110 via the accumulation control line 17 . Thereby, signal charges are accumulated in the charge accumulation region 44 . Of course, electrons may be used as signal charges.
  • the signal detection circuit SC included in the pixel 10 includes an amplification transistor 34, a reset transistor 36, a first capacitive element 41, and a second capacitive element 42.
  • the second capacitive element 42 has a larger capacitance value than the first capacitive element 41 .
  • the gate of reset transistor 36 is connected to reset signal line 26 .
  • One of the source and drain of the reset transistor 36 and one electrode of the first capacitive element 41 are connected to the charge accumulation region 44 . That is, they have electrical connections with the pixel electrodes 130 .
  • the other of the source and drain of the reset transistor 36 and the other electrode of the first capacitor 41 are connected to one electrode of the second capacitor 42 .
  • the first capacitive element 41 is connected between the source and drain of the reset transistor 36 .
  • the node including the connection point between the first capacitive element 41 and the second capacitive element 42 may be called a reset drain node 46 .
  • the electrode that is not connected to the reset drain node 46 is connected to the sensitivity adjustment line 32 .
  • the potential of the sensitivity adjustment line 32 is set to 0V, for example.
  • the potential of the sensitivity adjustment line 32 need not be fixed during operation of the imaging device 1 .
  • a pulse voltage may be supplied from the vertical scanning circuit 16 (see FIG. 1).
  • the gate of the amplification transistor 34 is connected to the charge storage region 44 .
  • the gate of the amplification transistor 34 has electrical connection with the pixel electrode 130 .
  • One of the source and drain of the amplification transistor 34 (for example, the drain if the amplification transistor 34 is an N-channel MOSFET) is connected to the power supply wiring 22 .
  • the other of the source and drain of the amplification transistor 34 is connected to the vertical signal line 18 which is a signal line for transmitting the electric signal output from the amplification transistor 34 .
  • a source follower circuit is formed by the amplification transistor 34 and the load circuit 19 (see FIG. 1).
  • the amplification transistor 34 amplifies the signal generated by the photoelectric conversion section 100 .
  • pixel 10 includes address transistor 40 .
  • Address transistor 40 is also called a row select transistor.
  • the source or drain of the address transistor 40 is connected to the side of the source and drain of the amplification transistor 34 that is not connected to the power supply line 22 .
  • a gate of the address transistor 40 is connected to the address signal line 30 .
  • a voltage corresponding to the amount of signal charge accumulated in the charge accumulation region 44 is applied to the gate of the amplification transistor 34 .
  • Amplification transistor 34 amplifies this voltage.
  • the voltage amplified by the amplification transistor 34 is selectively read by the address transistor 40 as an electrical signal.
  • the signal detection circuit SC includes a feedback path fbl.
  • the signal detection circuit SC includes a feedback transistor 38 arranged on the feedback path fbl.
  • One of the source and drain of the feedback transistor 38 is connected to the side of the source and drain of the amplification transistor 34 connected to the vertical signal line 18 .
  • the other of the source and drain of feedback transistor 38 is connected to reset drain node 46 .
  • the gate of feedback transistor 38 is connected to feedback control line 28 .
  • a feedback path fbl is a path for negative feedback of the output of the amplification transistor 34 to the feedback transistor 38 .
  • the potential of charge storage region 44 is negatively fed back to feedback transistor 38 via amplification transistor 34 .
  • the feedback path fbl is provided for each pixel 10 without straddling the plurality of pixels 10 .
  • the output of the amplification transistor 34 is used as a reference voltage for resetting the charge accumulation region 44 .
  • the feedback path fbl means a path from the charge accumulation region 44 to the charge accumulation region 44 via the amplification transistor 34 , the feedback transistor 38 , the first capacitive element 41 or the reset transistor 36 .
  • feedback for noise cancellation can be performed within each pixel 10 . Accordingly, noise cancellation can be performed at high speed without being affected by the time constant of the vertical signal line 18 .
  • the output voltage of the amplification transistor 34 is applied to the reset transistor 36 . With such a configuration, the change in the voltage of the charge storage region 44 before and after the reset transistor 36 is turned off can be reduced, so that faster noise suppression can be achieved.
  • a voltage switching circuit 54 is connected to the power wiring 22 .
  • the voltage switching circuit 54 has a set of the first switch 51 and the second switch 52 .
  • the voltage switching circuit 54 switches between the first power supply voltage Va ⁇ b>1 and the second power supply voltage Va ⁇ b>2 to be supplied to the power supply line 22 .
  • the first power supply voltage Va1 is a read power supply voltage, eg, 3.3V
  • the second power supply voltage Va2 is a noise cancellation power supply voltage, eg, 0.3V.
  • the voltage switching circuit 54 may be provided for each pixel, or may be shared among the plurality of pixels 10 . Such a circuit configuration may reduce the effects of kTC noise.
  • a constant current source 8 is connected to the vertical signal line 18 .
  • address transistor 40 When address transistor 40 is on, address transistor 40, amplification transistor 34 and constant current source 8 form a source follower circuit.
  • a signal corresponding to the signal charge accumulated in the charge accumulation region 44 is output to the vertical signal line 18 and read out to the outside.
  • the constant current source 8 may be provided for each pixel 10 .
  • the constant current source 8 may be shared by multiple pixels 10 in order to reduce the number of elements per pixel.
  • the address transistor 40 When resetting the charge accumulation region 44 , the address transistor 40 is turned off to electrically isolate the amplification transistor 34 and the vertical signal line 18 . Also, the feedback transistor 38 is turned on. Also, the second switch 52 of the voltage switching circuit 54 is turned on. That is, the second power supply voltage Va2 is applied to the source and the drain of the amplification transistor 34 that are not connected to the vertical signal line 18 (that is, the power supply wiring 22). Furthermore, by turning on the reset transistor 36, the charge storage region 44 is reset and the voltage of the charge storage region 44 becomes the reference voltage.
  • the reset transistor 36 is turned off.
  • the signal detection circuit SC forms a feedback circuit whose amplification factor is -A ⁇ B times. Therefore, the kTC noise in the charge accumulation region 44 generated when the reset transistor 36 is turned off is suppressed by 1/(1+A ⁇ B) times. By doing so, the kTC noise can be suppressed.
  • the voltage of the feedback control line 28 is set between the high level and the low level, for example, at an intermediate voltage. In that case, the operating band of the feedback transistor 38 becomes a second band narrower than the first band.
  • the thermal noise generated by the feedback transistor 38 is suppressed by a factor of 1/(1+A.times.B) .sup.1/2 through the feedback path fbl.
  • the voltage of the feedback control line 28 is set to low level to turn off the feedback transistor 38 .
  • the kTC noise remaining in the charge accumulation region 44 at this time is the sum of the squares of the kTC noise caused by the reset transistor 36 and the kTC noise caused by the feedback transistor 38 .
  • Cs be the capacitance of the first capacitive element 41 and CFD be the capacitance of the charge storage region 44 .
  • the kTC noise of feedback transistor 38 without feedback suppression is (CFD/Cs) 1/2 times the kTC noise of reset transistor 36 without feedback suppression.
  • the kTC noise with feedback is suppressed by a factor of ⁇ 1+(1+A ⁇ B) ⁇ CFD/Cs ⁇ 1/2 /(1+A ⁇ B) when compared with the case without feedback.
  • the voltage of the address signal line 30 is set to high level to turn on the address transistor 40, and the voltage of the other of the source and the drain of the amplification transistor 34 (that is, the power supply line 22) becomes the first power supply voltage Va1.
  • the voltage switching circuit 54 is controlled as follows. In this state, amplifying transistor 34 and constant current source 8 form a source follower circuit.
  • the vertical signal line 18 has a voltage corresponding to the signal charge accumulated in the charge accumulation region 44 . At that time, the amplification factor of the source follower circuit is about one.
  • the voltage of the charge accumulation region 44 is changed from the reference voltage by the amount corresponding to the electrical signal generated in the photoelectric conversion section 100 .
  • the voltage of the charge accumulation region 44 is output to the vertical signal line 18 with an amplification factor of about one.
  • Random noise means output fluctuation when the signal charge generated in the photoelectric conversion unit 100 is 0, that is, kTC noise.
  • the kTC noise is suppressed by ⁇ 1+(1+A ⁇ B) ⁇ CFD/Cs ⁇ 1/2 /(1+A ⁇ B) times during the noise suppression period, and furthermore, during the readout period, the vertical signal line is suppressed at an amplification factor of about 1. 18. As a result, good image data with suppressed random noise can be obtained.
  • Each of the amplification transistor 34, reset transistor 36, feedback transistor 38 and address transistor 40 may be an N-channel MOSFET or a P-channel MOSFET. It is not necessary for all of these to be unified into either N-channel MOSFETs or P-channel MOSFETs.
  • the N-channel MOSFET is also simply referred to as "NMOS”
  • the P-channel MOSFET is simply referred to as "PMOS”.
  • FIG. 3 is a block diagram showing a circuit configuration for generating the second power supply voltage Va2 in FIG.
  • a voltage generating circuit 60 that supplies a first voltage which is a fixed voltage, and the first voltage supplied from the voltage generating circuit 60 are amplified and output to the second switch 52 as a second power supply voltage Va2.
  • a buffer circuit 62 is shown to do so.
  • the buffer circuit 62 is an example of a first amplifier circuit that amplifies the first voltage, and is an impedance converter with a voltage gain of 1, for example.
  • the voltage generation circuit 60 may be provided in the imaging device 1 or may be provided outside the imaging device 1 . When the voltage generation circuit 60 is provided outside the imaging device 1, the first voltage output from the voltage generation circuit 60 is supplied to the buffer circuit 62 via wiring, connection terminals, and the like.
  • FIG. 4 is a diagram showing detailed circuit configurations of the voltage generation circuit 60 and the buffer circuit 62 shown in FIG. It should be noted that wiring and circuits related to the first power supply voltage Va1 are omitted from the drawing for convenience of explanation. The same applies to subsequent figures.
  • the buffer circuit 62 provided for each column of the pixel array is composed of a source follower circuit using an NMOS transistor.
  • the buffer circuit 62 includes an amplifying transistor 76 functioning as a source follower, which is an example of a first transistor, and a current source transistor 75 functioning as a current source, which is an example of a second transistor.
  • a voltage line 73 is an example of a second voltage line for supplying a power supply voltage, which is an example of a second voltage.
  • a voltage line 70 is an example of a third voltage line for supplying a ground voltage, which is an example of a third voltage.
  • a current source voltage for operating the current source transistor 75 as a current source is supplied from the voltage generation circuit 60 to the voltage line 71 .
  • a fixed first voltage is applied to the gate of the amplification transistor 76 from the voltage generation circuit 60 via the voltage line 72, which is an example of the first voltage line.
  • a voltage obtained by amplifying the first voltage in the buffer circuit 62 (that is, the second power supply voltage Va2) is output from the output terminal 77, which is the first node between the amplification transistor 76 and the current source transistor 75, and Via the switch 52, it can be applied to the power wiring 22, which is an example of the first wiring.
  • the first wiring is a wiring to which the output voltage amplified by the buffer circuit 62 is applied.
  • the illustrated two buffer circuits 62 are respectively connected to the first voltage line, a first amplifier circuit that amplifies the first voltage and outputs it to the first wiring, and the first voltage line. , is an example of a second amplifier circuit that amplifies the first voltage and outputs the amplified voltage to the second wiring.
  • the voltage generation circuit 60 supplies the buffer circuit 62 with the first voltage through the voltage line 72 and the current source voltage through the voltage line 71 by using the invalid pixels 10a included in the imaging device 1.
  • the invalid pixels 10a are pixels that are not used for imaging among the pixels 10 included in the imaging device 1 .
  • the voltage generation circuit 60 includes an operational amplifier 63 and NMOS transistors 64-66.
  • Transistors 65 and 66 are replica circuits having a configuration similar to that of buffer circuit 62 .
  • Transistors 64 and 65 form a current mirror.
  • a fixed reference voltage VFD (for example, 0.3 V) is input to the non-inverting input terminal of the operational amplifier 63, and the inverting input terminal of the operational amplifier 63 is connected to the power wiring 22a of the invalid pixel 10a. is connected to the gate of the transistor 66 and the amplifying transistor 76 of each buffer circuit 62 .
  • the above A is (the WL ratio of the transistor 65)/(the WL ratio of the transistor 64), and the above B is the (the WL ratio of the transistor 75)/(the WL ratio of the transistor 64).
  • the WL ratio is gate width/gate length.
  • the second power supply voltage Va2 equal to the reference voltage VFD (for example, 0.3 V) can be applied to the power supply wiring 22 of any column.
  • the second power supply voltage Va2 equal to the reference voltage VFD to the power supply wiring 22 of each column through the buffer circuit 62, the current flowing during noise cancellation flows to the voltage line 72 that transmits the first voltage. flow to the buffer circuit 62.
  • the buffer circuit 62 As a result, it is possible to suppress the voltage drop caused by the parasitic resistance in the wiring that supplies the reference voltage, which has conventionally occurred.
  • variations in the noise reduction amount of noise cancellation depending on the row position are improved, and deterioration of readout image signals is suppressed.
  • (Modification 1) 5 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 1 of Embodiment 1.
  • FIG. This modification differs from the first embodiment in that the buffer circuit 62 is shared by a plurality of columns of the pixel array.
  • the output terminal 77 of one buffer circuit 62 is connected to the second switch 52 provided for each of the power supply lines 22 of the plurality of columns in the pixel array.
  • the number of buffer circuits 62 required for the imaging device can be reduced, and the buffer circuit area can be reduced, compared to the case where the buffer circuits 62 are provided for each column.
  • (Modification 2) 6 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 2 of Embodiment 1.
  • FIG. This modification differs from the first embodiment in the circuit configuration for noise cancellation.
  • the imaging device has a current source switching circuit 55 as a constant current source for noise cancellation.
  • the current source switching circuit 55 includes a readout constant current source 8 connected to the voltage Vb1, a switch 56 for switching connection and disconnection between the constant current source 8 and the vertical signal line 18, and a noise current source connected to the voltage Vb2. It has a constant current source 8a for cancellation and a switch 57 for switching connection and disconnection between the constant current source 8a and the vertical signal line 18 .
  • the imaging device has a voltage switching circuit 54a instead of the voltage switching circuit 54 of the first embodiment.
  • the voltage switching circuit 54a switches connection and disconnection between the third power supply voltage Va3, which is the reference voltage for pre-resetting in noise cancellation, and the power supply wiring 22. It has a third switch 53 .
  • the voltage switching circuit 54a selects one reference voltage (that is, the first power supply voltage Va1) as a voltage for reading and two kinds of reference voltages (that is, a second power supply voltage Va2) as a voltage for noise cancellation. and a third power supply voltage Va3) are selectively supplied. That is, the first power supply voltage Va1 is applied to the power supply wiring 22 via the first switch 51 during reading.
  • the second power supply voltage Va2 is supplied to the power supply line 22 via the second switch 52 when performing a feedback operation for noise cancellation.
  • the third power supply voltage Va3 is supplied to the power supply wiring 22 via the third switch 53 when pre-resetting the potential of the FD before the feedback operation.
  • buffer circuits 62 and 62a for the second power supply voltage Va2 and the third power supply voltage Va3, which are two types of reference voltages for noise cancellation, and buffer circuits 62 and 62a for the buffer circuits 62 and 62a Voltage generation circuits 60 and 60a are provided for supplying voltages to the input terminals.
  • Buffer circuit 62 a has a circuit configuration similar to that of buffer circuit 62 .
  • the voltage generating circuit 60a basically has the same circuit configuration as the voltage generating circuit 60, but outputs a reference voltage for the third power supply voltage Va3 different from the first voltage output by the voltage generating circuit 60.
  • the imaging apparatus applies different reference voltages (that is, the second power supply voltage Va2 and the third power supply voltage Va3) to the power supply wiring 22 during pre-reset and during feedback operation in noise cancellation, Even if there are two types of reference voltages, the voltage drop due to the parasitic resistance in the wiring that supplies each of the two types of reference voltages can be suppressed, the noise reduction amount of noise cancellation depending on the column position is improved, and the deterioration of the image signal to be read is suppressed. be.
  • reference voltages that is, the second power supply voltage Va2 and the third power supply voltage Va3
  • the second power supply voltage Va2 equal to the reference voltage VFD to the power supply wiring 22 of each column through the buffer circuit 62, the current flowing from the constant current source 8a to the vertical signal line 18 during noise cancellation is , flows to the buffer circuit 62 without flowing to the voltage line 72 that transmits the reference voltage.
  • This makes it possible to suppress the voltage drop caused by parasitic resistance in the wiring that supplies the reference voltage, which has occurred in the past, improves the variation in noise reduction amount of noise cancellation depending on the column position, and suppresses deterioration of the readout image signal. be done.
  • Modification 3) 7 is a diagram schematically showing an exemplary circuit configuration of an imaging device according to Modification 3 of Embodiment 1.
  • FIG. This modification differs from modification 2 in the circuit configuration for reading.
  • the arrangement positions of the constant current source 8 for reading and the switch 56 in Modification 2 and the first power supply voltage Va1 for supplying the reference voltage for reading in Modification 2 (that is, the first power supply voltage Va1)
  • the arrangement position of the switch 51 is changed.
  • the address transistor 40 connected to one of the source and drain of the amplification transistor 34 is used as the first address transistor
  • a second address transistor 40a connected to the other of the source and drain of the amplification transistor 34 is added. It is The gate of the second address transistor 40a is connected to the vertical scanning circuit 16 via the address signal line 30a.
  • the switches and the buffer circuits 62 and 62a provided for each of the two types of reference voltages are provided at the same arrangement positions as in the second modification.
  • the vertical signal line 18 is an example of the first wiring to which the output voltages from the buffer circuits 62 and 62a are applied.
  • the noise canceling reference voltage that is, the second power supply voltage Va2 and the third power supply voltage Va3
  • the reference voltage is supplied.
  • the voltage drop due to the parasitic resistance in the wiring can be suppressed, the noise reduction amount of the noise cancellation depending on the column position is improved, and the deterioration of the image signal to be read is suppressed.
  • the current flowing from the constant current source 8a to the power supply wiring 22 during noise cancellation is , flows to the buffer circuit 62 without flowing to the voltage line 72 that transmits the reference voltage. This makes it possible to suppress the voltage drop caused by parasitic resistance in the wiring that supplies the reference voltage, which has occurred in the past, improves the variation in noise reduction amount of noise cancellation depending on the column position, and suppresses deterioration of the readout image signal. be done.
  • Embodiment 2 In the imaging apparatus 1 of Embodiment 1, as shown in FIG. 4, the first wiring of each column (that is, the power supply wiring 22 or the vertical signal line 18) and the first power supply voltage Va2 for generating the second power supply voltage Va2.
  • a buffer circuit 62 having the same configuration is arranged for each column between the voltage line 72 that transmits the voltage. This suppresses the voltage drop due to the parasitic resistance in the wiring to which the second power supply voltage Va2 is applied, thereby improving the deterioration of the image signal.
  • the buffer circuits 62 arranged in each column have the same configuration, random output offsets that do not depend on the column position generally occur due to variations in semiconductor manufacturing, voltage drop due to parasitic resistance of power supply wiring, and ground wiring. It may have an output offset dependent on the column position in the pixel array due to voltage drop due to parasitic resistance. Therefore, the second power supply voltage Va2 applied to the first wiring (that is, the power supply wiring 22 or the vertical signal line 18) is Va2_1' . Va2_n' . . . Va2_m', and this voltage variation also results in variation in the FD reset potential, which causes variation in the amount of noise reduction due to noise cancellation.
  • FIG. 8 is a diagram schematically showing an exemplary circuit configuration of the buffer circuit 62 included in the imaging device 1a according to the second embodiment.
  • the output terminals 77 of each buffer circuit 62 provided in each column of the pixel array are connected to each other. That is, an example is shown in which the output of the first amplifier circuit is connected to the output of the second amplifier circuit.
  • VaX be the first voltage input to the buffer circuit 62
  • ⁇ Vn be the output offset of the buffer circuit 62 of the Nth column (N is a natural number of 2 or more)
  • A be the gain of the buffer circuit 62.
  • the imaging apparatus 1a by connecting the output terminal 77 of the buffer circuit 62, the output offset variation of each buffer circuit 62 is averaged, and a uniform reference signal is applied to each column.
  • the voltage Va2' is applied to the power supply wiring 22 as the second power supply voltage Va2.
  • the FD reset potential (hereinafter also simply referred to as "reset potential") is made uniform, variations in the amount of noise reduction due to noise cancellation are suppressed, and deterioration of the image signal is suppressed.
  • the FD potential before being reset becomes higher than the reset potential as the amount of incident light or exposure time increases. Since the potential is high, the buffer circuit is required to have the performance of drawing the high potential of the FD to a desired lower reset potential. Further, in the stacked image sensor assumed in this embodiment, the potential for resetting the FD is lower than the power supply voltage.
  • the buffer circuit 62 including an NMOS source follower circuit as shown in FIG. Drawing charge sets the FD to a predetermined reset potential.
  • the current source of buffer circuit 62 which includes a source follower circuit, is a constant current source, and the speed at which it draws charge depends on its current capability.
  • the parasitic capacitance Cc is determined by the capacitance of the FD determined by pixel design and the wiring length of the first wiring determined by the size of the pixel array, and it is extremely difficult to conveniently change the parasitic capacitance value. .
  • increasing the current Ic of the current source results in an increase in the current consumption of the imaging device and an increase in the area of the current source transistor, and thus cannot be easily increased.
  • FIG. 9 is a diagram schematically showing an exemplary circuit configuration of each buffer circuit 62b included in the imaging device 1b according to the third embodiment.
  • the buffer circuit 62b according to the present embodiment is the same as the buffer circuit 62 according to the first embodiment, except that a control switch 80 for switching the gate of the current source transistor 75 between the bias voltage application mode and the high voltage application mode is added. with configuration. This configuration significantly shortens the time to pull the FD to the reset potential.
  • FIG. 10 is a timing chart for explaining the operation of the buffer circuit 62b included in the imaging device 1b according to the third embodiment.
  • (a) of FIG. 10 shows changes over time in the potentials of the control signal CON10 and FD for controlling the control switch 80 when the gate of the current source transistor 75 is set to the bias voltage application mode
  • (b) of FIG. FIG. 5 shows temporal changes in potentials of the control signal CON10 and FD for controlling the control switch 80 when the gate of the current source transistor 75 is set to the High voltage application mode.
  • the control signal CON10 applies a low level to the control switch 80 ("CON10" in FIG. 10(a)) to set the bias voltage application mode, thereby , the control switch 80 becomes non-conductive, so that the bias voltage applied from the voltage line 71 is applied to the gate of the current source transistor 75 .
  • the current source transistor 75 operates as a current source, and the potential of FD gradually decreases from a high potential toward the target reset potential ("FD" in (a) of FIG. 10).
  • the control signal CON10 applies a High-level pulse to the control switch 80 (“CON10” in FIG. ), thereby, the control switch 80 becomes conductive during the pulse period, and the gate of the current source transistor 75 is connected to the high level potential (here, the power supply voltage of the voltage line 73).
  • the current source transistor 75 is turned on during the pulse and functions as a switch that connects the output terminal 77 to the low level potential (eg, ground potential) of the voltage line 70 .
  • the current source transistor 75 forcibly pulls down the FD and the first wiring (that is, the power supply wiring 22 or the vertical signal line 18) connected thereto, and the current source transistor when operating as the current source of the buffer circuit 62b. 75 current capability or more is realized. As a result, the potential of the FD rapidly drops from a high potential toward the target reset potential during the pulse period (“FD” in (b) of FIG. 10).
  • the buffer circuit 62b can draw the potential of the FD to the target reset potential at high speed.
  • control switch 80 is provided for each buffer circuit 62b, but one control switch 80 shared by a plurality of buffer circuits may be provided. For example, one of the two control switches 80 in FIG. 9 may not be provided.
  • FIG. 11A is a diagram schematically showing an exemplary circuit configuration of a buffer circuit 62c according to modification 1 of the third embodiment.
  • This modification has a control switch 80a connected between the output terminal 77 and the voltage line 70 for supplying the ground voltage, instead of the control switch 80 of the third embodiment.
  • different from The same effect as in the third embodiment can also be obtained with a configuration in which the output terminal 77 is directly pulled down by the control switch 80a without the current source transistor 75 as in this modification.
  • the control switch 80a is connected between the output terminal 77 and the voltage line 70.
  • the output terminal 77 and the fourth potential are connected. It may be connected between another voltage line 70a, which is an example of a fourth voltage line to be applied.
  • FIG. 11B is a diagram schematically showing an exemplary circuit configuration of a buffer circuit 62c according to Modification 1 of Embodiment 3. As shown in FIG. A target reset potential, for example, is applied to the voltage line 70a as the fourth voltage. Even with such a configuration, the potential of the FD can be quickly drawn to the fourth potential, which is the target reset potential, as in the first modification.
  • the buffer circuit has the function of pulling down the potential of the FD.
  • the buffer circuit may be provided with a pull-up function.
  • control switch 80 shown in FIG. 9 may be connected between the gate of amplifying transistor 76 and voltage line 70 instead of the connection shown in FIG. In that case, current source transistor 75 and amplifier transistor 76 reverse their functions and function as an amplifier transistor and a current source transistor, respectively.
  • Both the current source transistor 75 and the amplification transistor 76 are preferably PMOS transistors.
  • control switch 80a shown in FIG. 11A may be connected between the voltage line 73 and the output terminal 77 instead of the connection shown in FIG. 11A.
  • the buffer circuit is equipped with a pull-up function, and the potential of the FD can be quickly pulled to the target High level.
  • FIG. 12 is a diagram schematically showing an exemplary circuit configuration of a buffer circuit 62b included in the imaging device 1c according to the fourth embodiment.
  • This embodiment combines the features of the second embodiment and the features of the third embodiment. That is, in the imaging device 1c according to the present embodiment, the output terminals 77 of the buffer circuits 62b provided in each column of the pixel array are connected to each other as in the second embodiment, and furthermore, as in the third embodiment, the output terminals 77 are connected to each other. , a control switch 80 is provided for each buffer circuit 62b.
  • the FD reset potential of each column can be made uniform, and the potential of the FDs can be drawn to the target reset potential at high speed.
  • each buffer circuit 62b may be replaced with the buffer circuit 62c according to the first modification of the third embodiment. That is, the buffer circuit 62c is provided with a control switch 80a connected between the output terminal 77 and the voltage line 70 for supplying the ground voltage as a buffer circuit in order to draw the potential of the FD to the target reset potential at high speed.
  • the second power supply voltage for FD reset is applied to the first wiring connected to one of the source and the drain of the amplification transistor of the pixel. Since a buffer circuit for supplying Va2 or the like is provided, it is possible to suppress the deviation of the reference voltage between the central column and the peripheral columns of the pixel array regardless of the wiring parasitic resistance of the reference signal and the power supply wiring of the buffer circuit. A pixel signal with good image quality performance can be obtained by suppressing column-dependent variations in the reset noise reduction amount of feedback.
  • Embodiment 5 Embodiments 1 to 4 and their modifications have described examples in which the technique of the present disclosure is applied to the voltage supply circuit that supplies the reference voltage during negative feedback operation.
  • the present disclosure is not limited to a voltage supply circuit that supplies a reference voltage during negative feedback operation.
  • an example in which the technology of the present disclosure is applied to a voltage supply circuit for supplying a reset voltage for resetting the FD will be described.
  • the same reference numerals as in Embodiment 1 are used for the same configuration as in Embodiment 1, and detailed description thereof is omitted.
  • FIG. 13 is a diagram showing an exemplary circuit configuration of the pixel 10 of the imaging device 1d according to the fifth embodiment.
  • the pixel 10 includes a photoelectric conversion section 100 that photoelectrically converts incident light, and a signal detection circuit SC that detects a signal generated by the photoelectric conversion section 100 .
  • the signal detection circuit SC included in the pixel 10 includes an amplification transistor 34 and a reset transistor 36. Unlike the first embodiment, signal detection circuit SC does not include feedback path fbl.
  • the gate of reset transistor 36 is connected to reset signal line 26 .
  • One of the source and drain of the reset transistor 36 and the gate of the amplification transistor 34 are connected to the charge accumulation region 44 . That is, they have electrical connections with the pixel electrodes 130 .
  • the other of the source and drain of reset transistor 36 is connected to reset voltage wiring 25 for supplying reset voltage Va2.
  • One of the source and drain of the amplification transistor 34 is connected to the power supply wiring 22 .
  • the other of the source and drain of the amplification transistor 34 is connected to the vertical signal line 18 which is a signal line for transmitting the electric signal output from the amplification transistor 34 .
  • a reading power supply voltage Va is applied to the power supply wiring 22 .
  • the charge storage region 44 is reset and the voltage of the charge storage region 44 becomes the reset voltage, ie the reference voltage.
  • FIG. 14 is a block diagram showing a circuit configuration for generating reset voltage Va2 in FIG.
  • a voltage generation circuit 60 that supplies a first voltage that is a fixed voltage, and a buffer circuit that amplifies the first voltage supplied from the voltage generation circuit 60 and outputs it to the reset voltage wiring 25 as a reset voltage Va2.
  • the buffer circuit 62 is an example of a first amplifier circuit that amplifies the first voltage, and is an impedance converter with a voltage gain of 1, for example.
  • the voltage generation circuit 60 may be provided in the imaging device 1d, or may be provided outside the imaging device 1d. When the voltage generation circuit 60 is provided outside the imaging device 1, the first voltage output from the voltage generation circuit 60 is supplied to the buffer circuit 62 via wiring, connection terminals, and the like.
  • the circuit configuration for generating the reference voltage Va2 is the same as the configuration described in the first to fourth embodiments and their modifications, so the description is omitted.
  • FIG. 15 is a diagram schematically showing a configuration example of a camera system 600 according to Embodiment 6.
  • a camera system 600 according to Embodiment 6 includes an imaging device according to each of the above-described embodiments or modifications (here, referred to as imaging device 1 as a representative of each embodiment).
  • imaging device 1 as a representative of each embodiment.
  • differences from each embodiment and these modifications will be mainly described, and descriptions of common points will be omitted or simplified.
  • a camera system 600 includes a lens optical system 601 , an imaging device 1 , a system controller 603 , and a camera signal processing section 604 .
  • a lens optical system 601 includes, for example, an autofocus lens, a zoom lens, and an aperture.
  • a lens optical system 601 converges light on the imaging surface of the imaging device 1 .
  • a system controller 603 controls the entire camera system 600 .
  • System controller 603 can be realized by, for example, a microcomputer.
  • the camera signal processing unit 604 functions as a signal processing circuit that processes the output signal from the imaging device 1 .
  • a camera signal processing unit 604 performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance.
  • the camera signal processing unit 604 can be implemented by, for example, a DSP (Digital Signal Processor).
  • the imaging device 1 by using the imaging device 1 according to the above-described embodiment, noise can be reduced and a good image can be obtained.
  • the imaging device of the present disclosure has been described above based on the embodiment and modifications, the present disclosure is not limited to these embodiments and modifications. As long as it does not deviate from the gist of the present disclosure, various modifications that a person skilled in the art can think of are applied to the embodiments and modifications, and other forms constructed by combining some components of the embodiments and modifications , are included within the scope of this disclosure.
  • the buffer circuit 62 and the like are composed of NMOS source follower circuits, but are composed of a PMOS source follower, an NMOS input source common amplifier, a PMOS input source common amplifier, a voltage follower using an operational amplifier, or the like. may be
  • first pixel and the second pixel may be located in the same column.
  • the imaging device can be used as a noise-reduced imaging device, such as a video camera, a digital still camera, a surveillance camera, and an in-vehicle camera.

Landscapes

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Abstract

撮像装置は、光を電荷に変換する光電変換部および光電変換部に接続される第１トランジスタをそれぞれが含む、第１画素および第２画素と、第１画素の第１トランジスタのソースまたはドレインの一方に接続される第１配線と、第２画素の第１トランジスタのソースまたはドレインの一方に接続される第２配線と、第１電圧が印加される第１電圧線と、第１電圧線に接続され、第１電圧を増幅して第１配線および第２配線に出力する第１増幅回路と、を備える。

Description

撮像装置
　本開示は、撮像装置に関する。
　近年、ビデオカメラ、デジタルスチルカメラ、監視カメラおよび車載カメラなど、様々な製品分野で、撮像装置が広く使用されている。撮像装置として、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型固体撮像素子またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子が用いられる（例えば、特許文献１、２参照）。中でも、ＣＭＯＳ型固体撮像素子が主流となってきている。ＣＭＯＳ型固体撮像素子は、汎用のＣＭＯＳプロセスを用いて製造できるので、既存の設備を利用でき、撮像素子を安定的に供給できる。また、周辺回路を同一チップ内に実装できるので、撮像素子から信号を高速に読み出すことができ、高速化・高解像度化を図れる。
特開２０１６－１２７５９３号公報 国際公開第２０２０／０７９８８４号
　撮像装置の分野においては、撮像装置で発生するノイズの低減が求められている。
　そこで、本開示は、ノイズが低減された撮像装置を提供することを目的とする。
　上記目的を達成するために、本開示の一形態に係る撮像装置は、光を電荷に変換する光電変換部および光電変換部に接続される第１トランジスタをそれぞれが含む、第１画素および第２画素と、第１画素の第１トランジスタのソースまたはドレインの一方に接続される第１配線と、第２画素の第１トランジスタのソースまたはドレインの一方に接続される第２配線と、第１電圧が印加される第１電圧線と、第１電圧線に接続され、第１電圧を増幅して第１配線および第２配線に出力する第１増幅回路と、を備える。
　本開示によれば、ノイズを低減した撮像装置を提供することができる。
図１は、実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す図である。 図２は、実施の形態１に係る撮像装置の画素の例示的な回路構成を示す図である。 図３は、図２における第２の電源電圧を発生する回路構成を示すブロック図である。 図４は、図３に示される電圧生成回路およびバッファ回路の詳細な回路構成を示す図である。 図５は、実施の形態１の変形例１に係る撮像装置の例示的な回路構成を模式的に示す図である。 図６は、実施の形態１の変形例２に係る撮像装置の例示的な回路構成を模式的に示す図である。 図７は、実施の形態１の変形例３に係る撮像装置の例示的な回路構成を模式的に示す図である。 図８は、実施の形態２に係る撮像装置が備えるバッファ回路の例示的な回路構成を模式的に示す図である。 図９は、実施の形態３に係る撮像装置が備えるバッファ回路の例示的な回路構成を模式的に示す図である。 図１０は、実施の形態３に係る撮像装置が備えるバッファ回路の動作を説明するためのタイミングチャートである。 図１１Ａは、実施の形態３の変形例１に係るバッファ回路の例示的な回路構成を模式的に示す図である。 図１１Ｂは、実施の形態３の変形例１の変形に係るバッファ回路の例示的な回路構成を模式的に示す図である。 図１２は、実施の形態４に係る撮像装置が備えるバッファ回路の例示的な回路構成を模式的に示す図である。 図１３は、実施の形態５に係る撮像装置の画素の例示的な回路構成を示す図である。 図１４は、図１３における第２の電源電圧を発生する回路構成を示すブロック図である。 図１５は、実施の形態６に係るカメラシステムを模式的に示す図である。
　（本開示の一態様に至った経緯）
　画素のリセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減するために、フローティングディフュージョン（以下、「ＦＤ」ともいう）の電位を負帰還させる技術が知られている（例えば、特許文献１、２）。なお、画素のリセットを、「ＦＤのリセット」、または、単に「リセット」ともいう。この技術を実施するためには、電源電圧の他に負帰還アンプを動作させるための基準電圧を画素に印加する必要がある。負帰還動作時、この基準電圧を供給する電圧生成回路は、画素内の負帰還アンプの動作電流を流す役割があり、基準電圧を供給する配線の寄生抵抗とそこに流れる負帰還アンプの電流により電圧降下が生じる。その結果、画素アレイ中心列の画素と、画素アレイ周辺列の画素とでは、画素に印加される基準電圧が異なるという課題が発生する。この基準電圧のズレにより画素アレイ中心列と周辺列とで画素内フィードバックのリセットノイズ低減量に差が生じ、結果的に画素アレイの列に依存した不均一なノイズ分布をもつ画像が撮像装置から出力され、画質性能の劣化に繋がるという課題がある。
　本発明者らは、ノイズを低減することを目的に検討を行い、本開示に係る構成を想到するに至った。本願の限定的ではないある例示的な一実施の形態は、画素アレイの列に依存する基準電圧のズレを効果的に抑制し、画像ノイズの低減を実現する撮像装置を提供する。
　本開示の一態様の概要は以下のとおりである。
　［項目１］
　光を電荷に変換する光電変換部および光電変換部に接続される第１トランジスタをそれぞれが含む、第１画素および第２画素と、
　第１画素の第１トランジスタのソースまたはドレインの一方に接続される第１配線と、
第２画素の第１トランジスタのソースまたはドレインの一方に接続される、第１配線とは異なる第２配線と、
　第１電圧が印加される第１電圧線と、
　第１電圧線に接続され、第１電圧を増幅して第１配線および第２配線に出力する第１増幅回路と、
　を備える、撮像装置。
　［項目２］
　第１トランジスタは、光電変換部に接続されるゲートを有し、電荷の量に応じた信号を出力する、
　項目１に記載の撮像装置。
　［項目３］
　第１トランジスタのソースおよびドレインの他方は、光電変換部に接続される、
　項目１に記載の撮像装置。
　［項目４］
　第１増幅回路の出力は、第２増幅回路の出力と接続されている、
　項目１から３のいずれか１項に記載の撮像装置。
　［項目５］
　第１増幅回路は、
　第２トランジスタと、
　第２トランジスタに直列に接続される第３トランジスタと、
　を含み、
　第２トランジスタのゲートは、第１電圧線に接続され、
　第２トランジスタと第３トランジスタとの間の第１ノードは、第１配線に接続される、
　項目１から３のいずれか１項に記載の撮像装置。
　［項目６］
　第２電圧が印加される第２電圧線と、
　第３電圧が印加される第３電圧線と、
　をさらに備え、
　第２トランジスタおよび第３トランジスタは、第２電圧線と第３電圧線との間に直列に接続される、
　項目５に記載の撮像装置。
　［項目７］
　第３トランジスタのゲートには、第３トランジスタを電流源として機能させるための電圧と、第３トランジスタをオンするための電圧とが交互に供給される、
　項目５または６に記載の撮像装置。
　［項目８］
　第１増幅回路は、第２電圧線と第３トランジスタのゲートとの間に接続されたスイッチを含む、
　項目６に記載の撮像装置。
　［項目９］
　第１増幅回路は、第３電圧線と第１ノードとの間に接続されたスイッチを含む、
　項目６に記載の撮像装置。
　［項目１０］
　第４電圧が印加される第４電圧線をさらに備え、
　第１増幅回路は、第４電圧線と第１ノードとの間に接続されたスイッチを含む、
　項目６に記載の撮像装置。
　［項目１１］
　第１画素および第２画素のそれぞれは、第１トランジスタのソースまたはドレインの他方と光電変換部との間に接続される第２トランジスタを含む、
　項目１または２に記載の撮像装置。
　［項目１２］
　第１電圧線に第１電圧を供給する電圧生成回路をさらに備える、
　項目１から１１のいずれか１項に記載の撮像装置。
　より詳しくは、本開示の一形態に係る撮像装置は、光を電荷に変換する光電変換部、および前記電荷の量に応じた信号を出力する増幅トランジスタをそれぞれが含む複数の画素と、前記複数の画素のうちの第１画素の前記増幅トランジスタのソースまたはドレインの一方に接続される第１配線と、第１電圧が印加される第１電圧線と、前記第１電圧線に接続され、前記第１電圧を増幅して前記第１配線に出力する第１増幅回路と、を備える（図４参照）。
　これにより、基準電圧を生成するための第１電圧が印加される第１電圧線と増幅トランジスタのソースまたはドレインの一方に接続される第１配線との間に、第１増幅回路が設けられるので、第１電圧線の配線抵抗による電圧降下が低減され、増幅トランジスタに印加される基準電圧の精度が向上される。よって、画素アレイの列に依存する基準電圧のズレが効果的に抑制され、画像ノイズの低減が実現される。
　ここで、前記複数の画素のうちの、前記第１画素とは異なる第２画素の前記増幅トランジスタのソースまたはドレインの一方に接続される、前記第１配線とは異なる第２配線と、前記第１電圧線に接続され、前記第１電圧を増幅して前記第２配線に出力する第２増幅回路と、をさらに備えてもよい（図４参照）。これにより、例えば２つの列のそれぞれに増幅回路が設けられた場合、２つの列のそれぞれにおいて第１電圧線の配線抵抗による電圧降下が低減される。
　また、前記第１増幅回路の出力は、前記第２増幅回路の出力と接続されていてもよい（図８参照）。これにより、２つの増幅回路の出力端子どうしが接続されるので、増幅回路を構成するトランジスタの特性の差に起因する増幅回路間の出力電圧のバラつきが低減される。
　また、前記第１増幅回路は、第１トランジスタと、前記第１トランジスタに直列に接続される第２トランジスタと、を含み、前記第１トランジスタのゲートは、前記第１電圧線に接続され、前記第１トランジスタと前記第２トランジスタとの間の第１ノードは、前記第１配線に接続されてもよい（図４参照）。これにより、第１増幅回路は、少ない構成要素で実現され、撮像装置における列回路の面積の増加が抑制される。
　また、第２電圧が印加される第２電圧線と、第３電圧が印加される第３電圧線と、をさらに備え、前記第１トランジスタおよび前記第２トランジスタは、前記第２電圧線と前記第３電圧線との間に直列に接続されてもよい（図４参照）。これにより、第１増幅回路は、列回路とは異なる独自の電源を用いて動作することが可能になる。
　また、前記第２トランジスタのゲートには、前記第２トランジスタを電流源として機能させるための電圧と、前記第２トランジスタをオンするための電圧とが交互に供給されてもよい（図９参照）。これにより、第１増幅回路を構成する第２トランジスタは、電流源として動作するモードと、ＦＤの電位を高速に引き込むモードとを有することができる。
　その一例として、前記第１増幅回路は、前記第２電圧線と前記第２トランジスタのゲートとの間に接続されたスイッチを含んでもよい（図９参照）。
　また、前記第１増幅回路は、第３電圧線と前記第１ノードとの間に接続されたスイッチを含んでもよい（図１１Ａ参照）。これにより、ＦＤの電位を目標のリセット電位に高速に引き込むことができる。
　ここで、第４電圧が印加される第４電圧線をさらに備え、前記第１増幅回路は、前記第４電圧線と前記第１ノードとの間に接続されたスイッチを含んでもよい（図１１Ｂ参照）。これにより、ＦＤの電位を任意の第４電圧に高速に引き込むことが可能になる。
　また、前記複数の画素のそれぞれは、前記増幅トランジスタの前記ソースまたは前記ドレインの他方と前記光電変換部との間に接続されるリセットトランジスタを含んでもよい（図２参照）。これにより、ＦＤのリセット時に生じるノイズが低減される。
　前記第１電圧線に前記第１電圧を供給する電圧生成回路をさらに備えてもよい（図３参照）。これにより、外部から第１電圧を供給する必要がなくなる。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、信号波形、信号のタイミング等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。また、各図は、説明に関連する箇所だけが部分的に図示される場合がある。また、「接続」とは、ＡとＢとが直接接続される場合だけでなく、他の回路要素を介して間接的に接続される場合も含まれる。
　（実施の形態１）
　［回路構成］
　まず、実施の形態１に係る撮像装置の回路について、図１を用いて説明する。
　図１は、本実施の形態に係る撮像装置１の例示的な回路構成を模式的に示す図である。同図に示す撮像装置１は、複数の画素１０と周辺回路とを備える。
　複数の画素１０は、半導体基板上に２次元に配列されることにより、画素領域を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、画素領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。
　図示する例では、複数の画素１０は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
　なお、複数の画素１０は、１次元に配列されていてもよい。言い換えれば、撮像装置１は、ラインセンサであり得る。
　複数の画素１０の各々は、電源配線２２に接続されている。電源配線２２は、ソースフォロア電源の電力供給配線である。各画素１０には、電源配線２２を介して所定の電源電圧が供給される。複数の画素１０の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。光電変換部は、半導体基板の上に配線層を介して設けられる。また、図示するように、撮像装置１は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。
　周辺回路は、垂直走査回路１６と、負荷回路１９と、カラム信号処理回路２０と、水平信号読み出し回路２１と、を含む。図示する構成において、カラム信号処理回路２０および負荷回路１９は、２次元に配列された画素１０の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、を含む。
　垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、行走査回路とも呼ばれる。垂直走査回路１６は、アドレス信号線３０またはリセット信号線２６に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号電圧の読み出し、または画素１０のリセットが実行される。
　図示する例では、垂直走査回路１６は、感度調整線３２にも接続されている。垂直走査回路１６は、感度調整線３２を介して複数の画素１０に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、複数の画素１０の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。
　各列に配置された画素１０は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている（以下では、電気的な接続を、単に、「接続」ともいう）。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路２０は、行信号蓄積回路とも呼ばれる。画素１０の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。水平信号読み出し回路２１は、列走査回路とも呼ばれる。
　図２は、実施の形態１に係る撮像装置１の画素１０の例示的な回路構成を示す図である。画素１０は、入射光を光電変換する光電変換部１００と、光電変換部１００によって生成された信号を検出する信号検出回路ＳＣと、を含む。光電変換部１００は、典型的には、対向電極１１０と画素電極１３０との間に光電変換膜１２０が挟まれた構造を有する。光電変換膜１２０は、画素１０が形成される半導体基板に積層されている。光電変換膜１２０は、有機材料またはアモルファスシリコンなどの無機材料から形成される。
　光電変換膜１２０の受光面側に、対向電極１１０が設けられる。対向電極１１０は、透明な導電性材料から形成される。透明な導電性材料の例としては、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）が挙げられる。光電変換膜１２０を介して対向電極１１０に対向する側に画素電極１３０が設けられる。画素電極１３０は、光電変換膜１２０において光電変換によって発生した電荷を収集する。画素電極１３０は、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
　図示するように、対向電極１１０は、蓄積制御線１７に接続されている。画素電極１３０は、電荷蓄積領域４４に接続されている。電荷蓄積領域４４は、ＦＤあるいはＦＤノードとも呼ばれる。蓄積制御線１７を介して対向電極１１０の電位を制御することにより、光電変換によって生じた正孔－電子対のうち、正孔および電子のいずれか一方を画素電極１３０によって収集することができる。信号電荷として正孔を利用する場合、画素電極１３０よりも対向電極１１０の電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して対向電極１１０に印加される。これにより、信号電荷が電荷蓄積領域４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。
　画素１０が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ３６と、第１容量素子４１と、第２容量素子４２と、を含む。図示する構成において、第２容量素子４２は、第１容量素子４１よりも大きな容量値を有する。
　図２に例示する構成において、リセットトランジスタ３６のゲートは、リセット信号線２６に接続されている。また、リセットトランジスタ３６のソースおよびドレインのうちの一方、および、第１容量素子４１の一方の電極は、電荷蓄積領域４４に接続されている。つまり、これらは、画素電極１３０との電気的な接続を有する。リセットトランジスタ３６のソースおよびドレインのうちの他方、および、第１容量素子４１の他方の電極は、第２容量素子４２の一方の電極に接続されている。別の言い方をすれば、第１容量素子４１は、リセットトランジスタ３６のソースおよびドレインの間に接続されている。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
　第２容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖに設定される。感度調整線３２の電位は、撮像装置１の動作時において固定されている必要はない。例えば、垂直走査回路１６（図１を参照）からパルス電圧が供給されてもよい。
　図示するように、増幅トランジスタ３４のゲートは、電荷蓄積領域４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、画素電極１３０との電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（例えば、増幅トランジスタ３４がＮチャンネルＭＯＳＦＥＴであればドレイン）は、電源配線２２に接続されている。増幅トランジスタ３４のソースおよびドレインの他方は、増幅トランジスタ３４から出力される電気信号を伝送する信号線である垂直信号線１８に接続されている。増幅トランジスタ３４と、負荷回路１９（図１を参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１００によって生成された信号を増幅する。
　図示するように、画素１０は、アドレストランジスタ４０を含む。アドレストランジスタ４０は、行選択トランジスタとも呼ばれる。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。
　電荷蓄積領域４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、電気信号としてアドレストランジスタ４０によって選択的に読み出される。
　図２に示すように、信号検出回路ＳＣは、帰還経路ｆｂｌを含んでいる。信号検出回路ＳＣは、帰還経路ｆｂｌ上に配置された、フィードバックトランジスタ３８を含む。フィードバックトランジスタ３８のソースおよびドレインの一方と、増幅トランジスタ３４のソースおよびドレインのうちの垂直信号線１８に接続されている側とが接続されている。フィードバックトランジスタ３８のソースおよびドレインの他方は、リセットドレインノード４６に接続されている。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。
　帰還経路ｆｂｌは、増幅トランジスタ３４の出力をフィードバックトランジスタ３８に負帰還させる経路である。言い換えれば、電荷蓄積領域４４の電位が増幅トランジスタ３４を介してフィードバックトランジスタ３８に負帰還される。図２に示す例では、帰還経路ｆｂｌは、複数の画素１０間に跨がらずに、画素１０毎に設けられている。なお、図２に例示する構成では、増幅トランジスタ３４の出力が電荷蓄積領域４４のリセットにおける基準電圧として利用される。帰還経路ｆｂｌとは、電荷蓄積領域４４から、増幅トランジスタ３４と、フィードバックトランジスタ３８と、第１容量素子４１またはリセットトランジスタ３６とを介して、電荷蓄積領域４４に至る経路を意味する。
　本実施の形態では、ノイズキャンセルのためのフィードバックを、各画素１０内で実行可能である。これにより、垂直信号線１８の時定数の影響を受けることなく、ノイズキャンセルを高速に実行し得る。なお、図２に例示する回路構成では、増幅トランジスタ３４の出力電圧をリセットトランジスタ３６に印加している。このような構成により、リセットトランジスタ３６をオフする前後における電荷蓄積領域４４の電圧の変化を小さくできるので、より高速なノイズ抑制を実現し得る。
　図２に示す構成において、電源配線２２には、電圧切り替え回路５４が接続されている。電圧切り替え回路５４は、第１スイッチ５１および第２スイッチ５２の組を有する。電圧切り替え回路５４は、電源配線２２に対して、第１の電源電圧Ｖａ１および第２の電源電圧Ｖａ２のいずれを供給するかを切り替える。第１の電源電圧Ｖａ１は、読み出し用の電源電圧であり、例えば３．３Ｖであり、第２の電源電圧Ｖａ２は、ノイズキャンセル用の電源電圧であり、例えば０．３Ｖである。電圧切り替え回路５４は、画素毎に設けられてもよいし、複数の画素１０間で共有されてもよい。このような回路構成によって、ｋＴＣノイズの影響を縮小し得る。
　垂直信号線１８には、定電流源８が接続されている。アドレストランジスタ４０がオンのとき、アドレストランジスタ４０、増幅トランジスタ３４および定電流源８によって、ソースフォロア回路が形成される。電荷蓄積領域４４に蓄積された信号電荷に応じた信号は、垂直信号線１８に出力され、外部に読み出される。なお、定電流源８は、画素１０毎に設けられていてもよい。定電流源８は、１画素あたりの素子数を削減するために、複数の画素１０により共有されていてもよい。
　電荷蓄積領域４４をリセットする場合、アドレストランジスタ４０をオフにし、増幅トランジスタ３４と垂直信号線１８とを電気的に分離する。また、フィードバックトランジスタ３８をオンにする。また、電圧切り替え回路５４の第２スイッチ５２はオンにする。つまり、増幅トランジスタ３４のソースおよびドレインのうち、垂直信号線１８に接続されていない方（つまり、電源配線２２）には第２の電源電圧Ｖａ２が印加されている。さらに、リセットトランジスタ３６をオンにすることにより、電荷蓄積領域４４はリセットされ、電荷蓄積領域４４の電圧は、基準電圧となる。
　次に、リセットトランジスタ３６をオフにする。このとき、信号検出回路ＳＣは、増幅率が－Ａ×Ｂ倍の帰還回路を形成している。そのため、リセットトランジスタ３６をオフしたときに発生する、電荷蓄積領域４４におけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。このようにすることにより、ｋＴＣノイズを抑制できる。
　また、ノイズ抑制期間において、フィードバック制御線２８の電圧をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、フィードバックトランジスタ３８の動作帯域は第１の帯域よりも狭い第２の帯域となる。
　第２の帯域が、増幅トランジスタ３４の動作帯域よりも狭い状態においては、フィードバックトランジスタ３８で発生する熱ノイズは、帰還経路ｆｂｌにより、１／（１＋Ａ×Ｂ）１／２倍に抑制される。この状態で、フィードバック制御線２８の電圧をローレベルにし、フィードバックトランジスタ３８をオフする。すると、この時に電荷蓄積領域４４に残存するｋＴＣノイズは、リセットトランジスタ３６に起因したｋＴＣノイズと、フィードバックトランジスタ３８に起因したｋＴＣノイズとを二乗和した値となる。
　第１容量素子４１の容量をＣｓとし、電荷蓄積領域４４の容量をＣＦＤとする。この場合、帰還による抑制がない状態において発生するフィードバックトランジスタ３８のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ３６のｋＴＣノイズに比べて（ＣＦＤ／Ｃｓ）１／２倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝１／２／（１＋Ａ×Ｂ）倍に抑制される。
　読み出し期間において、アドレス信号線３０の電圧をハイレベルにして、アドレストランジスタ４０をオンにし、増幅トランジスタ３４のソースおよびドレインの他方（つまり、電源配線２２）の電圧が第１の電源電圧Ｖａ１になるように電圧切り替え回路５４を制御する。この状態においては、増幅トランジスタ３４と定電流源８とがソースフォロア回路を形成する。垂直信号線１８は、電荷蓄積領域４４に蓄積された信号電荷に応じた電圧となる。そのとき、ソースフォロア回路の増幅率は１倍程度である。
　電荷蓄積領域４４の電圧は、光電変換部１００において生成された電気信号に応じた分だけ基準電圧から変化している。電荷蓄積領域４４の電圧は、１倍程度の増幅率で垂直信号線１８に出力される。
　ランダムノイズは光電変換部１００において生成された信号電荷が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝１／２／（１＋Ａ×Ｂ）倍に抑制され、さらに、読み出し期間において、１倍程度の増幅率で垂直信号線１８に出力される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
　なお、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０の各々は、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要はない。なお、以下、ＮチャンネルＭＯＳＦＥＴを単に「ＮＭＯＳ」、ＰチャンネルＭＯＳＦＥＴを単に「ＰＭＯＳ」ともいう。
　図３は、図２における第２の電源電圧Ｖａ２を発生する回路構成を示すブロック図である。ここには、固定の電圧である第１電圧を供給する電圧生成回路６０、および、電圧生成回路６０から供給された第１電圧を増幅して第２の電源電圧Ｖａ２として第２スイッチ５２に出力するバッファ回路６２が図示されている。バッファ回路６２は、第１電圧を増幅する第１増幅回路の一例であり、例えば、電圧ゲインが１のインピーダンス変換器である。電圧生成回路６０は、撮像装置１に備えられてもよいし、撮像装置１の外部に設けられてもよい。電圧生成回路６０が撮像装置１の外部に設けられる場合には、電圧生成回路６０から出力された第１電圧は、配線および接続端子等を経て、バッファ回路６２に供給される。
　図４は、図３に示される電圧生成回路６０およびバッファ回路６２の詳細な回路構成を示す図である。なお、本図では、第１の電源電圧Ｖａ１に関連する配線および回路は、説明の便宜上、図示が省略されている。以降の図においても同様である。本実施の形態では、画素アレイの列ごとに設けられるバッファ回路６２として、ＮＭＯＳトランジスタを用いたソースフォロア回路で構成される。バッファ回路６２は、第１トランジスタの一例である、ソースフォロアとして機能する増幅トランジスタ７６と、第２トランジスタの一例である、電流源として機能する電流源トランジスタ７５とを含む。電圧線７３は、第２電圧の一例である電源電圧を供給するための第２電圧線の一例である。電圧線７０は、第３電圧の一例である接地電圧を供給するための第３電圧線の一例である。電圧線７１には、電圧生成回路６０から、電流源トランジスタ７５を電流源として動作させるための電流源用電圧が供給される。増幅トランジスタ７６のゲートには、第１電圧線の一例である電圧線７２を介して、電圧生成回路６０から固定の第１電圧が印加される。
　第１電圧がバッファ回路６２で増幅された電圧（つまり、第２の電源電圧Ｖａ２）は、増幅トランジスタ７６と電流源トランジスタ７５との間の第１ノードである出力端子７７から出力され、第２スイッチ５２を介して、第１配線の一例である電源配線２２に印加され得る。なお、第１配線とは、バッファ回路６２で増幅された出力電圧が印加される配線である。また、図示されている二つのバッファ回路６２は、それぞれ、第１電圧線に接続され、第１電圧を増幅して第１配線に出力する第１増幅回路、および、第１電圧線に接続され、第１電圧を増幅して第２配線に出力する第２増幅回路の一例である。
　電圧生成回路６０は、撮像装置１が備える無効画素１０ａを利用して、バッファ回路６２に、電圧線７２を介して第１電圧を供給し、電圧線７１を介して電流源用電圧を供給する。無効画素１０ａは、撮像装置１が備える画素１０のうち、撮像の用途に用いられない画素である。電圧生成回路６０は、演算増幅器６３、および、ＮＭＯＳのトランジスタ６４～６６を備える。トランジスタ６５および６６は、バッファ回路６２と同様の構成をもつ複製回路である。トランジスタ６４および６５は、カレントミラーを構成している。演算増幅器６３の非反転入力端子には、固定の基準電圧ＶＦＤ（例えば、０．３Ｖ）が入力され、演算増幅器６３の反転入力端子は、無効画素１０ａの電源配線２２ａに接続され、演算増幅器６３の出力端子は、トランジスタ６６、および、各バッファ回路６２の増幅トランジスタ７６のゲートに接続されている。
　このような構成により、演算増幅器６３には負帰還が施されているので、演算増幅器６３の反転入力端子に接続された無効画素１０ａの電源配線２２ａ、および、各バッファ回路６２の出力電圧（つまり、第２の電源電圧Ｖａ２）は、演算増幅器６３の非反転入力端子に入力されている固定の基準電圧ＶＦＤ（例えば、０．３Ｖ）と同じ値となる。また、カレントミラーの機能により、トランジスタ６４に流れる電流の一定倍（例えば、Ａ倍）の電流が、トランジスタ６５に流れ、トランジスタ６４に流れる電流の一定倍（例えば、Ｂ倍）の電流が、各バッファ回路６２の電流源トランジスタ７５にも流れる。上記Ａは、（トランジスタ６５のＷＬ比）÷（トランジスタ６４のＷＬ比）であり、上記Ｂは、（トランジスタ７５のＷＬ比）÷（トランジスタ６４のＷＬ比）である。ＷＬ比は、ゲート幅÷ゲート長である。
　よって、演算増幅器６３から電圧線７２に第１電圧を印加し、かつ、フィードバック動作のための電流が流れている状態であっても、バッファ回路６２の存在により、各列から電圧線７２に向けては電流が流れない。そのため、電圧線７２に印加した第１電圧は、列位置に寄らず、ノイズキャンセル時に流れる電流の影響を受けることがない。よって、いずれの列の電源配線２２においても、基準電圧ＶＦＤ（例えば、０．３Ｖ）に等しい電圧である第２の電源電圧Ｖａ２を印加できる。
　各列の電源配線２２に、バッファ回路６２を介して、基準電圧ＶＦＤと等しい第２の電源電圧Ｖａ２を印加することで、ノイズキャンセル時に流れる電流は、第１電圧を伝達する電圧線７２へ流れずにバッファ回路６２に流れることになる。これにより、従来発生していた基準電圧を供給する配線における寄生抵抗に起因する電圧降下を抑制できる。また、列位置に依存したノイズキャンセルのノイズ低減量のばらつきが改善され、読み出す画像信号の劣化が抑制される。
　（変形例１）
　図５は、実施の形態１の変形例１に係る撮像装置の例示的な回路構成を模式的に示す図である。本変形例は、バッファ回路６２を画素アレイの複数の列で共有している点で実施の形態１と異なる。つまり、一つのバッファ回路６２の出力端子７７は、画素アレイにおける複数の列の電源配線２２のそれぞれに設けられた第２スイッチ５２に接続されている。これにより、列ごとにバッファ回路６２を設ける場合に比べ、撮像装置に必要なバッファ回路６２の個数を減らし、バッファ回路面積が削減できる。
　（変形例２）
　図６は、実施の形態１の変形例２に係る撮像装置の例示的な回路構成を模式的に示す図である。本変形例では、ノイズキャンセルのための回路構成が実施の形態１と異なる。本変形例では、撮像装置は、ノイズキャンセル用の定電流源として、電流源切り替え回路５５を有する。電流源切り替え回路５５は、電圧Ｖｂ１に接続された読み出し用の定電流源８と、定電流源８と垂直信号線１８との接続および非接続を切り替えるスイッチ５６と、電圧Ｖｂ２に接続されたノイズキャンセル用の定電流源８ａと、定電流源８ａと垂直信号線１８との接続および非接続を切り替えるスイッチ５７とを有する。
　また、本変形例では、撮像装置は、実施の形態１の電圧切り替え回路５４に代えて、電圧切り替え回路５４ａを有する。電圧切り替え回路５４ａは、実施の形態１の電圧切り替え回路５４の構成に加えて、ノイズキャンセルにおけるプリリセット用の基準電圧である第３の電源電圧Ｖａ３と電源配線２２との接続および非接続を切り替える第３スイッチ５３を有する。この電圧切り替え回路５４ａにより、読み出し用の電圧として１種類の基準電圧（つまり、第１の電源電圧Ｖａ１）、および、ノイズキャンセル用の電圧として２種類の基準電圧（つまり、第２の電源電圧Ｖａ２および第３の電源電圧Ｖａ３）が選択的に供給される。つまり、第１の電源電圧Ｖａ１は、読み出し時に、第１スイッチ５１を介して、電源配線２２に印加される。第２の電源電圧Ｖａ２は、実施の形態１と同様、ノイズキャンセルのためにフィードバック動作を行うときに、第２スイッチ５２を介して、電源配線２２に供給される。第３の電源電圧Ｖａ３は、フィードバック動作の前にＦＤの電位をプリリセットするときに、第３スイッチ５３を介して、電源配線２２に供給される。
　本変形例では、ノイズキャンセル用の２種類の基準電圧である第２の電源電圧Ｖａ２および第３の電源電圧Ｖａ３のそれぞれに対してバッファ回路６２および６２ａ、並びに、それらのバッファ回路６２および６２ａの入力端子に電圧を供給する電圧生成回路６０および６０ａが設けられる。バッファ回路６２ａは、バッファ回路６２と同様の回路構成を有する。電圧生成回路６０ａは、基本的に電圧生成回路６０と同様の回路構成を有するが、電圧生成回路６０が出力する第１電圧とは異なる第３の電源電圧Ｖａ３用の基準電圧を出力する。
　本変形例に係る撮像装置により、ノイズキャンセルにおけるプリリセット時とフィードバック動作時とで異なる基準電圧（つまり、第２の電源電圧Ｖａ２および第３の電源電圧Ｖａ３）を電源配線２２に印加する場合であっても、２種類の基準電圧のそれぞれを供給する配線における寄生抵抗に起因する電圧降下を抑制でき、列位置に依存したノイズキャンセルのノイズ低減量が改善され、読み出す画像信号の劣化が抑制される。
　また、各列の電源配線２２に、バッファ回路６２を介して、基準電圧ＶＦＤと等しい第２の電源電圧Ｖａ２を印加することで、ノイズキャンセル時に垂直信号線１８に定電流源８ａから流れる電流は、基準電圧を伝達する電圧線７２へ流れずにバッファ回路６２に流れることになる。これにより、従来発生していた基準電圧を供給する配線における寄生抵抗に起因する電圧降下を抑制でき、列位置に依存したノイズキャンセルのノイズ低減量のばらつきが改善され、読み出す画像信号の劣化が抑制される。
　（変形例３）
　図７は、実施の形態１の変形例３に係る撮像装置の例示的な回路構成を模式的に示す図である。本変形例では、読み出しのための回路構成が変形例２と異なる。本変形例では、変形例２における読み出し用の定電流源８及びスイッチ５６の配置位置と、変形例２における読み出し用の基準電圧（つまり、第１の電源電圧Ｖａ１）を供給するための第１スイッチ５１の配置位置とが入れ替わっている。また、増幅トランジスタ３４のソースおよびドレインの一方に接続されるアドレストランジスタ４０を第１のアドレストランジスタとしたときに、増幅トランジスタ３４のソースおよびドレインの他方の接続される第２のアドレストランジスタ４０ａが追加されている。第２のアドレストランジスタ４０ａのゲートは、アドレス信号線３０ａを介して垂直走査回路１６に接続されている。
　ノイズキャンセル用の定電流源８ａ、第１配線に供給するプリリセット用の基準電圧である第３の電源電圧Ｖａ３、ノイズキャンセル用の基準電圧である第２の電源電圧Ｖａ２、それらと接続されたスイッチ、さらに、２種類の基準電圧のそれぞれに対して設けられるバッファ回路６２および６２ａについては、変形例２と同様の配置位置に設けられる。
　本変形例では、読み出し時には、変形例２とは逆に、図７における上方から下方に、つまり、第１の電源電圧Ｖａ１から、第１スイッチ５１、電源配線２２、アドレストランジスタ４０、増幅トランジスタ３４、アドレストランジスタ４０ａ、垂直信号線１８、スイッチ５６、定電流源８の順に、電流が流れる。バッファ回路６２および６２ａからの出力は、電源配線２２ではなく、垂直信号線１８に入力されることになる。よって、本変形例では、垂直信号線１８が、バッファ回路６２および６２ａからの出力電圧が印加される第１配線の一例となる。
　本変形例に係る撮像装置により、ノイズキャンセル用の基準電圧（つまり、第２の電源電圧Ｖａ２および第３の電源電圧Ｖａ３）を垂直信号線１８に印加する場合であっても、基準電圧を供給する配線における寄生抵抗に起因する電圧降下を抑制でき、列位置に依存したノイズキャンセルのノイズ低減量が改善され、読み出す画像信号の劣化が抑制される。
　また、各列の垂直信号線１８に、バッファ回路６２を介して、基準電圧ＶＦＤと等しい第２の電源電圧Ｖａ２を印加することで、ノイズキャンセル時に電源配線２２に定電流源８ａから流れる電流は、基準電圧を伝達する電圧線７２へ流れずにバッファ回路６２に流れることになる。これにより、従来発生していた基準電圧を供給する配線における寄生抵抗に起因する電圧降下を抑制でき、列位置に依存したノイズキャンセルのノイズ低減量のばらつきが改善され、読み出す画像信号の劣化が抑制される。
　（実施の形態２）
　実施の形態１の撮像装置１では、図４に示されるように、各列の第１配線（つまり、電源配線２２または垂直信号線１８）と第２の電源電圧Ｖａ２を生成するための第１電圧を伝送する電圧線７２との間に各列について同一構成のバッファ回路６２を配置した。これにより、第２の電源電圧Ｖａ２を印加する配線における寄生抵抗による電圧降下を抑制し、画像信号の劣化を改善した。
　ところが、各列に配置したバッファ回路６２は同一構成ではあるが、一般的に半導体の製造バラつきで発生する列位置に依存しないランダムな出力オフセットや、電源配線の寄生抵抗による電圧降下、グランド配線の寄生抵抗による電圧降下の影響をうけて画素アレイにおける列位置に依存する出力オフセットを持つことがある。このため、第１配線（つまり、電源配線２２または垂直信号線１８）に印加される第２の電源電圧Ｖａ２は、理想的な出力電圧に各バッファ回路６２の出力オフセットを加えたＶａ２＿１´・・・Ｖａ２＿ｎ´・・・Ｖａ２＿ｍ´となり、この電圧ばらつきもＦＤリセット電位のバラつきとなり、ノイズキャンセルによるノイズ低減量のバラつきを生じる原因となる。
　そこで、実施の形態２の撮像装置１ａでは、バッファ回路６２の出力オフセットバラつきを低減するため、隣接する同一構成のバッファ回路６２の出力端子７７どうしを接続する構成としている。図８は、実施の形態２に係る撮像装置１ａが備えるバッファ回路６２の例示的な回路構成を模式的に示す図である。画素アレイの各列に設けられた各バッファ回路６２の出力端子７７どうしが接続されている。つまり、第１増幅回路の出力が第２増幅回路の出力と接続された例が示されている。
　いま、バッファ回路６２に入力される第１電圧をＶａＸ、Ｎ列目（Ｎは２以上の自然数）のバッファ回路６２がもつ出力オフセットをΔＶｎ、そのバッファ回路６２のゲインをＡとすると、ｎ列目のバッファ回路６２の出力電圧Ｖａ２´は、Ｖａ２´＝Ａ×ＶａＸ＋ΔＶｎとなる。例えば、１列目と２列目のバッファ回路６２の出力端子７７を接続した際の出力電圧Ｖａ２＿１２´は、１列目の出力電圧をＶａ２＿１´、２列目の出力電圧をＶａ２＿２´ｌとすると、Ｖａ２＿１２´＝（Ｖａ２＿１´＋Ｖａ２＿２´）／２＝（Ａ×ＶａＸ＋ΔＶ１＋ＶａＸ＋ΔＶ２）／２＝Ａ×ＶａＸ＋（ΔＶ１＋ΔＶ２）／２となる。２列目のバッファ回路６２の出力端子７７と３列目のバッファ回路６２の出力端子７７とを接続した際の出力電圧Ｖａ２＿２３´は、Ｖａ２＿２３´＝Ａ×ＶａＸ＋（ΔＶ２＋ΔＶ３）／２となり、隣接するバッファ回路６２どうしの出力オフセットが平均化される。同様に１列目～３列目のバッファ回路６２の出力端子７７を接続した際の出力電圧Ｖａ２＿１２３´は、Ｖａ２＿１２３´＝Ａ×Ｖａ２＋（ΔＶ１＋ΔＶ２＋ΔＶ３）／３となり、更にＬ列目～Ｎ列目（Ｌは１以上、Ｎ未満の自然数）のバッファ回路６２の出力端子７７を接続した際の出力電圧Ｖａ２（ＬＭ）は、Ｖａ２（ＬＭ）＝Ａ×ＶａＸ＋（ΔＶＬ＋ΔＶ（Ｌ＋１）＋・・・＋ΔＶ（Ｎ－１）＋ΔＶＮ）／（Ｎ－Ｌ＋１）となり、バッファ回路６２の出力端子７７を接続するとそれら接続したバッファ回路６２の出力オフセットの平均値が出力オフセットとなることがわかる。
　以上のように、本実施の形態に係る撮像装置１ａによれば、バッファ回路６２の出力端子７７を接続することで、各バッファ回路６２の出力オフセットバラつきは平均化され、各列に均一な基準電圧Ｖａ２´が、第２の電源電圧Ｖａ２として、電源配線２２に印加される。それにより、ＦＤリセット電位（以下、単に、「リセット電位」ともいう）は均一化されノイズキャンセルによるノイズ低減量のバラつきも抑制され、画像信号の劣化が抑制される。
　（実施の形態３）
　リセットされる前のＦＤ電位は、例えば、光電変換膜１２０が、画素１０が形成される半導体基板に積層された積層型イメージセンサの場合、入射される光量や露光時間が多いほどリセット電位よりも高い電位になるため、バッファ回路はＦＤの高い電位を所望の、より低いリセット電位に引き込む性能が要求される。また、本実施の形態で想定する積層型イメージセンサでは、ＦＤをリセットする電位は電源電圧よりも低い電位である。例えば、図４で示すようなＮＭＯＳのソースフォロア回路を含むバッファ回路６２の場合、ソースフォロア出力の出力端子７７がＦＤ電位を所定のリセット電位に引き込む場合、電流源トランジスタ７５がＦＤに蓄積された電荷を引き込むことで、ＦＤは所定のリセット電位に設定される。ソースフォロア回路を含むバッファ回路６２の電流源は定電流源であり、電荷を引き込む速度はその電流能力に依存する。
　いま、Ｖｓ［Ｖ］のＦＤ電位を所望のリセット電位Ｖｒ［Ｖ］に設定するための収束時間Ｔｃは、電流源の電流値をＩｃ［Ａ］、ＦＤ＋第１配線の寄生容量をＣｃ［Ｆ］とした場合、Ｔｃ＝Ｃｃ×（Ｖｓ－Ｖｒ）／Ｉｃ［Ｓ］で計算できる。例えば、この撮像装置１ｂの駆動タイミングで与えられたＦＤのリセットに要する時間が収束時間Ｔｃより短い場合、寄生容量Ｃｃを小さくするか、電流源の電流Ｉｃを大きくするしかない。しかしながら、寄生容量Ｃｃは画素設計で決定されるＦＤの容量と画素アレイの大きさから決定される第１配線の配線長によって決まってしまい、寄生容量値を都合よく変更することは極めて困難である。加えて電流源の電流Ｉｃを大きくすることは、撮像装置の消費電流の増加と、電流源トランジスタの面積増加をもたらすため、これも容易に増やすことはできない。
　そこで、実施の形態３に係るバッファ回路は、実施の形態１に係るバッファ回路６２に、電流源トランジスタ７５のゲートをバイアス電圧印加モードおよびＨｉｇｈ電圧印加モードのいずれかに切り替える制御スイッチが追加された構成を備える。図９は、実施の形態３に係る撮像装置１ｂが備える各バッファ回路６２ｂの例示的な回路構成を模式的に示す図である。本実施の形態に係るバッファ回路６２ｂは、実施の形態１に係るバッファ回路６２に、電流源トランジスタ７５のゲートをバイアス電圧印加モードおよびＨｉｇｈ電圧印加モードのいずれかに切り替える制御スイッチ８０が追加された構成を備える。この構成により、ＦＤをリセット電位に引き込む時間が大幅に短縮される。
　図１０は、実施の形態３に係る撮像装置１ｂが備えるバッファ回路６２ｂの動作を説明するためのタイミングチャートである。図１０の（ａ）は、電流源トランジスタ７５のゲートをバイアス電圧印加モードにした場合における制御スイッチ８０を制御する制御信号ＣＯＮ１０とＦＤの電位の時間変化を示し、図１０の（ｂ）は、電流源トランジスタ７５のゲートをＨｉｇｈ電圧印加モードにした場合における制御スイッチ８０を制御する制御信号ＣＯＮ１０とＦＤの電位の時間変化を示す。
　電流源トランジスタ７５が電流源として機能するときは、制御信号ＣＯＮ１０は、バイアス電圧印加モードにするために制御スイッチ８０にＬｏｗレベルを印加し（図１０の（ａ）の「ＣＯＮ１０」）、これにより、制御スイッチ８０が非導通状態になるので、電圧線７１から印加されるバイアス電圧が電流源トランジスタ７５のゲートに印加される。その結果、電流源トランジスタ７５が電流源として動作し、ＦＤの電位は、高い電位から目標リセット電位に向けて徐々に低下していく（図１０の（ａ）の「ＦＤ」）。
　一方、ＦＤの電位を高速に引き込むモードでは、制御信号ＣＯＮ１０は、短期間だけＨｉｇｈ電圧印加モードにするために制御スイッチ８０にＨｉｇｈレベルのパルスを印加し（図１０の（ｂ）の「ＣＯＮ１０」）、これにより、パルス期間において、制御スイッチ８０は導通状態になり、電流源トランジスタ７５のゲートと、Ｈｉｇｈレベル電位（ここでは、電圧線７３の電源電圧）とが接続される。これにより電流源トランジスタ７５は、パルスの期間においてオンし、出力端子７７を、電圧線７０の低レベル電位（例えばグランド電位）に接続するスイッチとして機能する。すなわち電流源トランジスタ７５は、ＦＤとそこに繋がる第１配線（つまり、電源配線２２または垂直信号線１８）を強制的にプルダウンし、バッファ回路６２ｂの電流源として動作しているときの電流源トランジスタ７５の電流能力以上の引き込みを実現する。その結果、ＦＤの電位は、パルス期間において、高い電位から目標リセット電位に向けて急激に低下する（図１０の（ｂ）の「ＦＤ」）。
　本実施の形態に係る撮像装置１ｂによれば、バッファ回路６２ｂは、ＦＤの電位を目標のリセット電位に高速に引き込むことができる。
　なお、図９に示されるバッファ回路６２ｂでは、バッファ回路６２ｂごとに制御スイッチ８０が設けられたが、複数のバッファ回路について共有される１個の制御スイッチ８０を設けてもよい。例えば、図９における２つの制御スイッチ８０のうち、一方を設けなくてもよい。
　（変形例１）
　図１１Ａは、実施の形態３の変形例１に係るバッファ回路６２ｃの例示的な回路構成を模式的に示す図である。本変形例は、実施の形態３における制御スイッチ８０の代わりに、出力端子７７と接地電圧を供給する電圧線７０との間に接続された制御スイッチ８０ａを有している点で実施の形態３と異なる。本変形例のように出力端子７７を、電流源トランジスタ７５を介さずに、制御スイッチ８０ａによって、直接、プルダウンする構成でも、実施の形態３と同様の効果が得られる。
　なお、本変形例では、制御スイッチ８０ａは、出力端子７７と電圧線７０との間に接続されたが、これに代えて、図１１Ｂに示されるように、出力端子７７と、第４電位が印加される第４電圧線の一例である別の電圧線７０ａとの間に接続されてもよい。図１１Ｂは、実施の形態３の変形例１の変形に係るバッファ回路６２ｃの例示的な回路構成を模式的に示す図である。電圧線７０ａには、第４電圧として、例えば、目標とするリセット電位が印加される。このような構成であっても、変形例１と同様に、ＦＤの電位を目標のリセット電位である第４電位に高速に引き込むことができる。
　また、実施の形態３およびその変形例１では、バッファ回路に、ＦＤの電位をプルダウンする機能が備えられたが、目標のリセット電位としてＨｉｇｈレベルに引き込む必要がある場合は、これに代えて、バッファ回路に、プルアップする機能が備えられてもよい。具体的には、図９に示される制御スイッチ８０は、図９に示される接続に代えて、増幅トランジスタ７６のゲートと電圧線７０との間に接続されてもよい。その場合には、電流源トランジスタ７５および増幅トランジスタ７６は、機能が逆転し、それぞれ、増幅トランジスタおよび電流源トランジスタとして機能する。また、電流源トランジスタ７５および増幅トランジスタ７６は、いずれも、ＰＭＯＳトランジスタであるのが望ましい。
　また、図１１Ａに示される制御スイッチ８０ａは、図１１Ａに示される接続に代えて、電圧線７３と出力端子７７との間に接続されてもよい。これにより、バッファ回路にプルアップ機能が装備され、ＦＤの電位を目標のＨｉｇｈレベルに高速に引き込むことができる。
　（実施の形態４）
　図１２は、実施の形態４に係る撮像装置１ｃが備えるバッファ回路６２ｂの例示的な回路構成を模式的に示す図である。本実施の形態は、実施の形態２の特徴と実施の形態３の特徴とを組み合わせたものである。つまり、本実施の形態に係る撮像装置１ｃでは、実施の形態２のように、画素アレイの各列に設けられたバッファ回路６２ｂの出力端子７７どうしが接続され、さらに、実施の形態３のように、各バッファ回路６２ｂに制御スイッチ８０が設けられている。
　本実施の形態に係る撮像装置１ｃによれば、各列のＦＤリセット電位が均一化され、かつ、ＦＤの電位を目標のリセット電位に高速に引き込むことができる。
　なお、本実施の形態において、各バッファ回路６２ｂは、実施の形態３の変形例１に係るバッファ回路６２ｃに置き換えられてもよい。つまり、ＦＤの電位を目標のリセット電位に高速に引き込むために、バッファ回路として、出力端子７７と接地電圧を供給する電圧線７０との間に接続された制御スイッチ８０ａを備えるバッファ回路６２ｃであってもよい。
　以上のように、実施の形態１～４およびその変形例による撮像装置によれば、画素の増幅トランジスタのソースまたはドレインの一方に接続される第１配線にＦＤリセットのための第２の電源電圧Ｖａ２等を供給するバッファ回路が設けられるので、基準信号やバッファ回路の電源配線などの配線寄生抵抗によらず、画素アレイ中心列と周辺列で基準電圧のズレを抑制することができ、画素内フィードバックのリセットノイズ低減量の列依存のバラつきを抑制し、画質性能が良好な画素信号が取得できる。
　（実施の形態５）
　実施の形態１～４およびその変形例では、負帰還動作時に基準電圧を供給する電圧供給回路に本開示の技術を適用した例を説明した。しかし、本開示は、負帰還動作時の基準電圧を供給する電圧供給回路に限定されない。本実施の形態では、ＦＤをリセットするためのリセット電圧を供給するための電圧供給回路に本開示の技術を適用した例を説明する。実施の形態１と同じ構成については、実施の形態１と同じ符号を用い詳細な説明を省略する。
　図１３は、実施の形態５に係る撮像装置１ｄの画素１０の例示的な回路構成を示す図である。画素１０は、入射光を光電変換する光電変換部１００と、光電変換部１００によって生成された信号を検出する信号検出回路ＳＣと、を含む。
　画素１０が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ３６と、を含む。実施の形態１と異なり、信号検出回路ＳＣは帰還経路ｆｂｌを含まない。
　図１３に例示する構成において、リセットトランジスタ３６のゲートは、リセット信号線２６に接続されている。また、リセットトランジスタ３６のソースおよびドレインのうちの一方と、増幅トランジスタ３４のゲートとは、電荷蓄積領域４４に接続されている。つまり、これらは、画素電極１３０との電気的な接続を有する。リセットトランジスタ３６のソースおよびドレインのうちの他方は、リセット電圧Ｖａ２を供給するためのリセット電圧配線２５に接続されている。増幅トランジスタ３４のソースおよびドレインの一方は、電源配線２２に接続されている。増幅トランジスタ３４のソースおよびドレインの他方は、増幅トランジスタ３４から出力される電気信号を伝送する信号線である垂直信号線１８に接続されている。電源配線２２には、読み出し用の電源電圧Ｖａが印加される。リセットトランジスタ３６をオンにすることによって、電荷蓄積領域４４はリセットされ、電荷蓄積領域４４の電圧は、リセット電圧、すなわち基準電圧となる。
　図１４は、図１３におけるリセット電圧Ｖａ２を発生する回路構成を示すブロック図である。ここには、固定の電圧である第１電圧を供給する電圧生成回路６０、および、電圧生成回路６０から供給された第１電圧を増幅してリセット電圧Ｖａ２としてリセット電圧配線２５に出力するバッファ回路６２が図示されている。バッファ回路６２は、第１電圧を増幅する第１増幅回路の一例であり、例えば、電圧ゲインが１のインピーダンス変換器である。電圧生成回路６０は、撮像装置１ｄに備えられてもよいし、撮像装置１ｄの外部に設けられてもよい。電圧生成回路６０が撮像装置１の外部に設けられる場合には、電圧生成回路６０から出力された第１電圧は、配線および接続端子等を経て、バッファ回路６２に供給される。
　基準電圧Ｖａ２を発生する回路構成は、実施の形態１～４およびその変形例で説明した構成と同様であるため説明を省略する。
　以上説明した構成により、例えば各列に配置されたリセット電圧配線２５に、バッファ回路６２を介して、基準電圧ＶＦＤと等しいリセット電圧Ｖａ２を印加することで、リセット動作に流れる電流は、第１電圧を伝達する電圧線７２へ流れずにバッファ回路６２に流れることになる。これにより、従来発生していた基準電圧を供給する配線における寄生抵抗に起因する電圧降下を抑制できる。また、各画素の電荷蓄積領域４４のリセット時の電位のばらつきが改善され、読み出す画像信号の劣化が抑制される。
　（実施の形態６）
　図１５は、実施の形態６に係るカメラシステム６００の構成例を模式的に示す図である。実施の形態６に係るカメラシステム６００は、上述した各実施の形態または変形例に係る撮像装置（ここでは、各実施の形態を代表して、撮像装置１と記す）を備える。以下では、各実施の形態およびこれらの変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　カメラシステム６００は、レンズ光学系６０１と、撮像装置１と、システムコントローラ６０３と、カメラ信号処理部６０４と、を備える。
　レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１の撮像面に光を集光する。
　撮像装置１として、上述の各実施の形態または変形例に係る撮像装置１が用いられる。システムコントローラ６０３は、カメラシステム６００全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。
　カメラ信号処理部６０４は、撮像装置１からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
　本実施の形態によるカメラシステム６００によれば、上述の実施の形態による撮像装置１を利用することによって、ノイズを低減することができ、良好な画像を取得できる。
　以上、本開示の撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
　例えば、上記実施の形態では、バッファ回路６２等は、ＮＭＯＳソースフォロア回路で構成されたが、ＰＭＯＳソースフォロア、ＮＭＯＳ入力ソース接地アンプ、ＰＭＯＳ入力ソース接地アンプ、演算増幅器を用いたボルテージフォロアなどで構成されてもよい。
　また、各列に複数の垂直信号線または第１配線を設けた形態にも適用できる。この場合には、第１画素および第２画素は同じ列に位置していてもよい。
　本開示に係る撮像装置は、ノイズが低減された撮像装置として、例えば、ビデオカメラ、デジタルスチルカメラ、監視カメラおよび車載カメラなどとして、利用できる。
　１、１ａ～１ｃ　撮像装置
　８、８ａ　定電流源
　１０　画素
　１０ａ　無効画素
　１６　垂直走査回路
　１７　蓄積制御線
　１８　垂直信号線
　１９　負荷回路
　２０　カラム信号処理回路
　２１　水平信号読み出し回路
　２２、２２ａ　電源配線
　２３　水平共通信号線
　２６　リセット信号線
　２８　フィードバック制御線
　３０、３０ａ　アドレス信号線
　３２　感度調整線
　３４　増幅トランジスタ
　３６　リセットトランジスタ
　３８　フィードバックトランジスタ
　４０、４０ａ　アドレストランジスタ
　４１　第１容量素子
　４２　第２容量素子
　４４　電荷蓄積領域
　４６　リセットドレインノード
　５１　第１スイッチ
　５２　第２スイッチ
　５３　第３スイッチ
　５４、５４ａ　電圧切り替え回路
　５５　電流源切り替え回路
　５６、５７　スイッチ
　６０、６０ａ　電圧生成回路
　６２、６２ａ～６２ｃ　バッファ回路
　６３　演算増幅器
　６４～６６　トランジスタ
　７０～７３、７０ａ　電圧線
　７５　電流源トランジスタ
　７６　増幅トランジスタ
　７７　出力端子
　８０、８０ａ　制御スイッチ
　１００　光電変換部
　１１０　対向電極
　１２０　光電変換膜
　１３０　画素電極
　６００　カメラシステム
　６０１　レンズ光学系
　６０３　システムコントローラ
　６０４　カメラ信号処理部
　ｆｂｌ　帰還経路
　ＳＣ　信号検出回路

Claims (12)

  1. 　光を電荷に変換する光電変換部および前記光電変換部に接続される第１トランジスタをそれぞれが含む、第１画素および第２画素と、
    　前記第１画素の前記第１トランジスタのソースまたはドレインの一方に接続される第１配線と、
    　前記第２画素の前記第１トランジスタのソースまたはドレインの一方に接続される、前記第１配線とは異なる第２配線と、
    　第１電圧が印加される第１電圧線と、
    　前記第１電圧線に接続され、前記第１電圧を増幅して前記第１配線および前記第２配線に出力する第１増幅回路と、
    　を備える、撮像装置。
  2. 　前記第１トランジスタは、前記光電変換部に接続されるゲートを有し、前記電荷の量に応じた信号を出力する、
    　請求項１に記載の撮像装置。
  3. 　前記第１トランジスタの前記ソースおよび前記ドレインの他方は、前記光電変換部に接続される、
    　請求項１に記載の撮像装置。
  4. 　前記第１増幅回路の出力は、前記第２増幅回路の出力と接続されている、
    　請求項１から３のいずれか１項に記載の撮像装置。
  5. 　前記第１増幅回路は、
    　第２トランジスタと、
    　前記第２トランジスタに直列に接続される第３トランジスタと、
    　を含み、
    　前記第２トランジスタのゲートは、前記第１電圧線に接続され、
    　前記第２トランジスタと前記第３トランジスタとの間の第１ノードは、前記第１配線に接続される、
    　請求項１から３のいずれか１項に記載の撮像装置。
  6. 　第２電圧が印加される第２電圧線と、
    　第３電圧が印加される第３電圧線と、
    　をさらに備え、
    　前記第２トランジスタおよび前記第３トランジスタは、前記第２電圧線と前記第３電圧線との間に直列に接続される、
    　請求項５に記載の撮像装置。
  7. 　前記第３トランジスタのゲートには、前記第３トランジスタを電流源として機能させるための電圧と、前記第３トランジスタをオンするための電圧とが交互に供給される、
    　請求項５に記載の撮像装置。
  8. 　前記第１増幅回路は、前記第２電圧線と前記第３トランジスタのゲートとの間に接続されたスイッチを含む、
    　請求項６に記載の撮像装置。
  9. 　前記第１増幅回路は、第３電圧線と前記第１ノードとの間に接続されたスイッチを含む、
    　請求項６に記載の撮像装置。
  10. 　第４電圧が印加される第４電圧線をさらに備え、
    　前記第１増幅回路は、前記第４電圧線と前記第１ノードとの間に接続されたスイッチを
    含む、
    　請求項６に記載の撮像装置。
  11. 　前記第１画素および前記第２画素のそれぞれは、前記第１トランジスタの前記ソースまたは前記ドレインの他方と前記光電変換部との間に接続される第２トランジスタを含む、
    　請求項１または２に記載の撮像装置。
  12. 　前記第１電圧線に前記第１電圧を供給する電圧生成回路をさらに備える、
    　請求項１から３のいずれか１項に記載の撮像装置。
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