JP6494335B2 - 光電変換装置、光電変換装置の駆動方法、および、光電変換システム - Google Patents

Description

本発明は光電変換装置、光電変換装置の駆動方法、および、光電変換システムに関する。

特許文献１の図２には、光電変換によって発生した電荷の量に応じた電流信号を出力する画素（１０１）を有する光電変換装置が開示されている。当該電流信号は、画素の出力ノード（ＯＵＴ）から出力される。特許文献１に記載された光電変換装置では、画素の出力ノードから出力される電流信号に基づいて、光電変換によって発生した電荷の量に応じたデジタル信号が生成される。

特開２０１３−１４６０４５号公報

特許文献１に記載された光電変換装置においては、各画素が転送トランジスタ（２０４）、リセットトランジスタ（２０５）、および、選択トランジスタ（２０６、２０７）を含んでいる。また、特許文献１に記載の光電変換装置によれば、各画素から電流信号を読み出す期間（図１１の時刻Ｔ１以降）において、選択トランジスタが常にオンしている。そのため、リセットトランジスタ、あるいは、転送トランジスタを駆動する駆動信号の変化によって、画素から出力される電流が変動する可能性がある。出力された電流の変動がセトリングするのに時間を要するため、高速な信号の読み出しが困難である。

以上の課題に鑑み、本発明に係るいくつかの実施例は、光電変換装置の駆動の高速化を目的とする。

本発明の１つの側面に係る実施例の撮像装置は、光電変換素子と、前記光電変換素子で発生した電荷に基づく信号を受けるゲートを含む増幅トランジスタと、前記ゲートに接続された少なくとも１つのトランジスタと、前記増幅トランジスタからの電流が流れる第１の経路に、前記増幅トランジスタに対して直列に配された選択トランジスタと、前記第１の経路とは分離された第２の経路へ第１の基準電流を出力する第１の電流源と、前記増幅トランジスタのソースおよびドレインのいずれか一方に電気的に接続された制御線の電圧を制御する電圧制御部と、前記増幅トランジスタからの電流と前記第１の基準電流とを比較するための比較部と、を備え、前記少なくとも１つのトランジスタが導通状態である期間に、前記選択トランジスタが非導通状態であることを特徴とする。

本発明によれば、光電変換装置の駆動を高速化することができる。

光電変換装置の構成を示す図。 画素アレイおよび電圧制御部の構成例を示す図。 読出部の構成例を示す図。 画素からの信号の読出動作を示す図。 画素からの信号の読出動作を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の電圧制御部の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の構成を示す図。 光電変換装置の読出動作を説明する図。 光電変換装置の読出部の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の読出部の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の読出部の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換装置の読出部の構成を示す図。 画素からの信号の読出動作を示す図。 光電変換システムの構成を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。

図１には、本発明の第１実施形態の光電変換装置１００の構成が示されている。光電変換装置１００は、少なくとも１つの画素１１２を有する。典型的には、光電変換装置１００は、複数の画素１１２が１次元または２次元に配列された画素アレイ１１０を有する。複数の画素１１２を含む光電変換装置１００は、撮像装置として用いられる。図１に示された例では、複数の画素１１２は、複数の行および複数の列を構成するように、即ち２次元状に配列されている。

光電変換装置１００は、画素１１２に接続された制御線ＶＬへ制御電圧Ｖ＿ＶＬを供給する電圧制御部１３０と、画素１１２からセンシング線ＳＬを介して信号を読み出すための読出部１２０とを備えている。ここで、画素アレイ１１０の各列に対して、１つの電圧制御部１３０および１つの読出部１２０が設けられうる。

光電変換装置１００は、更に、信号が読み出される画素１１２を選択するための垂直走査部（垂直選択部）１５０および水平走査部（水平選択部）１４０を含む。垂直走査部１５０は、画素アレイ１１０における複数の行のうち所定の行を選択し、選択された行の画素１１２の信号がセンシング線ＳＬを介して読出部１２０によって読み出される。水平走査部１４０は、読出部１２０によって読み出された複数の列の画素１１２のデジタル信号のうち所定の列の画素１１２を選択し、当該画素１１２の信号を出力信号線１６０に出力させる。つまり、水平走査部１４０は、画素アレイ１１０における複数の列のうち読出対象の列を選択する。

電圧制御部１３０は、制御線ＶＬの電圧Ｖ＿ＶＬを変化させる。垂直走査部１５０によって選択された行の各画素１１２は、光電変換によって発生した電荷の量に応じた電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが変化した時点でセンシング線ＳＬに電流経路を形成し、画素電流Ｉｐｉｘを流す。読出部１２０は、画素電流Ｉｐｉｘに基づいて、光電変換によって発生した電荷の量に応じたデジタル信号を発生する。

読出部１２０は、比較部１２２と、カウンタ１２４と、メモリ１２６とを含む。比較部１２２は、画素電流Ｉｐｉｘと基準電流Ｉｒｅｆとを比較する。本実施形態では、比較部１２２は、画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値（閾値）を超えたことを検知する。カウンタ１２４は、所定のタイミングでカウント動作を開始する。メモリ１２６は、比較部１２２の比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３の遷移に応じて、カウンタ１２４のカウント値を画素１１２の信号に対応するデジタル信号として保持する。ここで、比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３における「１」、「２」、「３」は、画素アレイ１１０の複数の列にそれぞれ対応する複数の比較部１２２の比較結果信号ｃｏｍｐを相互に区別するための識別子である。

図２には、画素アレイ１１０および電圧制御部１３０の構成例が示されている。図３には、読出部１２０の比較部１２２の構成例が示されている。図１−３を参照しながら光電変換装置１００の構成および動作を更に詳細に説明する。

各画素１１２は、フォトダイオードなどの光電変換素子ＰＤと、増幅トランジスタＭ３とを少なくとも含む。増幅トランジスタＭ３のゲートは、光電変換素子ＰＤで発生した電荷に基づく信号を受ける。増幅トランジスタＭ３のソースおよびドレインの一方（本例ではソース）は、制御線ＶＬに電気的に接続される。各画素１１２は、増幅トランジスタＭ３のゲートに接続された電荷電圧変換部（フローティングディフュージョン）ＦＤを含む。また、各画素１１２は増幅トランジスタＭ３のゲートに接続された少なくとも１つのトランジスタを含む。本実施形態では、各画素１１２は、増幅トランジスタＭ３のゲートに接続された転送トランジスタＭ１を含む。転送トランジスタＭ１は、光電変換素子ＰＤで発生した電荷を増幅トランジスタＭ３のゲートへ転送する。さらに、各画素１１２は、増幅トランジスタＭ３のゲートに接続されたリセットトランジスタＭ２を含む。リセットトランジスタＭ２は、増幅トランジスタＭ３のゲートの電圧をリセットする。各画素１１２は、更に、選択トランジスタＭ４を含む。選択トランジスタＭ４は、増幅トランジスタＭ３と制御線ＶＬとの間の経路、または、増幅トランジスタＭ３とセンシング線ＳＬとの間の経路に設けられる。つまり、選択トランジスタＭ４は、増幅トランジスタＭ３から出力される電流の経路において、増幅トランジスタＭ３に対して直列に配されている。選択トランジスタＭ４が増幅トランジスタＭ３と制御線ＶＬとの間の経路に配された場合、増幅トランジスタＭ３のソースは、選択トランジスタＭ４を介して制御線ＶＬに電気的に接続される。

なお、増幅トランジスタＭ３のゲートと電荷電圧変換部ＦＤとは互いに接続されているため、両者は同一のノードである。そこで、本明細書においては、特に増幅トランジスタＭ３のゲートと電荷電圧変換部ＦＤとを区別する必要がない場合は、単に、当該ノードを電荷電圧変換部ＦＤと呼ぶ。

転送トランジスタＭ１は、垂直走査部１５０によって転送信号ΦＴ（ΦＴ１、ΦＴ２、ΦＴ３）が活性化されることによってオンし、光電変換素子ＰＤの電荷を電荷電圧変換部ＦＤに転送する。ここで、転送信号ΦＴ１、ΦＴ２、ΦＴ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対する転送信号ΦＴを相互に区別するための識別子である。リセットトランジスタＭ２は、リセット信号ΦＲ（ΦＲ１、ΦＲ２、ΦＲ３）が活性化されることによってオンし、電荷電圧変換部ＦＤの電圧をリセット電圧線の供給するリセット電圧ＶＲに応じた電圧にリセットする。ここで、リセット信号ΦＲ１、ΦＲ２、ΦＲ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対するリセット信号ΦＲを相互に区別するための識別子である。選択トランジスタＭ４は、選択信号ＳＥＬ（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）が活性化されることによってオンし、その選択信号ＳＥＬが接続された画素１１２を選択状態にする。ここで、選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３における「１」、「２」、「３」は、画素アレイ１１０の複数の行に対する選択信号ＳＥＬを相互に区別するための識別子である。

ここで、本実施形態における画素１１２には、特許文献１に記載された光電変換装置のような差動増幅回路が設けられていない。したがって、本発明の第１実施形態における画素１１２は、特許文献１に記載された画素と比較して回路規模が小さく、多画素化に有利である。

制御線ＶＬの電圧Ｖ＿ＶＬは、電圧制御部１３０によって制御される。本実施形態において、電圧制御部１３０は、増幅トランジスタＭ３のソース（第１主電極）に対する、増幅トランジスタＭ３のゲートの電圧が高くなる方向、即ち増幅トランジスタＭ３がオフ状態からオン状態になる方向に制御線ＶＬの電圧を制御する。換言すると、第１実施形態では、電圧制御部１３０は、制御線ＶＬの電圧Ｖ＿ＶＬの電圧を降下させる。

電圧制御部１３０は、容量１３２と、スイッチ１３６と、電流源１３４とを含む。容量１３２は、制御線ＶＬに接続される第１端子１３７と、所定電圧（この例では接地電圧）の供給される第２端子１３８とを有する。スイッチ１３６は、制御線ＶＬと第１電圧ＶＲＶＬが印加される第１電圧ノードとの間の経路に設けられている。そして、スイッチ１３６は、リセット信号ΦＲＶＬが活性化されたことに応じて容量１３２の第１端子１３７の電圧および制御線ＶＬの電圧Ｖ＿ＶＬを第１電圧ＶＲＶＬに基づく電圧にリセットする。電流源１３４は、制御線ＶＬと第２電圧（この例では接地電圧）が印加される第２電圧ノード（この例では接地ノード）との間に設けられる。リセット信号ΦＲＶＬが非活性化されると、容量１３２に蓄積された電荷が電流源１３４を介して電流値Ｉｓで放電される。これによって、制御線ＶＬの電圧Ｖ＿ＶＬは、第２電圧ノードの電圧に近づく方向に変化する。本実施形態では、制御線ＶＬの電圧Ｖ＿ＶＬは、線形的に降下する。

なお、容量１３２は、制御線ＶＬに付加的に設けるものに限られない。他の構成を変更することなく、容量１３２は制御線ＶＬに付随する寄生容量で代替されうる。

比較部１２２は、画素１１２の増幅トランジスタＭ３のドレイン（第２主電極）を通して流れる電流Ｉｐｉｘが基準電流Ｉｒｅｆの値（閾値）を超えたことを検知する。比較部１２２は、例えば、カレントミラー回路を構成するＰＭＯＳトランジスタなどのトランジスタＭ５、Ｍ６を含む。トランジスタＭ５のゲートとドレインとは互いに短絡され、かつ、センシング線ＳＬに接続される。これにより、トランジスタＭ５は、増幅トランジスタＭ３からの電流の経路の一部を構成する。トランジスタＭ６は、基準電流Ｉｒｅｆを流す電流源１０８に接続される。これにより、トランジスタＭ６は、電流源１０８の出力する基準電流Ｉｒｅｆの経路の一部を構成する。トランジスタＭ５のゲートは、トランジスタＭ６のゲートに接続されている。トランジスタＭ６のドレインと電流源１０８との間のノードが、比較部１２２の出力ノードである。比較部１２２の出力ノードには、インバータ（反転アンプ）１０９が接続される。

電流源１０８が流す基準電流Ｉｒｅｆは、比較部１２２における比較の基準（閾値）を定める。インバータ（反転アンプ）１０９は、比較結果信号ｃｏｍｐを出力する。メモリ１２６は、比較部１２２の比較結果信号ｃｏｍｐ１、ｃｏｍｐ２、ｃｏｍｐ３の遷移に応じて、カウンタ１２４のカウント値を画素１１２の信号に対応するデジタル信号として保持する。インバータ１０９は、出力回路の一例であり、ソース接地アンプ等の他の反転アンプで置き換えられてもよい。

このような構成により、読出部１２０は、増幅トランジスタＭ３から流れる画素電流Ｉｐｉｘの電流値が基準電流Ｉｒｅｆの電流値（閾値）を超えるタイミングに応じて、画素１１２の電荷電圧変換部ＦＤの電圧に対応するデジタル信号を生成する。

本実施形態において、増幅トランジスタＭ３からの電流の経路（第１の経路）と、電流源１０８が出力する基準電流Ｉｒｅｆの経路（第２の経路）は、互いに分離されている。第１の経路は、トランジスタＭ５のソースが接続された電源ノード（ＶＤＤ）から、電流源１３４が接続された第２電圧ノード（接地ノード）に至る。トランジスタＭ５、センシング線ＳＬの一部、増幅トランジスタＭ３、選択トランジスタＭ４、制御線ＶＬの一部、および、電流源１３４が、第１の経路を形成する。第２の経路は、トランジスタＭ５のソースが接続された電源ノード（ＶＤＤ）から、電流源１０８が接続された接地ノードに至る。トランジスタＭ６、比較部１２２の出力ノードの一部、および、電流源１０８が第２の経路を形成する。上述の通り、第１の経路と第２の経路とは互いに共有する部分を有さない。つまり、第１の経路と第２の経路とは互いに分離されている。なお、互いに分離された第１の経路と第２の経路とが、電源ノードおよび接地ノードの一方もしくは両方を共有していてもよい。一般に、電源ノードおよび接地ノードは複数の回路に共通だからである。

図４には、本実施形態におけるある画素１１２の信号の読出動作が示されている。この読出動作は、ノイズレベルの読出動作Ｎ＿ＡＤと、光信号レベルの読出動作Ｓ＿ＡＤとを含んでいる。ノイズレベルの読出動作Ｎ＿ＡＤは、電荷電圧変換部ＦＤをリセットした後に、電荷電圧変換部ＦＤの電圧に応じた信号をデジタル信号として読み出す動作である。光信号レベルの読出動作Ｓ＿ＡＤは、電荷電圧変換部ＦＤに光電変換素子ＰＤの電荷を転送した後に、電荷電圧変換部ＦＤの電圧に応じた信号をデジタル信号として読み出す動作である。

まず、リセット信号ΦＲが所定時間だけ活性化されることによってリセットトランジスタＭ２がオンする、つまり、導通状態になる。このとき、電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤがリセットトランジスタＭ２を通してリセット電圧ＶＲに応じた電圧にリセットされる。便宜的に、図４は、このときの電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤがリセット電圧ＶＲに等しい例を示している。電荷電圧変換部ＦＤの電圧のリセットは、リセット信号ΦＲの非活性化によって終了する。

本実施形態においては、リセット信号ΦＲが活性化されている期間は、選択信号ＳＥＬが非活性化される。換言すると、リセットトランジスタＭ２がオンしている期間は、選択トランジスタＭ４がオフしている、つまり、非導通状態である。

電荷電圧変換部ＦＤの電圧のリセットと並行して、リセット信号ΦＲＶＬが所定時間だけ活性化される。これによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通して第１電圧ＶＲＶＬに応じた電圧にリセットされる。便宜的に、図４は、このときの制御線ＶＬの電圧Ｖ＿ＶＬが第１電圧ＶＲＶＬに等しい例を示している。制御線ＶＬに接続された容量１３２の第１端子の電圧も、同じく第１電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。

ここで、第１電圧ＶＲＶＬ（第１電圧ノードの電圧）は、スイッチ１３６がオンすることによって制御線ＶＬに設定される電圧が画素１１２の増幅トランジスタＭ３をオンさせない電圧であるように決定されている。すなわち、制御線ＶＬの電圧Ｖ＿ＶＬがリセットされることにより、増幅トランジスタＭ３は非導通状態になる。

リセット信号ΦＲＶＬの非活性化によってノイズレベルの読出動作Ｎ＿ＡＤが開始される。リセット信号ΦＲＶＬの非活性化によって容量１３２に蓄積されていた電荷が電流源１３４によって電流値Ｉｓで放電され、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する。制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する期間が期間Ａとして示されている。また、リセット信号ΦＲＶＬの非活性化に応じて、カウンタ１２４によるカウント動作が開始される。カウント動作は、図４において、“ｃｏｕｎｔ”として示されている。

期間Ａは、読出対象の行の画素１１２の増幅トランジスタＭ３のゲートとソースとの間の電圧が増幅トランジスタＭ３の閾値を超えることによって終了し、期間Ｂに移行する。制御線ＶＬの電圧Ｖ＿ＶＬは、期間Ａにおいて線形的に変化し、期間Ｂにおいて非線形的に変化する。電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが降下した結果、読出対象の行の画素１１２の増幅トランジスタＭ３のゲートとソースとの間の電圧が増幅トランジスタＭ３の閾値を超えると、増幅トランジスタＭ３がオンして、画素電流Ｉｐｉｘが流れ始める。画素電流Ｉｐｉｘは、増幅トランジスタＭ３および選択トランジスタＭ４を介して制御線ＶＬに流れる。制御線ＶＬを流れることができる電流の値は、電流源１３４によって電流値Ｉｓに制限される。よって、画素電流Ｉｐｉｘが流れることによって容量１３２からの放電電流が小さくなり、そのため、制御線ＶＬの電圧Ｖ＿ＶＬの降下が非線形に変化する。

画素電流Ｉｐｉｘが流れ始めた後、画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値（閾値）を超えると、それが比較部１２２によって検知される。つまり、比較結果信号ｃｏｍｐが活性化（反転）され、それに応じてカウンタ１２４によるカウント値が、ノイズレベルを示すデジタル信号として、メモリ１２６のノイズレベル保持用のメモリによって保持される。即ち、読出部１２０は、容量１３２の充電後にスイッチ１３６がオフされた時点から画素１１２の増幅トランジスタＭ３のドレインを通して流れる画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値を超える時点までの時間に応じたデジタル信号を生成する。

リセット信号ΦＲＶＬの非活性化から十分な時間が経過した後にノイズレベルの読出動作Ｎ＿ＡＤが終了する。その後、転送信号ΦＴが所定時間だけ活性化される。転送信号ΦＴ１が活性化されることによって光電変換素子ＰＤの電荷が電荷電圧変換部ＦＤに転送され、これにより電荷電圧変換部ＦＤの電圧が変化する。

本実施形態においては、転送信号ΦＴが活性化されている期間は、選択信号ＳＥＬが非活性化される。換言すると、転送トランジスタＭ１がオンしている期間は、選択トランジスタＭ４がオフしている、つまり、非導通状態である。

電荷の転送と並行して、リセット信号ΦＲＶＬが所定時間だけ活性化される。リセット信号ΦＲＶＬの活性化によって期間Ｂが終了する。リセット信号ΦＲＶＬが所定時間だけ活性化されることによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通して第１電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。

リセット信号ΦＲＶＬの非活性化によって光信号レベルの読出動作Ｓ＿ＡＤが開始される。リセット信号ΦＲＶＬの非活性化によって容量１３２に蓄積されていた電荷が電流源１３４によって電流値Ｉｓで放電され、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下する。以降の動作は、基本的には、ノイズレベルの読出動作Ｎ＿ＡＤと同様であるが、読出動作Ｓ＿ＡＤの読出時間は、読出動作Ｎ＿ＡＤよりも長く確保される。

電圧まで制御線ＶＬの電圧Ｖ＿ＶＬが降下した結果、読出対象の行の画素１１２の増幅トランジスタＭ３のゲートとソースとの間の電圧が増幅トランジスタＭ３の閾値を超えると、増幅トランジスタＭ３がオンして画素電流Ｉｐｉｘが流れ始める。画素電流Ｉｐｉｘが流れ始めた後、画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値（閾値）を超えると、それが読出部１２０の比較部１２２によって検知される。つまり、比較結果信号ｃｏｍｐが活性化（反転）され、それに応じてカウンタ１２４によるカウント値が、光信号レベルを示すデジタル信号として、メモリ１２６の光信号レベル保持用のメモリによって保持される。即ち、読出部１２０は、容量１３２の充電後にスイッチ１３６がオフされた時点から画素１１２の増幅トランジスタＭ３のドレインを通して流れる画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値を超える時点までの時間に応じたデジタル信号を生成する。

メモリ１２６によって保持されたノイズレベルを示すデジタル信号および光信号レベルを示すデジタル信号は、水平走査部１４０からの指令に応じて出力信号線１６０に出力される。ノイズレベルを示すデジタル信号および光信号レベルを示すデジタル信号は、それらの双方が光電変換装置１００から出力されてもよいし、それらの差分が光電変換装置１００から出力されてもよい。

ここで、第１実施形態の光電変換装置１００の特徴を、ＡＤ変換器を有する一般的な光電変換装置との比較において説明する。一般的な光電変換装置では、画素の信号は、画素に設けられた増幅トランジスタを介して列信号線に電圧信号の形態で出力され、これが列アンプによって増幅され、その後、ＡＤ変換器によってデジタル信号に変換される。このような方式では、列信号線の電圧がセトリングし、更に画素アレイ１１０の各列に設けられた列アンプの出力もセトリングした後に、ＡＤ変換器によるＡＤ変換を開始する必要がある。

一方、第１実施形態の光電変換装置１００は、電荷電圧変換部ＦＤの電圧に対応する信号をデジタル信号として出力するという点では広義のＡＤ変換を行っている。しかし、第１実施形態の光電変換装置１００は、電荷電圧変換部ＦＤの電圧をアナログ電圧信号として読み出した後にそれをデジタル信号に変換するものではない。第１実施形態の光電変換装置１００では、制御線ＶＬの電圧Ｖ＿ＶＬの降下を開始するとともに、広義のＡＤ変換が開始される。つまり、第１実施形態の光電変換装置１００では、信号線の電圧のセトリングを待つ必要はない。よって、第１実施形態の光電変換装置１００は、画素１１２から高速に信号を読み出すために有利である。

本実施形態ではリセットトランジスタＭ２が導通状態である期間、および、転送トランジスタＭ１が導通状態である期間のそれぞれにおいて、選択信号ＳＥＬが非導通状態である期間がある。このような構成によれば、光電変換装置１００の駆動の高速化が可能である。

まず電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤがリセットされる期間について説明する。リセット信号ΦＲ、ΦＲＶＬが活性化され、電荷電圧変換部ＦＤの電圧はリセット電圧ＶＲに基づく電圧に、制御線ＶＬの電圧は第１電圧ＶＲＶＬに基づく電圧にそれぞれリセットされる。このとき、増幅トランジスタＭ３のゲートとソースとの間の電圧は、ＶＲ−ＶＲＶＬで表される。

選択信号ＳＥＬが活性状態である場合、この時点で増幅トランジスタＭ３を非導通状態にしておくために、増幅トランジスタＭ３のゲートとソースとの間の電圧（ＶＲ−ＶＲＶＬ）が増幅トランジスタＭ３の閾値電圧より小さいことが好ましい。

次にリセット信号ΦＲが非活性化されると、リセットトランジスタＭ２のゲートと電荷電圧変換部ＦＤの間のカップリングにより、電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤが、ＶＲからＶｄｒｋに振り下げられる。増幅トランジスタＭ３のゲートとソースとの間の電圧は、Ｖｄｒｋ−ＶＲＶＬで表され、ＶＲ−ＶＲＶＬより小さくなる。つまり、増幅トランジスタＭ３はより強いオフ状態となる。そのため、リセット信号ΦＲＶＬを非活性化してＡＤ変換動作を開始すると、増幅トランジスタＭ３がオンするまでに長い時間がかかる。

一般に、リセットトランジスタＭ２のゲートと電荷電圧変換部ＦＤとの間のカップリング容量に対して、電荷電圧変換部ＦＤの容量ＣＦＤは１０倍程度のため、ＶＲとＶｄｒｋの差はリセット信号ΦＲの振幅の１／１０程度になる。例えば、リセット信号ΦＲの振幅が５Ｖであれば、ＶＲとＶｄｒｋの差は数百ｍＶになる。なおこのカップリング容量には、リセットトランジスタＭ２のゲートとソースとの間の容量に加え、電荷電圧変換部ＦＤとリセット信号ΦＲを伝達する配線との間の寄生容量も含まれうる。

本実施形態では、リセットトランジスタＭ２が導通状態である期間に、選択信号ＳＥＬが非活性化されている。そのため、その間は増幅トランジスタＭ３からの電流が流れる経路が遮断される。すなわち、リセットトランジスタＭ２が導通状態のときに増幅トランジスタＭ３に電流は流れない。したがって、リセットトランジスタＭ２が導通状態である期間に、増幅トランジスタＭ３のゲートとソースとの間の電圧（ＶＲ−ＶＲＶＬ）が増幅トランジスタＭ３の閾値電圧より高くてもよい。

そして、リセット信号ΦＲが非活性化され電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤがＶｄｒｋに振り下げられた後に、選択信号ＳＥＬが活性化される。この時に、増幅トランジスタＭ３のゲートとソースとの間の電圧（Ｖｄｒｋ−ＶＲＶＬ）が、増幅トランジスタＭ３の閾値電圧より低ければよい。

したがって、先に説明した選択信号ＳＥＬが活性化状態にある場合と比較して、第１電圧ＶＲＶＬをより低い電圧に設定できる。つまり、本実施形態では、リセット信号ΦＲＶＬを非活性化してＡＤ変換動作を開始してから増幅トランジスタＭ３がオンするまでの時間を短縮することが可能となる。結果として、光電変換装置１００の駆動を高速化することができる。

続いて転送トランジスタＭ１が導通状態である期間について説明する。電荷を転送するため転送信号ΦＴが活性化されるのと並行して、制御線ＶＬをリセットするためリセット信号ΦＲＶＬが活性化される。電荷電圧変換部ＦＤと転送トランジスタＭ１のゲートとのカップリングにより、転送信号ΦＴが活性化した時に電荷電圧変換部ＦＤの電位Ｖ＿ＦＤが、ＶｄｒｋからＶｔｍｐに振り上げられる。

電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤの振り上げにより増幅トランジスタＭ３がオンする可能性がある。したがって、電荷の転送時に選択トランジスタＭ４が導通状態のままの場合、第１電圧ＶＲＶＬに高い電圧が用いられる。そのため、リセット信号ΦＲＶＬを非活性化してＡＤ変換動作を開始してから増幅トランジスタＭ３がオンするまでの時間が長くなる。

また、電荷電圧変換部ＦＤの電位Ｖ＿ＦＤの振り上げにより増幅トランジスタＭ３がオンすることで、図４の点線で示したように増幅トランジスタＭ３に電流Ｉｔｍｐが流れる。また、センシング線ＳＬの電圧Ｖ＿ＳＬは、ＡＤ変換動作を開始する初期電圧である電位Ｖｓｔから、電流Ｉｔｍｐに応じた電圧に降下する。この後、転送信号ΦＴが非活性化されて電荷電圧変換部ＦＤの電位がＶｄｒｋに復帰することで、読出し増幅トランジスタＭ３がオフすることで電流が流れなくなり、センシング線ＳＬは電位Ｖｓｔにセトリングする。つまり、センシング線ＳＬの電圧Ｖ＿ＳＬがセトリングするのに時間がかかる。

本実施形態では、転送トランジスタＭ１が導通状態である期間に、選択信号ＳＥＬが非活性化されている。そのため、その間は増幅トランジスタＭ３からの電流が流れる経路が遮断される。すなわち、転送トランジスタＭ１が導通状態のときに、増幅トランジスタＭ３に電流は流れない。したがって、転送トランジスタＭ１が導通状態である期間に、増幅トランジスタＭ３のゲートとソースとの間の電圧（ＶＲ−ＶＲＶＬ）が増幅トランジスタＭ３の閾値電圧より高くてもよい。

そして、転送信号ΦＴが非活性化され電荷電圧変換部ＦＤの電圧Ｖ＿ＦＤがＶｄｒｋに振り下げられた後に、選択信号ＳＥＬが活性化される。この時に、増幅トランジスタＭ３のゲートとソースとの間の電圧（Ｖｄｒｋ−ＶＲＶＬ）が、増幅トランジスタＭ３の閾値電圧より低ければよい。

したがって、先に説明した選択信号ＳＥＬが活性化状態にある場合と比較して、第１電圧ＶＲＶＬをより低い電圧に設定できる。つまり、本実施形態では、リセット信号ΦＲＶＬを非活性化してＡＤ変換動作を開始してから増幅トランジスタＭ３がオンするまでの時間を短縮することが可能となる。結果として、光電変換装置１００の駆動を高速化することができる。

また、増幅トランジスタＭ３がオンしなければ、センシング線ＳＬの電圧Ｖ＿ＳＬはＶｓｔにセトリングする。つまり本実施形態では選択信号ＳＥＬを期間ＴＸに非活性化することで、センシング線ＳＬの電圧をより早くセトリングさせることが可能となり、読出しの高速化を実現できる。

一般には、転送トランジスタＭ１のサイズ（チャネル幅）の方がリセットトランジスタＭ２のサイズ（チャネル幅）より大きい。そのため、ＶｔｍｐとＶｄｒｋとの差は、ＶＲとＶｄｒｋとの差より大きくなりうる。したがって、転送トランジスタＭ１がオンしている期間に選択トランジスタＭ４をオフしておくほうが、リセットトランジスタＭ２の場合に比べて、高速化の効果は顕著である。なおこの場合のカップリング容量は、転送トランジスタＭ１のゲートとドレインとの間の容量に加えて、電荷電圧変換部ＦＤと転送信号ΦＴを供給する配線との間の寄生容量を含みうる。

図４に示された駆動では、リセット信号ΦＲの立ち上がりと、選択信号ＳＥＬの立ち下がりとが同時刻である。しかし、リセット信号ΦＲが活性化している期間の少なくとも一部において、選択信号ＳＥＬが非活性化されれば、高速化の効果を得ることができる。リセット信号ΦＲが非活性の状態から活性状態へ遷移するときに、選択信号ＳＥＬが非活性化されていると、リセット信号ΦＲの遷移による影響を低減でき、高速化の効果が高い。選択信号ＳＥＬが非活性化している期間が、リセット信号ΦＲが活性化している期間を包含していると、高速化の効果がより顕著に得られる。なお、リセット信号ΦＲＶＬの活性化している期間が、選択信号ＳＥＬが非活性化している期間を包含していることが好ましい。

また図４に示された駆動では、転送信号ΦＴの立ち上がりと、選択信号ＳＥＬの立下りとが同時刻である。しかし、転送信号ΦＴが活性化している期間の少なくとも一部において、選択信号ＳＥＬが非活性化されれば、高速化の効果を得ることができる。転送信号ΦＲが非活性の状態から活性状態へ遷移するときに、選択信号ＳＥＬが非活性化されていると、転送信号ΦＲの遷移による影響を低減でき、高速化の効果が高い。選択信号ＳＥＬが非活性化している期間が、転送信号ΦＴが活性化している期間を包含していると、高速化の効果がより顕著に得られる。なお、リセット信号ΦＲＶＬの活性化している期間が、選択信号ＳＥＬが非活性化している期間を包含していることが好ましい。

図４の例では、本実施形態ではリセットトランジスタＭ２が導通状態である期間、および、転送トランジスタＭ１が導通状態である期間のそれぞれにおいて、選択信号ＳＥＬが非導通状態である期間がある。しかし、このような構成に限られない。画素１１２が転送トランジスタＭ１およびリセットトランジスタＭ２の両方を含む光電変換装置１００において、リセットトランジスタＭ２が導通状態である期間にのみ、選択信号ＳＥＬが非導通状態である期間があってもよい。また、画素１１２が転送トランジスタＭ１およびリセットトランジスタＭ２の両方を含む光電変換装置１００において、転送トランジスタＭ１が導通状態である期間にのみ、選択信号ＳＥＬが非導通状態である期間があってもよい。これらの実施形態を図５、および、図６を用いて説明する。

図５には、本実施形態におけるある画素１１２の信号の読出動作が示されている。この読出動作は、ノイズレベルの読出動作Ｎ＿ＡＤと、光信号レベルの読出動作Ｓ＿ＡＤとを含んでいる。図４の動作との差異は、転送トランジスタＭ１が導通状態のときに、選択トランジスタＭ４が常時オンしていることである。それ以外の動作は、図４と同じなので説明を省略する。

図５に示された動作によって、ノイズレベルの読出動作Ｎ＿ＡＤにかかる時間を短縮することができる。したがって、光電変換装置１００の駆動を高速化することができる。

なお、別の実施形態では、光電変換装置の画素１１２が転送トランジスタＭ１を含まないように、本実施形態が変更される。すなわち、光電変換素子ＰＤが増幅トランジスタＭ３のゲートに直接接続される。当該実施形態において、図５に示された読出動作が行われる。ただし、転送信号ΦＴは用いられない。また、読出動作は光信号レベルの読出動作Ｓ＿ＡＤのみが行われてもよい。このような実施形態では、読出動作Ｓ＿ＡＤに係る時間が短縮されるため、光電変換装置の駆動を高速化することができる。

図６には、本実施形態におけるある画素１１２の信号の読出動作が示されている。この読出動作は、ノイズレベルの読出動作Ｎ＿ＡＤと、光信号レベルの読出動作Ｓ＿ＡＤとを含んでいる。図４の動作との差異は、リセットトランジスタＭ２が導通状態のときに、選択トランジスタＭ４が常時オンしていることである。それ以外の動作は、図４と同じなので説明を省略する。

図６に示された動作によって、光信号レベルの読出動作Ｓ＿ＡＤにかかる時間を短縮することができる。したがって、光電変換装置１００の駆動を高速化することができる。

なお、別の実施形態では、光電変換装置の画素１１２がリセットトランジスタＭ２を含まないように、本実施形態が変更される。例えば、光電変換素子ＰＤで生じた電流が光電流として増幅トランジスタＭ３から出力される場合、リセットトランジスタＭ２は用いられない。当該実施形態において、図６に示された読出動作が行われる。ただし、リセット信号ΦＲは用いられない。また、読出動作は光信号レベルの読出動作Ｓ＿ＡＤのみが行われてもよい。このような実施形態では、読出動作Ｓ＿ＡＤに係る時間が短縮されるため、光電変換装置の駆動を高速化することができる。

また、本実施形態では、増幅トランジスタＭ３のゲートに接続されたトランジスタの例として、転送トランジスタＭ１およびリセットトランジスタＭ２を説明した。しかし、増幅トランジスタＭ３のゲートに接続されたトランジスタは、これらに限られない。例えば、複数の画素１１２の電荷電圧変換部ＦＤを互いに接続するためのトランジスタ、電荷電圧変換部ＦＤの容量を変化させるためのトランジスタが挙げられる。増幅トランジスタＭ３のゲートに接続されたトランジスタが導通状態である期間に、選択トランジスタＭ４を非導通状態とすることで、高速化の効果を得ることができる。

上記の各実施形態において、複数の画素で増幅トランジスタＭ３を共有する構成にしてもよい。すなわち、複数の光電変換素子が、互いに異なる転送トランジスタを介して、共通のフローティングディフュージョンに接続されるように構成してもよい。

図７には、本発明の第２実施形態の光電変換装置１００’の構成が示されている。第２実施形態として言及しない事項は、第１実施形態と同じである。本実施形態は、読出部１２０の構成が第１実施形態と異なる。具体的には、カウンタ１２８が列ごとに設けられている。即ち、読出部１２０は、画素アレイ１１０の１つの列について、１つの比較部１２２と、１つのカウンタ１２８と、１つのメモリ１２６とを含む。カウンタ１２８は、それに対応する比較部１２２からの比較結果信号ｃｏｍｐが遷移することによってカウント動作を停止し、メモリ１２６は、それに対応するカウンタ１２８によるカウント値を保持する。

本実施形態の光電変換装置１００’において、図４乃至図６のいずれかで示された画素からの信号の読出動作が行われる。その結果、光電変換装置１００’の駆動を高速化することができる。

図８には、本発明の第３実施形態におけるある画素１１２からの信号の読出動作が示されている。第３実施形態として言及しない事項は、第１または第２実施形態と同じである。第３実施形態は、電圧制御部１３０は、可変電圧源を含み、該可変電圧源によって制御線ＶＬの電圧ＶＬ＿Ｖを制御する。具体的には、電圧制御部１３０は、リセット信号ΦＲＶＬの非活性化に応答して制御線ＶＬの電圧ＶＬ＿Ｖを線形的に降下させる。増幅トランジスタＭ３を流れる電流Ｉｐｉｘは、増幅トランジスタＭ３がオン状態になり始めるとともに電流が流れ始め、制御線ＶＬの電圧ＶＬ＿Ｖの変化が変化を停止するまで増大する。このように、制御線ＶＬの電圧ＶＬ＿Ｖを線形的に変化させるための電圧制御部１３０の一例としては、ボルテージフォロワ等のバッファが考えられる。例えば、図２において、定電流源と容量１３２の第１端子１３７が接続されたノードの電圧を、ボルテージフォロワを介して制御線ＶＬに供給する。

なお、増幅トランジスタＭ３がオン状態からオフ状態になる方向に制御線ＶＬの電圧を制御してもよい。このように、増幅トランジスタＭ３がオン状態からオフ状態になる方向に制御線ＶＬの電圧を制御した場合に、画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値よりも小さくなることも、画素電流Ｉｐｉｘが閾値を超えたと表現することができる。画素電流Ｉｐｉｘの値が基準電流Ｉｒｅｆの値よりも小さくなること検知することも、画素電流Ｉｐｉｘと基準電流Ｉｒｅｆとを比較することに含まれる。

図８では選択信号ＳＥＬの図示は省略されているが、本実施形態において、図４乃至図６のいずれかに示された選択信号ＳＥＬが用いられる。その結果、光電変換装置の駆動を高速化することができる。

図９（ａ）を参照しながら本発明の第４実施形態の光電変換装置を説明する。第４実施形態は、電圧制御部１３０が電圧制御部２３０で置き換えられている点で第１乃至第３実施形態と異なる。第４実施形態として言及しない事項は、第１乃至第３実施形態のいずれかと同じである。

電圧制御部２３０は、制御線ＶＬの電圧Ｖ＿ＶＬを変化させる。電圧制御部２３０は、可変容量２３２と、スイッチ１３６と、可変電流源２３４とを含む。可変容量２３２と可変電流源２３４とによってゲイン制御部２４０が構成されている。ゲイン制御部２４０は、不図示の制御信号に応じて、可変容量２３２の容量値および可変電流源２３４が出力する電流の電流値Ｉｓを決定することができる。

可変容量２３２の容量値を大きくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を小さくすることができる。可変容量２３２の容量値を小さくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を大きくすることができる。また、電流値Ｉｓを大きくすると、図４の期間Ａにおいて、可変容量２３２からの放電電流が増加するため、制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を大きくすることができる。電流値Ｉｓを小さくすると、期間Ａにおける制御線ＶＬの電圧Ｖ＿ＶＬの変化（傾き）を小さくすることができる。

以上のように、ゲイン制御部２４０によって、期間Ａにおける、単位時間あたりの制御線ＶＬの電圧Ｖ＿ＶＬの変化量（傾き）を変更することができる。これによって、以降で説明するように、ＡＤ変換ゲイン（読出部１２０による読出のゲイン）を切替えることができる。この例では、可変容量２３２の容量値および可変電流源２３４の電流値Ｉｓの双方を可変としているが、いずれか一方ののみを可変とすることによってもＡＤ変換ゲインを変更することができる。

図１０を参照しながら第５実施形態の光電変換装置におけるＡＤ変換ゲインの切り替えについて説明する。図１０には、３通りのＡＤ変換ゲインＧ１、Ｇ２、Ｇ３が示されている。ここでは、図４と同じＡＤ変換ゲインをＧ２とし、ゲインＧ２よりも制御線ＶＬの傾きを大きくした場合をゲインＧ１、小さくした場合をゲインＧ３として示されている。前述のように、可変容量２３２の容量値および電流値Ｉｓの少なくとも一方を変更することによってＡＤ変換ゲインを決定することができる。電荷電圧変換部ＦＤにおけるリセット電圧、転送信号ΦＴの活性化によって光電変換素子ＰＤから電荷電圧変換部ＦＤに転送される電荷量は、すべてのＡＤ変換ゲインにおいて同じである。図１０において、選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

まず、リセット信号ΦＲ１が所定時間だけ活性化されることによってリセットトランジスタＭ２がオンし、電荷電圧変換部ＦＤの電圧がリセットトランジスタＭ２を通してリセット電圧ＶＲに応じた電圧にリセットされる。電荷電圧変換部ＦＤの電圧のリセットは、リセット信号ΦＲ１の非活性化によって終了する。電荷電圧変換部ＦＤの電圧のリセットと並行して、リセット信号ΦＲＶＬが所定時間だけ活性化されることによって、スイッチ１３６がオンし、制御線ＶＬの電圧Ｖ＿ＶＬがスイッチ１３６を通して第１電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬに接続された可変容量２３２の第１端子１３７の電圧も、同じく第１電圧ＶＲＶＬに応じた電圧にリセットされる。制御線ＶＬの電圧Ｖ＿ＶＬのリセットは、リセット信号ΦＲＶＬの非活性化によって終了する。ここで、第１電圧ＶＲＶＬ（第１電圧ノードの電圧）は、スイッチ１３６がオンすることによって制御線ＶＬに設定される電圧が画素１１２の増幅トランジスタＭ３をオンさせない電圧であるように決定されている。

リセット信号ΦＲＶＬの非活性化によってノイズレベルの読出動作Ｎ＿ＡＤが開始され、ＡＤ変換ゲインＧ１、Ｇ２、Ｇ３の設定に応じた傾きで制御線ＶＬの電圧Ｖ＿ＶＬが降下する。ＡＤ変換ゲインＧ１、Ｇ２、Ｇ３のいずれが選択されている場合においても電荷電圧変換部ＦＤの電圧は同じであるため、制御線ＶＬの電圧Ｖ＿ＶＬが電圧ＶＬ＿Ｎになった時点で、増幅トランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ始める。ＡＤ変換ゲインＧ１の傾きが最も大きいため、最も早い時刻で画素電流Ｉｐｉｘが流れ始め、最も傾きの小さいＡＤ変換ゲインＧ３の場合、最も遅い時刻で画素電流Ｉｐｉｘが流れ始める。Ｉｐｉｘ＠Ｇ１、ｃｏｍｐ＠Ｇ１、ｃｏｕｎｔ＠Ｇ１は、ＡＤ変換ゲインがＧ１である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。同様に、Ｉｐｉｘ＠Ｇ２、ｃｏｍｐ＠Ｇ２、ｃｏｕｎｔ＠Ｇ２は、ＡＤ変換ゲインがＧ２である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。同様に、Ｉｐｉｘ＠Ｇ３、ｃｏｍｐ＠Ｇ３、ｃｏｕｎｔ＠Ｇ３は、ＡＤ変換ゲインがＧ３である場合のＩｐｉｘ、ｃｏｍｐ、ｃｏｕｎｔを示す。

光信号レベルの読出動作Ｓ＿ＡＤにおいても、同様に、制御線ＶＬの電圧Ｖ＿ＶＬがＶＬ＿Ｓになった時点で、画素電流Ｉｐｉｘが流れ始める。この場合も、ＡＤ変換ゲインＧ１の場合、画素電流Ｉｐｉｘが流れ始める時刻が最も早く、ＡＤ変換ゲインＧ３の場合に最も遅い。各時刻及び各ゲインにおいて画素Ｉｐｉｘの値が基準電流Ｉｒｅｆの値を超えるタイミングで、比較結果信号ｃｏｍｐが反転し、その時点のカウント値であるデジタル信号がメモリ１２６に保持される。

ＡＤ変換ゲインがＧ１である場合が最も早い時刻でカウント値を保持するということは、ＡＤ変換ゲインがＧ１である場合のデジタル信号の値が最も小さいことを意味する。また、ＡＤ変換ゲインがＧ３である場合が最も遅い時刻でカウント値を保持することは、ＡＤ変換ゲインがＧ３である場合のデジタル信号の値が最も大きいことを意味する。ＡＤ変換ゲインを（デジタル信号の値）／（電荷電圧変換部における電圧レベル）と定義すると、ＡＤ変換ゲインと制御線ＶＬの電圧Ｖ＿ＢＬの傾きは、以下の関係となる。
Ｇ１（ゲイン：小、傾き：大）＜Ｇ２（ゲイン：中、傾き：中）＜Ｇ３（ゲイン：大、傾き：小）

つまり、ゲイン制御部２４０によって、読出部１２０によるＡＤ変換のゲインを切り替える機能が提供される。

図９（ｂ）には、ゲイン制御部２４０の具体的な構成例が示されている。図９（ｂ）に示された例では、可変容量２３２は、複数のユニットの並列接続で構成され、各ユニットは、容量および選択スイッチの直列接続で構成されている。選択スイッチの状態（オン、オフ）を制御することによって可変容量２３２の容量値を決定することができる。つまり、選択スイッチの状態（オン、オフ）を制御することによって、複数の容量のうち制御線ＶＬの電圧制御のために使用される容量を選択することができる。

各ユニットの容量が、ＭＯＳ型キャパシタのように、シリコン拡散層を利用したデバイスで構成される場合、容量の２つの電極２３７および２３８のいずれかに拡散層−ウエル間の寄生容量が生じる。各容量をスイッチと制御線ＶＬとの間に配置した場合、スイッチの状態に関わらず、全ての容量の寄生容量が常に制御線ＶＬに対して付加されてしまう。この場合、ゲイン制御部２４０においてＡＤ変換ゲインを設定する際に所望のゲインが得られない可能性がある。そこで、図９（ｂ）に示された例のように、スイッチを容量と制御線ＶＬとの間に挿入することで、オフしているスイッチが接続されている容量の寄生容量も制御線ＶＬから切り離される。したがって、このような構成によれば、寄生容量による誤差成分を小さくし、より正確なＡＤ変換ゲインの設定が可能になる。

また、本実施形態において、図４乃至図６のいずれかに示された選択信号ＳＥＬが用いられる。その結果、光電変換装置の駆動を高速化することができる。

図１１を参照しながら本発明の第５実施形態の光電変換装置を説明する。第５実施形態として言及しない事項は、第１乃至第４実施形態のいずれかと同じである。なお、図１１では、簡略化のために、代表的に、１つの列のための比較部１２２および電圧制御部３３０と、当該列の１つの画素１１２が示されている。第５実施形態では、電圧制御部１３０が電圧制御部３３０で置き換えられている。

電圧制御部３３０は、容量１３２の第２端子１３８が第３電圧ノード（この例では、電源電圧ＶＤＤを供給する電源ノード）に接続されている点で、電圧制御部１３０と異なる。ここで、第３電圧ノードの電圧は、比較部１２２のトランジスタＭ５およびＭ６のソースに供給される電源電圧ＶＤＤと同じである。図１１に示された電圧制御部３３０は、ＡＤ変換ゲインを変更する機能を有しないが、第４実施形態のように、ＡＤ変換ゲインを変更する機能を有してもよい。

図１２（ａ）には、第１乃至第４実施形態のように容量１３２の第２端子１３８が第２電圧ノード（接地ノード）に接続された構成における動作が示されている。図１２（ｂ）には、第５実施形態、即ち、第２端子１３８を第３電圧ノード（この例では、電源電圧ＶＤＤを供給する電源ノード）に接続された構成における動作が示されている。なお、図１２において、選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

Ｉｃａｐは容量１３２から流れる電流、Ｉｒｅｓはスイッチ１３６を流れる電流を示している。Ｉｃａｐは容量１３２の第２端子１３８から第１端子１３７へ流れる方向を正の電流とする。ノイズレベルの読出動作Ｎ＿ＡＤにおける波形の基本的な動作は光信号レベルの読出動作Ｓ＿ＡＤと同様であるため、Ｓ＿ＡＤのみが図示されている。

図１２（ａ）において、第３電圧ノードから供給される電流Ｉｖｄｄは、画素電流Ｉｐｉｘと基準電流Ｉｒｅｆの和である。Ｉｃａｐは、ΦＲＶＬが非活性化された後における容量１３２からの放電電流であり、第２端子１３８を介して第２電圧ノード（接地ノード）から供給される。したがって、第２電圧ノードに流れ込む電流Ｉｇｎｄは、電流源電流ＩｓとＩｒｅｆの和からＩｃａｐを引いたものである。図１２（ａ）から明らかなように、ＡＤ変換を行っているＳ＿ＡＤの期間において、ＩｖｄｄおよびＩｇｎｄが大きく変動していることが分かる。第２電圧ノードおよび第３電圧ノードは相応のインピーダンスを持つため、これらの電流変動が接地電圧および電源電圧の変動を引き起こす。図１１では１列の回路のみが示されているが、複数の列からなる光電変換装置の場合、自列がＡＤ変換を行っている最中に他の列が引き起こす接地電圧および電源電圧変動がノイズ要因となる。

図１２（ｂ）の場合、容量１３２の第２端子１３８は第３電圧ノードに接続されているため、Ｉｖｄｄは、Ｉｐｉｘ、ＩｒｅｆとＩｃａｐの和となり、Ｉｇｎｄは、ＩｓとＩｒｅｆの和となる。ＩｃａｐとＩｐｉｘとは逆相の関係にあるため、両者を足すことで電流変動を打ち消すことが可能となり、Ｉｖｄｄの変動を抑制できる。また、Ｉｇｎｄは変動の大きいＩｃａｐと相関を有しないので、Ｉｇｎｄの変動も抑制できる。したがって、複数の列で構成された光電変換装置において、自列のＡＤ変換期間中の他列の動作に起因する接地電圧および電源電圧の変動が抑圧される。これにより、容量１３２の第２端子１３８を第２電圧ノードに接続した場合と比較して、ノイズによる画質劣化を低減することができる。

以上のように、制御線ＶＬに接続される容量１３２の第２端子１３８を、比較部１２２のトランジスタＭ５、Ｍ６が接続されている第３電圧ノードと接続することで、ノイズによる画質の劣化を低減することができる。

図１３を参照しながら本発明の第６実施形態の光電変換装置を説明する。第６実施形態では、第１乃至第５実施形態における比較部１２２が比較部２２２で置き換えられている。比較部２２２は、比較部１２２の構成に対してバイパス経路２５０を追加した構成を有する。バイパス経路２５０は、トランジスタＭ６のソースの側のノードとドレインの側のノードとの間の経路をバイパスするように、即ち、トランジスタＭ６に対して並列に設けられている。バイパス経路２５０は、例えば、ゲートに所定電圧ＶＧが印加され、ドレインが第３電圧ノード（この例では、電源電圧ＶＤＤを供給する電源ノード）に接続され、ソースが電流源１０８（ノードｃｏｍｐ１）に接続されたＮＭＯＳトランジスタＭ７で構成される。ｃｏｍｐ１は、インバータ１０９の入力ノード、ｃｏｍｐ２は、インバータ１０９の出力ノードを示している。

次に、図１４を参照しながら、図４に示された動作とは異なる点を中心として、第６実施形態の光電変換装置の動作を説明する。ＩｍｉｒはトランジスタＭ６に流れる電流、ＩｂｐはトランジスタＭ７（バイパス経路２５０）に流れる電流、Ｉｒｅｆは電流源１０８に流れる参照電流である。なお、図１４では選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

読出動作Ｎ＿ＡＤの期間Ａにおいて、制御線ＶＬの電圧Ｖ＿ＶＬが線形的に降下するが、読出対象の行の画素１１２の増幅トランジスタＭ３がオフしているため、画素電流Ｉｐｉｘは流れない。トランジスタＭ５とトランジスタＭ６は、カレントミラー回路を構成しているので、期間Ａにおいては、電流Ｉｍｉｒも流れない。トランジスタＭ７がオンするように所定電圧ＶＧを設定することで、トランジスタＭ７を介して、電流Ｉｂｐが電流源１０８の基準電流Ｉｒｅｆとして流れる。この時、ノードｃｏｍｐ１の電圧は、おおよそ所定電圧ＶＧからトランジスタＭ７の閾値電圧ＶＴ７を引いた電圧である。電圧ＶＧ−ＶＴ７が接地電圧より高く、インバータ１０９の反転閾値より低くなるように所定電圧ＶＧが設定されることが好ましい。

制御線ＶＬの電圧Ｖ＿ＶＬが降下し続けると、やがて増幅トランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ始める。これにより、トランジスタＭ５とトランジスタＭ６のサイズ比に応じた電流ＩｍｉｒがトランジスタＭ６を通して流れる。トランジスタＭ６、Ｍ７は共に電流源１０８に接続されており、トランジスタＭ６、Ｍ７を流れる電流の合計がＩｒｅｆである。よって、電流Ｉｂｐは減少していき、ノードｃｏｍｐ１の電圧は上昇していく。そして、画素電流Ｉｐｉｘが大きくなり、電流Ｉｍｉｒが基準電流Ｉｒｅｆに等しくなる時点で電流Ｉｂｐはゼロとなる。その後、電流Ｉｍｉｒが基準電流Ｉｒｅｆより一時的に大きくなり、ＩｍｉｒとＩｒｅｆの差分の電荷がノードｃｏｍｐ１の寄生容量に充電されることでノードｃｏｍｐ１の電圧が上昇していく。ノードｃｏｍｐ１の電圧が上昇していくと、トランジスタＭ６のドレイン・ソース間電圧が小さくなることで、徐々に電流Ｉｍｉｒが減少していき、基準電流Ｉｒｅｆと同じ値になるところで釣り合う。

ノードｃｏｍｐ１の電圧が上昇していく期間においてインバータ１０９の反転閾値を超えた時点でノードｃｏｍｐ２の電圧が反転し、その時点のカウント値ｃｏｕｎｔがメモリ１２６によって保持される。その後、読出動作Ｎ＿ＡＤの終了し、リセット信号ΦＲＶＬが活性化されることで、増幅トランジスタＭ３がオフし、電流Ｉｐｉｘが流れなくなる。この時、Ｉｍｉｒも同様に流れなくなり、代わりに電流Ｉｂｐが電流源１０８の電流を供給し、ノードｃｏｍｐ１の電圧はＶＧ−ＶＴ７に戻る。以降、読出動作Ｓ＿ＡＤにおける動作は、Ｎ＿ＡＤと同様であるため、説明を省略する。

画素電流Ｉｐｉｘが流れない期間にバイパス経路２５０（トランジスタＭ７）を介して電流Ｉｂｐを流すことで、接地ノードに流れる電流が一定となる。また、ノードｃｏｍｐ１の低電圧側の電圧を接地電圧より高いＶＧ−ＶＴ７とすることで、ノードｃｏｍｐ１における電圧変化の振幅が制限される。複数の列を有し、かつ列間のピッチが数ミクロン以下と狭い光電変換装置においては、クロストークによって他列の大振幅信号が自列に影響を及ぼし、これがノイズとなって画質劣化を引き起こしうる。つまり、ノードｃｏｍｐ１における電圧変化の振幅を制限することで、画質劣化を抑制することができる。

図１４には、バイパス経路２５０がない場合の基準電流Ｉｒｅｆ（即ち、接地ノードに流れる電流Ｉｇｎｄ）とノードｃｏｍｐ１における電圧の波形が点線で示されている。バイパス経路２５０がないために、ＡＤ変換を行っている読出動作Ｎ＿ＡＤおよびＳ＿ＡＤの期間に接地ノードに流れる電流が変動していることが分かる。接地ノードは、相応のインピーダンスを持つため、この電流変動が接地電圧の変動を引き起こす。複数の列を有する光電変換装置においては、自列がＡＤ変換を行っている最中に他の列が引き起こす接地電圧変動がノイズ要因となり、画質劣化を引き起こしうる。つまり、接地ノードに流れる電流変動をバイパス経路によって抑制することで、画質劣化を抑制することができる。

図１５を参照しながら本発明の第７実施形態の光電変換装置を説明する。第７実施形態では、第１ないし第５実施形態における比較部１２２が比較部３２２で置き換えられている。比較部３２２は、比較部１２２の構成に対して振幅制限部３５０を追加した構成を有する。振幅制限部３５０は、ノードｃｏｍｐ１における電圧の振幅を制限する。振幅制限部３５０は、例えば、ゲートに電圧ＶＧ２が印加され、ドレインがトランジスタＭ６のドレイン、ソースが電流源１０８に接続されたＮＭＯＳトランジスタＭ８で構成されうる。トランジスタＭ８は、電流源１０８が出力する基準電流Ｉｒｅｆの経路の一部を構成する。つまり、トランジスタＭ８は、基準電流Ｉｒｅｆの経路において、トランジスタＭ６と電流源１０８の間に配されている。

次に、図１６を参照しながら、図４に示された動作と異なる点を中心として、第７実施形態の光電変換装置の動作を説明する。なお、図１６では選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

読出動作Ｎ＿ＡＤが開始され、読出対象行の画素１１２の増幅トランジスタＭ３がオンし、画素電流Ｉｐｉｘが流れ出すところまでは図４と同様である。画素電流Ｉｐｉｘが流れると、トランジスタＭ５とトランジスタＭ６のサイズ比に応じた電流Ｉｍｉｒが流れる。これによってノードｃｏｍｐ１の電圧が上昇していくが、トランジスタＭ８の閾値をＶＴ８とすると、ノードｃｏｍｐ１の電圧は、おおよそＶＧ２−ＶＴ８となり、ノードｃｏｍｐ１の高電圧側の電圧が抑えられる。つまり、ノードｃｏｍｐ１の電圧の振幅が制限される。複数の列を有し、かつ列間のピッチが数ミクロン以下と狭い光電変換装置においては、クロストークによって他列の大振幅信号が自列に影響を及ぼし、これがノイズとなって画質劣化を引き起こしうる。つまり、ノードｃｏｍｐ１の電圧の振幅を制限することで、画質劣化を抑制することができる。電圧ＶＧ２は、インバータ１０９が反転するよう、ＶＧ２−ＶＴ８がインバータ１０９の反転閾値より高くなるよう設定される。

図１５に示された例では、トランジスタＭ８のゲートに電圧ＶＧ２が印加されるが、トランジスタＭ８のゲートには、比較部３２２を動作状態または非動作状態に制御するイネーブル信号線が接続されてもよい。イネーブル信号が活性（ハイレベル）の時は、比較部３２２を動作させ、非活性（ローレベル）の時は比較部３２２の電流経路を遮断することで比較部３２２を非動作状態とすることで、消費電力を抑制することができる。

図１７を参照しながら本発明の第８実施形態の光電変換装置を説明する。第８実施形態では、第１ないし第５実施形態における比較部１２２が比較部４２２で置き換えられている。比較部４２２は、第６実施形態のバイパス経路２５０と第７実施形態の振幅制限部３５０の双方が組み込まれた構成を有する。

図１８には、第８実施形態の光電変換装置の動作が示されている。図１８では選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

バイパス経路２５０および振幅制限部３５０を有することで、接地ノードを流れる電流Ｉｇｎｄを一定にすると共に、ノードｃｏｍｐ１における電圧の振幅をＶＧ２−ＶＴ８〜ＶＧ−ＶＴ７に制限することができる。つまり、複数の列を有する光電変換装置において、接地電圧変動による画質劣化と、大振幅信号のクロストークによる画質劣化の双方を抑制することができる。

図１９を参照しながら本発明の第９実施形態の光電変換装置を説明する。第９実施形態では、第１ないし第５実施形態における比較部１２２が比較部５２２で置き換えられている。比較部５２２は、比較部１２２に対してアイドル電流Ｉｉｄｌを流すアイドル電流源５０１を追加した構成を有する。アイドル電流源５０１は、センシング線ＳＬを介して、増幅トランジスタＭ３のソースおよびドレインの他方（本例ではドレイン）に接続される。

次に、図２０を参照しながら、図４に示された動作と異なる点を中心として、第１０実施形態の光電変換装置の動作を説明する。図２０では選択信号ＳＥＬの図示は省略されている。選択信号ＳＥＬは、図４乃至図６のいずれかの信号が用いられる。

リセット信号ΦＲＶＬが活性化されることで、増幅トランジスタＭ３がオフ状態となるため、電流Ｉｐｉｘが流れなくなり、トランジスタＭ５を流れる電流はアイドル電流Ｉｉｄｌのみとなる。この状態で、センシング線ＳＬの電圧は、センシング線ＳＬの寄生容量がアイドル電流Ｉｉｄｌで充電されることで上昇していき、トランジスタＭ５のゲートソース間電圧をＶｇｓとすると、ＶＤＤ−Ｖｇｓにセトリングする。また、トランジスタＭ６には、アイドル電流Ｉｉｄｌに対して、トランジスタＭ５に対するＭ６のサイズ比Ｍ（＝（Ｍ６のゲート幅）／（Ｍ５のゲート幅））を乗じた大きさの電流が流れる。制御線ＶＬおよびセンシング線ＳＬの電圧がセトリングし、且つ画素のリセット動作或いは転送動作が完了した後に、リセット信号ΦＲＶＬが非活性状態にされることでＡＤ変換動作が開始される。以降の動作はこれまで説明した実施形態と同様のため、その説明を省略する。

ここで、アイドル電流Ｉｉｄｌは、以下の関係式を満たす電流値である必要がある。
Ｉｉｄｌ＜Ｉｒｅｆ／Ｍ

図２０には、アイドル電流源５０１が無い場合のセンシング線ＳＬの電圧波形とトランジスタＭ５に流れる電流波形Ｉｍ５が点線で示されている。アイドル電流源５０１が無いために、リセット信号ΦＲＶＬを活性化すると、トランジスタＭ５のゲートソース間電圧Ｖｇｓで決まる電流がトランジスタＭ５より供給され、センシング線ＳＬの寄生容量を充電することで、センシング線ＳＬの電圧が上昇していく。センシング線ＳＬの電圧が上昇していくに連れて、ゲートソース間電圧は減少していくため、トランジスタＭ５より供給される電流も減少し、センシング線ＳＬの電圧の上昇速度も低下する。ＶｇｓがトランジスタＭ５の閾値電圧以下になると、トランジスタＭ５はサブスレシュホールド領域に入るため、トランジスタＭ５より供給される電流量は指数関数的に減少していく。センシング線ＳＬのセトリングには、トランジスタＭ５の電流が無くなりセトリング線ＳＬの電圧がＶＤＤに到達する必要があるため、長時間掛ることが明らかである。

センシング線ＳＬが十分にセトリングしていない状態でＡＤ変換動作を開始する場合、毎回のＡＤ変換動作の初期状態における増幅トランジスタＭ３のソースドレイン間電圧が異なる可能性がある。このため、ＡＤ変換結果において、リニアリティ劣化、固定パターンノイズ、ランダムノイズの増加といった問題を引き起こし、画質が劣化しうる。したがって、良好な画質を得るためには、センシング線ＳＬが十分にセトリングする時間を確保する必要がある。

つまり、第１０実施形態のようにアイドル電流源５０１を追加することで、センシング線ＳＬのセトリング時間を短縮することが可能となり、光電変換装置の読出し時間の更なる高速化を実現することができる。

図２１には、本発明の１つの実施形態の光電変換システムの構成が示されている。光電変換システム８００は、例えば、光学部８１０、撮像素子１、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１及び映像信号処理部８３０を有する。撮像素子１には、上記の実施形態で説明された光電変換装置１００、１００’、１００”が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１及び映像信号処理部８３０の駆動タイミングを制御する。

１１２ 画素、
ＰＤ 光電変換素子
Ｍ１ 転送トランジスタ
Ｍ２ リセットトランジスタ
Ｍ３ 増幅トランジスタ
Ｍ４ 選択トランジスタ
ＶＬ 制御線
ＳＬ センシング線
１３０ 電圧制御部
１２２ 比較部

Claims (23)

1. 光電変換素子と、
   前記光電変換素子で発生した電荷に基づく信号を受けるゲートを含む増幅トランジスタと、
   前記ゲートに接続された少なくとも１つのトランジスタと、
   前記増幅トランジスタからの電流が流れる第１の経路に、前記増幅トランジスタに対して直列に配された選択トランジスタと、
   前記第１の経路とは分離された第２の経路へ第１の基準電流を出力する第１の電流源と、
   前記増幅トランジスタのソースおよびドレインのいずれか一方に電気的に接続された制御線の電圧を制御する電圧制御部と、
   前記増幅トランジスタからの電流と前記第１の基準電流とを比較するための比較部と、を備え、
   前記少なくとも１つのトランジスタが導通状態である期間に、前記選択トランジスタが非導通状態である、
   ことを特徴とする光電変換装置。
2. 前記少なくとも１つのトランジスタは、前記光電変換素子で発生した電荷を転送する転送トランジスタである、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記少なくとも１つのトランジスタは、前記ゲートの電圧をリセットするリセットトランジスタである、
   ことを特徴とする請求項１に記載の光電変換装置。
4. 前記少なくとも１つのトランジスタは、前記光電変換素子で発生した電荷を転送する転送トランジスタ、および、前記ゲートの電圧をリセットするリセットトランジスタを含み、
   前記リセットトランジスタが導通状態である期間、および、前記転送トランジスタが導通状態である期間のそれぞれにおいて、前記選択トランジスタが非導通状態である、
   ことを特徴とする請求項１に記載の光電変換装置。
5. 前記電圧制御部は、前記制御線と第１電圧を供給する第１電圧ノードとの間の経路に配されたスイッチ、および、前記制御線と第２電圧を供給する第２電圧ノードとの間の経路に配された第２の電流源を含む、
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の光電変換装置。
6. 前記スイッチを導通状態にすることで、前記制御線の電圧を前記第１電圧に基づく電圧にリセットし、
   前記スイッチを非導通状態にすることで、前記第２の電流源によって前記制御線の電圧を前記第２電圧に近づくように変化させる、
   ことを特徴とする請求項５に記載の光電変換装置。
7. 前記制御線の電圧がリセットされたとき、前記増幅トランジスタが非導通状態になり、
   前記電圧制御部が前記制御線の電圧を変化させた結果、前記増幅トランジスタが導通状態になる、
   ことを特徴とする請求項６に記載の光電変換装置。
8. 前記第２の電流源の出力する第２の基準電流の電流値が可変である、
   ことを特徴とする請求項５乃至請求項７のいずれか一項に記載の光電変換装置。
9. 前記電圧制御部は、前記制御線に接続された第１のノードを有する容量を含む、
   ことを特徴とする請求項５乃至請求項８のいずれか一項に記載の光電変換装置。
10. 前記容量の容量値が可変であること、
    を特徴とする請求項９に記載の光電変換装置。
11. 前記容量は、前記第１のノードとは別であって、第３電圧が供給された第２のノードを有し、
    前記第１電圧は前記第２電圧と前記第３電圧との間の電圧である、
    ことを特徴とする請求項９または請求項１０に記載の光電変換装置。
12. 前記容量は、前記第１のノードとは別であって、第３電圧が供給された第２のノードを有し、
    前記第３電圧は、前記第１電圧と前記第２電圧との間の電圧であるか、または、前記第２電圧と等しい、
    ことを特徴とする請求項９または請求項１０に記載の光電変換装置。
13. 前記増幅トランジスタのソースおよびドレインの他方に接続された第３の電流源を備える、
    ことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の光電変換装置。
14. 前記比較部は、カレントミラー回路を含み、
    前記カレントミラー回路は、前記第１の経路に配された第１のトランジスタと、前記第２の経路に配された第２のトランジスタとを含み、
    前記第１のトランジスタのゲートおよびドレインが互いに短絡されている、
    ことを特徴とする請求項１乃至請求項１３のいずれか一項に記載の光電変換装置。
15. 前記第２のトランジスタのソースの側のノードと、前記第２のトランジスタのドレインの側のノードとを接続するトランジスタを備える、
    ことを特徴とする請求項１４に記載の光電変換装置。
16. 前記第２の経路であって、前記第２のトランジスタと前記第１の電流源との間に配されたトランジスタを備える、
    ことを特徴とする請求項１４または請求項１５に記載の光電変換装置。
17. 前記電圧制御部が前記制御線の電圧を変化させている期間に、前記増幅トランジスタからの電流と前記第１の基準電流とを比較することにより、前記ゲートが受ける信号に対応するデジタル信号を生成する、
    ことを特徴とする請求項１乃至請求項１６のいずれか一項に記載の光電変換装置。
18. 前記電圧制御部は、単位時間における前記制御線の電圧の変化量を切り替える、
    ことを特徴とする請求項１乃至請求項１７のいずれか一項に記載の光電変換装置。
19. 前記選択トランジスタが非導通状態である期間が、前記少なくとも１つのトランジスタが導通状態である期間を包含する、
    ことを特徴とする請求項１乃至請求項１８のいずれか一項に記載の光電変換装置。
20. 前記少なくとも１つのトランジスタが非導通状態から導通状態へ遷移するときに、前記選択トランジスタが非導通状態である、
    ことを特徴とする請求項１乃至請求項１９のいずれか一項に記載の光電変換装置。
21. 前記光電変換素子、前記増幅トランジスタ、および、前記選択トランジスタをそれぞれが含む複数の画素を備え、
    前記複数の画素のそれぞれの前記増幅トランジスタの前記ソースおよびドレインのいずれか一方が、前記制御線に電気的に接続される、
    ことを特徴とする請求項１乃至請求項２０のいずれか一項に記載の光電変換装置。
22. 請求項１乃至請求項２１のいずれか一項に記載の光電変換装置と、
    前記光電変換装置からの信号を処理する信号処理装置と、を備えた光電変換システム。
23. 光電変換素子と、
    前記光電変換素子で発生した電荷に基づく信号を受けるゲートを含む増幅トランジスタと、
    前記ゲートに接続された少なくとも１つのトランジスタと、
    前記増幅トランジスタからの電流が流れる第１の経路に、前記増幅トランジスタに対して直列に配された選択トランジスタと、
    前記第１の経路とは分離された第２の経路へ第１の基準電流を出力する第１の電流源と、
    前記増幅トランジスタのソースおよびドレインのいずれか一方に電気的に接続された制御線の電圧を制御する電圧制御部と、
    前記増幅トランジスタからの電流と前記第１の基準電流とを比較するための比較部と、を備える光電変換装置の駆動方法であって、
    前記少なくとも１つのトランジスタが導通状態である期間に、前記選択トランジスタが非導通状態にする、
    ことを特徴とする光電変換装置の駆動方法。

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