JPS609390B2

JPS609390B2 - 半導体装置の出力回路

Info

Publication number: JPS609390B2
Application number: JP51086735A
Authority: JP
Inventors: 優吉野; 孝道和田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-07-20
Filing date: 1976-07-20
Publication date: 1985-03-09
Also published as: JPS5312261A

Description

【発明の詳細な説明】本発明は、一次元または二次元の複数個の情報をもつ半
導体装置からの並列出力信号を一連の時系列信号として
取り出す半導体装置の出力回路に関するものである。

従来、電荷転送装置あるいはイメージセンサーのごとく
一次元または二次元の多数の情報が半導体装置の並列出
力信号として現われている場合、この並列出力信号を一
連の時系列信号として得る方法として各々の並列出力信
号端子に設けられた開閉ゲートを、シフトレジスタ等で
構成した走査回路によって順番に開くことにより一連の
時系列信号を得るという方法が一般的に考えられる。

しかし、この方法の一つの問題点は、走査回路の走査速
度がかなり高速になるという点である。例えば、前記走
査回路を二相クロックで駆動するシフトレジスタで構成
した場合を考えると、この走査回路の駆動周波数は、並
列出力信号の時系列信号としての周波数と同じ周波数が
必要であるということになる。今、一例として、ビデオ
信号の−水平期間（ＩＨ期間）、６３．５仏秒このうち
の走査期間内に５０の固位の並列信号を一連の時系列信
号として取り出す場合を考えると、上記のシフトレジス
タによる走査回路の駆動周波数は１０ＭＨＺ程度という
ことになる。この例の様に多数の並列出力信号をビデオ
信号として処理する場合には、ここに示した方法による
と非常に高速で駆動される走査回路すなわちシフトレジ
スタを設計する必要があるわけであるが、並列出力信号
の数が多くなればなるほど出力バスラィンに接続される
容量成分が増大することにより、シフトレジスタの高速
化は困難になってくる。上述のような不都合さを解決す
る一方法として、第１図に示したように、例えば四列の
出力サプライン列に一旦分割して入力しておき、この四
列の出力信号サブラィン列を順次切り換えることにより
一連の時系列出力信号を得る方法が考えられる。

第１図において、半導体装置１０より出力される並列出
力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，．・・・・・
ｗ，×，ｙ，ｚは、走査回路１１において、１１ａ，１
１ｅ，……１１ｗとしてそれぞれ“１０……０”，“
０１０……０”なるように“１”信号を順次送って
いく走査によってゲート列１６を開閉して、それぞれ出
力信号サブラィン列１２〜１５に一旦入力され、ゲート
列１７を構成するＭＯＳトランジスタの入力キヤパシタ
とサブラインの容量とによって保持される。

その後、走査回路１８によりゲート列１７を開閉して、
出力端子１９に一連の時系列信号を得る方式である。こ
の例においては、走査回路１８の走査周波数は一連の時
系列出力信号の周波数と同じく、高速駆動が要求される
が、ビット数が四ビットで良く、出力バスラインの容量
も小さく、実現は可能であることはいうまでもない。ま
た、走査回路１１の走査周波数は、上述したような一本
の出力バスラィンに読み出す方式に比べて、４分の１の
周波数でよく、ライン容量も減少するので、走査回路の
設計はかなり楽になることがわかる。しかし、第１図に
示した方式は次に示すような欠点をもつ。

すなわち、並列信号を出力信号サブラィン列に入力した
場合の入力信号の立上り特性が一連の時系列出力信号に
影響を及ぼし、出力信号にクロック信号よりも低周波の
周期的ノイズとなって現われる。このことを第２図を用
いて説明する。第２図において、Ａ，Ｂは走査回路１１
の各段の１１ａ，１１ｅの出力信号を表わし、Ｃ〜Ｆは
それぞれ出力信号サブラィン１２〜１５における信号波
形を示してある。ここで、簡単のため並列信号のうちの
ａ，ｂ，ｃ，ｄおよびｅ，ｆ，ｇ，ｈはそれぞれ等しい
信号として示す。一般にＣ〜Ｆに示したように、出力信
号サブラィン列に入力された信号は、ライン容量その他
の影響により、立上りが鈍る特性を示すのが普通である
。今、Ｇ〜Ｊに示したような波形を走査回路１８の各段
１８一１〜１８−４にそれぞれ印加すると、出力端子１
９に得られる時系列出力信号はＫに示したような信号に
なる。ここで、第１図には示してないが、第２図Ｋはゲ
ート列１７が閉じられるとりセットされて零に戻る信号
として書いてある。前にも書いたようにａ，ｂ，ｃ，ｄ
，及びｅ，ｆ，ｇ，ｈは同レベルの信号であるにもかか
わらず、出力信号は第２図Ｋのａ，ｂ及びｅ，ｆに対応
する信号に示されたように、出力信号サブラィン列１２
，１３に信号ａ，ｂ及びｅ，ｆを入力した時の入力信号
の立上り特性による影響を含み、これが出力信号におけ
るクロック周波数の４分の１周波数の周期的ノイズとな
るとともに、正しい時系列出力信号が得られないという
ことになる。このことをより詳細に説明すると、第３図
のＡなる映像出力信号に対応して、Ｂなる同一レベル電
圧の信号が得られる場合において、Ｃなる時系列信号が
出力端子に得られ、信号以外にＤなる周期的なノイズが
存在することになる。

この周期的ノイズは、この例ではクロツク周波数の４分
の１の周波数であるため、フィル夕で完全に除くことは
できず、この信号を画像として処理する場合には、周期
的に違うレベルの信号が画面上に現われることになる。
また、このような周期ノイズが現われる原因については
、前述のような理由においてであるが、半導体装置にお
いては、並列出力信号レベルに制限があること及びゲー
ト列１６の大きさに制限があることにより、大きな問題
となり、この発明による改善が必要となるのである。本
発明は上述したような欠点を改善した半導体装置の並列
信号出力回路を提供することを目的とする。すなわち、
本発明によれば、半導体装置からの並列信号を、並列信
号の時系列信号としての周波数よりも少ない周波数で出
力信号サブラィンに入力し、しかも出力信号サブラィン
列に入力された信号の立上り特性とは全く無関係に、一
連の時系列信号として得ることが可能となる。

本発明による出力回路方式の概要を説明すると、複数個
の並列信号をまず時系列にｍ個（ｍＺＩなる整数）ずつ
に分割し、分割されたｍ個ずつの信号を順次にｎ・ｍ列
（ｎと２なる整数）設けられた出力信号サプラィン列に
読込み、その後に前記出力信号サブラィン列からのそれ
ぞれの信号を順次、その信号の次のｍ個の信号が出力信
号サブラィン列へ謙込まれる期間あるいはそれ以降の期
間に、出力端へ読み出すことによって一連の時系列信号
を得るというものである。

以下、本発明による並列信号の出力回路の実施例につい
て説明を行なう。

第４図には、四列の出力サブラィン列を有する場合の本
発明の一実施例を示した。

ここで、半導体装置２０の並列出力は第６図に示すよう
な転送クロック◇・，０２で駆動されるＢＢＤ転送列
によって出力される並列出力信号とする。なお、本実施
例は上述の概要の説明においてｍ＝２，ｎ＝２とした場
合に当たる。第４図において、半導体装置２０より出力
される並列出力信号ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，
…．・・Ｗ，×’ｙ’Ｚは、走査回路２１において、２
１ａ，２１ｃ，２１ｅ，２１ｇ，……２１ｗ，２１ｙと
して、それぞれ“１０００・・・…００’’，“１１０
０…・・・００’’，“０１１０・・・・・・００’’
，“００１１０・・…・００’’というように“１１”
信号を順次送っていく走査によってゲート列２６を開閉
して、それぞれ出力信号サプラィン列２２〜２５に一旦
入力される。その後、走査回路２８によりゲ−ト列２７
を開閉して、出力端子２９に一連の時系列信号を得る方
式である。第４図において、ゲート列２６およびゲート
列２７としては、一例としてＭＯＳゲートを示したが他
の構造の開閉ゲートでもよいことはもちろんである。

また、走査回路２１としてシフトレジス夕を用いること
ができる。この場合は、“１”信号を連続して２つだけ
入力した後、この“１１”信号を順次シフトするように
動作させればよい。この場合のシフトレジスタは第７図
に例として示した１ビットの簡単なディジタルダイナミ
ックシフトレジスタで構成することができる。さらに、
走査回路２８としてはリングカウンタあるいはシフトレ
ジスタを用いることができることは明らかである。リン
グカウンタを用いる場合は、“１”信号をリング状に順
次シフトさせればよく、またシフトレジスタを用いる場
合は、“１”信号を１つだけ入力して後、“１”信号を
順次シフトさせ、走査回路２８の出力側を入力側に接続
しておけば、“１”信号が所望の通りリング状にシフト
される。この場合の構成例を第８図に示した。第８図に
おける各段のＳＲ，，ＳＲ２，ＳＲ３，ＳＲ４はクロッ
ク０１，？２、ドレイン電極およびＧＮＤラインさら
にリセット端子をもつものとする。なお、同図の実施例
においては、走査回路２８のビット数は四ビットである
。第４図の実施例においては、走査回路２８を走査させ
る周波数は、一連の時系列出力信号の周波数すなわちデ
ータ・レートと等しく、高速駆動をさせる必要があるが
、ビット数が四ビットでよいことと出力バスラィンの容
量が小さいこととを考えると、実現はそれほど困難でな
いことはいうまでもない。

また、走査回路２１を走査させる周波数は、一本の出力
バスラィンに読み出す方式の２分の１の周波数、すなわ
ち並列信号の一連の時系列信号としての周波数の半分の
周波数となり、また走査回路２１のビット数も一本の出
力バスラィンに出力する方式の２分の１のビット数で実
現され、しかもライン容量も減少するので、走査回路の
設計はかなり余裕をもつて行なうことが可能である。ま
た、第４図に示した実施例によれば、並列信号を出力サ
ブラィン列２２〜２５に入力した場合の入力信号の立上
り特性とは全く無関係に「一連の時系列出力信号を得る
ことができる。

このことを第５図を用いて説明する。第５図には第４図
の各端子における信号波形を示してある。Ａ，Ｂ，Ｃ，
Ｄは走査回路２１の各段２１ａ，２１ｃ，２１ｅ，２１
ｇの出力信号を表わし、Ｅ，Ｆ，Ｇ，日はそれぞれ出力
信号サブライン列２２，２３，２４，２５における入力
信号波形を示してある。ここでは簡単のため、並列信号
のうちのａ，ｂ，ｃ，ｄおよびｅ，ｆ，ｇ，ｈはそれぞ
れ等しい信号としてある。各信号波形は同図に示される
ように、出力信号サブラィン列に入力された瞬間にはラ
イン容量等の影響により、立上りが鈍る特性を持つ。し
かし、１〜Ｌに示したようなタイミングをもつ波形を走
査回路２８の各段２８−１，２８一２，２８一３，２８
−４にそれぞれ印加すると、出力端子２９に得られる時
系出力信号はＭに示したような信号となる。なお、第４
図には回路構成としては示してないが、第５図Ｍの波形
はゲート列２７が閉じられるたびに、リセットされて一
旦零に戻る信号として示してある。第５図Ｍでもわかる
ように、この時系列出力信号は、元の並列信号を出力信
号サブラィン列に入力した時の信号の立上り特性の影響
を全く含んでおらず、完全に正しい時系列出力信号とな
っている。これは、第５図にも示されたように出力サプ
ラィン列に入力された信号を順次パルス１〜Ｌによって
、時系列出力信号として読み出すタイミングよりも、走
査の一周期前にはＡ〜Ｄで示したようなパルス・タイミ
ングで、並列信号のうちの所望の信号を所望の出力信号
サブライン列にあらかじめ入力しておくという方法の効
果でもある。また、第４図に示したような構成において
、走査回路２１として’‘１”信号の連続して出力され
ないシフトレジスタを用いて動作することも可能である
。

この場合は第９図に示したようなクロックタィミングで
動作させればよい。すなわち、第９図Ａ〜Ｄで示したク
ロックでａ〜ｚの並列出力信号を出力サブライン列に入
力して、、ホールドされた信号を１〜Ｌなる前記Ａ〜○
なるクロック信号より１周期間遅れたタイミングで出力
バスラィン２９に一連の時系信号として読み出すという
方式である。なお、上述の実施例では、四列の出力信号
サブライン列によって本発明が構成される場合を示した
が、本発明の効果は二列以上の出力信号サブラィン列を
有する構成において期待できる。

一例として、第１０図には六列の出力信号サブラィンに
よって本発明が構成される場合の一実施例を示した。こ
れは、第４図の場合と比べてｍ＝３，ｎ＝２の場合にな
る。第１０図において、半導体装置３０より出力される
並列出力信号ａ，ｂ〜ｚは、走査回路３１において、３
１ａ〜３１ｚとして、それぞれ“１０００……００”，
“１１００……００’’，“０１１０……００’’，“
００１１０…・・・００’’というように“１ｒ信号を
順次送っていく走査によりゲート列３６を開閉して、そ
れぞれ出力信号サブラィン列４２〜４７に一旦入力され
る。その後走査回路３８により、ゲート列３７を開閉し
て出力端子３９に一連の時系列信号を得るという方式で
ある。同図に示した並列信号の処理方式によれば、走査
回路３１を走査させる周波数は、一本の出力バスラィン
に読み出す方式の３分の１の周波数、すなわち並列信号
の一連の時系列信号としての周波数の３分の１の周波数
となり、走査回路３１のビット数も一本の出力バスラィ
ンに出力する方式の３分の１のビット数で表現できる。
しかも、第４図の構成で示したのと全く同じ理由で、時
系列出力信号には全くえの並列信号を出力信号サブラィ
ン列に入力した時の信号の立上り特性の影響を含んでお
らず、正しい時系列出力信号が得られる。なお、本発明
を何列の出力信号サブラィン列を有する構成で実現する
かは、並列信号のビット数、多出力信号サブラィン列を
走査すべき周波数の程度と、各出力サブラィン列の出力
を切り換える走査の周波数の程度、等の条件によって定
められるべきものである。

上述したように、本発明によれば、並列信号の時系列信
号としての周波数よりも少ない周波数で並列信号を出力
信号サブライン列に入力でき、しかも出力信号サブラィ
ン列に入力された信号の立上り特性とは全く無関係に、
一連に時系列出力信号を得ることができる半導体装置の
出力回路が実現できる。

【図面の簡単な説明】

第１図は半導体装置の出力回路の一構成図、第２図Ａ〜
Ｋは第１図の各端子における信号波形図、第３図Ａ〜Ｄ
は第１図の回路における動作説明図、第４図は本発明の
一実施例にかかる半導体出力回路の回路構成図、第５図
Ａ〜Ｍは第４図の各点の信号波形図、第６図は第４図の
半導体装置の一例であるＢＢＤ転送列の構成図、第７図
は走査回路の一例であるシフトレジスタの要部構成図、
第８図は走査回路に用いるリングカウンタの構成図、第
９図は本発明の出力回路における他のタイミング図、第
１０図は本発明の他の実施例にかかる同出力回路の構成
図である。２０，３０・・・・・・半導体装置、ａ〜ｚ・・・・・
・並列信号、２１，３１・・・・・・シフトレジスタよ
りなる走査回路、２２〜２５，４２〜４７・・・・・・
出力サプライン列、２６，２７，３６，３７……ＭＯＳ
ゲート回路、２８，３８・・・・・・走査回路。繁１図第２図繁３風繁４図嫌５図繁６図節７図繁８図繁９図第１０隣

Claims

【特許請求の範囲】１半導体装置から出力される複数個の並列信号を時系
列にｍ個（ｍ≧１なる整数）ずつの組信号に分割し、分
割されたｍ個ずつの組信号を順次にｎ・ｍ列（ｎ≧２な
る整数）設けられた出力信号サブライン列に読込み、こ
のｎ・ｍ列の出力信号サブライン列より順次信号を読出
すことによつて一連の時系列信号を得るに際し、前記分
割されたｍ個ずつの組信号を順次にｍ列の出力信号サブ
ライン列に読み込むための第１のゲート回路と、前記サ
ブライン列からのそれぞれの信号の読出しを、前記サブ
ライン列への信号読込み後に順次に行なうための第２の
ゲート回路とを備え、一つの組のｍ列の出力信号サブラ
イン列からのあるｍ個の組信号の読出しを、該ｍ個の組
信号と時系列的に次のｍ個の組信号の該出力信号サブラ
イン列とは別の組の出力信号サブライン列への読込み期
間あるいはそれ以降の期間に行なうことを特徴とする半
導体装置の出力回路。２第１のゲート回路を、それぞれの並列信号と対応す
る前記ｎ・ｍ個の出力信号サブライン列との間に接続さ
れたｎ・ｍ個のゲート回路の繰り返しからなるゲート回
路群と、このゲート回路群のうちの連続するｍ個のゲー
ト回路を同時に順次駆動する走査回路とにより構成した
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置の出力回路。３第２のゲート回路を、前記出力信号サブライン列に
読込まれた信号を保持し、それぞれの列の信号を順次出
力信号として読出すｎ・ｍ個のゲート回路の繰り返しか
らなるゲート回路群と、このゲート回路群を順次駆動す
る走査回路とにより構成したことを特徴とする特許請求
の範囲第１項に記載の半導体装置の出力回路。４走査回路を連続してｎ個（ｎ≧２なる整数）の出力
を生ずるシフトレジスタで構成したことを特徴とする特
許請求の範囲第２項に記載の半導体装置の出力回路。５サブライン列に読込まれた信号を順次出力信号とし
て読出すゲート回路群をＭＯＳトランジスタによつて構
成したことを特徴とする特許請求の範囲第３項に記載の
半導体装置の出力回路。６走査回路をリングカウンタあるいはシフトレジスタ
によつて構成したことを特徴とする特許請求の範囲第３
項に記載の半導体装置の出力回路。