JP2591299B2 - 走査回路およびその駆動方法 - Google Patents
走査回路およびその駆動方法Info
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- JP2591299B2 JP2591299B2 JP2254422A JP25442290A JP2591299B2 JP 2591299 B2 JP2591299 B2 JP 2591299B2 JP 2254422 A JP2254422 A JP 2254422A JP 25442290 A JP25442290 A JP 25442290A JP 2591299 B2 JP2591299 B2 JP 2591299B2
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- Japan
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- circuit
- scanning circuit
- signal
- shift register
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- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶ディスプレイ，密着イメージセンサ，液
晶シャッタ等の周辺駆動回路に用いられる走査回路およ
びその駆動方法に関する。
晶シャッタ等の周辺駆動回路に用いられる走査回路およ
びその駆動方法に関する。
液晶ディスプレイ，密着イメージセンサ，液晶シャッ
タ等の小型化，低コスト化，高信頼性を目的として、薄
膜駆動回路を一体化して作製する技術がある。これは画
素電極と同一基板上に周辺駆動回路を設置することによ
り、接続端子の数および外部駆動ICの数の大幅な削減が
可能なこと、また大面積，高密度のボンディング工程の
限界から生ずる信頼性の問題を解決できるというコンセ
プトに基づくものである。
タ等の小型化，低コスト化，高信頼性を目的として、薄
膜駆動回路を一体化して作製する技術がある。これは画
素電極と同一基板上に周辺駆動回路を設置することによ
り、接続端子の数および外部駆動ICの数の大幅な削減が
可能なこと、また大面積，高密度のボンディング工程の
限界から生ずる信頼性の問題を解決できるというコンセ
プトに基づくものである。
シフトレジスタとバッファで構成される走査回路は、
たとえばアクティブマトリクス液晶ディスプレイにおい
て垂直駆動回路、あるいはブロックパルスを走査する回
路として上記の薄膜駆動回路の重要な構成要素となる。
たとえばアクティブマトリクス液晶ディスプレイにおい
て垂直駆動回路、あるいはブロックパルスを走査する回
路として上記の薄膜駆動回路の重要な構成要素となる。
第４図は従来の走査回路の一例の（2N−１）ビット
目，（2N）ビット目（Ｎは自然数）を示す回路図であ
る。シフトレジスタは入力された信号をクロックφ1,▲
▼により一定の周波数で次段のシフトレジスタへ順
次転送していくことができ、各シフトレジスタの出力は
出力バッファを通して走査パルス信号として出力され
る。第５図は第４図に示した従来の走査回路のタイミン
グチャートである。この場合、（2N−１）ビット目，
（2N）ビット目の走査パルス信号はそれぞれシフトレジ
スタの出力A,Bと同じタイミングで出力される。
目，（2N）ビット目（Ｎは自然数）を示す回路図であ
る。シフトレジスタは入力された信号をクロックφ1,▲
▼により一定の周波数で次段のシフトレジスタへ順
次転送していくことができ、各シフトレジスタの出力は
出力バッファを通して走査パルス信号として出力され
る。第５図は第４図に示した従来の走査回路のタイミン
グチャートである。この場合、（2N−１）ビット目，
（2N）ビット目の走査パルス信号はそれぞれシフトレジ
スタの出力A,Bと同じタイミングで出力される。
液晶ディスプレイ，密着イメージセンサ，液晶シャッ
タ等の画像入出力デバイスの大面積化，長尺化に伴い、
無欠陥の薄膜駆動回路を形成することは現状のプロセス
技術では非常に困難である。特に上記の走査回路の欠陥
は、例えば液晶ディスプレイ等の２次元画像の場合には
面欠陥となって現われる。この欠陥は画素アレイ部に欠
陥が存在しない場合でも生じるため、周辺駆動回路の歩
留まりの悪さが液晶ディスプレイ，密着イメージセン
サ，液晶シャッタ等の装置全体の歩留まりを低下させる
大きな要因になっている。
タ等の画像入出力デバイスの大面積化，長尺化に伴い、
無欠陥の薄膜駆動回路を形成することは現状のプロセス
技術では非常に困難である。特に上記の走査回路の欠陥
は、例えば液晶ディスプレイ等の２次元画像の場合には
面欠陥となって現われる。この欠陥は画素アレイ部に欠
陥が存在しない場合でも生じるため、周辺駆動回路の歩
留まりの悪さが液晶ディスプレイ，密着イメージセン
サ，液晶シャッタ等の装置全体の歩留まりを低下させる
大きな要因になっている。
また、上記の画像入出力デバイスの高解像度化に伴
い、より高速な走査回路が要求されてくる。走査回路の
高速化は主に薄膜トランジスタの移動度を向上させる
か、あるいはトランジスタのゲート長を小さくすること
によって達成可能であるが、その場合トランジスタ作製
プロセスを変更しなければならないという大きな問題が
生じる。
い、より高速な走査回路が要求されてくる。走査回路の
高速化は主に薄膜トランジスタの移動度を向上させる
か、あるいはトランジスタのゲート長を小さくすること
によって達成可能であるが、その場合トランジスタ作製
プロセスを変更しなければならないという大きな問題が
生じる。
本発明は上記問題点を解決する高歩留まりかつ高速な
走査回路とその駆動方法を提供することを目的としてい
る。
走査回路とその駆動方法を提供することを目的としてい
る。
本発明の走査回路は、絶縁基板上に薄膜トランジスタ
を集積して形成された走査回路において、その走査回路
の奇数ビット目が第１のクロック信号で制御される半ビ
ットの第１のシフトレジスタと、その第１のシフトレジ
スタの出力信号と第２のクロック信号とを入力信号とす
るNOR回路と、そのNOR回路の出力信号を入力信号とする
正転バッファ回路とで構成され、かつ、前記走査回路の
偶数ビット目が第３のクロック信号で制御される半ビッ
トの第２のシフトレジスタと、その第２のシフトレジス
タの出力信号と前記第２のクロック信号とを入力信号と
するNAND回路と、そのＮ、ND回路の出力信号を入力信号
とする反転バッファ回路とで構成されることを特徴とす
る。
を集積して形成された走査回路において、その走査回路
の奇数ビット目が第１のクロック信号で制御される半ビ
ットの第１のシフトレジスタと、その第１のシフトレジ
スタの出力信号と第２のクロック信号とを入力信号とす
るNOR回路と、そのNOR回路の出力信号を入力信号とする
正転バッファ回路とで構成され、かつ、前記走査回路の
偶数ビット目が第３のクロック信号で制御される半ビッ
トの第２のシフトレジスタと、その第２のシフトレジス
タの出力信号と前記第２のクロック信号とを入力信号と
するNAND回路と、そのＮ、ND回路の出力信号を入力信号
とする反転バッファ回路とで構成されることを特徴とす
る。
また本発明の走査回路の駆動方法は、前記第1,第３の
クロック信号として周期２×Ｔの逆相のクロック信号を
印加し、かつ、前記第２のクロック信号として前記第１
のクロック信号に対する位相θを０＜θ＜Ｔだけ進ませ
た周期２×Ｔのクロック信号を印加することを特徴とす
る。
クロック信号として周期２×Ｔの逆相のクロック信号を
印加し、かつ、前記第２のクロック信号として前記第１
のクロック信号に対する位相θを０＜θ＜Ｔだけ進ませ
た周期２×Ｔのクロック信号を印加することを特徴とす
る。
薄膜駆動回路の歩留まりはトランジスタの占有面積が
大きくなるとともに指数関数に従って著しく低下する。
本発明の走査回路では、半ビットのシフトレジスタで１
ビットが構成されているので、シフトレジスタの占有面
積は従来の走査回路に比べて1/2に小さくすることがで
きる。従って、シフトレジスタ部の歩留まりは著しく向
上する。また、走査周期をＴとした場合、本発明の走査
回路の駆動方法ではシフトレジスタのクロック周期は２
×Ｔと、従来必要であったクロック周期Ｔに比べてシフ
トレジスタのスピードに関し２倍の余裕が生じる。さら
に、走査パルス信号を出力するタイミングをシフトレジ
スタの出力信号を出力するタイミングから遅らせること
により、シフトレジスタの出力に生じるゲート遅延を無
視することができる。その結果走査回路の高速化を図る
ことができる。
大きくなるとともに指数関数に従って著しく低下する。
本発明の走査回路では、半ビットのシフトレジスタで１
ビットが構成されているので、シフトレジスタの占有面
積は従来の走査回路に比べて1/2に小さくすることがで
きる。従って、シフトレジスタ部の歩留まりは著しく向
上する。また、走査周期をＴとした場合、本発明の走査
回路の駆動方法ではシフトレジスタのクロック周期は２
×Ｔと、従来必要であったクロック周期Ｔに比べてシフ
トレジスタのスピードに関し２倍の余裕が生じる。さら
に、走査パルス信号を出力するタイミングをシフトレジ
スタの出力信号を出力するタイミングから遅らせること
により、シフトレジスタの出力に生じるゲート遅延を無
視することができる。その結果走査回路の高速化を図る
ことができる。
以下、本発明の走査回路とその駆動方法の実施例につ
いて詳細に説明する。
いて詳細に説明する。
第１図は本発明の走査回路の一実施例を示す回路図で
ある。本実施例の走査回路は１ビットが半ビットシフト
レジスタ101と、出力バッファA102あるいは出力バッフ
ァB103とで構成される。（2N−１）ビット目，（2N）ビ
ット目（Ｎは自然数）の半ビットシフトレジスタはそれ
ぞれクロックφ1,▲▼が供給される。また、（2N−
１）ビット目の出力バッファA102は、シフトレジスタの
出力信号Ａとクロックφ２を入力信号とする２入力のNO
R回路と正転バッファから成り、また（2N）ビット目の
出力バッファB103はシフトレジスタの出力信号Ｂとクロ
ックφ２を入力信号とするNAND回路と反転バッファから
成る。この構成によってシフトレジスタを構成している
トランジスタの数および占有面積を従来に比べて半分に
減らすことができた。
ある。本実施例の走査回路は１ビットが半ビットシフト
レジスタ101と、出力バッファA102あるいは出力バッフ
ァB103とで構成される。（2N−１）ビット目，（2N）ビ
ット目（Ｎは自然数）の半ビットシフトレジスタはそれ
ぞれクロックφ1,▲▼が供給される。また、（2N−
１）ビット目の出力バッファA102は、シフトレジスタの
出力信号Ａとクロックφ２を入力信号とする２入力のNO
R回路と正転バッファから成り、また（2N）ビット目の
出力バッファB103はシフトレジスタの出力信号Ｂとクロ
ックφ２を入力信号とするNAND回路と反転バッファから
成る。この構成によってシフトレジスタを構成している
トランジスタの数および占有面積を従来に比べて半分に
減らすことができた。
第２図は第１図に示した走査回路のタイミングチャー
トである。走査期間をＴとした場合、本実施例はクロッ
クφ２の位相をシフトレジスタのクロックφ１に対し
（1/2）×Ｔだけ進ませた。また、これらクロック信号
のクロック周期は２×Ｔである。本駆動方法により、従
来用いていた駆動周波数の1/2の周波数で駆動すること
が可能となった。さらに、（2N−１）ビット目，（2N）
ビット目の走査パルス信号はシフトレジスタの出力信号
A,Bが出力されるタイミングから（1/2）×Ｔだけ遅れた
タイミングで出力されるため、シフトレジスタの出力信
号の立ち上がり，立ち下がり時間が（1/2）×Ｔの期間
内であれば、シフトレジスタの出力信号に生じるゲート
遅延が走査パルス信号の遅延に影響を与えることはな
い。
トである。走査期間をＴとした場合、本実施例はクロッ
クφ２の位相をシフトレジスタのクロックφ１に対し
（1/2）×Ｔだけ進ませた。また、これらクロック信号
のクロック周期は２×Ｔである。本駆動方法により、従
来用いていた駆動周波数の1/2の周波数で駆動すること
が可能となった。さらに、（2N−１）ビット目，（2N）
ビット目の走査パルス信号はシフトレジスタの出力信号
A,Bが出力されるタイミングから（1/2）×Ｔだけ遅れた
タイミングで出力されるため、シフトレジスタの出力信
号の立ち上がり，立ち下がり時間が（1/2）×Ｔの期間
内であれば、シフトレジスタの出力信号に生じるゲート
遅延が走査パルス信号の遅延に影響を与えることはな
い。
本実施例では薄膜トランジスタ（以下TFTと略記）と
してNMOSポリシリコンTFTを選択したが、CMOSで構成す
ることも当然可能である。
してNMOSポリシリコンTFTを選択したが、CMOSで構成す
ることも当然可能である。
第３図は本発明の他の実施例を示す回路図で、走査回
路をCMOSで構成した一例を示している。CMOSで構成さた
場合、正転バッファおよび反転バッファはそれぞれイン
バータ２段および１段で構成される。本実施例における
タイミングチャートは第２図と同じである。
路をCMOSで構成した一例を示している。CMOSで構成さた
場合、正転バッファおよび反転バッファはそれぞれイン
バータ２段および１段で構成される。本実施例における
タイミングチャートは第２図と同じである。
以上説明したように本発明の走査回路を適用すれば、
シフトレジスタを構成するトランジスタの数および占有
面積を従来の1/2にすることができるので、駆動回路一
体型の大面積，高解像度の液晶ディスプレイ，密着型イ
メージセンサ，液晶シャッタ，蛍光表示管等の歩留まり
を低下させていた要因の一つであるシフトレジスタの歩
留まりを著しく向上させることができる。すなわち、本
発明の走査回路は液晶ディスプレイ，密着イメージセン
サ，液晶シャッタ等の歩留まりを向上させるのに極めて
有用である。また本発明の走査回路の駆動方法は、従来
の駆動周波数の1/2の周波数で同じ走査周波数を得るこ
とができるので、画像入出力デバイスの高解像度化に対
応できる駆動方法として極めて有用である。
シフトレジスタを構成するトランジスタの数および占有
面積を従来の1/2にすることができるので、駆動回路一
体型の大面積，高解像度の液晶ディスプレイ，密着型イ
メージセンサ，液晶シャッタ，蛍光表示管等の歩留まり
を低下させていた要因の一つであるシフトレジスタの歩
留まりを著しく向上させることができる。すなわち、本
発明の走査回路は液晶ディスプレイ，密着イメージセン
サ，液晶シャッタ等の歩留まりを向上させるのに極めて
有用である。また本発明の走査回路の駆動方法は、従来
の駆動周波数の1/2の周波数で同じ走査周波数を得るこ
とができるので、画像入出力デバイスの高解像度化に対
応できる駆動方法として極めて有用である。
第１図，第３図は本発明の走査回路およびその駆動方法
の一実施例，他の実施例を示す回路図、第２図は第１
図，第３図に示した走査回路のタイミングチャート、第
４図は従来の走査回路およびその駆動方法の一例を示す
回路図、第５図は第４図に示した従来の走査回路のタイ
ミング図である。 101……半ビットシフトレジスタＡ、102……出力バッフ
ァＡ、103……出力バッファＢ、301……半ビットシフト
レジスタＢ、302……出力バッファＣ、303……出力バッ
ファＤ、401……１ビットシフトレジスタ、402……出力
バッファＥ。
の一実施例，他の実施例を示す回路図、第２図は第１
図，第３図に示した走査回路のタイミングチャート、第
４図は従来の走査回路およびその駆動方法の一例を示す
回路図、第５図は第４図に示した従来の走査回路のタイ
ミング図である。 101……半ビットシフトレジスタＡ、102……出力バッフ
ァＡ、103……出力バッファＢ、301……半ビットシフト
レジスタＢ、302……出力バッファＣ、303……出力バッ
ファＤ、401……１ビットシフトレジスタ、402……出力
バッファＥ。
Claims (2)
- 【請求項１】絶縁基板上に薄膜トランジスタを集積して
形成された走査回路において、その走査回路の奇数ビッ
ト目が第１のクロック信号で制御される半ビットの第１
のシフトレジスタと、その第１のシフトレジスタの出力
信号と第２のクロック信号とを入力信号とするNOR回路
と、そのNOR回路の出力信号を入力信号とする正転バッ
ファ回路とで構成され、かつ、前記走査回路の偶数ビッ
ト目が第３のクロック信号で制御される半ビットの第２
のシフトレジスタと、その第２のシフトレジスタの出力
信号と前記第２のクロック信号とを入力信号とするNAND
回路と、そのNAND回路の出力信号を入力信号とする反転
バッファ回路とで構成されることを特徴とする走査回
路。 - 【請求項２】請求項１記載の走査回路の駆動方法であっ
て、前記第1,第３のクロック信号として周期２×Ｔの逆
相のクロック信号を印加し、かつ、前記第２のクロック
信号として前記第１のクロック信号に対する位相θを０
＜θ＜Ｔだけ進ませた周期２×Ｔのクロック信号を印加
することを特徴とする走査回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254422A JP2591299B2 (ja) | 1990-09-25 | 1990-09-25 | 走査回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254422A JP2591299B2 (ja) | 1990-09-25 | 1990-09-25 | 走査回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04131822A JPH04131822A (ja) | 1992-05-06 |
| JP2591299B2 true JP2591299B2 (ja) | 1997-03-19 |
Family
ID=17264762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254422A Expired - Fee Related JP2591299B2 (ja) | 1990-09-25 | 1990-09-25 | 走査回路およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591299B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646974B2 (ja) * | 1993-11-11 | 1997-08-27 | 日本電気株式会社 | 走査回路およびその駆動方法 |
| US6437766B1 (en) | 1998-03-30 | 2002-08-20 | Sharp Kabushiki Kaisha | LCD driving circuitry with reduced number of control signals |
| KR100624114B1 (ko) | 2005-08-01 | 2006-09-15 | 삼성에스디아이 주식회사 | 유기전계발광장치의 주사구동장치 |
| CN105448267B (zh) * | 2016-01-07 | 2018-03-13 | 武汉华星光电技术有限公司 | 阵列基板上栅极驱动电路及使用所述电路的液晶显示器 |
-
1990
- 1990-09-25 JP JP2254422A patent/JP2591299B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04131822A (ja) | 1992-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |