JPH0158596B2

JPH0158596B2 -

Info

Publication number: JPH0158596B2
Application number: JP60208188A
Authority: JP
Inventors: Satoru Kobayashi; Shigeki Matsue
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-09-20
Filing date: 1985-09-20
Publication date: 1989-12-12
Also published as: JPS6177195A

Description

【発明の詳細な説明】本発明は半導体メモリ装置に関する。

MOS型半導体メモリは近年の飛躍的な半導体
集積技術の進歩により、その容量は２倍／年の割
合で増加の一途をたどつてきた。1Kピツト、4K
ピツト、16Kビツトと次々に実用化され、最近で
は64Kビツトメモリが実用化途上にあり、さら
に、256Kビツトメモリも試作されるに至り、1M
ビツトメモリの実現も真近い。又、回路技術の進
歩により、アドレスの多重化、電源数の減少等に
より、パツケージのピン数が減少し、メモリ装置
の実装密度を高めたり、ページモードでの動作に
より、メモリ素子自身の動作速度が高まり、その
効用を増長している。このような特質から、最近
の大型、超大型コンピユータの主記憶装置に16ピ
ンの高速16Kビツトメモリが採用され、コンピユ
ータの性能向上に大きく貢献してきた。

主記憶装置と中央処理装置（以下CPUと称す）
との間にはその動作速度の違いを補いCPUの処
理速度を速めるための緩衝記憶装置が介在する。
これらの相互のデータ交換は数十バイト程度の固
定長の情報ブロツク単位で行なわれることが多
い。又、メモリのスループツトをあげるため、主
記憶装置を構成するメモリカード群を複数個のバ
ンクに分け、これらに連続した順次アドレスを割
り付け、並列処理を行なわせる“インターリー
ブ”とよばれるシステム構成上の工夫を施し、平
均メモリサイクル時間の短縮や、ページモード動
作による速度の改善がなされている。いずれにし
ても、このようなメモリ素子の採用によるシステ
ムの速度追求には限界が生ずる。しかも高密度実
装を計るため、さらに大容量メモリを採用して
も、取り扱う情報が一連の連続した固定長データ
であることが多いため、ワード数の大きな大容量
メモリはシステム構成上、不適当となりかねな
い。

本発明の目的は、前述の主旨に従い、一連の任
意の又は特定の長さの連続したアドレスの情報を
アクセスしうるメモリ装置を提供することにあ
る。

本発明によるメモリ装置は、Ｍ行×Ｎ列のマト
リクス状に配置されたメモリセルと、Ｍ個の行を
選択するＸデコーダとＮ個の列を選択するＹデコ
ーダと、Ｙデコーダに組み込まれたシフトレジス
タとを持ち、該シフトレジスタはＹデコーダ決定
時のアドレス情報を取り入れ、保持し、その後他
の制御回路によつて生成されるシフトクロツクに
よつて作動し、該シフトレジスタ付Ｙデコーダは
従来の１トランジスタ型センスアンプ及び１対の
Ｉ／Ｏバスによる駆動方式によるメモリ装置に容
易に結合できるため、全く新しい連続したアドレ
スのアクセスが可能であるメモリ装置が得られ
る。

又、本発明は複数対のＩ／Ｏバス方式のメモリ
装置にも適用可能である。すなわち、前記、Ｍ行
×Ｎ列のメモリセルマトリクスを選択するそれぞ
れのＸ、Ｙデコーダを備えるメモリ装置におい
て、Ｎ列を選択するＹデコーダへのアドレス情報
を二分割し、一つは、従来方式のＹデコーダへ、
他の一方は複数対のＩ／Ｏバスを選択するシフト
レジスタ対Ｙデコーダへとそれぞれ供給すること
により、前記メモリ装置と同等のメモリ装置が得
られる。

本発明によるメモリ装置は（Row
Address Strobe：行アドレスストローブ）及び
CAS（Column Address Strobe：列アドレスス
トローブ）による二相クロツク方式における従来
のページモード動作時に全く新しい機能を実現す
る。通常のページモードは最初クロツクの
論理“１”レベルから論理“０”レベルの遷移に
より、メモリが活性化され、Ｘアドレス情報を取
り入れ、まずRAS／CASサイクルが進行し、そ
れぞれＸ、Ｙアドレス情報によつて決定されるメ
モリセルがアクセスされる。この場合、は
必ずによるＸアドレス情報を取り入れた後、
動作するよう、かつに従属して動作するよ
うな工夫がなされている。いわゆる、これは
GATED CAS動作と呼ばれており、は独自
に自走することはない。RAS／CASサイクルで
最初１つの任意のメモリセルがアクセスされた
後、を“０”レベル、すなわち活性化状態
に維持し、をリセツトし、所要時間経過後
再びを“０”レベルに遷移するサイクルを
繰り返す度毎に取り込まれる任意のＹアドレス情
報により列毎に並んだメモリセルを通常の
CAS／CASサイクルよりも高速にアクセス出き
る。又、従来のページモードサイクルにおいて
は、CASサイクル毎にCASサイクル用のCASア
ドレスを外部より供給する必要がある。本発明
は、これらと異なり、ページモードのCASサイ
クルにおいて、CASアドレスを供給する必要の
ない簡易で且つ実用的な新しいメモリ構成を提供
するものである。

本発明の骨子は、従来のランダム・アクセス・
メモリ（以下RAMと称す）を基本とし、特に二
相クロツクマルチアドレス方式のダイナミツク
RAMのページモードでのメモリセルの高速ラン
ダムアクセス動作を列デコーダにシフトレジスタ
を組み込み、このシフトレジスタによるシフト機
能を有効に活用し、さらに高速にかつ連続した列
方向の番地に割り付けられたメモリセルをアクセ
スできるようにしたことを特徴とするメモリ装置
を提供することにある。これによれば、従来の
RAMにおけるページモードでは、メモリセルの
高速ランダムアクセスを特徴とするが、システム
実装時のアクセス方法は、連続した番地をアクセ
スする確率が非常に高く、その頻度も極めて高い
ため、本メモリ装置の実現は、従来のRAMに比
し、多大な効果を発揮する。すなわち、本メモリ
装置においてはRAS／CASサイクル時、最初、
任意のアドレス情報が取り入れられ、メモリセル
がアクセスされ、と同時にＹアドレス情報をシフ
トレジスタに取り込む。その後、クロツク
のみによるページモードに移行するとクロ
ツクのみに同期し、発生するシフトクロツクが発
生し、RAS／CASサイクルで取り込まれたＹア
ドレス情報の転送を開始する。シフトレジスタに
よるアドレス情報の転送はクロツクのサイ
クル毎に発生する複数個の転送クロツクにより１
ビツト毎になされる。この結果、このページモー
ドでのメモリのアクセスは必ず連続したアドレス
を、従来のＹアドレス情報バツフアにより取り込
まれ、得られるＹアドレス情報を必要とせず、ア
クセスでき、その所要動作時間を完全に省略出き
るため、従来のページモードにない全く新しい機
能を生み出し、かつ高速アクセス可能であるとい
う著しい効果をもたらす。またページモードを使
用しなければ従来のRAMとしての機能をなんら
損なわない。

以下、図面を用いて説明する。

第１図に（Ｍ行×Ｎ列）語×１ビツトのRAM
の構成の一例を示す。RAMはスタテイツク型、
ダイナミツク型、特に後者では一相クロツクある
いは二相クロツクによるマルチアドレス方式の
RAMでもいずれの型、方式においても本発明の
実現は可能である。以下説明には二相クロツクに
よるマルチアドレス方式を用いる。メモリセルは
Ｍ行×Ｎ列のマトリクス１１に配置され、それぞ
れ行及び列はＸ、Ｙデコーダ１２，１４により選
択される。Ｘ、Ｙデコーダ１２，１４にはそれぞ
れＸ、Ｙアドレスバツフア（図示せず）からアド
レスデータが供給される。Ｍ個のＸデコーダ１２
の内、１個のＸデコーダが選ばれると、これに結
合した１行の語線が選ばれ、この語線に連なるＮ
個のメモリセルが同時にアクセスされ、そのデー
タがＮ個のセンスアンプへと伝達される。Ｙデコ
ーダ１４はＸアドレスで選択されたＮ個のメモリ
セルの内１個を選択し、入出力回路への切換を行
なう機能を有し、外部からは（Ｍ行×Ｎ列）語×
１ビツトのRAMに見える。さらに、Ｙデコーダ
１４にはシフトレジスタがその内部に組み入れら
れ、シフトレジスタは最初の／サイク
ルで決定されたＹアドレス情報を取り入れ、一時
的に保持し、クロツクのみによるページモ
ードに移行するときのみクロツクに同期し
て発生する転送クロツクにより、１ビツトずつの
転送を行なう機能を有する。従つて、アドレスバ
ツフアからＹデコーダへのアドレス情報の伝達が
アドレスバツフアの動作を受けることなくシフト
レジスタによるアドレス生成が行なわれるため、
従来のページモードでのアクセスより速く行なわ
れることになる。又、ページモードでなければ、
通常のRAMと全く同一の機能を発揮することは
言うまでもない。

第２図はＹアドレスバツフアからのアドレス信
号を一部分岐し、一方はＹデコーダ１４′へ供給
し、Ｘアドレスのメモリセルデータのうち、Ｌビ
ツト分を選択し、各々をＬ対のＩ／Ｏバスへと伝
達する入出力スイツチ１３を切換える。他の一方
のアドレス信号はシフトレジスタ機能を備えた、
他のＹデコーダ１５へと供給され、Ｌ対のＩ／Ｏ
バスのうち、任意の一対を選択する機能を有す
る。さらに、ページモードへ移行すると、
クロツクが入る度に生成されるシフトクロツクに
より、シフトレジスタが動作し、最初の／
CASサイクルで決定され、取り込まれたＹアド
レス情報に従い選択されたＬ組のＩ／Ｏバス対の
内の次の番地から順次選択される。この方式はＬ
ビツト中いずれの番地からでもアクセスでき、か
つ、Ｌビツト以内なら何ビツトでも連続アドレス
がアクセス可能である。また、Ｌビツト以上をア
クセスすることも、Ｌ≦Ｎの条件さえ満足すれば
実現可能であることは言うまでもない。本回路構
成は前記第一例の構成とその基本動作になんら変
りない。

第３図は第１図の一実施例において、シフトレ
ジスタYSR付Ｙデコーダ２０、１トランジスタ
形メモリセルMC、及びセンスアンプSAを示し、
これを用い簡単なレジスタ動作を説明する。
RASクロツクの立ち下がりのエツジにてＸアド
レス信号がラツチされ、Ｘアドレスバツフアが動
作すると、アドレス二進符号を生成する。これら
の信号はＸデコーダへと供給され、Ｍ個のＸデコ
ーダのうち一個のＸデコーダを選択する。Ｘデコ
ーダ選択の後、一本のワード線が選択され、それ
に連なるメモリセルが選択され、引き続きメモリ
セル情報がセンスアンプへと伝達され増幅され
る。その後クロツクの立ち下がりのエツヂ
にてＹアドレス信号２１がラツチされ、Ｙアドレ
スバツフア、Ｙアドレスデコーダ２０と、一連の
動作が引き続いて起り、Ｘデコーダで選択された
Ｎビツトのメモリセル情報の内Ｙデコーダ２０で
選択された１ビツトが入出力バスＩ／Ｏへとトラ
ンスフアゲートトランジスタTF₁，TF₂を介して
転送される。通常、デコーダの選択決定は、メモ
リ回路において選択デコーダは内部MOS高レベ
ル（論理レベルで“１”）、非選択デコーダは内部
MOS低レベル（論理レベル“０”）となるよう設
計される。従つて、Ｙデコーダ２０の決定時、Ｎ
ビツトのＹデコーダ２０は１ビツトのみが“１”
で他の残りのデコーダは“０”なる状態にあり、
この状態が最初の／サイクルでシフト
レジスタYSRに取り入れられ保持される。その
後、ページモードに移行すると、クロツク
に同期したシフトクロツクが生成され、シフトレ
ジスタYSRはこれ以後１ビツトずつ、データの
転送を開始する。これにより、Ｙアドレスデコー
ダの選択、非選択がシフトレジスタYSRに保持
されたデータのみで決まるため、シフトクロツク
による転送の時刻のみを十分吟味すれば、Ｙアド
レスバツフアの動作を省略できるため、従来知ら
れているページモードでのアクセス時間の短縮に
著しい効果を発揮できる。

第４図はシフトレジスタSR付Ｙデコーダ３０
により、Ｌ対の入出力バスＩ／O1、1〜
Ｉ／OL、を選択して１対のデータバス
DI／Ｏ、へ結合する方式でシフトレジス
タSRそのものの機能には何ら変わるところはな
く、基本的にはその動作は全く同じである。
TFA，TFBはデコード出力YEOで制御されるト
ランスフアゲートトランジスタである。この方式
は最初の／サイクルで取り込まれたＹ
アドレス情報によりＬ対の入出力バスには、既に
メモリセル情報が転送されているので引き続き移
移行するページモードでは、上記実施例の方式に
比し、入出力バスへのデータ転送時間が不必要と
なるため、ページモードのアクセス時間がさらに
速くなるという利点を有する。

第５図はｎビツトのシフトレジスタSR₀〜SR_o
付デコーダの回路構成を示すものである。一般に
MOSダイナミツクRAMのデコーダはNOR論理
構成が採用される。又、シフトレジスタにおいて
も二相クロツク、四相クロツク方式によるものが
一般的であり、シフトレジスタの構成はいずれの
クロツク方式を採用しても可能であるがダイナミ
ツクRAMへの導入に際し、一般的に消費電力が
少ないという利点を有する他に、クロツク発生器
を内部に備えているため数多くのクロツク発生可
能でかつ、用途に見合つたクロツクも作りうると
いう利点をもつため、四相クロツク方式のレジス
タを用いて説明する。四相駆動のレジスタは一般
にデータを取り入れ、評価、保持、転送というサ
イクルで動作する。従つて、デコーダ回路に導入
した場合、デコーダの決定後ｎ個のデータを取り
入れ、次のメモリサイクル開始後他のデコーダが
決定するまでに、四相クロツクφ₁〜φ₄を発生す
る制御回路を設け、レジスタを駆動すればよい。
すなわち、本回路の動作は次のようになる。最初
の／サイクルでアドレスデコーダD₀が
選択されると、D₀のNOR出力節点は“１”とな
り、デコーダD₁〜D_oはすべて“０”となる。こ
の後シフトレジスタ駆動クロツク群φ₁〜φ₄によ
りNOR出力節点データがラツチ、転送される。
その後、ページモードへ移行すると、Ｙアドレス
バツフアの駆動は禁止され、シフトレジスタ駆動
クロツク群φ₁〜φ₄がのクロツクに同期して
発生し、各シフトレジスタの出力端子すなわち次
段のデコーダのNOR節点に前段のデコーダの情
報が転送され、次段デコーダが選択される。この
時シフトレジスタ駆動クロツク群φ₁〜₄のうち、
「転送」を担うクロツクはクロツクのスター
トと同時に発生するように設定すれば従来のアド
レスバツフアを駆動する時間を省略できるため、
従来知られているページモードアクセス時間の短
縮に著しい効果を期待できる。さらには、次のペ
ージモードサイクルでは選択すべきデコーダは次
の番地をアクセスすることが明確なので、
クロツク入力時にはＹデコーダのNOR節点が決
定しているようにすることも可能であり、さらに
高速アクセス化が可能である。

第６図は四相駆動シフトレジスタを組み込んだ
デコーダの一具体例を示すものであり、第７図の
シフトレジスタ駆動クロツク波形を用い動作を説
明する。今、最初のRAS／CASサイクルでＹア
ドレス情報に従い、ＹアドレスデコーダD₀が選
択されているものとする。従つて、各デコーダの
NOR節点はそれぞれD₀は“１”に、D_IND_oは、
“０”レベルとなつており、これらの情報がシフ
トレジスタへの入力情報となる。この時、クロツ
クφ₁が入ると、各段のシフトレジスタを構成す
るトランジスタQ₃がONし、レジスタSR₀のトラ
ンジスタQ₁はONし、コンデンサC₂を充電する。
他のレジスタSR₁〜SR_oのトランジスタQ₁はOFF
する。又、レジスタSR₀のトランジスタQ₃はON
しコンデンサC₃を充電する。クロツクφ₂が入る
と、トランジスタQ₁，Q₂はONしているから、コ
ンデンサC₃の電荷はQ₁，Q₂を通して放電し、ト
ランジスタQ₄のゲートは接地電位となる。又、
トランジスタQ₆はONしコンデンサC₅を充電す
る。クロツクφ₃が入ると、トランジスタQ₄はそ
のゲートが接地電位のため、OFFしているから
コンデンサC₅の電荷はトランジスタQ₅を通し、
コンデンサC₄へと流入し、コンデンサC₄及びC₅
の容量比で決定される値に維持される。コンデン
サC₄及びC₅の比はコンデンサQ₇を充分にONさせ
ることのできる値に設定される。又、トランジス
タQ₇，Q₉はONし、コンデンサC₆及びC₇を充電
する。クロツクφ₄が入るとトランジスタQ₈はON
し、トランジスタQ₇のゲートはコンデンサC₅に
蓄積されている電荷により、高電位に維持されて
いるためONし、コンデンサC₆，C₇の電荷はトラ
ンジスタQ₇，Q₈を通じて放電し、コンデンサC₇
の電位は接地電位となる。又、デコーダD₁の
NOR接点はクロツクφ₄が入る前に予め充電され
るよう設定される。以上、四相のクロツクによつ
てｎ個のデコーダの出力はそれぞれｎ個のレジス
タの入力情報として取り入れられ、次の番地のデ
コーダの直前まで転送されたことになる。最初の
RAS／CASサイクルに引き続き、クロツク
のみのページモードに移行すると、アドレスバツ
フアの動作は禁止され、前サイクルで取り入れら
れ、保持される情報のみが、転送クロツクφ₁に
より次段のレジスタに転送され、デコーダを決定
する。このようにシフトレジスタのデコーダへの
導入はページモードで連続したアドレスをアクセ
スする場合のメモリ装置において、アドレスバツ
フアの動作を省略できるため、従来のページモー
ドにない全く新しい高性能のメモリ装置を提供す
ることが可能となる。以上の説明には四相クロツ
クにより駆動されるシフトレジスタを用いたが、
本発明の実現には二相クロツクによつても可能で
あり、シフトレジスタの回路形成の種類のいかん
を問わない。

第８図に本発明によるタイミング発生回路の構
成及び第９図にタイミング波形を示し、これを用
いその動作を説明する。が“１”レベルか
ら“０”レベルに遷移して、メモリが活性化する
と内部MOSレベルに変換されたRASが上昇す
る。RASを受けて、プリチヤージタイミング
XP₀、XP₁、及びXP₂がリセツトされると共に
RAS0、RAS1、RAS2と順次上昇し、行アドレ
スバツフアがアドレス情報に応じて応答する。ア
ドレスバツフアからのアドレス２進符号が行デコ
ーダへ伝達され、行デコーダの選択、非選択の動
作が完了すると、RAが上昇し、選択されたワー
ド線が駆動され上昇する。その後RAを受けてSE
が上昇し、センスアンプが活性化されると選ばれ
たワード線上に連なるｎ個のメモリセルの内容が
増幅されリフレツシユされる。これでRASの活
性化による回路動作は終了する。の入力に
なる初段のインバータはGATED CAS動作を保
証するため、通常の活性化信号、例えば
RAS0等を受けて動作するよう設定される。従つ
てRAS0が上昇し、かつが“１”レベルから
“０”レベルへと遷移して初めての活性化が
行なわれる。これにより、内部MOSレベル変換
されたCASが上昇する。CASを受けてプリチヤ
ージタイミングYP₀、YP₁、YP₂がリセツトされ
ると共にCAS0、CAS1、CAS2が順次上昇し、列
アドレスバツフアがアドレス情報に応じて応答す
る。アドレスバツフアからのアドレス２進符号が
列デコーダへ伝達され、列デコーダの選択、非選
択の動作が完了すると、REが上昇し、選択され
た列のデイジツト線とデータ入出力線が接続され
る。REを受けてDEが上昇し、出力アンプが活性
化されデータ入出力線にあらわれたメモリセルの
情報が増幅され、出力バツフアを介して出力端子
へと伝達される。これでによる活性化の動
作は終了する。

以上が二相クロツク・マルチアドレス方式のダ
イナミツクRAMの主たる内部回路の動作の説明
であるが、本発明の回路方式はの活性化は
従来と同様であるが、それに続くの活性化
に改良を施してある。すなわち、の活性化
によりRAS0が上昇し、かつが“１”レベル
から“０”レベルに遷移して活性化されるとま
ず、内部MOSレベルに変換されたCASが上昇す
る。CASを受けてプリチヤージタイミングYP₀、
YP₁、YP₂がリセツトされると共にCAS0、
CAS1、CAS2が順次上昇し、列アドレスバツフ
アがアドレス情報に応じて応答する。アドレスバ
ツフアからのアドレス２進符号が列デコーダへ伝
達され、列デコーダの選択、非選択の動作が完了
するとREが上昇する。一方、CASの上昇に伴な
い、CAS0′がCAS0と同時に上昇し、これを受け
てシフトレジスタ駆動クロツクφ₄がリセツトさ
れ、φ₁が上昇を開始する。クロツクφ₄はシフト
レジスタの最終段のデータ保持用で、かつ、プリ
チヤージを行なう。転送クロツクφ₁の上昇によ
り前段に保持されるデータが転送されデコーダの
NOR接点に現われることになるが、最初の
RAS／CASサイクルはデコーダのプリチヤージ
が終了しないようクロツクYP₀が設定されるた
め、転送データが“０”であつてもこれをうち消
し誤動作することはない。従つてCAS0′を受けて
上昇を開始するRE′は最初のRAS／CASサイク
ルで列アドレスデコーダの決定後、かつ、
の活性化後センスアンプの増幅が十分行なわれた
ことによつて初めて上昇するよう設定されたRE
の上昇を受けて上昇を開始する。このことは
RAS／CASサイクル時のの自走を防ぐよう
RASクロツクにより制御を受けているのと同様、
シフトレジスタによる列デコーダの選択、非選択
の動作が完了した後、上昇を開始するよう設定さ
れたRE′もREに制御される。つまり、このよう
なゲート制御により最初のRAS／CASサイクル
ではシフトレジスタ駆動用クロツク群の発生用と
して、CAS0と分離したCAS0によるデイジツト
線とデータ入出力線の接続を担うRE′の発生時刻
を早めることなく制御できるわけである。REが
上昇すると、これを受けて転送クロツクφ₁はリ
セツトされ、転送を終了する。クロツクφ₁のリ
セツトにより、クロツクφ₂が上昇しREは既に上
昇を終了しており、最初のRAS／CASサイクル
で決定した列アドレスデコーダの状態をレジスタ
に取り入れることが可能である。クロツクφ₂は
CASのリセツト時刻まで“１”レベルを維持し、
CASのリセツトに同期してリセツトするよう設
定される。又、この時CAS0、CAS1、CAS2及び
REはによりリセツトされるまで“１”レベ
ルを維持し続ける。と同時にシフトレジスタ駆動
クロツクφ₃は上昇し内部に取り入れられた情報
を保持するよう作用する。さらに適当な時間をお
いた後リセツトされるようワンシヨツト動作が行
なわれ、引き続きクロツクφ₄が上昇しレジスタ
内の情報を保持する。によるリセツトが行
なわれ、所要プリチヤージ期間が経過した後、再
びにより活性化されページモードサイクル
に入ると、クロツクφ₄はリセツトされレジスタ
内部の情報を十分保持し、転送クロツクφ₁の上
昇をまつばかりとなる。再び、内部MOSレベル
変換されたCASが上昇し、これを受けて
CAS0′が上昇を開始する。CAS0′の上昇に伴ない
クロツクφ₁が上昇し最初のRAS／CASサイクル
で取り入れられ、保持されてきた列デコーダの情
報が転送されRAS／CASサイクル時に選択され
た列デコーダの次のアドレスを持つ列デコーダが
選択される。この時CAS0、CAS1、CAS2及び
REはに同期して活性化されているためペー
ジモードサイクルでの列デコーダの選択、非選択
の決定はクロツクφ₁のみで行なわれるため、従
来のページモードサイクル時の列デコーダ決定に
至るまでの所要時間は列アドレスバツフア所要動
作時間、すなわち少くともCAS1、CAS2クロツ
ク発生回路を省略できることになり、アクセス時
間の短縮に著しい効果をもたらすことになる。ク
ロツクφ₁により列デコーダが選択されるとこれ
をうけてRE′が上昇し、デイジツト線とデータ入
出力線を接続する。と同時にクロツクφ₁がリセ
ツトされ転送を終了し、クロツクφ₂が上昇し、
各デコーダの状態を論理情報として取り込む。ク
ロツクφ₂はクロツクによりリセツトされる
まで“１”レベルを維持するように設定される。
RE′の上昇後引き続きDEが上昇し、データ入出
力線にあらわれたメモリセルの情報が増幅され、
出力バツフアを介して出力端子へと伝達される。
さらにによりリセツトされるとクロツクφ₃，
φ₄が引き続き発生し、先に取り入れた列デコー
ダ情報を保持するようレジスタを動作させる。こ
れでのページモードサイクルの全く新しい
活性化動作が終了する。以後この新しい動作の可
能なサイクルはが低レベルを維持できる保
証期間内で実行可能であり、又、このような回路
方式は従来のRAS／CASサイクルにおけるメモ
リ動作に何ら支障をきたさないことは明白であ
る。

以上述べたごとく本発明によれば、及び
CASを順次活性化し、選択メモリセルについて
の所要動作が進行するうちに取り入れた列デコー
ダのアドレス情報を取り入れ、いわゆるRAS／
CASサイクルにおける所要動作が完了した後、
RASを活性化したままでをリセツトし、必
要なリセツト時間の後、を再び活性化する
時先にとり入れた列アドレス情報をもとに従来の
ページモード動作で必要とする列アドレスバツフ
アの動作の介在なしに連続した列アドレスを内部
でシフトレジスタにより生成し、従来よりも高速
にアクセスできる全く新しい機能を有することを
特徴とするメモリ装置が得られることになる。

第１０図は第４図に示す第２の方式に基づく
64Kワード×１ビツト構成のランダムアクセスメ
モリの一具体例を示し、第１１図にその端子接続
を示す。第１１図においては、A₀〜A₇はアドレ
ス入力端子でA₀〜A₆はリフレツシユアドレスで
あり、Din，Doutはデータ入力、データ出力端子
であり、はリードライトコントロール端子、
Ｎ／Ｃは無接続端子である。本具体例によれば
RAS／CASサイクルでは64Kワード×１ビツト
構成のランダムアクセスメモリとして機能し、本
方式により実現される新しいモード（仮に“シフ
トモード”又は“連続アクセスモード”と呼ぶ）
では、擬似8Kワード×８ビツト構成の高速シー
ケンシヤルアクセスメモリを実現できるものであ
り、また従来の16ピンパツケージにも収納でき、
機能面、実装面での著しい効用をもたらす。本メ
モリ装置はまずリフレツシユサイクルを128回に
限定することから128行×256列のメモリセルアレ
イ５１を２組配し、それぞれの列にセンスリフレ
ツシユアンプを256個ずつ２組（52）備える。又、
ワード線を選択する128個の行デコーダ５３はそ
れぞれのアレイに１組ずつ配置している。センス
リフレツシユアンプ５２にて増幅されたメモリセ
ル情報を８組単位でデイジツト線より８組の入出
力データ線５６へと伝達し、切り換える64個の列
デコーダ５４を備え、さらに８組の入出力データ
線のうち１組を選択するシフトレジスタ付きの別
のデコーダ５５を備え、これにより選択された１
組の入出力データ線５６に現われたメモリセル情
報をレベル変換し、外部へと伝達する出力バツフ
ア５７とを備える。又、行及び列デコーダは行及
び列アドレス信号を受け入れ、内部MOSレベル
の二進アドレス符号へと変換する機能を有する８
ピツトの行及び列アドレスバツフア５８，５９か
ら与えられる。さらに以上の主要機能ブロツクの
駆動回路は行アドレスストローブ信号発生回路、
列アドレスストローブ信号発生回路、ライト／リ
ード制御信号発生回路及び書き込みデータ入力バ
ツフアとから構成される。このようにマルチアド
レス方式で、しかも単一の5V電源方式の本メモ
リ装置は従来の64KRAMとなんら様相を異える
ことなく、16ピンパツケージに収納でき、その実
装面での改善の効果は著しい。

本メモリ装置の一連の動作を第１０図のブロツ
ク図を用いて簡単に説明する。クロツクの
“１”から“０”レベルへの移行により、一連の
所要活性化信号が発生する。まず行アドレス入力
信号が８ケの行アドレスバツフアに取り込まれ、
内部MOSレベルのアドレス２進符号が生成され
る。このアドレスバツフアから生成される２進符
号のうち７組が行デコーダへと伝達され、行デコ
ーダの選択、非選択の動作が行なわれ、又、他の
一組は列デコーダへと伝達される。128個から成
る２組の行デコーダのうちそれぞれ一個が選択さ
れ、行デコーダの選択、非選択を感知して、発生
するワード線駆動クロツクを受けて、これに対応
するワード線が選択され、これに連なるメモリセ
ルの情報がデイジツト線センスアンプへと伝達さ
れる。その後ワード線駆動クロツクを受けて、セ
ンスアンプ活性化クロツクによりセンスアンプが
増幅を開始する。クロツクにより一連の動
作の途中行デコーダの選択、非選択が決定されな
いうちにトランジスタが入る場合、これは
GATED CAS動作と呼ばれクロツクによる
所要活性化クロツクの発生が一時遅延される動作
が起る。すなわち、この動作はマルチアドレス方
式のRAMにおいて、必須の機能で、通常は
クロツクによる行デコーダの選択、非選択の決定
後、さらにセンスアンプによる増幅終了を待つ
て、列デコーダの選択、非選択が行なわれるよう
にクロツクによる一連の所要活性化クロツ
クが発生するようにしている。

クロツクが入ると、列アドレス信号が８
ケの列アドレスバツフアに取り込まれ、内部
MOSレベルのアドレス２進符号が生成される。
このアドレスバツフアから生成される２進符号の
うち、５組が列デコーダへと伝達され列デコーダ
の選択、非選択の動作が行なわれる。他の３組は
８組の入出力データ線のうち選択する別のデコー
ダへと供給される。64個から成る列デコーダは行
アドレスバツフアからの１組の行アドレス２進符
号と５組の列アドレス２進符号とを受け、８組単
位の入出力線と８本ずつのデイジツト線の接続、
非接続の切換を行なう。このデコーダは列デコー
ダバツフア活性化信号が上昇すると選択された列
デコーダに接続される８組のデイジツト線が８組
の入出力データ線に接続され、メモリセル情報が
入出力データ線に伝達される。入出力データ線に
接続される８組のデータアンプが活性化され、信
号増幅が行なわれる。８組の入出力データ線の１
組を選択し、出力バツフアに接続するシフトレジ
スタ内蔵のデコーダの選択、非選択動作はこの時
点で既に行なわれており、選択された入出力デー
タ線のレベルがそのまま出力バツフアに伝達され
ている。次に出力バツフア活性化信号が上昇し、
データ出力端子に選択メモリセルの情報があらわ
れる。その後、及びが“０”から“１”
レベルへと移行し、通常のRAS／CASサイクル
を終了する。シフトレジスタ内蔵の８組の入出力
データ線選択デコーダはクロツクにより生
成される内部クロツクにより各サイクル毎にこの
デコーダの選択、非選択の情報をシフトレジスタ
に取り込み、通常のRAS／CASサイクルが続く
限り、その度情報を取り込み更新する。RAS／
CASサイクルに続き、この新しい連続アクセス
モードサイクル、すなわち、を“０”レベ
ルに維持し、クロツクのみのサイクルに移
行すると、クロツクにより生成される内部
クロツクにより作動するセンスアンプとデイジツ
ト線と入出力データ線を接続する列デコーダ及び
８組の入出力データ線に接続されるデータアンプ
が活性化状態で維持されるため、メモリセル情報
は、８組の入出力線を選択するデコーダの直前ま
で選択メモリセルの情報が伝達された状態を維持
する。従つて、RAS／CASサイクルからク
ロツクのみの連続アクセスモードに入ると、
RAS／CASサイクルでの入出力データ線選択デ
コーダの選択、非選択状態が内蔵シフトレジスタ
に取り込まれ、RAS／CASサイクルでの選択メ
モリセルから始まる同じワード線上の連続８個の
メモリセルについて、連続アクセスモードでアク
セスできる。連続アクセスモードではシフトレジ
スタの転送、８ビツトデコーダ及び出力バツフア
の活性化だけを必要とする。これにより、
RAS／CASサイクルに続く新しい連続アクセス
モードでは、従来のページモードより高速で連続
した８ビツトのアドレスのメモリセル情報をアク
セスすることが可能なばかりか、内部で連続した
アドレスを生成する機能を有するため、第１２図
ｂに同図ａの従来例の場合と対比して示すよう
に、このモードでの列アドレス情報の供給不要と
いう動作条件を緩和する余剰効果も発生する。

このように本発明により得られるメモリ装置は
従来16ピン実装の64Kワード×１ビツトのランダ
ムアクセスメモリと、RAS／CASサイクルでは
完全コンパチブルであるばかりでなく、従来のペ
ージモードに代わる新しい連続アクセスモードサ
イクルを実現し、そのアクセス時間を半減すると
いう著しい効用を生み出し、さらに連続アドレス
を外部より供給する必要がないという使用上の簡
易を特徴とする画期的なものといえる。

【図面の簡単な説明】

第１図及び第２図は本発明の第１、第２の実施
例を示すブロツク図であり、第３図及び第４図は
各々の例に基づくシフトレジスタによる駆動方式
を示す図である。第５図はシフトレジスタ及びデ
コーダの組み合せを示す図であり、第６図は一般
的な四相駆動のシフトレジスタを採用した場合の
デコーダであり、第７図はこのシフトレジスタを
駆動する基本クロツク波形図である。第８図は本
発明を従来一般的な二相クロツク方式のRAMに
導入した場合のタイミング発生回路の構成を示す
図であり、第９図はそれに基づくタイミング波形
図である。第１０図は本発明を16ピンマルチアド
レス方式の64Kワード×１ビツトRAMに導入し
た場合のブロツク図であり、第１１図はそのピン
配置を示す図である。第１２図ａ，ｂは第１０図
に示す新方式RAMの従来のページモードと新し
い“シフトモード”サイクルのタイミング波形の
違いを示す図である。図中の符号、Q₁〜Q₁₂……MOSトランジスタ、
C₁〜C₉……コンデンサ。

Claims

【特許請求の範囲】

１行列状に配されたメモリセルを有し選択され
た行のメモリセルへのデータの入力又は出力が列
で行なわれるメモリセルアレイと、該アレイの列
の数よりも少ない数の複数の列データラインと、
上記列データラインと同数の列を該アレイから選
択して上記列データラインに接続する選択回路
と、上記複数の列データラインと出力回路との間
にそれぞれ接続された複数のスイツチと、複数の
シフト段を有し単一の選択信号をシフトパルスに
従つて上記シフト段にわたつてシフトするシフト
レジスタと、該シフトレジスタの各段の出力を上
記複数のスイツチの各々の制御端子に供給する手
段とを有し、上記選択回路によつて上記複数の列
データラインに与えられたデータを該シフトレジ
スタによつて逐次出力回路を介して読み出すよう
にしたことを特徴とするメモリ回路。