JP2005293495A

JP2005293495A - データ並び順変換装置

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Publication number: JP2005293495A
Application number: JP2004111269A
Authority: JP
Inventors: Hirohisa Machida; 浩久町田; Chisui Nakagawa; 智水中川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-04-05
Filing date: 2004-04-05
Publication date: 2005-10-20

Abstract

【課題】画像データ処理を高速で行なうことができ、かつ、集積度の向上を図ったジグザグデータ並び変換装置を提供する。
【解決手段】所定数ずつ変化されるアドレスＡＤＤ＜１：０＞に応じて、アドレスデコーダ１２０は、記憶回路１１０ａ、記憶回路１１０ｃ、記憶回路１１０ｂ、記憶回路１１０ｄといった所定の順番で記憶回路を選択する。記憶回路１１０ａ、記憶回路１１０ｃ、記憶回路１１０ｂ、記憶回路１１０ｄのうち、零を示すデータ以外のデータを書込む対象となる記憶回路のみにデータを書込む。記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄにそれぞれ記憶されたデータを、シリアルに出力させる。
【選択図】図６

Description

この発明は、静止画像圧縮伸長システムおよび動画像圧縮伸長システムに利用される、ジグザグシーケンスを利用した装置に関するものである。

デジタル静止画像を高能率で圧縮する符号化方式であるＪＰＥＧ（Joint Photographic Experts Group）またはデジタル動画像を高能率で圧縮する符号化方式であるＭＰＥＧ(Moving Picture Experts Group)を利用した製品が次々と商品化されている。ＪＰＥＧは、デジタルスチルカメラで利用されている。ＭＰＥＧには、ＭＰＥＧ１、ＭＰＥＧ２、ＭＰＥＧ４といった複数の規格があり、ＭＰＥＧ１はビデオＣＤで利用され、ＭＰＥＧ２はＤＶＤ（Digital Video Disc）プレーヤー、ＤＶＤレコーダー等で利用され、ＭＰＥＧ４は、動画像を録画可能なデジタルスチルカメラおよび携帯電話等で利用されている。

最近では、デジタルスチルカメラが撮影できる画像の高画素化が進み、デジタルスチルカメラで処理される画像データが大きくなっているため、画像データの保存に時間がかかる。そのため、多くのユーザがデジタルスチルカメラにより撮影した画像データの保存の高速化を望んでいる。また、デジタルスチルカメラは液晶ディスプレイが備えられたものが主流となってきており、多くのユーザがデジタルスチルカメラにより撮影した画像データを、より早く液晶ディスプレイで確認したいと望んでいる。そのため、ＪＰＥＧによる画像データの符号化（エンコード）処理および復号化（デコード）処理の高速化が求められている。

また、ＤＶＤでは、映像の再生時、フレーム落ちが発生しないように、ＭＰＥＧ２で圧縮されたデータのデコード処理の高速化が求められている。

ＪＰＥＧまたはＭＰＥＧで、画像データを高能率で圧縮するには、離散コサイン変換（ＤＣＴ（Discrete Cosine Transformation））、量子化、およびエントロピー符号化（ハフマン符号化または２次元ランレングス符号化）といった処理が行なわれる。量子化後のＤＣＴ係数は、エントロピー符号化による圧縮効率を向上させるために、「連続階調静止画像のディジタル圧縮と符号化」（ISO/IEC IS 10918-1 pp41)（非特許文献１）に記載されているジグザグシーケンスに並び変えられる。

一方、ＪＰＥＧおよびＭＰＥＧで圧縮された画像データを復号化するためには、エントロピー符号化で圧縮されたデータをデコードするためのエントロピー復号化、逆量子化および逆離散コサイン変換（以下においては、「ＩＤＣＴ」とも称する）といった処理が行なわれる。

ＪＰＥＧまたはＭＰＥＧによる画像データの符号化処理または復号化処理の高速化の一例として、特開２００１−３０８７１３（特許文献１）には、ＤＣＴを使用して圧縮したデータの復号化の処理速度を高速化する構成および技術が開示されている。
「連続階調静止画像のディジタル圧縮と符号化」（ISO/IEC IS 10918-1 pp41) 特開２００１−３０８７１３号公報

特開２００１−３０８７１３（特許文献１）に開示されている構成では、たとえば、ＩＤＣＴの処理が施されたデータを記憶する手段として、複数のメモリセルのうち、任意のアドレスに対応するメモリセルへのデータの書込み処理および任意のアドレスに対応するメモリセルからのデータの読出し処理が可能な構成のＲＡＭ（Random Access Memory）が使用されている。

また、特開２００１−３０８７１３（特許文献１）に開示されている構成では、“０”以外のデータを、メモリセルに記憶させることで、データの書込み処理の高速化を図っているが、データを記憶させたアドレス情報を別途、ハードウエアで記憶する必要がある。そのため、アドレス情報を記憶する記憶回路が別途必要となり回路の集積度の低下を招く。回路の集積度の低下は、当該回路を生成するコストの増大をもたらす。

この発明は、画像データ処理を高速で行なうことができ、かつ、集積度の向上を図ったジグザグデータ並び変換装置を提供することである。

この発明は、要約すると、データ並び順変換装置であって、各々がデータを記憶し、第１番目から第Ｎ（自然数）番目まで予め順序付けられた複数の記憶回路と、複数の記憶回路をデータ書込み可能な状態である書込みモードに変化させ、複数の記憶回路の各々に記憶されているデータを読出し可能な状態である読出しモードに変化させる回路状態変化制御回路と、所定数ずつインクリメントされるアドレスに順次応じて、複数の記憶回路のうち、第１番目から第Ｎ番目とは異なる順番となる所定の順番で記憶回路を順次選択するための記憶回路選択回路と、書込みモード時、複数の記憶回路のうち、記憶回路選択回路により選択された記憶回路にデータを書込み、読出しモード時、第１番目の記憶回路から第Ｎ番目の記憶回路にそれぞれ記憶されているデータをシリアルに順次出力するデータアクセス制御回路とを備える。

本発明によれば、所定数ずつ変化されるアドレスに応じて、所定の順番で複数の記憶回路にデータを記憶させることができる。

したがって、データを記憶させた記憶回路を示す情報を記憶する回路を別途設ける必要がないので、回路の集積度の向上を図ったジグザグデータ並び変換装置を提供することができる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
図１は、画像データをＤＣＴを使用して高能率に符号化する符号化処理部２０００のブロック図を示す。

図１を参照して、符号化処理部２０００の行なう処理は、画像データをＤＣＴを使用して高能率に符号化する符号化方式であるＪＰＥＧおよびＭＰＥＧの基本的な処理である画像内符号化にも用いられる。符号化の対象となる原画像のデータである原画像データは、符号化処理部２０００によって、ＤＣＴ、量子化、エントロピー符号化といった符号化処理により圧縮され、圧縮データとなる。量子化のときには、後述する量子化テーブルが利用される。なお、原画像は、符号化処理部２０００によりＪＰＥＧで圧縮されるときは静止画像、符号化処理部２０００によりＭＰＥＧの処理の一部である画像内符号化されるときは動画像の１フレーム（画像内圧縮を行なう対象となる画像（Ｉフレーム））である。

図２は、圧縮データからＩＤＣＴを使用して画像を復元する復号化処理部２０００ａのブロック図を示す。

図２を参照して、符号化処理部２０００により生成された圧縮データは、エントロピー復号化、逆量子化、ＩＤＣＴといった復号化処理により復号化され、画像に復元される。逆量子化のときには、後述する量子化テーブルが利用される。当該復元された画像のデータを復号画像データと称する。

図３は、複数のブロックに分割された画像の状態を示す図である。

図３（ａ）は、図１に示した原画像データまたは図２に示した復号画像データに基づく画像１０を示す図である。

図３（ａ）を参照して、画像１０は、たとえば、横３６０ドット、縦２４０ドットの画像であるとする。画像１０は、縦および横のサイズが同じで、各々が同一のサイズの複数のブロックに分割され、当該複数のブロック毎に前述した符号化処理または復号化処理が行なわれる。

図３（ｂ）は、画像１０を複数のブロックに分割したうちの１つのブロック内画像１０ｎを示す図である。

図３（ｂ）を参照して、ブロック内画像１０ｎは、たとえば、横８ドット、縦８ドットからなる６４個の画素を有する。ブロック内画像１０ｎに示される“０”〜“６３”のそれぞれに、“０”〜“６３”の順で、画像データまたは画像データに関する情報が対応づけられる。すなわち、６４個の画素にそれぞれ対応するデータは、左から右に向かって８個配列され、右端のデータの次のデータは、行が変わって、再度左から右に向かって８個配列される。以下においては、図３（ｂ）のように“０”〜“６３”の順でデータにアクセスする処理を正順アクセス処理と称する。

図４は、データの配列状態を示す図である。

図４（ａ）は、ブロック内画像１０ｎを示す図である。

図４（ａ）に示すブロック内画像１０ｎは、図３（ｂ）に示すブロック内画像１０ｎと同様なので詳細な説明は繰り返さない。

図４（ｂ）は、図１に示した符号化処理部２０００により、量子化処理された後、行列状に配列したＤＣＴ係数（以下においては、量子化後ＤＣＴ係数とも称する）を読み出す順番を示す図である。量子化後ＤＣＴ係数を読み出す順番は“０”〜“６３”の順となる。すなわち、左上のデータから右下のデータに向かって、斜めジグザグ状にデータが読み出される（アクセスされる）。以下においては、図４（ｂ）のように“０”〜“６３”の順でデータにアクセスする処理をジグザグアクセス処理と称する。

図４（ｂ）は、さらに、図２に示した符号化処理部２０００ａにより、エントロピー復号化されたデータを行列状に配列したデータを読み出す順番を示す図でもある。当該行列状に配列したデータを読み出す順番は“０”〜“６３”の順となる。

図４（ｂ）は、さらに、図２に示した符号化処理部２０００ａにより、逆量子化のときに利用される行列状に配列された逆量子化テーブルのデータ（以下においては、逆量子化テーブルデータとも称する）が読み出される（アクセスされる）順番を示す図である。逆量子化テーブルデータを読み出す順番は“０”〜“６３”の順となる。

すなわち、ＪＰＥＧまたはＭＰＥＧのうちの処理の一部で使用されるデータは、図４（ｂ）に示すように、左上のデータから右下のデータに向かって、斜めジグザグ状にアクセスされる。つまり、ＪＰＥＧまたはＭＰＥＧのうちの処理の一部で使用されるデータにアクセスするときは、斜めジグザグ状にデータにアクセスするよう、アドレスを指定しなければならない。

以下において、ＪＰＥＧまたはＭＰＥＧのうちの処理の一部で処理されるデータについて、説明の簡略化のために、行列状に配列された６４個のデータの代わりに行列状に配列された４個のデータで説明する。

図４（ｃ）は、横２ドット、縦２ドットからなる４画素のデータを示す。各画素に対応するデータは、“１”〜“４”の順で、アクセスされる。以下においては、図４（ｃ）に示す順番でデータがアクセスされる処理も前述したのと同様正順アクセス処理と称する。

図４（ｄ）は、横２ドット、縦２ドットからなる４画素のデータを示す。各画素に対応するデータは、“１”〜“４”の順で、アクセスされる。なお、以下においては、図４（ｄ）に示す順番でデータがアクセスされる処理も前述したのと同様ジグザグアクセス処理と称する。

次に、ジグザグアクセス処理を行なうためのジグザグデータ並び変換装置について説明する。なお、画像をフルカラー（１６７０万色）で表現するためには、各画素のデータは、８ビットであるが、簡単のため、４ビットのデータであるとして説明する。

図５は、本発明のジグザグデータ並び変換装置１０００の構成を示したブロック図である。

図５を参照して、ジグザグデータ並び変換装置１０００は、制御部５０と、変換回路１００とを備える。

制御部５０は、ジグザグアクセス処理を行なうための制御を変換回路１００に対して行なう。制御部５０は、クロック信号ＣＬＫ、書込み制御信号ＷＣＴ、アドレス信号ＡＤＤ＜１：０＞およびデータ信号ＤＡＴＡ＜３：０＞を変換回路１００へ出力する。

ここで、ＡＤＤ＜１：０＞は、ＡＤＤ＜０＞，ＡＤＤ＜１＞を総括的に表記したものである。ＤＡＴＡ＜３：０＞は、ＤＡＴＡ＜０＞〜ＤＡＴＡ＜３＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、Ｈレベル（“１”）およびＬレベル（“０”）とも称する。

変換回路１００は、ジグザグアクセス処理により処理したデータを出力データＤＯＵＴとして出力する。

詳細は後述するが、書込み制御信号ＷＣＴは、変換回路１００を、書込みモードまたは読出しモードに変化させる信号である。変換回路１００は、書込みモード時、変換回路１００の内部に設けられた記憶回路にデータを書込み可能な状態となる。変換回路１００は、読出しモード時、変換回路１００の内部に設けられた記憶回路に書込まれたデータを読出し可能な状態となる。

書込み制御信号ＷＣＴがＨレベルのとき、変換回路１００は書込みモードに設定される。一方、書込み制御信号ＷＣＴがＬレベルのとき、変換回路１００は読出しモードに設定される。

図６は、変換回路１００の内部構成を示す回路図である。

図６を参照して、変換回路１００は、アドレスデコーダ１２０と、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄと、選択回路１１２ａ，１１２ｂ，１１２ｃ，１１２ｄとを含む。

アドレスデコーダ１２０は、記憶回路１１０ａにワード線ＷＬ１を介して電気的に接続されている。アドレスデコーダ１２０は、記憶回路１１０ｂにワード線ＷＬ２を介して電気的に接続されている。アドレスデコーダ１２０は、記憶回路１１０ｃにワード線ＷＬ３を介して電気的に接続されている。アドレスデコーダ１２０は、記憶回路１１０ｄにワード線ＷＬ４を介して電気的に接続されている。以下においては、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４上でそれぞれ伝達される信号を信号ＷＬ１Ｄ，ＷＬ２Ｄ，ＷＬ３Ｄ，ＷＬ４Ｄと称する。

アドレスデコーダ１２０へは、アドレス信号ＡＤＤ＜１：０＞が入力される。記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄへは、クロック信号ＣＬＫが入力される。

図７は、入力されたアドレスに応じて、アドレスデコーダ１２０により選択されるワード線を示す図である。

図７を参照して、アドレスデコーダ１２０に、アドレス“０”を示すアドレス信号ＡＤＤ＜１：０＞が入力されると、アドレスデコーダ１２０は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうち、ワード線ＷＬ１をＨレベルに設定し、ワード線ＷＬ２，ＷＬ３，ＷＬ４をＬレベルに設定する。

アドレスデコーダ１２０に、アドレス“１”を示すアドレス信号ＡＤＤ＜１：０＞が入力されると、アドレスデコーダ１２０は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうち、ワード線ＷＬ３をＨレベルに設定し、ワード線ＷＬ１，ＷＬ２，ＷＬ４をＬレベルに設定する。

アドレスデコーダ１２０に、アドレス“２”を示すアドレス信号ＡＤＤ＜１：０＞が入力されると、アドレスデコーダ１２０は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうち、ワード線ＷＬ２をＨレベルに設定し、ワード線ＷＬ１，ＷＬ３，ＷＬ４をＬレベルに設定する。

アドレスデコーダ１２０に、アドレス“３”を示すアドレス信号ＡＤＤ＜１：０＞が入力されると、アドレスデコーダ１２０は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうち、ワード線ＷＬ４をＨレベルに設定し、ワード線ＷＬ１，ＷＬ２，ＷＬ３をＬレベルに設定する。

ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４をそれぞれ選択するアドレスを選択アドレス“１”，“２”，“３”，“４”とすると、アドレスデコーダ１２０は、アドレス信号ＡＤＤ＜１：０＞により示されるアドレス“０”，“１”，“２”，“３”を、選択アドレス“１”，“３”，“２”，“４”に変換することにより、変換回路１００にジグザグアクセス処理を行なわせる。以下においては、図７に対応して動作するアドレスデコーダ１２０のアドレスの変換動作をジグザグアドレス変換処理と称する。

再び図６を参照して、変換回路１００は、リセット回路１２５をさらに含む。

リセット回路１２５は、Ｌレベルの信号ＬＳＩＧを出力する。信号ＬＳＩＧは、変換回路１００が読み出しモードのとき、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの各々に記憶されているデータをリセット（消去）するためのリセットデータである。

アドレスデコーダ１２０へは、制御部５０からの書込み制御信号ＷＣＴが入力される。アドレスデコーダ１２０は、Ｈレベルの書込み制御信号ＷＣＴが入力されているとき、アドレス信号ＡＤＤ＜１：０＞に応じて、前述したようにワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうちのいずれかをＨレベルに設定する。

アドレスデコーダ１２０は、Ｌレベルの書込み制御信号ＷＣＴが入力されているとき、アドレス信号ＡＤＤ＜１：０＞に関わらず、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の全てをＨレベルに設定する。

選択回路１１２ａ，１１２ｂ，１１２ｃ，１１２ｄへは、制御部５０からのデータ信号ＤＡＴＡ＜３：０＞が入力される。

記憶回路１１０ａへは、選択回路１１２ａから出力される選択信号ＳＬＯ１＜３：０＞が入力される。選択回路１１２ａへは、記憶回路１１０ｂから出力されるデータ出力信号ＣＬＯ２＜３：０＞が入力される。

記憶回路１１０ｂへは、選択回路１１２ｂから出力される選択信号ＳＬＯ２＜３：０＞が入力される。選択回路１１２ｂへは、記憶回路１１０ｃから出力されるデータ出力信号ＣＬＯ３＜３：０＞が入力される。

記憶回路１１０ｃへは、選択回路１１２ｃから出力される選択信号ＳＬＯ３＜３：０＞が入力される。選択回路１１２ｃへは、記憶回路１１０ｄから出力されるデータ出力信号ＣＬＯ４＜３：０＞が入力される。

記憶回路１１０ｄへは、選択回路１１２ｄから出力される選択信号ＳＬＯ４＜３：０＞が入力される。選択回路１１２ｄへは、リセット回路１２５からのＬレベルの信号ＬＳＩＧが入力される。以下においては、Ｌレベルの信号ＬＳＩＧを零データとも称する。

図８は、選択回路１１２ａの内部構成を示す回路図である。

図８を参照して、選択回路１１２ａは、選択回路１１２ａ．１，１１２ａ．２，１１２ａ．３，１１２ａ．４を有する。

選択回路１１２ａ．１は、ＮチャネルＭＯＳトランジスタ１１４と、ＰチャネルＭＯＳトランジスタ１１６とを有する。ＮチャネルＭＯＳトランジスタ１１４は、データ信号ＤＡＴＡ＜０＞を伝達するデータ線ＤＬ０と接続ノードＮＣ０との間に設けられる。ＰチャネルＭＯＳトランジスタ１１６は、データ出力信号ＣＬＯ２＜０＞を伝達するデータ線ＣＬ０と接続ノードＮＣ０との間に設けられる。ＮチャネルＭＯＳトランジスタ１１４のゲートおよびＰチャネルＭＯＳトランジスタ１１６のゲートへは、書込み制御信号ＷＣＴが入力される。

選択回路１１２ａ．１へ入力される書込み制御信号ＷＣＴがＨレベルのとき、すなわち、変換回路１００が書込みモードのとき、ＮチャネルＭＯＳトランジスタ１１４はターンオンし、選択回路１１２ａ．１はデータ信号ＤＡＴＡ＜０＞を選択信号ＳＬＯ１＜０＞として出力する。

一方、選択回路１１２ａ．１へ入力される書込み制御信号ＷＣＴがＬレベルのとき、すなわち、変換回路１００が読出しモードのとき、ＰチャネルＭＯＳトランジスタ１１６はターンオンし、選択回路１１２ａ．１はデータ出力信号ＣＬＯ２＜０＞を選択信号ＳＬＯ１＜０＞として出力する。

選択回路１１２ａ．２は、選択回路１１２ａ．１と同様にＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとを有する。選択回路１１２ａ．２は、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜１＞を選択信号ＳＬＯ１＜１＞として出力する。選択回路１１２ａ．２は、変換回路１００が読出しモードのとき、入力されるデータ出力信号ＣＬＯ２＜１＞を選択信号ＳＬＯ１＜１＞として出力する。

選択回路１１２ａ．３は、選択回路１１２ａ．１と同様にＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとを有する。選択回路１１２ａ．３は、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜２＞を選択信号ＳＬＯ１＜２＞として出力する。選択回路１１２ａ．２は、変換回路１００が読出しモードのとき、入力されるデータ出力信号ＣＬＯ２＜２＞を選択信号ＳＬＯ１＜２＞として出力する。

選択回路１１２ａ．４は、選択回路１１２ａ．１と同様にＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとを有する。選択回路１１２ａ．４は、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜３＞を選択信号ＳＬＯ１＜３＞として出力する。選択回路１１２ａ．２は、変換回路１００が読出しモードのとき、入力されるデータ出力信号ＣＬＯ２＜３＞を選択信号ＳＬＯ１＜３＞として出力する。

再び図６を参照して、選択回路１１２ｂは、選択回路１１２ａと同様な構成および機能を有し、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜３：０＞を選択信号ＳＬＯ２＜３：０＞として出力し、変換回路１００が読出しモードのとき、入力されるデータ出力信号ＣＬＯ３＜３：０＞を選択信号ＳＬＯ２＜３：０＞として出力する。

選択回路１１２ｃは、選択回路１１２ａと同様な構成および機能を有し、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜３：０＞を選択信号ＳＬＯ３＜３：０＞として出力し、変換回路１００が読出しモードのとき、入力されるデータ出力信号ＣＬＯ４＜３：０＞を選択信号ＳＬＯ３＜３：０＞として出力する。

選択回路１１２ｄは、選択回路１１２ａと同様な構成および機能を有し、変換回路１００が書込みモードのとき、入力されるデータ信号ＤＡＴＡ＜３：０＞を選択信号ＳＬＯ４＜３：０＞として出力し、変換回路１００が読出しモードのとき、入力されるＬレベルの信号ＬＳＩＧ（零データ）を選択信号ＳＬＯ４＜３：０＞として出力する。

図９は、記憶回路１１０ａの内部構成を示す回路図である。

図９を参照して、記憶回路１１０ａは、ＡＮＤ回路１１７と、フリップフロップ回路１１８．０，１１８．１，１１８．２，１１８．３とを有する。

ＡＮＤ回路１１７は、クロック信号ＣＬＫと信号ＷＬ１Ｄとの論理積を行なったクロック信号ＣＬＫ１を出力する。

フリップフロップ回路１１８．０へは、選択信号ＳＬＯ１＜０＞およびクロック信号ＣＬＫ１が入力される。フリップフロップ回路１１８．１へは、選択信号ＳＬＯ１＜１＞およびクロック信号ＣＬＫ１が入力される。フリップフロップ回路１１８．２へは、選択信号ＳＬＯ１＜２＞およびクロック信号ＣＬＫ１が入力される。フリップフロップ回路１１８．３へは、選択信号ＳＬＯ１＜３＞およびクロック信号ＣＬＫ１が入力される。

フリップフロップ回路１１８．０は、クロック信号ＣＬＫ１がＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ１＜０＞のデータレベルをラッチする。フリップフロップ回路１１８．１は、クロック信号ＣＬＫ１がＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ１＜１＞のデータレベルをラッチする。フリップフロップ回路１１８．２は、クロック信号ＣＬＫ１がＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ１＜２＞のデータレベルをラッチする。フリップフロップ回路１１８．３は、クロック信号ＣＬＫ１がＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ１＜３＞のデータレベルをラッチする。

フリップフロップ回路１１８．０，１１８．１，１１８．２，１１８．３の各々は、ラッチした信号のデータレベルを出力データＤＯＵＴとして出力する。

再び図６を参照して、記憶回路１１０ｂは、記憶回路１１０ａと同様な構成および機能を有し、ワード線ＷＬ２がＨレベルに設定されおり、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ２＜３：０＞をラッチし、当該ラッチしたデータを出力信号ＣＬＯ２＜３：０＞として出力する。

記憶回路１１０ｃは、記憶回路１１０ａと同様な構成および機能を有し、ワード線ＷＬ３がＨレベルに設定されおり、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ３＜３：０＞をラッチし、当該ラッチしたデータを出力信号ＣＬＯ３＜３：０＞として出力する。

記憶回路１１０ｄは、記憶回路１１０ａと同様な構成および機能を有し、ワード線ＷＬ４がＨレベルに設定されおり、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとき、選択信号ＳＬＯ４＜３：０＞をラッチし、当該ラッチしたデータを出力信号ＣＬＯ４＜３：０＞として出力する。

図１０は、変換回路１００の動作を説明する動作波形図である。図１０において、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、それぞれ、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の電圧レベルの変化を示す。ＤＡＴＡは、４ビットからなるデータ信号ＤＡＴＡ＜３：０＞のデータを示す。１１０ａ，１１０ｂ，１１０ｃ，１１０ｄは、それぞれ、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄが記憶しているデータを示す。なお、変換回路１００へは、データ信号ＤＡＴＡ＜３：０＞として、Ｘ，Ｙ，Ｚ，Ｗの順でデータが入力されるものとする。データＸ，Ｙ，Ｚ，Ｗの各々は、４ビットで構成されるものとする。なお、初期状態では、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの各々には、零データが記憶されているものとする。

次に、図６、図８、図９および図１０を用いて、前述したジグザグアクセス処理について説明する。時刻ｔ０において、書込み制御信号ＷＣＴはＨレベルに設定され、変換回路１００は書込みモードに設定される。

時刻ｔ０の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ１がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ａへデータＸが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ａは、入力されたデータＸを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。

時刻ｔ１において、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＸをラッチする。時刻ｔ１の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ３がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ｃへデータＹが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ｃは、入力されたデータＹを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。

時刻ｔ２において、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＹをラッチする。時刻ｔ２の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ２がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ｂへデータＺが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ｂは、入力されたデータＺを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。

時刻ｔ３において、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＺをラッチする。時刻ｔ３の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ４がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ｄへデータＷが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ｄは、入力されたデータＷを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。

時刻ｔ４において、記憶回路１１０ｄは、選択回路１１２ｄから入力されたデータＷをラッチする。

時刻ｔ５において、書込み制御信号ＷＣＴはＬレベルに設定され、変換回路１００は読出しモードに設定される。アドレスデコーダ１２０は、Ｌレベルの書込み制御信号ＷＣＴが入力されているとき、アドレス信号ＡＤＤ＜１：０＞に関わらず、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の全てをＨレベルに設定する。

時刻ｔ６において、変換回路１００内の選択回路１１２ｄへＬレベルの信号ＬＳＩＧ（零データ）が入力される。前述したように零データは、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの各々に記憶されているデータをリセット（消去）するためのリセットデータである。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていたデータＷが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力されたデータＷを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＷをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＹが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＹを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＹをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＺが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＺを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＺをラッチする。

時刻ｔ６と同時に、記憶回路１１０ａにラッチされていたデータＸが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ７において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ７と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ７と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＷが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＷを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＷをラッチする。

時刻ｔ７と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＹが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＹを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＹをラッチする。

時刻ｔ７と同時に、記憶回路１１０ａにラッチされていたデータＺが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ８において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ８と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ８と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていた零データが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力された零データを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力された零データをラッチする。

時刻ｔ８と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＷが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＷを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＷをラッチする。

時刻ｔ８と同時に、記憶回路１１０ａにラッチされていたデータＹが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ９において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ９と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ９と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていた零データが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力された零データを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力された零データをラッチする。

時刻ｔ９と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていた零データが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力された零データを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力された零データをラッチする。

時刻ｔ９と同時に、記憶回路１１０ａにラッチされていたデータＷが、出力データＤＯＵＴとして、変換回路１００から出力される。

以上説明したように、書込みモード時に変換回路１００に入力された、Ｘ，Ｙ，Ｚ，Ｗの順で入力されたデータは、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄのうち、アドレスデコーダ１２０のジグザグアドレス変換処理により選択された記憶回路でラッチされる。変換回路１００が読み出しモードに設定されると、変換回路１００から出力データＤＯＵＴとして、Ｘ，Ｚ，Ｙ，Ｗの順で出力される。すなわち、変換回路１００の動作によりジグザグアクセス処理が実現可能となる。

また、本実施の形態において、変換回路１００は、読出しモード時、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに記憶されたデータを読み出すのと同時に、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに零データを記憶させる。

次に、図２に示したエントロピー復号化の処理の後のジグザグアクセス処理について説明する。一般に、画像を符号化するとき、ＤＣＴ係数を量子化した後のデータの多くは零となる。したがって、復号化のとき、エントロピー復号化の処理の後のデータの多くは零である。本実施の形態における、制御部５０は、零を示すデータ（零データ）および零データに対応するアドレスは、変換回路へ出力しない。一例として、データＸ，Ｙ，Ｚ，Ｗのうち、データＸ，Ｗは零データであるとする。

図１１は、エントロピー復号化の処理の後の変換回路１００の動作を説明する動作波形図である。図１１において、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、それぞれ、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の電圧レベルの変化を示す。ＤＡＴＡは、４ビットからなるデータ信号ＤＡＴＡ＜３：０＞のデータを示す。１１０ａ，１１０ｂ，１１０ｃ，１１０ｄは、それぞれ、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄが記憶しているデータを示す。なお、変換回路１００へは、データ信号ＤＡＴＡ＜３：０＞として、Ｙ，Ｚの順でデータが入力されるものとする。データＹ，Ｚの各々は、４ビットで構成されるものとする。なお、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの各々には、図１０を用いて説明したジグザグアクセス処理が行なわれ、零データが記憶されているものとする。

次に、図６、図８、図９および図１１を用いて、エントロピー復号化の処理の後のジグザグアクセス処理について説明する。時刻ｔ０において、書込み制御信号ＷＣＴはＨレベルに設定され、変換回路１００は書込みモードに設定される。時刻ｔ０の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ３がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ｃへデータＹが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ｃは、入力されたデータＹを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。

時刻ｔ１において、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＹをラッチする。時刻ｔ１の後、アドレスデコーダ１２０のジグザグアドレス変換処理により、ワード線ＷＬ２がＨレベルに設定される。このとき、変換回路１００内の選択回路１１２ｂへデータＺが入力される。書込み制御信号ＷＣＴはＨレベルに設定されているので、選択回路１１２ｂは、入力されたデータＺを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。

時刻ｔ２において、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＺをラッチする。

時刻ｔ３において、書込み制御信号ＷＣＴはＬレベルに設定され、変換回路１００は読出しモードに設定される。アドレスデコーダ１２０は、Ｌレベルの書込み制御信号ＷＣＴが入力されているとき、アドレス信号ＡＤＤ＜１：０＞に関わらず、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の全てをＨレベルに設定する。

時刻ｔ４において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ４と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ４と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＹが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＹを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＹをラッチする。

時刻ｔ４と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＺが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＺを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＺをラッチする。

時刻ｔ６と同時に、記憶回路１１０ａにラッチされていた零データが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ５において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ５と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ５と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていた零データが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力された零データを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力された零データをラッチする。

時刻ｔ５と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＹが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＹを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＹをラッチする。

時刻ｔ５と同時に、記憶回路１１０ａにラッチされていたデータＺが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ６において、変換回路１００内の選択回路１１２ｄへ零データが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力された零データを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力された零データをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていた零データが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力された零データを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力された零データをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていた零データが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力された零データを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力された零データをラッチする。

時刻ｔ６と同時に、変換回路１００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＷが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力された零データを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力された零データをラッチする。

時刻ｔ６と同時に、記憶回路１１０ａにラッチされていたデータＹが、出力データＤＯＵＴとして、変換回路１００から出力される。

時刻ｔ７における、選択回路１１２ａ，１１２ｂ，１１２ｃ，１１２ｄおよび記憶回路１１０ｂ，１１０ｃ，１１０ｄの処理は、前述した時刻ｔ６における処理と同様なので詳細な説明は繰り返さない。

時刻ｔ７において、記憶回路１１０ａにラッチされていた零データが、出力データＤＯＵＴとして、変換回路１００から出力される。

以上説明したように、エントロピー復号化の処理の後のジグザグアクセス処理において、書込みモード時、零データでないデータのみを記憶回路に記憶させる処理を行なうことにより、書込み処理時間の短縮化を図ることができる。ＤＣＴを使用して圧縮したデータの復号化の処理速度を高速化することができる。

また、本実施の形態において、変換回路１００は、読出しモード時、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに記憶されたデータを読み出すのと同時に、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに零データを記憶させる。したがって、本実施の形態では、零データでないデータのみを記憶回路に記憶させる処理を行なう前に、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに記憶されているデータを零データにする処理を行なう必要がない。

また、変換回路１００は、零データでないデータを記憶させた記憶回路を示すデータを記憶する回路等を別途設ける必要がないので、ジグザグアクセス処理を行なう回路として、変換回路１００を利用することで集積度の向上を図ることができる。

なお、前述した零データでないデータのみを記憶回路に記憶させる処理は、図１に示す、量子化の処理後に行なわれてもよい。これにより、ＤＣＴを使用して画像を符号化する処理速度を高速化することができる。
［実施の形態２］
実施の形態１では、零データを多く含むデータを高速で記憶させ、ジグザグアクセス処理の高速化に有効な変換回路１００の構成を示したが、以下においては、ジグザグアクセス処理をするとき、零データを含まないデータを記憶させる回路構成について説明する。

図１２は、零データを含まない量子化テーブルＴ１００を示す図である。以下、量子化テーブルＴ１００を用いた逆量子化処理を例に説明する。

図１２を参照して、量子化テーブルＴ１００内に示される数字は、逆量子化または量子化のときに使用する係数データである。

以下において、ＪＰＥＧまたはＭＰＥＧにより処理されるデータについて、説明の簡略化のために、量子化テーブルＴ１００のように行列状に配列された６４個のデータの代わりに行列状に配列された４個のデータを使用する回路構成を説明する。

図１３は、本発明のジグザグデータ並び変換装置３０００の構成を示したブロック図である。

図１３を参照して、ジグザグデータ並び変換装置３０００は、実施の形態１におけるジグザグデータ並び変換装置１０００と比較して、変換回路１００の代わりに変換回路２００を備える点が異なる。それ以外の構成は、ジグザグデータ並び変換装置１０００と同様なので詳細な説明は繰り返さない。

本発明においては、エントロピー復号化の処理により順次読み出されたデータと、ジグザグデータ並び変換装置３０００により、量子化テーブルＴ１００のように行列状に配列された６４個のデータがジグザグアクセス処理により順次読み出されたデータとで逆量子化の処理が行なわれる。

なお、以下においては、量子化テーブルＴ１００のように行列状に配列された６４個のデータの代わりに行列状に配列された４個のデータに対しジグザグアクセス処理を行なう回路について説明する。

図１４は、変換回路２００の内部構成を示す回路図である。

図１４を参照して、変換回路２００は、変換回路１００と比較して、リセット回路１２５を含まない点と、選択回路１１２ｄにＬレベルの信号ＬＳＩＧが入力される代わりに、記憶回路１１０ａからの出力データＤＯＵＴがデータ線ＤＬを介して入力される点とが異なる。それ以外の構成は、変換回路１００と同様なので詳細な説明は繰り返さない。

図１５は、変換回路２００の動作を説明する動作波形図である。図１５において、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、それぞれ、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の電圧レベルの変化を示す。ＤＡＴＡは、４ビットからなるデータ信号ＤＡＴＡ＜３：０＞のデータを示す。１１０ａ，１１０ｂ，１１０ｃ，１１０ｄは、それぞれ、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄが記憶しているデータを示す。なお、変換回路１００へは、データ信号ＤＡＴＡ＜３：０＞として、Ｘ，Ｙ，Ｚ，Ｗの順でデータが入力されるものとする。データＸ，Ｙ，Ｚ，Ｗの各々は、４ビットで構成されるものとする。なお、初期状態では、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの各々には、零データが記憶されているものとする。

次に、図８、図９、図１４および図１５を用いて、量子化テーブルＴ１００のように行列状に配列された６４個のデータの代わりに行列状に配列された４個のデータに対するジグザグアクセス処理について説明する。

書込みモード時の、変換回路２００の動作は、実施の形態１の図１０を利用して説明した変換回路１００の処理と同様なので詳細な説明は繰り返さない。

時刻ｔ５において、書込み制御信号ＷＣＴはＬレベルに設定され、変換回路２００は読出しモードに設定される。アドレスデコーダ１２０は、Ｌレベルの書込み制御信号ＷＣＴが入力されているとき、アドレス信号ＡＤＤ＜１：０＞に関わらず、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の全てをＨレベルに設定する。

時刻ｔ６において、変換回路２００内の選択回路１１２ｄへ出力データＤＯＵＴとして、記憶回路１１０ａにラッチされていたデータＸが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力されたデータＸを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力されたデータＸをラッチする。

時刻ｔ６と同時に、変換回路２００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていたデータＷが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力されたデータＷを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＷをラッチする。

時刻ｔ６と同時に、変換回路２００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＹが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＹを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＹをラッチする。

時刻ｔ７において、変換回路２００内の選択回路１１２ｄへ出力データＤＯＵＴとして、記憶回路１１０ａにラッチされていたデータＺが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力されたデータＺを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力されたデータＺをラッチする。

時刻ｔ７と同時に、変換回路２００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていたデータＸが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力されたデータＸを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＸをラッチする。

時刻ｔ７と同時に、変換回路２００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＷが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＷを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＷをラッチする。

時刻ｔ７と同時に、変換回路２００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＹが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＹを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＹをラッチする。

時刻ｔ８において、変換回路２００内の選択回路１１２ｄへ出力データＤＯＵＴとして、記憶回路１１０ａにラッチされていたデータＹが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力されたデータＹを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力されたデータＹをラッチする。

時刻ｔ８と同時に、変換回路２００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていたデータＺが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力されたデータＺを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＺをラッチする。

時刻ｔ８と同時に、変換回路２００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＸが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力された零データを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＸをラッチする。

時刻ｔ８と同時に、変換回路２００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＷが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＷを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＷをラッチする。

時刻ｔ９において、変換回路２００内の選択回路１１２ｄへ出力データＤＯＵＴとして、記憶回路１１０ａにラッチされていたデータＷが入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｄは、入力されたデータＷを、選択信号ＳＬＯ４＜３：０＞として、記憶回路１１０ｄへ出力する。そして、記憶回路１１０ｄは、選択回路１１２ｄから入力されたデータＷをラッチする。

時刻ｔ９と同時に、変換回路２００内の選択回路１１２ｃへ、記憶回路１１０ｄにラッチされていたデータＹが、データ出力信号ＣＬＯ４＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｃは、入力されたデータＹを、選択信号ＳＬＯ３＜３：０＞として、記憶回路１１０ｃへ出力する。そして、記憶回路１１０ｃは、選択回路１１２ｃから入力されたデータＹをラッチする。

時刻ｔ９と同時に、変換回路２００内の選択回路１１２ｂへ、記憶回路１１０ｃにラッチされていたデータＺが、データ出力信号ＣＬＯ３＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ｂは、入力されたデータＺを、選択信号ＳＬＯ２＜３：０＞として、記憶回路１１０ｂへ出力する。そして、記憶回路１１０ｂは、選択回路１１２ｂから入力されたデータＺをラッチする。

時刻ｔ９と同時に、変換回路２００内の選択回路１１２ａへ、記憶回路１１０ｂにラッチされていたデータＸが、データ出力信号ＣＬＯ２＜３：０＞として、入力される。書込み制御信号ＷＣＴはＬレベルに設定されているので、選択回路１１２ａは、入力されたデータＸを、選択信号ＳＬＯ１＜３：０＞として、記憶回路１１０ａへ出力する。そして、記憶回路１１０ａは、選択回路１１２ａから入力されたデータＸをラッチする。

以上説明したように、書込みモード時に変換回路２００に、Ｘ，Ｙ，Ｚ，Ｗの順で入力されたデータは、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄのうち、アドレスデコーダ１２０のジグザグアドレス変換処理により選択された記憶回路でラッチされる。変換回路２００が読み出しモードに設定されると、変換回路２００から出力データＤＯＵＴとして、Ｘ，Ｚ，Ｙ，Ｗの順で出力される。すなわち、変換回路２００の動作によりジグザグアクセス処理が実現可能となる。

また、本実施の形態において、変換回路２００は、読出しモード時、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに記憶されたデータを全て読み出すと、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄには、データを読み出す前に記憶されていたデータが再度記憶される。すなわち、再度、記憶回路１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに必要なデータを書込む処理を行なわなくてよい。

すなわち、ＪＰＥＧまたはＭＰＥＧにより処理されるデータで同一の量子化テーブルを複数回連続して利用するとき、ジグザグデータ並び変換装置３０００は、ＪＰＥＧまたはＭＰＥＧの復号化または符号化の処理速度を高速化することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

画像データをＤＣＴを使用して高能率に符号化する符号化処理部のブロック図を示す。圧縮データからＩＤＣＴを使用して画像を復元する復号化処理部のブロック図を示す。複数のブロックに分割された画像の状態を示す図である。データの配列状態を示す図である。本発明のジグザグデータ並び変換装置の構成を示したブロック図である。変換回路の内部構成を示す回路図である。入力されたアドレスに応じて、アドレスデコーダにより選択されるワード線を示す図である。選択回路の内部構成を示す回路図である。記憶回路の内部構成を示す回路図である。変換回路の動作を説明する動作波形図である。エントロピー復号化の処理の後の変換回路の動作を説明する動作波形図である。零データを含まない量子化テーブルを示す図である。本発明のジグザグデータ並び変換装置の構成を示したブロック図である。変換回路の内部構成を示す回路図である。変換回路の動作を説明する動作波形図である。

符号の説明

５０制御部、１００変換回路、１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ記憶回路、１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ選択回路、１２０アドレスデコーダ、１２５リセット回路、２００変換回路、１０００ジグザグデータ並び変換装置、２０００符号化処理部、２０００ａ復号化処理部、３０００ジグザグデータ並び変換装置、ＤＬデータ線。

Claims

各々がデータを記憶し、第１番目から第Ｎ（自然数）番目まで予め順序付けられた複数の記憶回路と、
前記複数の記憶回路をデータ書込み可能な状態である書込みモードに変化させ、前記複数の記憶回路の各々に記憶されているデータを読出し可能な状態である読出しモードに変化させる回路状態変化制御回路と、
所定数ずつインクリメントされるアドレスに順次応じて、前記複数の記憶回路のうち、第１番目から第Ｎ番目とは異なる順番となる所定の順番で記憶回路を順次選択するための記憶回路選択回路と、
前記書込みモード時、前記複数の記憶回路のうち、前記記憶回路選択回路により選択された記憶回路にデータを書込み、前記読出しモード時、前記第１番目の前記記憶回路から前記第Ｎ番目の前記記憶回路にそれぞれ記憶されているデータをシリアルに順次出力するデータアクセス制御回路とを備える、データ並び順変換装置。
前記複数の記憶回路の各々に記憶されたデータをリセットするためのリセット回路と、
前記書込みモード時、前記複数の記憶回路のうちのいずれかにデータを書込むための書込み指示を前記データアクセス制御回路へ出力する制御部とをさらに備え、
前記書込みモード時、前記リセット回路は前記複数の記憶回路の各々に記憶されたデータをリセットし、前記制御部は前記複数の記憶回路のうち、前記記憶回路選択回路により選択された記憶回路に書込むためのデータが零であるときは、前記データアクセス制御回路へ前記書込み指示を出力しない、請求項１に記載のデータ並び順変換装置。
前記リセット回路は、前記読出しモード時、前記第Ｎ番目の前記記憶回路に、データをリセットするためのリセットデータを記憶させ、前記第１番目の前記記憶回路から、前記第１番目の前記記憶回路から前記第Ｎ番目の前記記憶回路にそれぞれ記憶されているデータが順次出力される毎に、前記リセットデータは、第（Ｎ−１）番目の前記記憶回路から前記第１番目の前記記憶回路に順次記憶される、請求項２に記載のデータ並び順変換装置。
前記複数の記憶回路にそれぞれ記憶されるデータである記憶対象データは、所定規則で並び変えることにより、連続するデータの示す値が同じである確率が高くなるデータであり、
前記読出しモード時、前記第１番目の前記記憶回路から前記第Ｎ番目の前記記憶回路にそれぞれ記憶されているデータがシリアルに順次出力されたデータは、前記記憶対象データを前記所定規則で並べ変えたデータである、請求項１〜請求項３のいずれかに記載のデータ並び順変換装置。
前記読出しモード時、前記第１番目の前記記憶回路から出力されたデータである出力データを前記第Ｎ番目の前記記憶回路に伝達するデータ伝達回路をさらに備え、
前記読出しモード時、前記データ伝達回路により伝達された前記出力データは、前記第Ｎ番目の前記記憶回路に記憶され、前記第１番目の前記記憶回路から、前記第１番目の前記記憶回路から前記第Ｎ番目の前記記憶回路にそれぞれ記憶されているデータが順次出力される毎に、前記出力データは、第（Ｎ−１）番目の前記記憶回路から前記第１番目の前記記憶回路に順次記憶される、請求項１に記載のデータ並び順変換装置。