JPH10136368A - ビデオ係数の両方向走査装置及び方法 - Google Patents
ビデオ係数の両方向走査装置及び方法Info
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Abstract
(57)【要約】 （修正有）
【課題】全てのビデオ圧縮と伸張に採択のＤＣＴ係数
（ＤＣＣ）の走査変換を効率遂行でき両方向ＤＣＣ走査
用の装置及び方法を提供する。 【解決手段】 方向ＤＣＣ走査装置１００は、バッファ
メモリ（ＢＭ）４０と、ＤＣＣ順序により第１アドレス
信号（１ＡＳ）を第２アドレス（２ＡＳ）信号に変換用
のルックアップテーブルによるアドレス発生器１０と、
ＢＭ用の信号として２ＡＳか第３アドレス信号（３Ａ
Ｓ）を選択用の第１選択部２０と、符号化（ＣＯＤ）及
び復号化（ＤＣＤ）の動作中にＢＭに書込可能量子化さ
れたＤＣＣまたはＤＣＤされたＤＣＣを選択用の第２選
択部３０とを含む。ＣＯＤ中に量子化部からの量子化さ
れたＤＣＣは３ＡＳにより識別されたＢＭの位置に書き
込まれ、２ＡＳにより識別されたＢＭ位置からのランレ
ングス及びレベル符号化部へ読み出される。
（ＤＣＣ）の走査変換を効率遂行でき両方向ＤＣＣ走査
用の装置及び方法を提供する。 【解決手段】 方向ＤＣＣ走査装置１００は、バッファ
メモリ（ＢＭ）４０と、ＤＣＣ順序により第１アドレス
信号（１ＡＳ）を第２アドレス（２ＡＳ）信号に変換用
のルックアップテーブルによるアドレス発生器１０と、
ＢＭ用の信号として２ＡＳか第３アドレス信号（３Ａ
Ｓ）を選択用の第１選択部２０と、符号化（ＣＯＤ）及
び復号化（ＤＣＤ）の動作中にＢＭに書込可能量子化さ
れたＤＣＣまたはＤＣＤされたＤＣＣを選択用の第２選
択部３０とを含む。ＣＯＤ中に量子化部からの量子化さ
れたＤＣＣは３ＡＳにより識別されたＢＭの位置に書き
込まれ、２ＡＳにより識別されたＢＭ位置からのランレ
ングス及びレベル符号化部へ読み出される。
Description
【０００１】
【発明の属する技術分野】本発明は多重処理順序を使用
するシステムにおいて、２次元データの両方向走査に係
り、特にマルチ標準ビデオコーデックにおける離散コサ
イン変換（ＤＣＴ）係数の走査のための装置に関する。
するシステムにおいて、２次元データの両方向走査に係
り、特にマルチ標準ビデオコーデックにおける離散コサ
イン変換（ＤＣＴ）係数の走査のための装置に関する。
【０００２】
【従来の技術】ＪＰＥＧ、ＭＰＥＧ−１、ＭＰＥＧ−
２、Ｈ．２６１及びＨ．２６３のようなビデオ標準はジ
グザグ順に離散コサイン変換（ＤＣＴ）係数を処理す
る。たとえば、符号化（ｃｏｄｉｎｇ）はラスター走査
順序でＤＣＴ係数の２次元配列を発生し量子化できる
が、ランレングス及びレベル符号化（ＲＬＣ：Run-leng
th andLevel Coding）に対してはジグザグ順序でＤＣＴ
係数を取る。ジグザグ順序は効率的に圧縮され得る長い
ランを提供する傾向があるためランレングス符号化はジ
グザグ順序を用いる。
２、Ｈ．２６１及びＨ．２６３のようなビデオ標準はジ
グザグ順に離散コサイン変換（ＤＣＴ）係数を処理す
る。たとえば、符号化（ｃｏｄｉｎｇ）はラスター走査
順序でＤＣＴ係数の２次元配列を発生し量子化できる
が、ランレングス及びレベル符号化（ＲＬＣ：Run-leng
th andLevel Coding）に対してはジグザグ順序でＤＣＴ
係数を取る。ジグザグ順序は効率的に圧縮され得る長い
ランを提供する傾向があるためランレングス符号化はジ
グザグ順序を用いる。
【０００３】従って、符号化及び復号化の動作中にＤＣ
Ｔ係数を再配列するための走査処理がＤＣＴ係数の量子
化または逆量子化とランレングスの符号化または復号化
との間によく遂行される。
Ｔ係数を再配列するための走査処理がＤＣＴ係数の量子
化または逆量子化とランレングスの符号化または復号化
との間によく遂行される。
【０００４】また、ジグザグ順序の代わりに、ＭＰＥＧ
−２標準は選択的にオルタネート走査順序を採用する。
オルタネート走査順序は特にインタレースビデオ信号を
処理するのに強い。なぜならオルタネート走査順序はビ
デオ信号の飛び越し成分を効率よく選択できるためであ
る。
−２標準は選択的にオルタネート走査順序を採用する。
オルタネート走査順序は特にインタレースビデオ信号を
処理するのに強い。なぜならオルタネート走査順序はビ
デオ信号の飛び越し成分を効率よく選択できるためであ
る。
【０００５】上記のように、前記ビデオ標準によるデー
タ圧縮と伸張のためのビデオコーデック（ｃｏｄｅｃ：
COding and DECoding）において、順方向としての符号
化と逆方向としての復号化（ｄｅｃｏｄｉｎｇ）の両方
向に係数配列を遂行するためのロジックが必要であり、
その開発が急がれている。
タ圧縮と伸張のためのビデオコーデック（ｃｏｄｅｃ：
COding and DECoding）において、順方向としての符号
化と逆方向としての復号化（ｄｅｃｏｄｉｎｇ）の両方
向に係数配列を遂行するためのロジックが必要であり、
その開発が急がれている。
【０００６】
【発明が解決しようとする課題】本発明はかかる従来の
問題点を解決するために創出されたもので、マルチ標準
ビデオ符号化における両方向ＤＣＴ係数走査のための装
置及び方法を提供し、及び凡てのビデオ圧縮と伸張に採
択されるＤＣＴ係数の走査変換のためのロジックを効率
よく遂行することを目的とする。
問題点を解決するために創出されたもので、マルチ標準
ビデオ符号化における両方向ＤＣＴ係数走査のための装
置及び方法を提供し、及び凡てのビデオ圧縮と伸張に採
択されるＤＣＴ係数の走査変換のためのロジックを効率
よく遂行することを目的とする。
【０００７】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の一面において、両方向ＤＣＴ係数走査装置
は、バッファメモリと、順次に増加される第１アドレス
を受信しルックアップテーブルからＤＣＴ係数に対して
望ましい走査順序による第２アドレス信号を発生するア
ドレス発生器と、典型的にはラスター走査順序による第
２アドレス信号又は第３アドレス信号を前記バッファメ
モリのためのアドレス信号として選択する第１選択手段
とを含む。符号化の動作中、量子化部によって量子化さ
れたＤＣＴ係数は前記第３アドレス信号によって識別さ
れるバッファメモリの相当位置に書き込まれ、前記第２
アドレス信号によって識別されるバッファメモリの相当
位置からランレングス及びレベル符号化部へ読み出す。
復号化の動作中、ランレングス及びレベル復号化部から
復号化されたＤＣＴ係数が前記第２アドレス信号により
識別されるバッファメモリの相当位置に書き込まれ、前
記第３アドレス信号により識別される前記バッファメモ
リの位置から逆量子化部へ読み出される。第２選択手段
は符号化の動作中に量子化部から書き込まれる量子化デ
ータまたは復号化の動作中に復号化部から書き込まれる
復号化データを選択するために提供できる。
めの本発明の一面において、両方向ＤＣＴ係数走査装置
は、バッファメモリと、順次に増加される第１アドレス
を受信しルックアップテーブルからＤＣＴ係数に対して
望ましい走査順序による第２アドレス信号を発生するア
ドレス発生器と、典型的にはラスター走査順序による第
２アドレス信号又は第３アドレス信号を前記バッファメ
モリのためのアドレス信号として選択する第１選択手段
とを含む。符号化の動作中、量子化部によって量子化さ
れたＤＣＴ係数は前記第３アドレス信号によって識別さ
れるバッファメモリの相当位置に書き込まれ、前記第２
アドレス信号によって識別されるバッファメモリの相当
位置からランレングス及びレベル符号化部へ読み出す。
復号化の動作中、ランレングス及びレベル復号化部から
復号化されたＤＣＴ係数が前記第２アドレス信号により
識別されるバッファメモリの相当位置に書き込まれ、前
記第３アドレス信号により識別される前記バッファメモ
リの位置から逆量子化部へ読み出される。第２選択手段
は符号化の動作中に量子化部から書き込まれる量子化デ
ータまたは復号化の動作中に復号化部から書き込まれる
復号化データを選択するために提供できる。
【０００８】本発明の他の一面により両方向ＤＣＴ係数
走査方法は、符号化／復号化部によりアドレス信号を順
次に増加させる段階と、前記符号化／復号化部によりＤ
ＣＴ係数走査順序に従って前記アドレス信号を変換する
段階とを含む。
走査方法は、符号化／復号化部によりアドレス信号を順
次に増加させる段階と、前記符号化／復号化部によりＤ
ＣＴ係数走査順序に従って前記アドレス信号を変換する
段階とを含む。
【０００９】前記方法は両方向走査を実現可能とする。
符号化方向に関しては、前記方法はラスター走査順序で
量子化されたＤＣＴ係数をバッファメモリに書き込む方
法と、前記変換されたアドレス信号により規定された走
査順序で前記バッファメモリから前記ＤＣＴ係数を読み
出して前記復号化部に書き込む段階を含む。復号化に関
しては、前記方法は前記変換されたアドレス信号により
規定された位置に復号化されたＤＣＴ係数を前記復号化
部からバッファメモリへ書き込み、逆量子化のためにＤ
ＣＴ係数をバッファメモリから読み出す段階とを含む。
符号化方向に関しては、前記方法はラスター走査順序で
量子化されたＤＣＴ係数をバッファメモリに書き込む方
法と、前記変換されたアドレス信号により規定された走
査順序で前記バッファメモリから前記ＤＣＴ係数を読み
出して前記復号化部に書き込む段階を含む。復号化に関
しては、前記方法は前記変換されたアドレス信号により
規定された位置に復号化されたＤＣＴ係数を前記復号化
部からバッファメモリへ書き込み、逆量子化のためにＤ
ＣＴ係数をバッファメモリから読み出す段階とを含む。
【００１０】コーデックの量子化及び逆量子化部は、順
次的なアドレスまたは交互的なアドレスを識別するため
に、ＤＣＴ係数の２次元配列の行及び列を示すような任
意の順序によりアドレス信号を発生することができる。
次的なアドレスまたは交互的なアドレスを識別するため
に、ＤＣＴ係数の２次元配列の行及び列を示すような任
意の順序によりアドレス信号を発生することができる。
【００１１】
【発明の実施の形態】以下、添付の図面に基づき本発明
の望ましい実施例を更に詳しく説明する。また、図面全
体を通して同じ部分には同一の符号を付けてある。
の望ましい実施例を更に詳しく説明する。また、図面全
体を通して同じ部分には同一の符号を付けてある。
【００１２】図１は本発明の一実施例によるマルチ−標
準ビデオコーデックに対する両方向ＤＣＴ係数走査装置
１００を示す。
準ビデオコーデックに対する両方向ＤＣＴ係数走査装置
１００を示す。
【００１３】走査装置１００はアドレス発生器１０、第
１選択部２０、第２選択部３０、バッファメモリ４０を
含む。
１選択部２０、第２選択部３０、バッファメモリ４０を
含む。
【００１４】アドレス発生器１０は第１アドレス信号Ｒ
ＬＣ−ａｄｒを受信し、アドレス信号ＲＬＣ−ａｄｒと
ＤＣＴ係数走査順序を示すルックアップテーブルとから
第２アドレス信号ＺＺ−ａｄｒを発生する。
ＬＣ−ａｄｒを受信し、アドレス信号ＲＬＣ−ａｄｒと
ＤＣＴ係数走査順序を示すルックアップテーブルとから
第２アドレス信号ＺＺ−ａｄｒを発生する。
【００１５】第１選択部２０は第１制御信号ｍｕｘ−ｓ
ｅｌ０に応答してアドレス信号ＺＺ−ａｄｒまたは第３
アドレス信号ＱＮＴ−ａｄｒを選択する。第３アドレス
信号ＱＮＴ−ａｄｒはＤＣＴ係数を量子化または逆量子
化するとき使用される順序（典型的にはラスター走査順
序）に従う。
ｅｌ０に応答してアドレス信号ＺＺ−ａｄｒまたは第３
アドレス信号ＱＮＴ−ａｄｒを選択する。第３アドレス
信号ＱＮＴ−ａｄｒはＤＣＴ係数を量子化または逆量子
化するとき使用される順序（典型的にはラスター走査順
序）に従う。
【００１６】読み出し制御信号ｂｕｆ−ｏｅが要求され
る時、バッファメモリ４０は第１選択部２０によって選
択された前記アドレス信号により識別される位置にあり
ＤＣＴ係数を象徴するデータ信号ＲＬＣ−ｄｉまたはデ
ータ信号ＱＮＴ−ｄｉを発生する。
る時、バッファメモリ４０は第１選択部２０によって選
択された前記アドレス信号により識別される位置にあり
ＤＣＴ係数を象徴するデータ信号ＲＬＣ−ｄｉまたはデ
ータ信号ＱＮＴ−ｄｉを発生する。
【００１７】第２選択部３０は第２制御信号ｍｕｘ−ｓ
ｅｌ１に応答して符号化のための量子化されたＤＣＴ係
数を表すデータ信号ＱＮＴ−ｄｏまたは逆量子化のため
の復号化されたＤＣＴ係数を表すデータ信号ＲＬＣ−ｄ
ｏを選択する。 書込制御信号ｂｕｆ−ｗｅが要求され
るとき、第２選択部３０は第１選択部２０からアドレス
信号によって指示されたバッファメモリ４０の位置に書
き込まれるべきデータ信号を選択する。
ｅｌ１に応答して符号化のための量子化されたＤＣＴ係
数を表すデータ信号ＱＮＴ−ｄｏまたは逆量子化のため
の復号化されたＤＣＴ係数を表すデータ信号ＲＬＣ−ｄ
ｏを選択する。 書込制御信号ｂｕｆ−ｗｅが要求され
るとき、第２選択部３０は第１選択部２０からアドレス
信号によって指示されたバッファメモリ４０の位置に書
き込まれるべきデータ信号を選択する。
【００１８】符号化モードにおいては、量子化部からの
データ信号ＱＮＴ−ｄｏがアドレス信号ＱＮＴ−ａｄｒ
により指示される位置に書き込まれるために選択され、
さらに符号化部に入力されるデータ信号ＲＬＣ−ｄｉが
アドレス信号ＺＺ−ａｄｒにより指示されるアドレスか
ら読み出される。
データ信号ＱＮＴ−ｄｏがアドレス信号ＱＮＴ−ａｄｒ
により指示される位置に書き込まれるために選択され、
さらに符号化部に入力されるデータ信号ＲＬＣ−ｄｉが
アドレス信号ＺＺ−ａｄｒにより指示されるアドレスか
ら読み出される。
【００１９】復号化モードにおいては、復号化部からの
データ信号ＲＬＣ−ｄｏがアドレス信号ＺＺ−ａｄｒに
より指示される位置に書き込まれるために選択され、さ
らに量子化部に入力されるデータ信号ＱＮＴ−ｄｉがア
ドレス信号ＱＮＴ−ａｄｒにより指示されるアドレスか
ら読み出される。
データ信号ＲＬＣ−ｄｏがアドレス信号ＺＺ−ａｄｒに
より指示される位置に書き込まれるために選択され、さ
らに量子化部に入力されるデータ信号ＱＮＴ−ｄｉがア
ドレス信号ＱＮＴ−ａｄｒにより指示されるアドレスか
ら読み出される。
【００２０】アドレス発生器１０はアドレス信号ＲＬＣ
−ａｄｒから信号ＺＺ−ａｄｒを発生するときに使用さ
れる一つ以上のルックアップテーブルを含む。各ルック
アップテーブルは、ＤＣＴ係数が順次量子化される位置
を指示する値とＤＣＴ係数が順次符号化される位置を指
示する値の対応関係を示す。
−ａｄｒから信号ＺＺ−ａｄｒを発生するときに使用さ
れる一つ以上のルックアップテーブルを含む。各ルック
アップテーブルは、ＤＣＴ係数が順次量子化される位置
を指示する値とＤＣＴ係数が順次符号化される位置を指
示する値の対応関係を示す。
【００２１】ＭＰＥＧ−２のようないくつかの標準に対
して異なる走査順序が可能であるので制御信号ＡＬＴ−
ｓｃａｎは特定の走査のために適切なルックアップテー
ブルを選択する。もし、走査制御信号ＡＬＴ−ｓｃａｎ
が“０”状態にあれば前記ルックアップテーブルは図２
に示されたようにジグザグ走査順序に相当する変換を提
供し、一方制御信号ＡＬＴ−ｓｃａｎが“１”状態にあ
れば前記ルックアップテーブルは図３に示されたように
オルタネート走査順序に相当する変換を提供する。
して異なる走査順序が可能であるので制御信号ＡＬＴ−
ｓｃａｎは特定の走査のために適切なルックアップテー
ブルを選択する。もし、走査制御信号ＡＬＴ−ｓｃａｎ
が“０”状態にあれば前記ルックアップテーブルは図２
に示されたようにジグザグ走査順序に相当する変換を提
供し、一方制御信号ＡＬＴ−ｓｃａｎが“１”状態にあ
れば前記ルックアップテーブルは図３に示されたように
オルタネート走査順序に相当する変換を提供する。
【００２２】図４はアドレス発生器１０が６ビットアド
レス信号ＲＬＣ−ａｄｒと信号ＡＬＴ−ｓｃａｎから発
生される典型的な信号ＺＺ−ａｄｒの６ビットの値を示
す。
レス信号ＲＬＣ−ａｄｒと信号ＡＬＴ−ｓｃａｎから発
生される典型的な信号ＺＺ−ａｄｒの６ビットの値を示
す。
【００２３】図４に示したように入力信号ＲＬＣ−ａｄ
ｒ及びＡＬＴ−ｓｃａｎに関連した出力信号ＺＺ−ａｄ
ｒを与えるルックアップテーブルは例えば、読み取り専
用メモリ（ＲＯＭ : Read Only Memory）、ランダムア
クセスメモリ（ＲＡＭ: Random Access Memory）、フィ
ールドプログラマブルゲートアレイ(ＦＰＧＡ : FieldP
rogrammable Gate Array)、ゲートアレイまたは入出力
信号間の要求される応答関係を有する組み合わせ論理
（Combination Logic）を用いて遂行できる。メモリが
使用されるところでは信号ＲＬＣ−ａｄｒおよびＡＬＴ
−ｓｃａｎは対応する信号ＺＺ−ａｄｒの相当値を含む
蓄積位置のアドレスを指示する。また、ルックアップテ
ーブルは従来の技術により周知された技術を用いたロジ
ックによっても遂行できる。
ｒ及びＡＬＴ−ｓｃａｎに関連した出力信号ＺＺ−ａｄ
ｒを与えるルックアップテーブルは例えば、読み取り専
用メモリ（ＲＯＭ : Read Only Memory）、ランダムア
クセスメモリ（ＲＡＭ: Random Access Memory）、フィ
ールドプログラマブルゲートアレイ(ＦＰＧＡ : FieldP
rogrammable Gate Array)、ゲートアレイまたは入出力
信号間の要求される応答関係を有する組み合わせ論理
（Combination Logic）を用いて遂行できる。メモリが
使用されるところでは信号ＲＬＣ−ａｄｒおよびＡＬＴ
−ｓｃａｎは対応する信号ＺＺ−ａｄｒの相当値を含む
蓄積位置のアドレスを指示する。また、ルックアップテ
ーブルは従来の技術により周知された技術を用いたロジ
ックによっても遂行できる。
【００２４】前記実施例において、第１選択部２０は６
ビット制御信号ｍｕｘ−ｓｅｌ０に応答する６ビットマ
ルチプレクサを含み、アドレス発生器１０からの６ビッ
ト走査アドレス信号ＺＺ−ａｄｒもしくは量子化過程で
発生される６ビットアドレス信号ＱＮＴ−ａｄｒを選択
する。第２選択部３０は制御信号ｍｕｘ−ｓｅｌ１に応
答するｎビットマルチプレクサを含み、量子化される過
程で発生されるｎビットデータ信号ＱＮＴ−ｄｏまたは
ＲＬＣ処理過程で発生されるｎビットデータ信号ＲＬＣ
−ｄｏを選択する。
ビット制御信号ｍｕｘ−ｓｅｌ０に応答する６ビットマ
ルチプレクサを含み、アドレス発生器１０からの６ビッ
ト走査アドレス信号ＺＺ−ａｄｒもしくは量子化過程で
発生される６ビットアドレス信号ＱＮＴ−ａｄｒを選択
する。第２選択部３０は制御信号ｍｕｘ−ｓｅｌ１に応
答するｎビットマルチプレクサを含み、量子化される過
程で発生されるｎビットデータ信号ＱＮＴ−ｄｏまたは
ＲＬＣ処理過程で発生されるｎビットデータ信号ＲＬＣ
−ｄｏを選択する。
【００２５】参照数字ｎは、ビデオコーデックで実行さ
れる圧縮標準と同様に、量子化されたＤＣＴ係数を表す
ために使用される最大ビット数を示す。
れる圧縮標準と同様に、量子化されたＤＣＴ係数を表す
ために使用される最大ビット数を示す。
【００２６】ここで、量子化部または逆量子化部はアド
レス信号ＱＮＴ−ａｄｒにより識別されたＤＣＴ係数の
量子化または逆量子化を実行する。そして、ランレング
ス及びレベル符号化部或いは復号化部はアドレス信号Ｒ
ＬＣ−ａｄｒに従い符号化または復号化を実行する。
レス信号ＱＮＴ−ａｄｒにより識別されたＤＣＴ係数の
量子化または逆量子化を実行する。そして、ランレング
ス及びレベル符号化部或いは復号化部はアドレス信号Ｒ
ＬＣ−ａｄｒに従い符号化または復号化を実行する。
【００２７】前記実施例において、バッファメモリ４０
は８×８配列に配置されるｎビットＤＣＴ係数を蓄積す
る６４×ｎビットバッファメモリを備える。８×８配列
の各ＤＣＴ係数はＤＣＴ係数のラスター走査順序に対応
するバッファメモリ４０内の位置に蓄積される。書き込
まれたｎビットデータの読み出しは、読み出し制御信号
ｂｕｆ−ｏｅに従って量子化処理のためのデータ入力信
号ＱＮＴ−ｄｉまたはＲＬＣ処理データ入力信号ＲＬＣ
−ｄｉの提供を目的とする。
は８×８配列に配置されるｎビットＤＣＴ係数を蓄積す
る６４×ｎビットバッファメモリを備える。８×８配列
の各ＤＣＴ係数はＤＣＴ係数のラスター走査順序に対応
するバッファメモリ４０内の位置に蓄積される。書き込
まれたｎビットデータの読み出しは、読み出し制御信号
ｂｕｆ−ｏｅに従って量子化処理のためのデータ入力信
号ＱＮＴ−ｄｉまたはＲＬＣ処理データ入力信号ＲＬＣ
−ｄｉの提供を目的とする。
【００２８】本発明の一実施例のマルチ標準ビデオコー
デックにおいて、順方向・逆方向走査はより具体的には
以下のように動作する。
デックにおいて、順方向・逆方向走査はより具体的には
以下のように動作する。
【００２９】符号化モードにおいては、量子化部は８×
８配列のＤＣＴ係数を量子化し前記ＤＣＴ係数をｎビッ
トデータ信号ＱＮＴ−ｄｏとして走査装置１００に伝送
する。前記ＤＣＴ係数は典型的にはラスター走査順序、
すなわち８×８配列の上端行の第１行、次に第２、第
３、第４、第５、第６、第７、第８行の順番で量子化さ
れて伝送されるが交互的に任意の順序が使用されること
ができる。
８配列のＤＣＴ係数を量子化し前記ＤＣＴ係数をｎビッ
トデータ信号ＱＮＴ−ｄｏとして走査装置１００に伝送
する。前記ＤＣＴ係数は典型的にはラスター走査順序、
すなわち８×８配列の上端行の第１行、次に第２、第
３、第４、第５、第６、第７、第８行の順番で量子化さ
れて伝送されるが交互的に任意の順序が使用されること
ができる。
【００３０】アドレス信号ＱＮＴ−ａｄｒは、その３つ
の最上位ビットが信号ＱＮＴ−ｄｏにより表されるＤＣ
Ｔ係数を含む８×８配列の１つの行を示し、その３つの
最下位ビットがデータ信号ＱＮＴ−ｄｏによって表され
るＤＣＴ係数を含む列を示すようなフォーマットを有す
る。ラスター走査順序の伝送においてはアドレス信号Ｑ
ＮＴ−ａｄｒは００００００Ｂから１１１１１１Ｂまで
順次に増加される。ＤＣＴ係数が一列ずつ順次に伝送さ
れる場合には、アドレス信号ＱＮＴ−ａｄｒの３つの最
上位ビットは３つの最下位ビットが増加される度にその
増加に先んじて０００Ｂから１１１Ｂまで増加される。
またＤＣＴ係数が他の順序で伝送される場合には、それ
に合わせてアドレス信号ＱＮＴ−ａｄｒが変化すべきで
ある。
の最上位ビットが信号ＱＮＴ−ｄｏにより表されるＤＣ
Ｔ係数を含む８×８配列の１つの行を示し、その３つの
最下位ビットがデータ信号ＱＮＴ−ｄｏによって表され
るＤＣＴ係数を含む列を示すようなフォーマットを有す
る。ラスター走査順序の伝送においてはアドレス信号Ｑ
ＮＴ−ａｄｒは００００００Ｂから１１１１１１Ｂまで
順次に増加される。ＤＣＴ係数が一列ずつ順次に伝送さ
れる場合には、アドレス信号ＱＮＴ−ａｄｒの３つの最
上位ビットは３つの最下位ビットが増加される度にその
増加に先んじて０００Ｂから１１１Ｂまで増加される。
またＤＣＴ係数が他の順序で伝送される場合には、それ
に合わせてアドレス信号ＱＮＴ−ａｄｒが変化すべきで
ある。
【００３１】第１選択部２０はアドレス信号ＱＮＴ−ａ
ｄｒを選択し、第２選択部３０はデータ信号ＱＮＴ−ｄ
ｏを選択する。量子化されたデータ信号ＱＮＴ−ｄｏが
バッファメモリ４０においてアドレス信号ＱＮＴ−ａｄ
ｒにより指示される蓄積位置に書き込まれるように、書
込制御信号ｂｕｆ−ｗｅがバッファメモリ４０に要求さ
れる。かかる方式によりバッファメモリ４０は８×８配
列に該当する６４個のＤＣＴ係数により満たされる。
ｄｒを選択し、第２選択部３０はデータ信号ＱＮＴ−ｄ
ｏを選択する。量子化されたデータ信号ＱＮＴ−ｄｏが
バッファメモリ４０においてアドレス信号ＱＮＴ−ａｄ
ｒにより指示される蓄積位置に書き込まれるように、書
込制御信号ｂｕｆ−ｗｅがバッファメモリ４０に要求さ
れる。かかる方式によりバッファメモリ４０は８×８配
列に該当する６４個のＤＣＴ係数により満たされる。
【００３２】その後、ＲＬＣ部はアドレス信号ＲＬＣ−
ａｄｒをアドレス発生器１０に出力する。信号ＲＬＣ−
ａｄｒによって表されるアドレスは、バッファメモリ４
０から量子化された値が読み出される度に順次増加され
る。アドレス発生器１０は、制御信号ＡＬＴ−ｓｃａｎ
により選択された走査方式に応じて信号ＲＬＣ−ａｄｒ
を信号ＺＺ−ａｄｒに変換する。もし、制御信号ＡＬＴ
−ｓｃａｎが“０”であれば、図２のジグザグ走査順序
に相当する図４のルックアップテーブル“（ａ）”が選
択され、これに対し、信号ＡＬＴ−ｓｃａｎが“１”で
あれば図３のオルタネート走査順序に相当する図４のル
ックアップテーブル“（ｂ）”が選択される。
ａｄｒをアドレス発生器１０に出力する。信号ＲＬＣ−
ａｄｒによって表されるアドレスは、バッファメモリ４
０から量子化された値が読み出される度に順次増加され
る。アドレス発生器１０は、制御信号ＡＬＴ−ｓｃａｎ
により選択された走査方式に応じて信号ＲＬＣ−ａｄｒ
を信号ＺＺ−ａｄｒに変換する。もし、制御信号ＡＬＴ
−ｓｃａｎが“０”であれば、図２のジグザグ走査順序
に相当する図４のルックアップテーブル“（ａ）”が選
択され、これに対し、信号ＡＬＴ−ｓｃａｎが“１”で
あれば図３のオルタネート走査順序に相当する図４のル
ックアップテーブル“（ｂ）”が選択される。
【００３３】アドレス発生器１０はアドレス信号ＲＬＣ
−ａｄｒを選択されたルックアップテーブルからのアド
レス信号に置換することによりアドレス信号ＺＺ−ａｄ
ｒを発生させる。そして第１選択部２０はバッファメモ
リ４０に伝送されるようにアドレス信号ＺＺ−ａｄｒを
選択する。従って、読み出し制御信号ｂｕｆ−ｏｅが要
求されるとき、バッファメモリ４０においてアドレス信
号ＺＺ−ａｄｒによって識別される蓄積位置にあるＤＣ
Ｔ係数がデータ信号ＲＬＣ−ｄｉとして符号化部に読み
出される。図２または図３により規定されるジグザグ走
査順序はデータが読み出され符号化される順序を制御す
る。
−ａｄｒを選択されたルックアップテーブルからのアド
レス信号に置換することによりアドレス信号ＺＺ−ａｄ
ｒを発生させる。そして第１選択部２０はバッファメモ
リ４０に伝送されるようにアドレス信号ＺＺ−ａｄｒを
選択する。従って、読み出し制御信号ｂｕｆ−ｏｅが要
求されるとき、バッファメモリ４０においてアドレス信
号ＺＺ−ａｄｒによって識別される蓄積位置にあるＤＣ
Ｔ係数がデータ信号ＲＬＣ−ｄｉとして符号化部に読み
出される。図２または図３により規定されるジグザグ走
査順序はデータが読み出され符号化される順序を制御す
る。
【００３４】結果的に、符号化モードにおいて、データ
はラスター走査順序でバッファメモリ４０に書き込ま
れ、決められた走査順序、たとえばランレングス及びレ
ベル符号化部に対してジグザグ走査順序あるいはオルタ
ネート走査順序で読み出される。
はラスター走査順序でバッファメモリ４０に書き込ま
れ、決められた走査順序、たとえばランレングス及びレ
ベル符号化部に対してジグザグ走査順序あるいはオルタ
ネート走査順序で読み出される。
【００３５】復号化モードにおいては、ランレングス及
びレベル符号化部は入力ビットストリームから入力した
ＤＣＴ係数をデコードし、そのデコードされた値を表示
するためにデータ信号ＲＬＣ−ｄｏを設定する。バッフ
ァメモリ４０においては、さらに別の量子化されたＤＣ
Ｔ係数を書き込むために信号ＲＬＣ−ｄｏが変わる度
に、それに対応する信号ＲＬＣ−ａｄｒが増加される。
ＤＣＴ係数はジグザグ走査順序またはオルタネート走査
順序でデコードされる。アドレス発生器１０は信号ＲＬ
Ｃ−ａｄｒを、デコードされたＤＣＴ係数を蓄積するた
めのバッファメモリ４０内の位置を表す信号ＺＺ−ａｄ
ｒに変換する。交互走査制御信号ＡＬＴ−ｓｃａｎはラ
ンレングス及びレベル符号化に使用された走査順序に従
って設定される。図４のルックアップテーブル
“（ａ）”は図２のジグザグ走査順序に相当し交互走査
制御信号ＡＬＴ−ｓｃａｎが“０”状態にあるとき選択
される。図４のルックアップテーブル“（ｂ）”は図３
のオルタネート走査順序に相当し、交互走査制御信号Ａ
ＬＴ−ｓｃａｎが“１”状態にあるとき選択される。ア
ドレス発生器１０は、復号化部からの信号ＲＬＣ−ａｄ
ｒにより指示されるアドレスを、選択されたルックアッ
プテーブルと関連したアドレスと置換することによっ
て、第２アドレス信号ＺＺ−ａｄｒを発生する。第１選
択部２０は書込動作の間アドレス信号ＺＺ−ａｄｒを選
択してバッファメモリ４０へ伝送する。これと同時に第
２選択部３０はデータ信号ＲＬＣ−ｄｏを選択してバッ
ファメモリ４０に伝送する。書込制御信号ｂｕｆ−ｗｅ
が要求されると、復号化部からのデータ信号ＲＬＣ−ｄ
ｏはバッファメモリ４０に書き込まれる。したがって、
デコードされたＤＣＴ係数は図２または図３の走査順序
で書き込まれるが、その蓄積位置についてはＤＣＴ係数
の二次元配列における位置に相応した位置に蓄積され
る。その後、バッファメモリ４０からデコードされたＤ
ＣＴ係数を読み出すために、第１選択部２０は信号ｂｕ
ｆ−ｏｅが要求されるときにアドレス信号ＱＮＴ−ａｄ
ｒを選択する。そしてバッファメモリ４０に蓄積された
ＤＣＴ係数が読み出されデータ信号ＱＮＴ−ｄｉとして
ラスター走査順序で逆量子化部に出力される。
びレベル符号化部は入力ビットストリームから入力した
ＤＣＴ係数をデコードし、そのデコードされた値を表示
するためにデータ信号ＲＬＣ−ｄｏを設定する。バッフ
ァメモリ４０においては、さらに別の量子化されたＤＣ
Ｔ係数を書き込むために信号ＲＬＣ−ｄｏが変わる度
に、それに対応する信号ＲＬＣ−ａｄｒが増加される。
ＤＣＴ係数はジグザグ走査順序またはオルタネート走査
順序でデコードされる。アドレス発生器１０は信号ＲＬ
Ｃ−ａｄｒを、デコードされたＤＣＴ係数を蓄積するた
めのバッファメモリ４０内の位置を表す信号ＺＺ−ａｄ
ｒに変換する。交互走査制御信号ＡＬＴ−ｓｃａｎはラ
ンレングス及びレベル符号化に使用された走査順序に従
って設定される。図４のルックアップテーブル
“（ａ）”は図２のジグザグ走査順序に相当し交互走査
制御信号ＡＬＴ−ｓｃａｎが“０”状態にあるとき選択
される。図４のルックアップテーブル“（ｂ）”は図３
のオルタネート走査順序に相当し、交互走査制御信号Ａ
ＬＴ−ｓｃａｎが“１”状態にあるとき選択される。ア
ドレス発生器１０は、復号化部からの信号ＲＬＣ−ａｄ
ｒにより指示されるアドレスを、選択されたルックアッ
プテーブルと関連したアドレスと置換することによっ
て、第２アドレス信号ＺＺ−ａｄｒを発生する。第１選
択部２０は書込動作の間アドレス信号ＺＺ−ａｄｒを選
択してバッファメモリ４０へ伝送する。これと同時に第
２選択部３０はデータ信号ＲＬＣ−ｄｏを選択してバッ
ファメモリ４０に伝送する。書込制御信号ｂｕｆ−ｗｅ
が要求されると、復号化部からのデータ信号ＲＬＣ−ｄ
ｏはバッファメモリ４０に書き込まれる。したがって、
デコードされたＤＣＴ係数は図２または図３の走査順序
で書き込まれるが、その蓄積位置についてはＤＣＴ係数
の二次元配列における位置に相応した位置に蓄積され
る。その後、バッファメモリ４０からデコードされたＤ
ＣＴ係数を読み出すために、第１選択部２０は信号ｂｕ
ｆ−ｏｅが要求されるときにアドレス信号ＱＮＴ−ａｄ
ｒを選択する。そしてバッファメモリ４０に蓄積された
ＤＣＴ係数が読み出されデータ信号ＱＮＴ−ｄｉとして
ラスター走査順序で逆量子化部に出力される。
【００３６】結果的に復号化モードにおいて、ジグザグ
走査順序やオルタネート走査順序でデコードされたデー
タはバッファメモリ４０に書き込まれてからラスター走
査順序で読み出され逆量子化される。
走査順序やオルタネート走査順序でデコードされたデー
タはバッファメモリ４０に書き込まれてからラスター走
査順序で読み出され逆量子化される。
【００３７】本発明を特定の望ましい実施例に関連して
図示しかつ説明したが、本発明の精神や分野を離脱しな
い限り、本発明が多様に改造及び変化されうることは通
常の知識を有する当業者なら容易に分かることができよ
う。
図示しかつ説明したが、本発明の精神や分野を離脱しな
い限り、本発明が多様に改造及び変化されうることは通
常の知識を有する当業者なら容易に分かることができよ
う。
【００３８】
【発明の効果】以上述べたように、本発明の順方向及び
逆方向走査装置１００は、アドレス発生器１０において
ルックアップテーブルが適切な走査順序を採択できるこ
とにより、走査装置１００がＪＰＥＧ、ＭＰＥＧ−１、
ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３を含める凡ての
データ圧縮及び伸張標準に採択できることを特徴とす
る。加えて、走査装置１００は符号化及び復号化の両者
のための同一のアドレス変換を用いて符号化及び復号化
両方向走査を許容する。
逆方向走査装置１００は、アドレス発生器１０において
ルックアップテーブルが適切な走査順序を採択できるこ
とにより、走査装置１００がＪＰＥＧ、ＭＰＥＧ−１、
ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３を含める凡ての
データ圧縮及び伸張標準に採択できることを特徴とす
る。加えて、走査装置１００は符号化及び復号化の両者
のための同一のアドレス変換を用いて符号化及び復号化
両方向走査を許容する。
【図１】本発明の実施例に係る両方向ＤＣＴ係数走査装
置のブロック図。
置のブロック図。
【図２】ＭＰＥＧ−２方式におけるＤＣＴ係数走査時ジ
グザグ走査順序を説明する図。
グザグ走査順序を説明する図。
【図３】ＭＰＥＧ−２方式におけるＤＣＴ係数走査時オ
ルタネート走査順序を説明する図。
ルタネート走査順序を説明する図。
【図４】本発明による一実施例のルックアップテーブル
を説明する図。
を説明する図。
１００ 走査装置 １０ アドレス発生器 ２０ 第１選択部 ３０ 第２選択部 ４０ バッファメモリ
Claims (14)
- 【請求項１】 第１アドレス信号を受信して走査順序を
規定するルックアップテーブルから第２アドレス信号を
発生するためのアドレス発生手段と、 第１制御信号に応じて前記第２アドレス信号と第３アド
レス信号のうちいずれか一つを選択するための第１選択
手段と、 第２制御信号に応じて第１データ信号と第２データ信号
のうちいずれか一つを選択するための第２選択手段と、 前記第２選択手段により選択されたデータ信号を前記第
１選択手段により選ばれたアドレス信号により選択され
た蓄積位置に蓄積し、前記第１選択手段により選ばれた
アドレス信号により選択された蓄積位置からデータ信号
を読み出すためのバッファメモリと、を備えることを特
徴とする両方向走査装置。 - 【請求項２】 前記第１アドレス信号及び第１データ信
号はランレングス及びレベルの符号化／復号化動作によ
って発生されることを特徴とする請求項１記載の両方向
走査装置。 - 【請求項３】 前記第３アドレス信号及び前記第２デー
タ信号は量子化／逆量子化動作により発生されることを
特徴とする請求項２記載の両方向走査装置。 - 【請求項４】 前記走査順序がジグザグ順序走査及びオ
ルタネート走査順序のうちいずれか一つを選択されるこ
とを特徴とする請求項１記載の両方向走査装置。 - 【請求項５】 前記ルックアップテーブルはメモリを備
え、前記第１アドレス信号が前記メモリに対するアドレ
スとして適用され、前記第２アドレス信号が前記メモリ
からのデータ出力信号であることを特徴とする請求項１
記載の両方向走査装置。 - 【請求項６】 前記ルックアップテーブルはゲートアレ
イ、プログラム可能アレイ論理または組み合わせ論理の
うちいずれか一つを備えることを特徴とする請求項１記
載の両方向走査装置。 - 【請求項７】 前記ルックアップテーブルは一列ずつ順
次に読み出すことまたは書き込むことを可能とするよう
に配列されることを特徴とする請求項１記載の両方向走
査装置。 - 【請求項８】 符号化／復号化部で使用される走査順序
に従って符号化／復号化部の第１アドレス信号を第２ア
ドレス信号に変換する段階と、符号化／復号化部のＤＣ
Ｔ係数をバッファメモリに書き込む段階と、ＤＣＴ係数
をバッファメモリから出力する段階とを備えてなり、 前記書込段階においては符号化の動作中に量子化部から
のＤＣＴ係数が量子化部の第３アドレス信号により識別
されるバッファメモリの蓄積位置に書き込まれ、復号化
の動作中に符号化／復号化部からのＤＣＴ係数が前記第
２アドレス信号により識別されるバッファメモリの蓄積
位置に書き込まれ、 前記読出段階においてはは符号化の動作中に前記ＤＣＴ
係数が前記第２アドレス信号により識別される蓄積位置
から読み出されて符号化／復号化部へ伝送され、復号化
の動作中に前記ＤＣＴ係数が前記第３アドレス信号によ
り識別される蓄積位置から読み出されて量子化部へ伝送
されることを特徴とする両方向走査方法。 - 【請求項９】 前記第１アドレス信号は順次に増加され
る第１アドレスを指示し、前記第２アドレス信号は前記
走査順序に従って変わる第２アドレスを指示することを
特徴とする請求項８記載の両方向走査方法。 - 【請求項１０】 前記第３アドレス信号は順次に増加さ
れる第３アドレスを指示することを特徴とする請求項９
記載の両方向走査方法。 - 【請求項１１】 前記第２アドレス信号はルックアップ
テーブルを用いて第１アドレス信号から発生されること
を特徴とする請求項８記載の両方向走査方法。 - 【請求項１２】 前記符号化／復号化部は符号化の動作
中に前記ＤＣＴ係数が読み出される順序で前記ＤＣＴ係
数に対してランレングス符号化を実行することを特徴と
する請求項８記載の両方向走査方法。 - 【請求項１３】 前記符号化／復号化部は復号化の動作
中にバッファメモリに書き込まれるＤＣＴ係数を発生す
るためにビットストリームに対してランレングス復号化
を実行することを特徴とする請求項１２記載の両方向走
査方法。 - 【請求項１４】 前記量子化部は符号化の動作中に前記
ＤＣＴ係数を量子化して復号化の動作中に前記ＤＣＴ係
数を逆量子化することを特徴とする請求項１３記載の両
方向走査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/738,567 US5959872A (en) | 1996-10-28 | 1996-10-28 | Apparatus and method for bidirectional scanning of video coefficients |
| US08/738,567 | 1996-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10136368A true JPH10136368A (ja) | 1998-05-22 |
| JP3816204B2 JP3816204B2 (ja) | 2006-08-30 |
Family
ID=24968541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22647997A Expired - Fee Related JP3816204B2 (ja) | 1996-10-28 | 1997-08-22 | ランレングス・レベル符号化／復号化システム及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5959872A (ja) |
| JP (1) | JP3816204B2 (ja) |
| KR (1) | KR100218268B1 (ja) |
| CN (1) | CN1122418C (ja) |
| DE (1) | DE19738917A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065539A1 (de) * | 1999-04-23 | 2000-11-02 | Siemens Aktiengesellschaft | Verfahren und anordnung zum rechnergestützten auslesen bzw. speichern von transformationskoeffizienten sowie computerprogramm-erzeugnisse und computerlesbare speichermedien |
| EP1324624A4 (en) * | 2000-08-31 | 2007-11-07 | Huawei Tech Co Ltd | METHOD AND DEVICES FOR 8PSK MODULATION |
| EP1401106A4 (en) * | 2001-06-06 | 2004-07-21 | Seiko Epson Corp | DECODING APPARATUS AND METHOD, CONVERSION TABLE, AND DECODING PROGRAM |
| FR2831016A1 (fr) * | 2001-10-11 | 2003-04-18 | Thomson Licensing Sa | Procede et dispositif de decodage de donnees video codees selon la norme mpeg |
| US7042942B2 (en) * | 2001-12-21 | 2006-05-09 | Intel Corporation | Zigzag in-order for image/video encoder and decoder |
| US6985529B1 (en) * | 2002-01-07 | 2006-01-10 | Apple Computer, Inc. | Generation and use of masks in MPEG video encoding to indicate non-zero entries in transformed macroblocks |
| US7145952B1 (en) | 2002-01-07 | 2006-12-05 | Apple Computer, Inc. | Dynamic selection of field/frame-based MPEG video encoding |
| TWI231101B (en) * | 2004-04-21 | 2005-04-11 | Faraday Tech Corp | Method and processing circuit of the data encoder |
| US20060227865A1 (en) * | 2005-03-29 | 2006-10-12 | Bhaskar Sherigar | Unified architecture for inverse scanning for plurality of scanning scheme |
| KR20120009618A (ko) * | 2010-07-19 | 2012-02-02 | 에스케이 텔레콤주식회사 | 주파수변환단위 분할부호화 방법 및 장치와 이를 이용한 영상 부호화/복호화 방법 및 장치 |
| CN102447895B (zh) | 2010-09-30 | 2013-10-02 | 华为技术有限公司 | 扫描方法及装置、反扫描方法及装置 |
| US8954017B2 (en) * | 2011-08-17 | 2015-02-10 | Broadcom Corporation | Clock signal multiplication to reduce noise coupled onto a transmission communication signal of a communications device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371811A (en) * | 1987-07-09 | 1994-12-06 | British Telecommunications Public Limited Company | Data encoding |
| FR2627926A1 (fr) * | 1988-02-29 | 1989-09-01 | Labo Electronique Physique | Procede et dispositif de codage de signaux video numeriques, et dispositif de decodage correspondant |
| ES2040499T3 (es) * | 1989-05-12 | 1993-10-16 | Rai Radiotelevisione Italiana | Dispositivo mejorado para la codificacion por transformada cosinusoidal de videosenales digitales. |
| US5530478A (en) * | 1991-08-21 | 1996-06-25 | Kabushiki Kaisha Toshiba | Image data compressing apparatus |
| US6101313A (en) * | 1992-06-29 | 2000-08-08 | Sony Corporation | High efficiency encoding and decoding of picture signals and recording medium containing same |
-
1996
- 1996-10-28 US US08/738,567 patent/US5959872A/en not_active Expired - Lifetime
-
1997
- 1997-05-02 KR KR1019970016973A patent/KR100218268B1/ko not_active IP Right Cessation
- 1997-08-22 JP JP22647997A patent/JP3816204B2/ja not_active Expired - Fee Related
- 1997-09-05 DE DE19738917A patent/DE19738917A1/de not_active Withdrawn
- 1997-10-16 CN CN97120472A patent/CN1122418C/zh not_active Expired - Fee Related
Also Published As
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|---|---|
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| US5959872A (en) | 1999-09-28 |
| DE19738917A1 (de) | 1998-04-30 |
| CN1182332A (zh) | 1998-05-20 |
| KR100218268B1 (ko) | 1999-09-01 |
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