KR200180850Y1

KR200180850Y1 - 실시간 입출력이 가능한 메모리장치

Info

Publication number: KR200180850Y1
Application number: KR2019970029687U
Authority: KR
Inventors: 강현숙
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-10-25
Filing date: 1997-10-25
Publication date: 2000-05-15
Also published as: KR19990016309U

Abstract

본 고안은 실시간 입출력이 가능한 메모리장치에 관한 것으로, 메모리블럭은 복수의 어드레스와 기입독출제어신호에 따라 데이터를 저장시키거나 독출하여 출력시키고, 디코드부는 복수의 프로세서로 부터의 어드레스를 디코드시켜 출력하고, 기입/독출제어부는 디코드부로부터 출력된 어드레스와 복수의 프로세서로 부터의 기입/독출이네이블신호에 따라 메모리블럭의 복수의 메모리영역을 기입 또는 독출하도록 제어신호를 출력시키고, 멀티플렉서는 메모리블럭으로 부터의 출력데이타를 선택적으로 출력시킨다. 이와 같은 본 발명에 의하면, 각각의 프로세서가 메모리블럭을 동시에 액세스할 수 있기 때문에, 실시간 기입 및 독출이 가능하다. 또한, 클럭을 증가시키지 않아도 되고, 동작속도가 빠른 메모리를 사용하지 않아도 되기 때문에 제조단가가 절감된다.

Description

실시간 입출력이 가능한 메모리장치(Real-time Accesable Memory Apparatus)

본 고안은 메모리장치에 관한 것으로, 좀 더 구체적으로는 복수의 프로세서에 의해 메모리블럭을 실시간으로 액세스하여 동시에 기입 및 독출할 수 있는 장치에 관한 것이다.

근래에 멀티미디어장치는 예컨대 NTSC방식의 TV신호, 또는 MPEG데이터를 디스플레이장치에 표시시키는 인터페이스를 구비하고 있다. 이러한 장치는 예컨대 하나의 프로세서(B)가 신호를 디코드하여 메모리에 저장시키면, 다른 프로세서(B)는 메모리에 저장된 데이터를 독출하여 실시간으로 디스플레이장치를 통해 출력시킨다.

이와 같이 하나의 메모리블럭을 공유하여 2개의 프로세서가 데이터를 기입 및 독출하기 위해서는 기본클럭에 대해 2배의 클럭을 발생시켜 메모리를 공유하게 된다. 즉, 체배된 클럭에 대해 N번째 클럭에서는 프로세서 A가, N+1번째 클럭에서는 프로세서 B가 메모리를 액세스한다.

도 1은 종래의 실시예에 따른 클럭 공유 듀얼포트 메모리의 구성을 도시한 도면이고, 도 2는 도 1에 도시된 듀얼포트 메모리의 액세스 클럭사이클을 도시한 도면이다.

여기서 ADDRESSA는 프로세서 A가 액세스하는 어드레스, ADDRESSB는 프로세서 B가 액세스하는 어드레스, DATAA는 프로세서 A에 의해 쓰여질 데이터, DATAB는 프로세서 B에 의해 쓰여질 데이터, WEA는 프로세서 A에 의한 기입이네이블신호, WEA는 프로세서 B에 의한 기입이네이블신호, CLOCK은 기준클럭, CLOCKX2는 체배클럭을 각각 나타낸다.

그리고 참조부호 10~50은 D플립플롭, 60~80은 멀티플렉서, 90은 메모리블럭, 100은 출력 D플립플롭을 각각 나타낸다.

도 1과 도 2를 참조하면, 기본클럭(CLOCK)이 하이레벨로 반전되게 되면, D플립플롭(10)으로부터 ADDRESSB가 출력되고, 멀티플렉서 60에 의해 ADDRESSB가 선택되어 메모리블럭의 어드레스입력단(ADDRESS)으로 입력된다.

이어서, 기본클럭이 로우레벨로 반전되면 멀티플렉서(60)로부터 ADDRESSA가 선택되어, 메모리블럭(90)의 어드레스입력단(ADDRESS)으로 입력된다.

이와 같이 메모리블럭(90)으로 입력되는 데이터의 타이밍은 DATAA 및 DATAB, WEA 및 WEB에 대해서도 어드레스와 마찬가지로 메모리블럭(90)의 데이터입력단(DATA)과 기입이네이블신호입력단(WE)으로 선택되어 입력된다.

그러면, D플립플롭(100)의 출력단(QB)을 통해 기본클럭이 하이레벨인 기간동안 독출된 데이터 QA1를 출력시키고, 로우레벨인 기간동안 독출된 데이터 QB5를 출력시킨다.

그러나 이와 같은 종래의 기술은 메모리블럭의 메모리를 동시에 액세스하는 것이 아니고, 하나의 기본클럭을 2개로 나누어 한 순간에 하나의 프로세서만이 메모리를 액세스하는 것이다.

또한, 이와 같은 종래의 장치는 별도의 클럭발생회로를 구성하여야 하고, 동작속도가 빠른 메모리를 사용하여야 하기 때문에 제조단가가 높아지게 되는 문제점이 있다.

따라서, 본 고안은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 복수의 프로세서가 메모리블럭을 동시에 액세스할 수 있어 실시간 기입 및 독출이 가능하고, 클럭을 증가시키지 않아도 되므로 동작속도가 빠른 메모리를 사용하지 않게 되어 제조단가가 절감되는 실시간 입출력이 가능한 메모리장치를 제공함에 목적이 있다.

도 1은 종래의 실시예에 따른 듀얼포트 메모리의 구성을 도시한 도면;

도 2는 도 1에 도시된 듀얼포트 메모리의 입출력에 따른 클럭사이클을 도시한 도면;

도 3은 본 고안의 실시예에 따른 실시간 입출력이 가능한 메모리장치를 도시한 도면;

도 4는 도 3에 도시된 본 고안의 실시예에서 디코드부를 상세히 도시한 도면;

도 5는 도 3에 도시된 본 고안의 실시예에서 기입/독출제어부를 상세히 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

200 : 디코드부 300 : 기입/독출제어부

400 : 메모리블럭 500 : 멀티플렉서

210, 220 : 제1 및 제2 어드레스디코더

231~234, 341~344 : 오아게이트 311~318 : 앤드게이트

상술한 목적을 달성하기 위해 제안된 본 고안의 특징에 의하면, 실시간 입출력이 가능한 메모리장치는 제1 및 제2 어드레스를 디코디하여 출력시키는 디코드부와; 제1 및 제2 기입/독출제어신호와 제1 및 제2 어드레스에 따라 상기 메모리의 복수의 어드레스를 액세스할 수 있도록 기입 또는 독출제어신호를 출력시키는 기입/독출동작제어부와; 상기 디코드부로부터 출력된 어드레스와, 기입/독출제어부로 부터의 기입/독출제어신호 및 데이터를 입력받는 메모리블럭과; 상기 메모리블럭으로 부터의 데이터를 선택적으로 출력시키는 멀티플렉서를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 디코드부는 제1 프로세서로부터의 어드레스를 디코드하는 제1 어드레스디코더와; 제2 프로세서로부터의 어드레스를 디코드하는 제2 어드레스디코더와; 상기 메모리를 어드레싱하고자 하는 복수의 출력어드레스에 대해 상기 제1 및 제2 어드레스디코더로 부터의 어드레스를 쌍으로 하여 순차적으로 논리합시켜 출력시키는 오아게이트를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 기입/독출제어부는 상기 제1 어드레스디코더로부터 디코드된 각각의 어드레스와 제1 기입/독출제어신호를 논리곱시키는 제1 앤드게이트와; 상기 제2 어드레스디코더로부터 디코드된 각각의 어드레스와 제2 기입/독출제어신호를 논리곱시키는 제2 앤드게이트와; 상기 제1 앤드게이트와 제2 앤드게이트로 부터의 각각의 출력을 순차적으로 대응시켜 논리합시키는 오아게이트를 포함한다.

본 발명의 다른 특징에 의하면, 실시간 입출력이 가능한 메모리장치는 비디오데이타를 기입 및 독출시키는 메모리와; 비월주사방식의 NTSC비디오신호를 처리하여 메모리에 저장시키도록 제어하는 제1 프로세서와; 상기 메모리에 저장된 비디오데이타를 독출하여 순차주사방식으로 출력시키도록 제어하는 제2 프로세서와; 상기 제1 및 제2 어드레스를 디코디하여 출력시키는 디코드부와; 상기 제1 및 제2 기입/독출제어신호와 제1 및 제2 어드레스에 따라 상기 메모리의 복수의 어드레스를 액세스할 수 있도록 기입 또는 독출제어신호를 출력시키는 기입/독출제어부와; 상기 메모리블럭으로 부터의 데이터를 선택적으로 출력시키는 멀티플렉서를 포함한다.

이하, 도 3 내지 도 5를 참조하여 본 고안의 실시예를 상세히 설명한다.

도 3을 참조하면, 본 고안의 신규한 실시간 입출력이 가능한 메모리장치는 디코드부(200), 기입/독출제어부(300), 메모리블럭(400), 멀티플렉서(500)를 구비하여, 복수의 프로세서에 의해 메모리블럭을 실시간으로 액세스하여 데이터를 기입 및 독출할 수 있다.

도면에 도시된 바와 같이, 디코드부(200)는 제1 프로세서(예컨대 데이터디코딩 및 기입 프로세서)로 부터의 어드레스신호(A_addr[L..0], 이하 제1 어드레스신호라 함), 제2 프로세서(예컨대 데이터 독출 및 디스플레이 프로세서)로 부터의 어드레스신호(B_addr[L..0], 이하 제2 어드레스신호라 함)가 입력된다. 상기 디코드부(200)는 입력된 제1 어드레스신호를 디코드하여 어드레스(A[n-1..0], 이하 제1 어드레스행신호이라 함)를 출력시킨다. 또한 디코더(200)는 입력된 제2 어드레스신호를 디코드하여 어드레스(B[n-1..0], 이하 제2 어드레스행신호이라 함)를 출력시킨다. 상기 제1 어드레스행신호(A[n-1..0])와 제2 어드레스행신호(B[n-1..0])는 기입/독출제어부(300)로 입력된다. 그리고 디코더부(200)는 상기 제1 및 제2 어드레스행신호를 논리합시켜 어드레스(out_addr[n-1..0])로서 출력시킨다.

기입/독출제어부(300)는 상기 디코드부(200)로부터 의 제1 및 제2 어드레스행신호(A[n-1..0], B[n-1..0])와 제1 및 제2 프로세서로 부터의 기입/독출이네이블신호(A_WE, B_WE, 이하 제1 및 제2 기입/독출이네이블신호라 함)에 따라 메모리블럭(400)의 각 어드레스에 대한 기입/독출이네이블행신호(WE[n-1..0])를 출력시킨다.

메모리블럭(400)의 각 메모리(예컨대 라인메모리)는 상기 디코드부(200)로부터의 어드레스(out_addr[n-1..0])가 각각 입력된다. 그리고 메모리블럭(400)의 각 메모리는 상기 기입/독출제어부(300)로 부터의 기입/독출이네이블행신호(WE[n-1..0])가 각각 입력된다.

상기 메모리블럭(400)의 각각의 메모리의 출력은 멀티플렉서(500)로 입력된다. 그러면, 멀티플렉서(500)는 입력된 데이터를 선택적으로 출력단을 통해 데이터버스(data_out[M..0])로 출력시킨다. 여기서 상기 멀티플렉서(500)는 출력어드레스(예컨대 B_addr[L..0]에 의함)에 의해 입력단을 선택하여 출력시킨다.

예를 들어, 메모리블럭(400)은 제1 프로세서로부터 제1 어드레스신호(A_addr[L..0])에 의해 2번째 어드레스(addr2)가 지정되고, 제1 기입/독출이네이블신호(A_WE)가 기입신호이면 데이터버스(data[M..0])로 부터의 데이터를 2번째 메모리(addr2)에 저장시킨다.

그리고, 메모리블럭(400)은 예컨대 제2 프로세서로부터 제2 어드레스신호(B_addr[L..0])에 의해 n-3번째 어드레스(addr n-3)가 지정되고, 제2 기입/독출이네이블신호(B_WE)가 독출신호이면 메모리블럭(400)의 n-3번째 메모리(addr n-3)에 저장된 데이터를 멀티플렉서(500)측으로 출력시킨다.

상기 메모리블럭(400)의 2번째 어드레스(addr2)에 대한 메모리 기입과, n-3번째 어드레스(addr n-3)에 대한 메모리 독출은 동시에 수행할 수도 있다. 즉, 1개의 클럭동안 메모리블럭(400)에 대한 기입 및 독출동작이 동시에 이루어지게 된다.

도 4는 도 3에 도시된 디코드부(200)를 상세히 도시한 도면이다.

도면에 도시된 바와 같이 디코드부(200)는 제1 어드레스신호(A_addr[L..0])를 제1 어드레스디코더(210)를 통해 디코드한다. 여기서 제1 어드레스디코더(210)로 입력되는 어드레스라인의 개수 L(어드레스버스의 비트)이 예컨대 9인 경우에 출력되는 어드레스는 512개(n)가 된다. 그러므로 제1 어드레스디코더(210)로부터 출력되는 어드레스는 0번부터 511번 까지의 어드레스번호를 갖게 된다.

마찬가지로 디코드부(200)는 제2 어드레스신호(B_addr[L..0])를 제2 어드레스디코더(220)를 통해 디코드한다. 그리고 제1 어드레스신호(A_addr[L..0])와 같이 제2 어드레스신호(B_addr[L..0])의 어드레스라인의 개수 L이 예컨대 9인 경우에 출력시키는 어드레스는 512(n)가 된다. 따라서 제2 어드레스디코더(220)로부터 출력되는 어드레스는 0번부터 511번 까지의 어드레스번호를 갖게 된다.

그러므로 어드레스디코더의 입력에 대한 출력은 다음의 식으로 나타낼 수 있다.

n = 2^L

상기 제1 어드레스디코더(210)로부터 출력된 제1 어드레스행신호(A[n-1..0])와 제2 어드레스디코더(220)로부터 출력된 제2 어드레스행신호(B[n-1..0])는 기입/독출제어부(300)측으로 출력된다. 또한, 상기 제1 어드레스디코더(210)로부터 출력된 1번째 어드레스행신호와 제2 어드레스디코더(220)로부터 출력된 1번째 어드레스행신호는 오아게이트(231)에 의해 논리합되어 출력된다. 이와 같은 1번째 어드레스는 메모리블럭(400)의 첫 번째 라인메모리를 어드레싱한다.

마찬가지로 제1 어드레스디코더(210)로 부터의 2 내지 n번째 어드레스행신호와 제2 어드레스디코더(220)로부터 출력된 2 내지 n번째 어드레스행신호는 각각 해당 번호끼리 쌍으로 하여 오아게이트(232~234)를 통해 논리합된 후 출력된다(out_addr[n-1..0]).

계속해서 도 5를 참조하여 도 3에 도시된 기입/독출제어부(300)를 상세히 설명한다.

도면을 참조하면, 디코드부(200)로 부터의 제1 어드레스행신호(A[n-1..0])는 n개의 앤드게이트(311~314)의 일측입력단으로 각각 입력된다. 그리고 상기 각 앤드게이트(311~314)의 타단으로는 제1 기입/독출이네이블신호(A_WE)가 인가된다.

그리고 디코드부(200)로 부터의 제2 어드레스행신호(B[n-1..0])는 n개의 앤드게이트(315~318)의 일측입력단으로 각각 입력된다. 상기 각 앤드게이트(315~318)의 타단으로는 제2 기입/독출이네이블신호(B_WE)가 인가된다.

또한, 상기 앤드게이트 311~314의 출력단은 오아게이트(341~344)의 일측입력단으로 각각 입력된다. 그리고 앤드게이트 315~318의 출력단은 상기 오아게이트(341~344)의 타측입력단으로 입력된다. 그러면, 오아게이트 315~318는 입력신호에 따라 기입/독출이네이블행신호(WE[n-1..0])를 출력시킨다.

상기 실시예에서는 제1 프로세서를 데이터디코딩 및 기입 프로세서로, 제2 프로세서를 데이터 독출 및 디스플레이 프로세서로 설정하였으나, 발명의 목적범위내에서 제1 프로세서를 데이터 독출 및 디스플레이 프로세서로 설정하고 제2 프로세서를 데이터디코딩 및 기입 프로세서로 구성하여도 된다.

본 고안은 종래의 듀얼포트 메모리장치는 메모리블럭의 메모리를 동시에 액세스하는 것이 아니고, 하나의 기본클럭을 2개로 나누어 한 순간에 하나의 프로세서만이 메모리를 액세스하도록 별도의 클럭발생회로를 구성하여야 하고, 동작속도가 빠른 메모리를 사용하여야 하기 때문에 제조단가가 높아지게 되는 문제점을 해결한 것으로, 복수의 프로세서가 메모리블럭을 동시에 액세스할 수 있어 실시간 기입 및 독출이 가능하고, 클럭을 증가시키지 않아도 되므로 동작속도가 빠른 메모리를 사용하지 않게 되어 제조단가가 절감된다.

Claims

메모리를 액세스하도록 제1 어드레스신호(A_addr[L..0])를 출력하고 제1 기입/독출제어신호(A_WE)를 출력시키는 제1 프로세서와, 메모리를 액세스하도록 제2 어드레스신호(B_addr[L..0])를 출력하고 제2 기입/독출제어신호(B_WE)를 출력시키는 제2 프로세서를 구비한 데이터 신호 처리장치에 있어서:

상기 제1 및 제2 어드레스신호(A_addr[L..0], B_addr[L..0])를 디코디하여 출력시키는 디코드부(200)와;

상기 제1 및 제2 기입/독출제어신호(A_WE, B_WE)와 제1 및 제2 어드레스신호(A_addr[L..0], B_addr[L..0])에 따라 기입 또는 독출제어신호를 출력시키는 기입/독출제어부(300)와;

상기 디코드부(200)로부터 출력된 어드레스(out_addr[n-1..0])와, 기입/독출제어부(300)로 부터의 기입/독출이네이블행신호(WE[n-1..0]) 및 데이터(data[M..0])에 따라 데이터를 저장하거나 독출하여 출력시키는 메모리블럭(400)과;

상기 메모리블럭(400)으로 부터의 데이터를 선택적으로 출력시키는 멀티플렉서(500)를 구비하여 구성된 것을 특징으로 하는 실시간 입출력이 가능한 메모리장치.
제 1 항에 있어서,

상기 디코드부(200)는 제1 어드레스신호(A_addr[L..0])를 디코드하여 제1 어드레스행신호(A[n-1..0])를 출력하는 제1 어드레스디코더(210)와;

제2 어드레스신호(B_addr[L..0])를 디코드하여 제2 어드레스행신호(B[n-1..0])를 출력하는 제2 어드레스디코더(220)와;

상기 제1 및 제2 어드레스디코더(210, 220)로 부터의 제1 및 제2 어드레스행신호(A[n-1..0]), B[n-1..0])를 번호순으로 쌍으로 논리합시켜 출력시키는 오아게이트(231~234)를 구비하여 구성된 것을 특징으로 하는 실시간 입출력이 가능한 메모리장치.
제 1 항에 있어서,

상기 기입/독출제어부(300)는 상기 디코드부(200)의 제1 어드레스디코더(210)로부터의 제1 어드레스행신호(A[n-1..0])와 제1 기입/독출제어신호(A_WE)를 논리곱시키는 제1 앤드게이트(311~314)와;

상기 디코드부(200)의 제2 어드레스디코더(220)로부터의 제2 어드레스행신호(B[n-1..0])와 제2 기입/독출제어신호(B_WE)를 논리곱시키는 제2 앤드게이트(315~318)와;

상기 제1 앤드게이트(311~314)와 제2 앤드게이트(315~318)로 부터의 각각의 출력을 번호순으로 대응시켜 논리합시키는 오아게이트(341~344)를 구비하여 구성된 것을 특징으로 하는 실시간 입출력이 가능한 메모리장치.
데이타를 기입 및 독출시키는 메모리블럭(400)과;

비월주사방식의 NTSC비디오신호를 처리하여 메모리에 저장시키도록 제어하는 제1 프로세서와;

상기 메모리에 저장된 비디오데이타를 독출하여 순차주사방식으로 출력시키도록 제어하는 제2 프로세서와;

제1 및 제2 프로세서로 부터의 어드레스신호(A_addr[L..0], B_addr[L..0])를 디코디하여 출력시키는 디코드부(200)와;

제1 및 제2 기입/독출제어신호(A_WE, B_WE)와 제1 및 제2 어드레스신호(A_addr[L..0], B_addr[L..0])에 따라 상기 메모리블럭(400)의 복수의 어드레스를 액세스할 수 있도록 기입 또는 독출제어신호를 출력시키는 기입/독출제어부(300)와;

상기 메모리블럭(400)으로 부터의 데이터를 선택적으로 출력시키는 멀티플렉서(500)를 구비하여 구성된 것을 특징으로 하는 비디오 실시간 디스플레이장치.