JPS5947336B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置、特に（ｐ＋ｑ）ビットのア
ドレス・バスをそなえると共に、主記憶装置に対するア
クセス元がプロセッサであるかチャネルであるかを指示
するアクセス元指示情報を少なくとも１ビット分有する
データ処理装置において、主記憶装置の記憶容量を（２
（Ｐｆｑ）＋１）番地以上に増大すべくマツパを用い、
上記アクセス元指示情報にもとづいて上記マツパから異
なる変換アドレス情報を抽出できるようにし、上記アク
セス元指示情報の機能を変更することなくマツパ利用に
よるアドレス拡張を行なうようにしたデータ処理装置に
関するものである。

本発明はそれに限られるものではないが、或る種の既存
のマイクロ・コンピュータにおいては、アドレス・バス
が１６ビットのバス幅をもちかつ主記憶装置に対するア
クセス元がプロセッサであるかチャネルであるかを指示
する１ビットのアクセス元指示情報をそなえている。

該既存のマイクロ・コンピユータにおいて、主記憶装置
の記憶容量を増大せしめる方策として２つの方策が考え
られる。その１つは、上記アクセス元指示情報によつて
プロセツサがアクセスする場合あるいはチヤネルがアク
セスする場合とで主記憶装置の記憶領域を区分する方策
である。しかし、この場合、例えばチヤネルによつて格
納したデータをプロセツサが利用できないこととなり、
全く実用的でない。他の１つは、上記アクセス元指示情
報を無視した上で、（ｐ＋ｑ）ビツトのアドレス情報を
利用して周知のマツパを用いてアドレス拡張を行なう方
策である。この場合、マツパの内容を変更することによ
つて、プロセツサもチヤネルも主記憶装置上の拡張され
たアドレス空間を自由にアクセス町能である。しかし、
プロセツサが発したアドレス情報とチヤネルが発したア
ドレス情報とが同じであつた場合には主記憶装置上の同
一番地をアクセスすることとなり、アクセスの融通性が
とぼしい。本発明は上記の点を解決することを目的とし
ており、上述のアクセス元指示情報を利用して、プロセ
ツサによるアクセスとチヤネルによるアクセスとでマツ
パ上のエントリを別々に利用し得るようにすることを目
的とすると共に、例えば上記の如き既存のマイクロ・コ
ンピユータを利用する場合にも当該コンピユータの構成
を大幅に変更せずに上記目的を達成することを目的とし
ている。そしてそのため、本発明のデータ処理装置は、
（ｐ＋ｑ）ビツトのアドレス・バスをそなえると共に、
記憶装置に対するアクセス元がプロセツサであるかチヤ
ネルであるかを指示するアクセス元指示情報を少なくと
も１ビツト分有するデータ処理装置において、上記主記
憶装置のアドレスを｛２（Ｐ＋ｑ）＋１｝香地以上に構
成せしめ、かつ上記ｐビツト分のアドレス情報を利用す
るマツパをもうけて該マツパから読出される（ｐ＋１）
ビツト以上の変換アドレス情報と上記ｑビツトのアドレ
ス情報とにもとづいて上記主記憶装置をアクセスするよ
う構成せしめてなり、上記アクセス元指示情報にもとづ
いて上記マツパから読出される上記変換アドレス情報が
上記プロセツサによるアクセスが上記チヤネルによるア
クセスカ東対応して異なる変換アドレス情報を抽出し得
るよう構成したことを特徴としている。以下図面を参照
しつつ説明する。第１図は、本発明を前提として考慮さ
れたマイクロ・コンピユータの一例、第２図ないし第５
図は夫々本発明のデータ処理装置におけるマツパにによ
るアドレス変換部の一実施例を示す。

第１図において、１はプロセツサ、２−０，２−１，・
・・は夫々チヤネル、３は主記憶装置、ＡＤＲＳはアド
レス・バス、ＤＡＴＡはデータ・バス、Ｐ／Ｈはアクセ
ス元指示情報（又は情報）を表わしている。

既存の或る種のマイクロ・コンピユータにおいては、ア
ドレス・バスＡＤＲＳとして１６ビツトのバス幅をもち
、かつ第１図図示の如く主記憶装置３に対するアクセス
がプロセツサ１からのものかチヤネル２−０．２−１，
・・・からのものかを指示するアクセス元指示情報Ｐ／
Ｈを１ビツト分もつている。本発明はそれに限られるも
のではないが、第１図図示の如きマイクロ・コンピユー
タにおいて、アドレス・バスＡＤＲＳのバス幅によつて
決まる主記憶装置３における記憶容量を、少なくとも（
６４Ｋ＋１）バイト板上に拡張して主記憶装置に図示拡
張領域３−１をもうけることを前提としてなされている
。

第２図はマツパによるアドレス変換部を表わす本発明の
一実施例を示している。

図中の符号４はアドレス情報、５はアクセス元指示情報
、６はマツパであつて図示の場合５１２個のエントリを
もつもの、７は主記憶装置に対するアクセス・アドレス
・レジスタ（又は情報）、８はマツパ有効／無効指示フ
リツプ・フロツプ、９，１０は夫々選択ゲートであつて
フリツプ・フロツプ８によつて選択を指示されるものを
表わしている。図示の場合、マツパ６によるアドレス変
換を無効にする際には、フリツプ・フロツプ８がりセツ
トされてＱ＝０を出力するよう制御され、選択ゲート９
は与えられたアクセス元指示情報５をそのままアドレス
・レジスタ７にセツトし、かつ選択ゲート１０は与えら
れたアドレス情報４中の上位ビツトＡＵをそのままアド
レス・レジスタ７の上位位置にセツトし、与えられたア
ドレス情報４中の下位ビツトＡＬをそのままアドレス・
レジスタ７の下位位置にセツトする。

この場合、アドレス・レジスタ７にセツトされた上記ア
クセス元指示情報５に対応する１ビツトは、アクセス元
を指示するためにのみ利用される。即ち仮に当該情報５
が論理「１」を示していても、第１図図示の拡張領域３
−１をアクセスすることはないようにされる。マツパ６
によるアドレス変換が有効にされる際には、フリツプ・
フロツプ８がセツトされてＱ＝１を出力している。この
結果、プロセツサ１によるアクセスの場合にはアクセス
元指示情報Ｐ／Ｈが論理「１」となつていることから、
マツパ６における上位２５６個のエントリの１つを索引
するように処理される。そして、当該読出されたエント
リ内のバンク選択ビツト（図示の場合、図示「１／０」
）によつて主記憶装置におけるバンク（第１図図示３又
は３−１）を選択され、また当該読出されたエントリ内
の変換アドレスＡＵ′と与えられた下位アドレスＡＬと
によつてバンク内の所定番地をアクセスする。またチヤ
ネルによるアクセスの場合にはアクセス元指示情報Ｐ／
Ｈが論理「０」となつていることから、マツパ６におけ
る下位２５６個のエントリの１つを索引するように処理
される。そして、当該読出されたエントリ内のバンク選
択ビツトによつてバンク選択され、また当該読出された
エントリ内の変換アドレスＡＵ′と与えられた下位アド
レスＡＬとによつてバンク内の所定番地をアクセスする
。この結果、プロセツサ１とチヤネル２−０，２−１，
・・・とは夫々主記憶装置における第１図図示バンク３
又は３−１を自由にアクセスすることが町能となる。

そしてプロセツサ１によるアクセスの場合とチヤネル２
−０，２−１，・・・によるアクセスの場合とでマツパ
６上のエントリを独立にすることが可能となり、アクセ
スのための融通性が向上する。第３図は、第２図に対応
する本発明の他の一実施例を示す。

図中の符号４，５，６，７，８は第２図に対応し、１１
はノツト回路、１２ないし１５は夫々アンド回路、１６
，１７は夫々オア回路を表わしている。図示の場合、マ
ツパ６は２５６個のエントリをもち、１つのエントリ内
に、（１）プハセツサ・アクセス用のパンク選択ビツト
と変換アドレスＡＵくおよび（Ｉｊ）チヤネル選択用の
バンク選択ビツトと変換アドレスＡＵ″１、の２つの情
報をもつている。

そして、与えられたアドレス情報４中の上位ビツトＡＵ
によつてマツパ６が索引されるが、プロセツサ１による
アクセスの場合にはアクセス元指示情報５が論理「１」
をとることから、アンド回路１２，１４がオンされて、
プロセツサ・アクセス用のバンク選択ビツトと変換アド
レスＡ［Ｊ／とが利用される。また、チヤネル２−０，
２−１，・・・によるアクセスの場合にはアクセス元指
示情報５が論理「０」をとることから、アンド回路１３
，１５がオンされて、プロセツサ・アクセス用のバンク
選択ビツトと変換アドレスＡＵ″とが利用される。この
結果プロセツサ１とチヤネル２−０，２−１・・・とは
夫々主記憶装置における第１図図示のバンク３又は３−
１を自由にアクセスすることが可能となる。そしてプロ
セツサ１によるアクセスの場合とチヤネル２−０，２−
１，・・・によるアクセスの場合とでマツパ６上のエン
トリを実質上独立にすることが町能となる。第４図は、
第２図に対応する本発明の他の一実施例を示す。

図中の符号４，５，６，７，８，９，１０，１１は夫々
第２図又は第３図に対応している。またマツパはプロセ
ツサ・アクセス用マツパ６−Ｐとチヤネル・アクセス用
マツパ６−ＣＨとに区分されている。なおマツパ６−Ｐ
はプロセツサ・アクセス用に対応する変換アドレスを格
納することもできるが、図示構成の場合プロセツサ１に
よるアクセスに１つの制限をもうけることによつてマツ
パ６−Ｐのエントリとして１ビツトをもつだけに簡略化
している。マツパ６−Ｐ，６−ＣＨによるアドレス変換
を無効にする際には、フリツプ・フロツプ８がりセツト
されてＱ＝Ｏを出力するよう制御され、選択ゲート９は
与えられたアクセス元指示情報５をそのままアドレス・
レジスタ７にセツトし、かつ選択ゲート１０は与えられ
たアドレス情報４中の上位ビツトＡＵをそのままアドレ
ス・レジスタ７の上位位置にセツトし、与えられたアド
レス情報４中の下位ビツトＡＬをそのままアドレス・レ
ジスタ７の下位位置にセツトする。

この場合も、第２図図示の場合と同様にアドレス・レジ
スタ７にセツトされた上位アクセス元指示情報５に対応
する１ビツトは、アクセス元を指示するためにのみ利用
される。マツパ６−Ｐ，６−ＣＨによるアドレス変換が
有効にされる際には、フリツプ・フロツプ８がセツトさ
れてＱ＝１を出力している。

この結果、プロセツサ１によるアクセスの，場合にはア
クセス元指示情報５が論理「１」となつていることから
、マツパ６−Ｐにおける２５６個のエントリの１つを索
引するように処理される。そして当該エントリ内のバン
ク選択ビツトによつて主記憶装置におけるバンクを選択
され、また与えられたアドレス情報４の上位ビツトＡＵ
と下位ビツトＡＬとによつてバンク内の所定番地をアク
セスする。またチヤネルによるアクセスの場合にはアク
セス元指示情報５が論理「０］となつていることから、
マツパ６−ＣＨにおける２５６個のエントリの１つを索
引するように処理される。そして、当該読出されたエン
トリ内のバンク選択ビツトによつてバンクを選択され、
また当該読出されたエントリ内の変換アドレスＡＵｌと
与えられた下位アドレスＡＬとによつてバンク内の所定
番地をアクセスする。この結果、プロセツサ１とチヤネ
ル２−０，２−１，・・・とは夫々主記憶装置における
第１図図示バンク３又は３−１をアクセスすることが可
能となる。そしてプロセツサ１によるアクセスの場合と
チヤネル２−０，２−１，・・・によるアクセスの場合
とでマツパ上のエントリを独立にすることが可能となり
、アクセスのための融通性が向上する。ただし、プロセ
ツサ１によるアクセスの場合、プロセツサ１が発したア
ドレス情報（ＡＵ＋ＡＬ）についてはアドレス変換され
ることがないので、プロセツサ１が発するアドレス情報
（ＡＵ＋ＡＬ）はバンク内のアドレスをそのまま指定す
ることとなり、マツパ６−Ｐのエントリによつてバンク
を切替え得るに止まることになる。しかし、言うまでも
なくアドレス情報（ＡＵ＋ＡＬ）を変更すれば、第１図
図示のバンク３又は３−１内のいずれの番地をもアクセ
スできる。第５図は、第２図に対応する本発明の他の一
実施例を示す。

図中の符号４，５，６，７，１１，１２，１３，１４，
１５，１６，１７は夫々第２図ないし第４図に対応して
いる。図示の場合、第４図図示の実施例におけるマツパ
６−Ｐと６−ＣＨとを１つにまとめた上でマツパの出力
側においてアクセス元指示・情報５によつて選択するよ
うにしたものと考えてよい。

即ち、２５６個のエントリをもつマツパ６において、１
つのエントリに、（；）プロセツサ・アクセス用のバン
ク選択ビツト、および（Ｉｉ）チヤネル・アクセス用の
バンク選択ビツトと変換アドレスＡＵＩｌを与えるよう
にしている。そしてプロセアサ１がアクセスする場合、
アクセス元指示情報５が論理「１」であることからアン
ド回路１２，１４がオンされる。したがつて、マツパ６
から読出されたプロセツサ・アクセス用のバンク選択ビ
ツトと与えられたアドレス情報（ＡＵ＋ＡＬ）とによつ
てアクセが行なわれる。またチヤネル２−０，２−１，
・・・がアクセスする場合、アクセス元指示情報５が論
理［０」であることからアンド回路１３，１５がオンさ
れる。そしてマツパ６から読出されたチヤネル・アクセ
ス用のバンク選択ビツトと変換アドレスＡＵＩと与えら
れたアドレス情報の下位ビツトＡＬとによつてアクセス
が行なわれる。この場合の処理は第４図図示の場合と実
質的に全く同じである゛と考えてよい。

以上説明した如く、本発明によれば、プロセツサによる
アクセスとチヤネルによるアクセスとによつてマツパを
利用する際のエントリを独立に選ぶことが可能となり、
アクセスのための融通性を得ることが可能となる。

そして、アクセス元指示情報Ｐ／Ｈをもつている如き既
存のマイクロ・プロセツサを利用する場合、プロセツサ
やチヤネルに関して改造を行なう必要がなく、単に主記
憶装置の増設と主記憶装置アクセス回路（ＭＡＣ）に関
する改造とを行なえば足りる利点をもつて（／る。

【図面の簡単な説明】

第１図は本発明の前提として考慮されたマイクロ・コン
ピユータの一例、第２第ないし第５図は夫々本発明のデ
ータ処理装置におけるマツパによるアドレス変換部の一
実施例を示す。 図中、１はプロセツサ、２−０，２−１，・・・は夫々
チヤネル、３は主記憶装置、ＡＤＲＳはアドレス・バへ
Ｐ／Ｈはアクセス元指示情報，線（又は情報）、４はア
ドレス情報、６，６−Ｐ，６−ＣＨは夫々マツパ、７は
アクセス・アドレス・レジスタ、８はマツパ有効／無効
指示フリツプ・フロツプを表わす。

Claims (1)

1. 【特許請求の範囲】 １ （ｐ＋ｑ）ビットのアドレス・バスをそなえると共
   に、主記憶装置に対するアクセス元がプロセッサである
   かチャネルであるかを指示するアクセス元指示情報を少
   なくとも１ビット分有するデータ処理装置において、上
   記主記憶装置のアドレスを｛２（ｐ＋ｑ）＋１｝番地以
   上に構成せしめ、かつ上記ｐビット分のアドレス情報を
   利用するマツパをもうけて該マツパから読出される（ｐ
   ＋１）ビット以上の変換アドレス情報と上記ｑビットの
   アドレス情報とにもとづいて上記主記憶装置をアクセス
   するよう構成せしめてなり、上記アクセス元指示情報に
   もとづいて上記マツパから読出される上記変換アドレス
   情報が上記プロセッサによるアクセスか上記チャネルに
   よるアクセスかに対応して変換アドレス情報を抽出し得
   るよう構成したことを特徴とするデータ処理装置。 ２ 上記マツパは、上記ｐビットと上記アクセス元指示
   情報と対応する２（ｐ＋１）番地以上をもつように構成
   せしめたことを特徴とする特許請求の範囲第１項記載の
   データ処理装置。 ３ 上記マツパは、上記ｐビットに対応する２ｐ番地を
   もつように構成された複数個のマツパで構成されると共
   に、上記アクセス元指示情報にもとづいて索引すべき１
   つのマツパを選択されるよう構成されてなり、上記プロ
   セッサによるアクセスに対応して索引されるマツパは上
   記主記憶装置が２（ｐ＋ｑ）番地単位の複数バンクで構
   成されるバンク指示に必要なビット数のみの格納データ
   をもつことを特徴とする特許請求の範囲第１項記載のデ
   ータ処理装置。 ４ 上記マツパは、上記ｐビットに対応する２ｐ番地を
   もつよう構成されると共に、該マツパ中に上記プロセッ
   サに対応する格納データと上記チャネルに対応する格納
   データとの両者あるいはいずれか一方を格納するよう構
   成されてなり、上記アクセス元指示情報にもとずいて上
   記マツパから読出された格納データを選択的に利用する
   ようにしたことを特徴とする特許請求の範囲第１項記載
   のデータ処理装置。